F-Tile JESD204C Intel FPGA IP Design Example

Teave F-Tile JESD204C Intel® FPGA IP Design Example Kasutusjuhend

See kasutusjuhend sisaldab funktsioone, kasutusjuhiseid ja üksikasjalikku kirjeldust disaini, ntampF-Tile JESD204C Intel® FPGA IP jaoks, kasutades Intel Agilex™ seadmeid.

Mõeldud publik

See dokument on mõeldud:

• Projekteerimisarhitekt teeb IP-valiku süsteemitasandi projekteerimise planeerimise etapis
• Riistvaradisainerid IP integreerimisel oma süsteemitaseme kujundusse
• Valideerimisinsenerid süsteemitaseme simulatsiooni ja riistvara valideerimise etapis

Seotud dokumendid
Järgmises tabelis on loetletud muud viitedokumendid, mis on seotud F-Tile JESD204C Intel FPGA IP-ga.

Tabel 1. Seotud dokumendid

Viide	Kirjeldus
F-Tile JESD204C Intel FPGA IP kasutusjuhend	Annab teavet F-Tile JESD204C Intel FPGA IP kohta.
F-Tile JESD204C Intel FPGA IP väljalaskemärkmed	Loetleb F-Tile JESD204C F-Tile JESD204C konkreetses versioonis tehtud muudatused.
Intel Agilexi seadme andmeleht	Selles dokumendis kirjeldatakse Intel Agilexi seadmete elektrilisi omadusi, lülitusomadusi, konfiguratsioonispetsifikatsioone ja ajastust.

Akronüümid ja sõnastik

Tabel 2. Akronüümide loend

Akronüüm	Laienemine
LEMC	Kohalik laiendatud mitmeplokikell
FC	Kaadri taktsagedus
ADC	Analoog-digitaalmuundur
DAC	Digitaal-analoogmuundur
DSP	Digitaalne signaaliprotsessor
TX	Saatja
RX	Vastuvõtja

Akronüüm	Laienemine
DLL	Andmelingi kiht
CSR	Kontroll- ja olekuregister
CRU	Kella ja lähtestamise seade
ISR	Katkestage teeninduskord
FIFO	First-In-First-Out
SERDES	Serializer Deserialiser
ECC	Viga koodi parandamisel
FEC	Edasta vigade parandus
SERR	Ühe vea tuvastamine (ECC-s, parandatav)
DERR	Topeltvea tuvastamine (ECC-s, surmav)
PRBS	Pseudojuhuslik kahendjada
MAC	Meedia juurdepääsu kontroller. MAC sisaldab protokolli alamkihti, transpordikihti ja andmesidekihti.
PHY	Füüsiline kiht. PHY sisaldab tavaliselt füüsilist kihti, SERDESi, draivereid, vastuvõtjaid ja CDR-i.
PCS	Füüsilise kodeerimise alamkiht
PMA	Füüsiline keskmine kiindumus
RBD	RX puhvri viivitus
UI	Ühiku intervall = jadabiti kestus
RBD arv	RX puhvri viivitus viimane sõiduraja saabumine
RBD nihe	RX puhvri viivituse vabastamise võimalus
SH	Sünkrooni päis
TL	Transpordikiht
EMIB	Sisseehitatud mitme otsaga ühendussild

Tabel 3. Sõnastikloend

Tähtaeg	Kirjeldus
Konverteri seade	ADC või DAC muundur
Loogikaseade	FPGA või ASIC
Oktett	8-bitine rühm, mis toimib 64/66 kodeerija sisendina ja dekoodri väljundina
Näksima	4-bitine komplekt, mis on JESD204C spetsifikatsioonide põhitööüksus
Blokeeri	66-bitine sümbol, mis on loodud 64/66 kodeerimisskeemi abil
Liinimäär	Jadalingi efektiivne andmeedastuskiirus Raja sagedus = (Mx Sx N'x 66/64 x FC) / L
Link Kell	Link Clock = sõiduraja sagedus / 66.
Raam	Järjestikuste oktettide komplekt, milles iga okteti asukohta saab tuvastada kaadri joondussignaali põhjal.
Raamikell	Süsteemikell, mis töötab kaadrisagedusel, mis peab olema 1x ja 2x lingi kell.

Tähtaeg	Kirjeldus
Sampvähem kaadri kella kohta	Samples kella kohta, kokku samples kaadrikell konverteri seadme jaoks.
LEMC	Sisemist kella kasutatakse laiendatud multiploki piiride joondamiseks radade vahel ja väliste viidetega (SYSREF või alamklass 1).
Alamklass 0	Deterministliku latentsuse tugi puudub. Andmed tuleks vastuvõtjal viivitamatult välja anda, kui kallutatakse sõiduradadele.
Alamklass 1	Deterministlik latentsus, kasutades SYSREF-i.
Mitmepunktiline link	Seadmetevahelised lingid 2 või enama muunduriga.
64B / 66B kodeerimine	Reakood, mis kaardistab 64-bitised andmed 66-bitisteks ploki moodustamiseks. Põhitaseme andmestruktuur on plokk, mis algab 2-bitise sünkroonimispäisega.

Tabel 4. Sümbolid

Tähtaeg	Kirjeldus
L	Radade arv konverteri seadme kohta
M	Konverterite arv seadme kohta
F	Oktettide arv kaadri kohta ühel rajal
S	Side arvampvähem edastatud ühe konverteri kohta kaadritsükli kohta
N	Konverteri eraldusvõime
n'	Bittide koguarv sekundisample kasutajaandmete vormingus
CS	Juhtbittide arv konversiooni kohta sample
CF	Juhtsõnade arv kaadri kella perioodi kohta lingi kohta
HD	Suure tihedusega kasutajaandmete vorming
E	Mitmikploki arv laiendatud multiplokis

F-Tile JESD204C Intel FPGA IP Design Example kiirjuhend

F-Tile JESD204C Intel FPGA IP disain exampIntel Agilexi seadmete jaoks mõeldud les sisaldab simuleerivat testpinki ja riistvarakujundust, mis toetab kompileerimist ja riistvara testimist.
Saate luua F-Tile JESD204C disaini ntampIP-kataloogi kaudu tarkvaras Intel Quartus® Prime Pro Edition.

Joonis 1. Arendus Stages Design Example

Disain ntample plokkskeem

Joonis 2. F-Tile JESD204C disain Example Kõrgetasemeline plokkskeem

Disain example koosneb järgmistest moodulitest:

• Platform Designer süsteem
  • F-Tile JESD204C Intel FPGA IP
  • JTAG Avalon Masteri sillale
  • Parallel I/O (PIO) kontroller
  • Serial Port Interface (SPI) – põhimoodul – IOPLL
  • SYSREF generaator
  • Example Design (ED) Control CSR
  • Lähtestage sekveneerijad
• Süsteemi PLL
• Mustri generaator
• Mustri kontrollija

Tabel 5. Disain Näitample moodulid

Komponendid	Kirjeldus
Platform Designer süsteem	Platform Designer süsteem loob F-Tile JESD204C IP andmetee ja toetavad välisseadmed.
F-Tile JESD204C Intel FPGA IP	See Platform Designeri alamsüsteem sisaldab TX ja RX F-Tile JESD204C IP-sid, mis on koostatud dupleks-PHY-ga.
JTAG Avalon Masteri sillale	See sild tagab süsteemikonsooli hosti juurdepääsu mäluga kaardistatud IP-le kujunduses JTAG liides.
Parallel I/O (PIO) kontroller	See kontroller pakub s-i jaoks mälukaardistatud liidestampling ja juhivad üldotstarbelisi I/O porte.
SPI meister	See moodul tegeleb konfiguratsiooniandmete jadaedastusega SPI-liidesele konverteri otsas.
SYSREF generaator	SYSREF-generaator kasutab lingi kella võrdluskellana ja genereerib F-Tile JESD204C IP jaoks SYSREF-impulsse. Märkus. See disain example kasutab SYSREF-generaatorit dupleksse F-Tile JESD204C IP-lingi lähtestamise demonstreerimiseks. F-Tile JESD204C alamklassi 1 süsteemitaseme rakenduses peate genereerima SYSREF-i samast allikast kui seadme kell.
IOPLL	See disain example kasutab IOPLL-i, et genereerida kasutajakella andmete edastamiseks F-Tile JESD204C IP-sse.
ED Control CSR	See moodul pakub SYSREF-i tuvastamise juhtimist ja olekut ning testimustri juhtimist ja olekut.
Lähtestage sekveneerijad	See disain example koosneb kahest lähtestusjärjestusest: Reset Sequence 0 – lähtestab TX/RX Avalon® voogedastusdomeeni, Avaloni mäluga kaardistatud domeeni, tuum-PLL-i, TX PHY, TX-tuuma ja SYSREF-generaatori lähtestamist. Reset Sequence 1 – lähtestab RX PHY ja RX core.
Süsteemi PLL	Peamine kellaallikas F-tile kõva IP ja EMIB ristumise jaoks.
Mustri generaator	Mustri generaator genereerib PRBS-i või r-iamp muster.
Mustri kontrollija	Mustri kontrollija kontrollib PRBS-i või r-iamp vastuvõetud muster ja märgib veateate, kui leiab andmete mittevastavuseample.

Nõuded tarkvarale

Intel kasutab disaini testimiseks järgmist tarkvara, ntamples Linuxi süsteemis:

• Tarkvara Intel Quartus Prime Pro Edition
• Questa*/ModelSim* või VCS*/VCS MX simulaator

Disaini loomine

Disaini genereerimiseks ntample IP-parameetrite redaktorist:

1. Looge Intel Agilex F-tile seadmeperekonnale suunatud projekt ja valige soovitud seade.
2. Valige IP-kataloogis Tööriistad ➤ IP-kataloog F-Tile JESD204C Intel FPGA IP.
3. Määrake oma kohandatud IP-variatsiooni tipptaseme nimi ja kaust. Klõpsake nuppu OK. Parameetriredaktor lisab tipptaseme .ip file automaatselt praegusesse projekti. Kui teil palutakse .ip käsitsi lisada file projekti jaoks klõpsake nuppu Projekt ➤ Lisa/Eemalda Files projekti lisamiseks file.
4. Example Disain, täpsustage kujundus ntample parameetreid, nagu on kirjeldatud jaotises Design Example Parameetrid.
5. Klõpsake nuppu Genereeri eksample Disain.

Tarkvara loob kogu disaini files alamkataloogides. Need files on vajalikud simulatsiooni ja kompileerimise käivitamiseks.

Disain ntample Parameetrid
F-Tile JESD204C Inteli FPGA IP-parameetrite redaktor sisaldab Example Disain, kus saate enne disaini loomist määrata teatud parameetrid, ntample.

Tabel 6. Näidises olevad parameetridample Disain Tab

Parameeter	Valikud	Kirjeldus
Valige Disain	Süsteemikonsooli juhtimine Mitte ühtegi	Valige süsteemikonsooli juhtelement, et pääseda juurde kujundusele ntample andmetee läbi süsteemikonsooli.
Simulatsioon	Sisse välja	Vajaliku loomiseks lülitage IP sisse files disaini simuleerimiseks ntample.
Süntees	Sisse välja	Vajaliku loomiseks lülitage IP sisse files Intel Quartus Prime'i koostamiseks ja riistvara tutvustamiseks.
HDL-vorming (simuleerimiseks)	Verilog VDHL	Valige RTL-i HDL-vorming files simuleerimiseks.
HDL-vorming (sünteesi jaoks)	Ainult Verilog	Valige RTL-i HDL-vorming files sünteesiks.

Parameeter	Valikud	Kirjeldus
Looge 3-juhtmeline SPI-moodul	Sisse välja	Lülitage sisse, et lubada 3-juhtmeline SPI-liides 4-juhtmelise asemel.
Sysref režiim	Üks lask Perioodiline Lühike perioodiline	Valige, kas soovite, et SYSREF-i joondus oleks ühekordne impulssrežiim, perioodiline või perioodiline intervall, mis põhineb teie disaininõuetel ja ajastuse paindlikkusest. One-shot – valige see suvand, et lubada SYSREF-i ühekordse impulsi režiimiks. Registri sysref_ctrl[17] biti väärtus on 0. Pärast F-Tile JESD204C IP lähtestamise lõpetamist muutke sysref_ctrl[17] registri väärtus 0-lt 1-le ja seejärel 0-le ühekordse SYSREF-impulsi jaoks. Perioodiline – perioodilises režiimis SYSREF-i töötsükkel on 50:50. SYSREF periood on E*SYSREF_MULP. Lühendatud perioodilisus – SYSREF-il on programmeeritav töötsükkel, mille granulaarsus on 1 lingi taktsagedus. SYSREF periood on E*SYSREF_MULP. Vahemikuvälise töötsükli seadistamiseks peaks SYSREF-i genereerimisplokk automaatselt järeldama 50:50 töötsükli. Vaadake SYSREF Generaator SYSREF-i kohta lisateabe saamiseks perioodi.
Valige tahvel	Mitte ühtegi	Valige kujunduse jaoks tahvel ntample. Puudub – see valik välistab kujunduse riistvaraaspektid, ntample. Kõik tihvtide määramised määratakse virtuaalseteks tihvtideks.
Testimuster	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Valige mustrite generaator ja kontrollimismuster. Mustrigeneraator – JESD204C toetab PRBS-mustrite generaatorit andmesekundite kohtaample. See tähendab, et andmete laius on N+CS valik. PRBS-mustrite generaator ja kontrollija on kasulikud andmete loomiseksample stiimuli testimiseks ja see ei ühildu ADC/DAC-muunduri PRBS-testirežiimiga. Ramp Mustrigeneraator – JESD204C lingikiht töötab normaalselt, kuid hilisem transport on keelatud ja vormindaja sisendit ignoreeritakse. Iga rada edastab identset oktetivoogu, mis kasvab vahemikus 0x00 kuni 0xFF ja seejärel kordub. Ramp mustri testi lubab prbs_test_ctl. PRBS-mustrite kontrollija – JESD204C PRBS-skrambler sünkroonib ise ja eeldatakse, et kui IP-tuum suudab linki dekodeerida, on skrambleerimise seeme juba sünkroonitud. PRBS-i skrambleerimise seeme võtab iseeneslikuks lähtestamiseks 8 oktetti. Ramp Mustrikontroll – JESD204C skrambleerimine sünkroonib ise ja eeldatakse, et kui IP-tuum suudab linki dekodeerida, on skrambleerimise seeme juba sünkroonitud. Esimene kehtiv oktett laaditakse kui ramp Algne väärtus. Edasised andmed peavad suurenema kuni 0xFF ja üle minema väärtuseni 0x00. Ramp mustri kontrollija peaks kontrollima identset mustrit kõigil radadel.
Luba sisemine jadaloop	Sisse välja	Valige sisemine jada tagasisilmus.
Käsukanali lubamine	Sisse välja	Valige käsukanali muster.

Kataloogi struktuur
F-Tile JESD204C disain example kataloogid sisaldavad genereeritud files disaini jaoks ntampvähem.

Joonis 3. F-Tile JESD204C kataloogistruktuur Intel Agilex Design Example

Tabel 7. Kataloog Files

Kaustad	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulatsioon/mentor	modelim_sim.tcl tb_top_waveform.do
simulatsioon / sünopsia	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Disaini simuleerimine Example Testbench

Disain example testbench simuleerib teie loodud disaini.

Joonis 4. Protseduur

Disaini simuleerimiseks toimige järgmiselt.

1. Muutke töökataloogiksample_disaini_kataloog>/simulatsioon/ .
2. Käivitage käsureal simulatsiooniskript. Allolev tabel näitab käske toetatud simulaatorite käitamiseks.

Simulaator	Käsk
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (ilma Questa/ ModelSim GUI-ta)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulatsioon lõpeb teadetega, mis näitavad, kas jooksmine õnnestus või mitte.

Joonis 5. Edukas simulatsioon
See joonis näitab VCS-simulaatori edukat simulatsiooniteadet.

Disaini koostamine Example

Ainult kogumiku koostamiseks eksampprojekti, järgige neid samme:

1. Tagada koostamise kujundus ntamppõlvkond on lõppenud.
2. Avage Intel Quartus Prime Pro Editioni tarkvaras projekt Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. Menüüs Töötlemine klõpsake nuppu Alusta kompileerimist.

Üksikasjalik kirjeldus F-Tile JESD204C Design Example

F-Tile JESD204C disain example demonstreerib andmevoogesituse funktsionaalsust loopback-režiimi kasutades.
Saate määrata oma valitud parameetrite seaded ja luua disaini ntample.
Disain example on saadaval ainult dupleksrežiimis nii Base kui ka PHY variandi jaoks. Saate valida ainult baasi või ainult PHY variandi, kuid IP loob kujunduse ntample nii Base kui ka PHY jaoks.

Märkus.  Mõne suure andmeedastuskiirusega konfiguratsiooni puhul võib ajastus ebaõnnestuda. Ajastustõrke vältimiseks kaaluge F-Tile JESD204C Inteli FPGA IP-parameetrite redaktori vahekaardil Konfiguratsioonid väiksema kaadri taktsageduse kordaja (FCLK_MULP) väärtuse määramist.

Süsteemi komponendid

F-Tile JESD204C disain example pakub tarkvarapõhist juhtimisvoogu, mis kasutab kõva juhtseadet koos süsteemikonsooli toega või ilma.

Disain example võimaldab automaatset linkimist sise- ja välissilmusrežiimis.

JTAG Avalon Master Bridge'ile
JTAG Avalon Master Bridge pakub ühendust hostisüsteemi vahel, et pääseda juurde mälukaardiga F-Tile JESD204C IP-le ja välisseadmete IP juhtimis- ja olekuregistritele J kaudu.TAG liides.

Joonis 6. Süsteem J-gaTAG Avalon Master Bridge Core'ile

Märkus.  Süsteemi kell peab olema vähemalt 2 korda kiirem kui JTAG kella. Süsteemi kell on selles disainis mgmt_clk (100 MHz), ntample.

Paralleel I/O (PIO) tuum
Paralleelsisendi/väljundi (PIO) tuum koos Avaloni liidesega pakub mäluga vastendatud liidest Avaloni mälukaardistatud alampordi ja üldotstarbeliste I/O-portide vahel. I/O-pordid ühendatakse kas kiibil oleva kasutajaloogikaga või sisend-/väljundviigudega, mis ühendavad FPGA-d väliseid seadmeid.

Joonis 7. PIO Core koos sisendportide, väljundportide ja IRQ toega
Vaikimisi keelab komponent Platform Designer teenuse katkestusliini (IRQ).

PIO I/O-pordid on määratud kõrgeimal HDL-tasemel file ( io_ olek sisendportide jaoks, io_ kontroll väljundportide jaoks).

Allolev tabel kirjeldab signaali ühenduvust arenduskomplekti DIP-lüliti ja LED-i oleku- ja juhtimis-I/O-portide jaoks.

Tabel 8. PIO Core I/O pordid

Port	Natuke	Signaal
Out_port	0	USER_LED SPI programmeerimine on tehtud
	31:1	Reserveeritud
In_port	0	USER_DIP sisemine jadasilmuse lubamine Väljas = 1 Sees = 0
	1	USER_DIP FPGA loodud SYSREF-i lubamine Väljas = 1 Sees = 0
	31:2	Reserveeritud.

SPI meister
SPI põhimoodul on standardne platvormi kujundaja komponent IP-kataloogi standardteegis. See moodul kasutab SPI-protokolli väliste muundurite (ntample, ADC, DAC ja välised kellageneraatorid) nende seadmete sees oleva struktureeritud registriruumi kaudu.

SPI-meistril on Avaloni mälukaardiga liides, mis ühendub Avaloni ülemseadmega (JTAG Avaloni peasillani) Avaloni mälukaardistatud ühenduse kaudu. SPI ülemseade saab konfiguratsioonijuhised Avaloni ülemseadmelt.

SPI ülemmoodul juhib kuni 32 sõltumatut SPI alamseadet. SCLK edastuskiirus on konfigureeritud 20 MHz-le (jagub 5-ga).
See moodul on konfigureeritud 4-juhtmelise 24-bitise laiusega liidese jaoks. Kui on valitud suvand Loo 3-juhtmeline SPI-moodul, luuakse täiendav moodul, mis teisendab SPI-peaseadme 4-juhtmelise väljundi 3-juhtmeliseks.

IOPLL
IOPLL genereerib kella, mis on vajalik frame_clk ja link_clk genereerimiseks. PLL-i võrdluskell on konfigureeritav, kuid piiratud andmeedastuskiiruse/teguriga 33.

• Disaini jaoks ntample, mis toetab andmeedastuskiirust 24.33024 Gbps, on frame_clk ja link_clk taktsagedus 368.64 MHz.
• Disaini jaoks ntample, mis toetab andmeedastuskiirust 32 Gbps, on frame_clk ja link_clk taktsagedus 484.848 MHz.

SYSREF generaator
SYSREF on F-Tile JESD204C liidesega andmemuundurite jaoks kriitiline ajastussignaal.

Disainitud SYSREF-generaator example kasutatakse ainult dupleksse JESD204C IP-lingi lähtestamise demonstreerimiseks. JESD204C alamklassi 1 süsteemitaseme rakenduses peate genereerima SYSREF-i samast allikast kui seadme kell.

F-Tile JESD204C IP puhul määrab SYSREF-i juhtregistri SYSREF-i kordaja (SYSREF_MULP) SYSREF-perioodi, mis on parameetri E n-täisarv.

Peate tagama, et E*SYSREF_MULP ≤16. Näiteksample, kui E=1, peab SYSREF_MULP juriidiline säte jääma vahemikku 1–16 ja kui E=3, peab SYSREF_MULP seaduslik säte olema vahemikus 1–5.

Märkus.  Kui määrate vahemikust väljapoole jääva SYSREF_MULP, fikseerib SYSREF-generaator sätte väärtusele SYSREF_MULP=1.
Example Disain vahekaart F-Tile JESD204C Intel FPGA IP parameetrite redaktoris.

Tabel 9. ExampPerioodilise ja lünkliku perioodilise SYSREF loenduri les

E	SYSREF_MULP	SÜSREF PERIOOD (E*SYSREF_MULP* 32)	Töötsükkel	Kirjeldus
1	1	32	1...31 (Programmeeritav)	Lühike perioodiline
1	1	32	16 (Parandatud)	Perioodiline
1	2	64	1...63 (Programmeeritav)	Lühike perioodiline
1	2	64	32 (Parandatud)	Perioodiline
1	16	512	1...511 (Programmeeritav)	Lühike perioodiline
1	16	512	256 (Parandatud)	Perioodiline
2	3	19	1...191 (Programmeeritav)	Lühike perioodiline
2	3	192	96 (Parandatud)	Perioodiline
2	8	512	1...511 (Programmeeritav)	Lühike perioodiline
2	8	512	256 (Parandatud)	Perioodiline
2	9 (Illegaalne)	64	32 (Parandatud)	Lühike perioodiline
2	9 (Illegaalne)	64	32 (Parandatud)	Perioodiline

 

Tabel 10. SYSREF-i juhtimisregistrid
Saate SYSREF-i juhtregistreid dünaamiliselt ümber konfigureerida, kui registri säte erineb sättest, mille määrasite disaini loomisel example. Konfigureerige SYSREF-registrid enne, kui F-Tile JESD204C Inteli FPGA IP-aadress on lähtestatud. Kui valite välise SYSREF-generaatori kaudu
sysref_ctrl[7] registribiti, võite ignoreerida SYSREF-i tüübi, kordaja, töötsükli ja faasi sätteid.

Bitid	Vaikeväärtus	Kirjeldus
sysref_ctrl[1:0]	2'b00: Üks löök 2'b01: perioodiline 2'b10: perioodiline lünk	SYSREF tüüp. Vaikeväärtus sõltub SYSREF-režiimi seadistusest Example Kujundus vahekaart F-Tile JESD204C Intel FPGA IP parameetriredaktoris.
sysref_ctrl[6:2]	5'b00001	SYSREF kordaja. See väli SYSREF_MULP on rakendatav perioodilise ja lünkliku perioodilise SYSREF-tüübi jaoks. Peate konfigureerima kordaja väärtuse tagamaks, et E*SYSREF_MULP väärtus oleks vahemikus 1 kuni 16, enne kui F-Tile JESD204C IP lähtestamine on väljas. Kui E*SYSREF_MULP väärtus jääb sellest vahemikust välja, on kordaja vaikeväärtuseks 5'b00001.
sysref_ctrl[7]	Dupleksne andmetee: 1'b1 Simplex TX või RX andmetee: 1'b0	Valige SYSREF. Vaikeväärtus sõltub andmetee sättest Example Disain vahekaart F-Tile JESD204C Intel FPGA IP parameetrite redaktoris. 0: Simplex TX või RX (väline SYSREF) 1: dupleks (sisemine SYSREF)
sysref_ctrl[16:8]	9	SYSREF-i töötsükkel, kui SYSREF-tüüp on perioodiline või perioodiline. Peate konfigureerima töötsükli, enne kui F-Tile JESD204C IP on lähtestatud. Maksimaalne väärtus = (E*SYSREF_MULP*32)-1 Näiteksample: 50% töötsükkel = (E*SYSREF_MULP*32)/2 Töötsükkel on vaikimisi 50%, kui te seda registrivälja ei konfigureeri või kui konfigureerite registrivälja väärtusele 0 või rohkem kui maksimaalne lubatud väärtus.
sysref_ctrl[17]	1'b0	Käsitsi juhtimine, kui SYSREF-tüüp on ühekordne. Kirjutage 1, et seada SYSREF-signaal kõrgeks. Kirjutage 0, et seada SYSREF-signaal madalaks. SYSREF-impulsi loomiseks ühe võtte režiimis peate kirjutama 1 ja seejärel 0.
sysref_ctrl[31:18]	22	Reserveeritud.

Lähtesta sekveneerijad
See disain example koosneb kahest lähtestusjärjestusest:

• Reset Sequence 0 – lähtestab TX/RX Avaloni voogedastusdomeeni, Avaloni mälukaardistatud domeeni, PLL-i tuuma, TX PHY, TX-tuuma ja SYSREF-generaatori lähtestamist.
• Reset Sequence 1 – lähtestab RX PHY ja RX Core.

3-juhtmeline SPI
See moodul on valikuline SPI-liidese teisendamiseks 3-juhtmeliseks.

Süsteemi PLL
F-tile'il on kolm pardasüsteemi PLL-i. Need süsteemi PLL-id on peamiseks kellaallikaks kõva IP (MAC, PCS ja FEC) ja EMIB ristumise jaoks. See tähendab, et kui kasutate süsteemi PLL-i kellarežiimi, siis plokke PMA-kell ei pane ja need ei sõltu FPGA-tuumalt tulevast kellast. Iga süsteemi PLL genereerib ainult ühe sagedusliidesega seotud kella. Näiteksample, vajate kahte süsteemi PLL-i, et käitada üks liides sagedusel 1 GHz ja üks liides sagedusel 500 MHz. Süsteemi PLL kasutamine võimaldab kasutada iga sõidurada iseseisvalt, ilma et naaberrada mõjutaks reakella vahetus.
Iga süsteemi PLL saab kasutada ühte kaheksast FGT võrdluskellast. Süsteemi PLL-id võivad jagada võrdluskella või omada erinevaid võrdluskellasid. Iga liides saab valida, millist süsteemi PLL-i ta kasutab, kuid kui see on valitud, on see fikseeritud ja seda ei saa dünaamilise ümberkonfigureerimise abil uuesti konfigureerida.

Seotud teave
F-tile Architecture ning PMA ja FEC Direct PHY IP kasutusjuhend

Lisateavet süsteemi PLL-i kellarežiimi kohta Intel Agilex F-tile seadmetes.

Mustri generaator ja kontrollija
Mustri generaator ja kontrollija on kasulikud andmete s loomiseksampja seire testimise eesmärgil.
Tabel 11. Toetatud mustrigeneraator

Mustri generaator	Kirjeldus
PRBS mustri generaator	F-Tile JESD204C disain example PRBS mustri generaator toetab järgmist polünoomiastet: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp mustri generaator	Ramp mustri väärtus suureneb 1 võrra iga järgneva sekundi jooksulample generaatori laiusega N ja muutub 0-ks, kui kõik bitid on s-sample on 1. Lubage ramp mustri generaator, kirjutades ED juhtploki tst_ctl registri biti 1 biti 2ni.
Käsukanal ramp mustri generaator	F-Tile JESD204C disain example toetab käsukanalit ramp mustri generaator sõiduraja kohta. Ramp mustri väärtus suureneb 1 võrra käsusõna 6 biti kohta. Algseeme on kõigi radade juurdekasvu muster.

Tabel 12. Toetatud mustrikontroll

Mustri kontrollija	Kirjeldus
PRBS mustri kontrollija	Mustri kontrollija skrambleerimisseeme sünkroonitakse ise, kui F-Tile JESD204C IP saavutab kaldejoonduse. Mustri kontrollija vajab 8 oktetti, et skrambleeriv seeme ise sünkroonida.
Ramp mustri kontrollija	Esimesed kehtivad andmed sample iga muunduri (M) jaoks laaditakse r algväärtusenaamp muster. Hilisemad andmed samples väärtused peavad iga kellatsükli jooksul tõusma 1 võrra maksimumini ja seejärel liikuma 0-ni.

Mustri kontrollija	Kirjeldus
	Näiteksample, kui S=1, N=16 ja WIDTH_MULP = 2, on andmelaius konverteri kohta S * WIDTH_MULP * N = 32. Maksimaalne andmemaht sample väärtus on 0xFFFF. Ramp mustrite kontrollija kontrollib, et kõik muundurid võtaksid vastu identsed mustrid.
Käsukanal ramp mustri kontrollija	F-Tile JESD204C disain example toetab käsukanalit ramp mustri kontrollija. Esimene vastuvõetud käsusõna (6 bitti) laaditakse algväärtusena. Järgmised käsusõnad samal rajal peavad kasvama kuni 0x3F ja üle minema väärtuseni 0x00. Käsukanal ramp mustri kontrollija kontrollib r jaoksamp mustrid kõigil radadel.

F-Tile JESD204C TX ja RX IP
See disain example võimaldab konfigureerida iga TX/RX-i simpleks- või dupleksrežiimis.
Duplekskonfiguratsioonid võimaldavad IP-funktsioonide demonstreerimist kas sisemise või välise jada tagasilülituse abil. IP-siseseid CSR-e ei optimeerita IP kontrolli ja oleku jälgimise võimaldamiseks.

F-Tile JESD204C disain Example Kell ja lähtestamine

F-Tile JESD204C disain example-l on kella ja lähtestamise signaalide komplekt.

Tabel 13.Disain ntample Kellad

Kella signaal	Suund	Kirjeldus
mgmt_clk	Sisend	LVDS diferentsiaalkell sagedusega 100 MHz.
refclk_xcvr	Sisend	Transiiveri võrdluskell andmeedastuskiiruse sagedusega/teguriga 33.
refclk_core	Sisend	Tuuma võrdluskell sama sagedusega nagu refclk_xcvr.
in_sysref	Sisend	SYSREF signaal. Maksimaalne SYSREF-sagedus on andmeedastuskiirus/(66x32xE).
sysref_out	Väljund
txlink_clk rxlink_clk	Sisemine	TX ja RX lingi kell sagedusega andmeedastuskiirus/66.
txframe_clk rxframe_clk	Sisemine	TX ja RX kaadrikell andmeedastuskiiruse/33 sagedusega (FCLK_MULP=2) TX ja RX kaadrikell andmeedastuskiiruse/66 sagedusega (FCLK_MULP=1)
tx_fclk rx_fclk	Sisemine	TX ja RX faasikell andmeedastuskiiruse sagedusega / 66 (FCLK_MULP=2) TX ja RX faasikell on alati kõrge (1'b1), kui FCLK_MULP=1
spi_SCLK	Väljund	SPI boodikiirusega kell sagedusega 20 MHz.

Disaini laadimisel ntampFPGA-seadmesse, tagab sisemine ninit_done sündmus, et JTAG Avalon Masteri sild on lähtestatud, nagu ka kõik muud plokid.

SYSREF-generaatoril on sõltumatu lähtestamine, et sisestada tahtlik asünkroonne seos kellade txlink_clk ja rxlink_clk jaoks. See meetod on välise kella kiibi SYSREF-signaali emuleerimisel põhjalikum.

Tabel 14. Disain ntample Lähtestab

Lähtestage signaal	Suund	Kirjeldus
global_rst_n	Sisend	Vajutusnupu globaalne lähtestamine kõigi plokkide jaoks, välja arvatud JTAG Avalon Masteri sillale.
ninit_done	Sisemine	Väljund lähtestamise väljalaske IP-st JTAG Avalon Masteri sillale.
edctl_rst_n	Sisemine	ED-juhtploki lähtestab JTAG Avalon Masteri sillale. Portid hw_rst ja global_rst_n ei lähtesta ED-juhtplokki.
hw_rst	Sisemine	Kinnitage ja tühistage hw_rst, kirjutades ED-juhtploki rst_ctl registrisse. mgmt_rst_in_n kinnitab, kui hw_rst on kinnitatud.
mgmt_rst_in_n	Sisemine	Erinevate IP-de ja lähtestusjärjestajate sisendite Avaloni mälukaardistatud liideste lähtestamine:  j20c_reconfig_reset jaoks F-Tile JESD204C IP dupleks Native PHY spi_rst_n SPI-meistri jaoks pio_rst_n PIO oleku ja juhtimise jaoks Reset_in0 lähtestamise sekventeri 0 ja 1 port Global_rst_n, hw_rst või edctl_rst_n port kinnitab lähtestamist saidil mgmt_rst_in_n.
sysref_rst_n	Sisemine	Lähtestamine SYSREF-i generaatoriploki jaoks ED-juhtplokis, kasutades lähtestussekvenseri 0 reset_out2 porti. Lähtestamise sekventseri 0 reset_out2 port katkestab lähtestamise, kui tuuma PLL on lukustatud.
core_pll_rst	Sisemine	Lähtestab tuum-PLL-i lähtestussekvenseri 0 reset_out0 pordi kaudu. Tuum-PLL lähtestatakse, kui kinnitatakse mgmt_rst_in_n lähtestamine.
j204c_tx_avs_rst_n	Sisemine	Lähtestab F-Tile JESD204C TX Avaloni mälukaardistatud liidese lähtestamise sekvenaatori 0 kaudu. TX Avaloni mälukaardistatud liides kinnitab, kui on kinnitatud mgmt_rst_in_n.
j204c_rx_avs_rst_n	Sisemine	Lähtestab F-Tile JESD204C TX Avaloni mälukaardistatud liidese lähtestamise sekvenaatori 1 kaudu. RX Avaloni mälukaardistatud liides kinnitab, kui on kinnitatud mgmt_rst_in_n.
j204c_tx_rst_n	Sisemine	Lähtestab F-Tile JESD204C TX-lingi ja transpordikihid domeenides txlink_clk ja txframe_clk. Lähtestamisjärjestaja 0 reset_out5 port lähtestab j204c_tx_rst_n. See lähtestamine katkestab, kui tuum PLL on lukustatud ja tx_pma_ready ja tx_ready signaalid on kinnitatud.
j204c_rx_rst_n	Sisemine	Lähtestab F-Tile JESD204C RX-lingi ja transpordikihid domeenides rxlink_clk ja rxframe_clk.

Lähtestage signaal	Suund	Kirjeldus
		Lähtestamise sekventseri 1 reset_out4 port lähtestab j204c_rx_rst_n. See lähtestamine katkestab, kui tuuma PLL on lukustatud ning signaalid rx_pma_ready ja rx_ready on kinnitatud.
j204c_tx_rst_ack_n	Sisemine	Lähtestage käepigistuse signaal rakendusega j204c_tx_rst_n.
j204c_rx_rst_ack_n	Sisemine	Lähtestage käepigistuse signaal funktsiooniga j204c_rx_rst_n.

Joonis 8. Disaini ajastusskeem Example Lähtestab

F-Tile JESD204C disain Example Signaalid

Tabel 15. Süsteemi liidese signaalid

Signaal	Suund	Kirjeldus
Kellad ja lähtestused
mgmt_clk	Sisend	100 MHz kell süsteemi haldamiseks.
refclk_xcvr	Sisend	Võrdluskell F-tile UX QUAD ja System PLL jaoks. Samaväärne andmeedastuskiiruse/teguriga 33.
refclk_core	Sisend	Core PLL referentskell. Rakendab sama taktsagedust kui refclk_xcvr.
in_sysref	Sisend	SYSREF-signaal väliselt SYSREF-generaatorilt JESD204C alamklassi 1 rakendamiseks.
sysref_out	Väljund	SYSREF-signaal JESD204C alamklassi 1 teostuse jaoks, mis on genereeritud FPGA-seadme poolt projekteerimiseksampainult lingi lähtestamise eesmärk.

 

Signaal	Suund	Kirjeldus
SPI
spi_SS_n[2:0]	Väljund	Aktiivne madal, SPI alluva valiku signaal.
spi_SCLK	Väljund	SPI jadakell.
spi_sdio	Sisend/Väljund	Andmete väljastamine ülemseadmest välisele alamseadmele. Andmete sisestamine väliselt alluvalt ülemseadmele.

Signaal	Suund	Kirjeldus
Märkus.Kui suvand Generate 3-Wire SPI Module on lubatud.
spi_MISO Märkus: Kui suvand Generate 3-Wire SPI Module ei ole lubatud.	Sisend	Sisestage andmed välisest alamseadmest SPI-ülemasse.
spi_MOSI Märkus. Kui suvand Generate 3-Wire SPI Module ei ole lubatud.	Väljund	Väljundandmed SPI-ülemast välisele alamseadmele.

 

Signaal	Suund	Kirjeldus
ADC / DAC
tx_serial_data[LINK*L-1:0]	Väljund	Diferentsiaalsed kiired jadaväljundandmed DAC-ile. Kell on manustatud jadaandmevoogu.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Sisend	Diferentsiaalsed kiired jadasisendandmed ADC-st. Kell taastatakse jadaandmevoost.
rx_serial_data_n[LINK*L-1:0]

 

Signaal	Suund	Kirjeldus
Üldotstarbeline I/O
user_led[3:0]	Väljund	Näitab järgmiste tingimuste olekut: [0]: SPI programmeerimine on tehtud [1]: TX-lingi viga [2]: RX-i lingi viga [3]: Avaloni voogesituse andmete mustrikontrolli viga
user_dip[3:0]	Sisend	Kasutajarežiimi DIP-lüliti sisend: [0]: sisemise jada tagasilülituse lubamine [1]: FPGA-genereeritud SYSREF-i lubamine [3:2]: Reserveeritud

 

Signaal	Suund	Kirjeldus
Ribaväline (OOB) ja olek
rx_patchk_data_error[LINK-1:0]	Väljund	Kui see signaal kinnitatakse, näitab see, et mustrikontroll on tuvastanud vea.
rx_link_error[LINK-1:0]	Väljund	Kui see signaal on kinnitatud, näitab see, et JESD204C RX IP on kinnitanud katkestuse.
tx_link_error[LINK-1:0]	Väljund	Kui see signaal on kinnitatud, näitab see, et JESD204C TX IP on kinnitanud katkestuse.
emb_lock_out	Väljund	Kui see signaal kinnitatakse, näitab see, et JESD204C RX IP on saavutanud EMB-luku.
sh_lock_out	Väljund	Kui see signaal kinnitatakse, näitab see, et JESD204C RX IP-sünkroonimise päis on lukus.

 

Signaal	Suund	Kirjeldus
Avalon voogesitus
rx_avst_valid[LINK-1:0]	Sisend	Näitab, kas muundur sampkas andmed rakendusekihile on kehtivad või kehtetud. 0: andmed on kehtetud 1: andmed kehtivad
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Sisend	Muundur sampandmed rakenduskihile.

F-Tile JESD204C disain Example Kontrollregistrid

F-Tile JESD204C disain exampED-juhtploki le registrid kasutavad bait-aadressi (32 bitti).

Tabel 16. Disain ntample Aadressikaart
Need 32-bitised ED-juhtploki registrid asuvad domeenis mgmt_clk.

Komponent	Aadress
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI juhtimine	0x0102_0000 – 0x0102_001F
PIO juhtimine	0x0102_0020 – 0x0102_002F
PIO olek	0x0102_0040 – 0x0102_004F
Lähtestage järjestus 0	0x0102_0100 – 0x0102_01FF
Lähtestage järjestus 1	0x0102_0200 – 0x0102_02FF
ED juhtimine	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP-transiiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tabel 17. Registri juurdepääsu tüüp ja määratlus
See tabel kirjeldab Inteli FPGA IP-de registri juurdepääsutüüpi.

Juurdepääsu tüüp	Definitsioon
RO/V	Tarkvara kirjutuskaitstud (kirjutamist ei mõjuta). Väärtus võib erineda.
RW	Tarkvara loeb ja tagastab praeguse biti väärtuse. Tarkvara kirjutab ja seab biti soovitud väärtusele.
RW1C	Tarkvara loeb ja tagastab praeguse biti väärtuse. Tarkvara kirjutab 0 ja sellel pole mingit mõju. Tarkvara kirjutab 1 ja kustutab biti nulliks, kui riistvara on biti väärtuseks 0 seadnud. Riistvara määrab biti väärtuseks 1. Tarkvara selgel on kõrgem prioriteet kui riistvarakomplektil.

Tabel 18. ED-juhtseadme aadressikaart

Offset	Registreeri nimi
0x00	rst_ctl
0x04	rst_sts0
jätkus…

Offset	Registreeri nimi
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabel 19. ED-juhtploki juhtimis- ja olekuregistrid

Bait Offset	Registreeru	Nimi	Juurdepääs	Lähtesta	Kirjeldus
0x00	rst_ctl	rst_assert	RW	0x0	Lähtesta juhtimine. [0]: lähtestamise kinnitamiseks kirjutage 1. (hw_rst) Desserdi lähtestamiseks kirjutage uuesti 0. [31:1]: Reserveeritud.
0x04	rst_sts0	esimene_olek	RO/V	0x0	Lähtesta olek. [0]: Core PLL lukustatud olek. [31:1]: Reserveeritud.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Sisemise või välise SYSREF-generaatori SYSREF-i serva tuvastamise olek. [0]: Väärtus 1 Näitab, et alamklassi 1 toimingu jaoks on tuvastatud SYSREF-i tõusev serv. Tarkvara võib selle biti kustutamiseks kirjutada 1, et võimaldada uue SYSREF-i serva tuvastamist. [31:1]: Reserveeritud.
0x40	sysref_ctl	sysref_contr ol	RW	Duplex andmetee Ühekordne: 0x00080	SYSREF juhtimine. Viidata Tabel 10 leheküljel 17, et saada lisateavet selle registri kasutamise kohta.
				Perioodiline:	Märkus. Lähtestamise väärtus sõltub
				0x00081	SYSREF tüüpi ja F-Tile
				Lühike – perioodiline:	JESD204C IP andmetee parameetrite seaded.
				0x00082
				TX või RX andmed
				tee
				Üks lask:
				0x00000
				Perioodiline:
				0x00001
				lünklik-
				perioodiline:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREFi olek. See register sisaldab sisemise SYSREF-generaatori uusimaid SYSREF-perioodi ja töötsükli sätteid. Viidata Tabel 9 leheküljel 16 SYSREFi perioodi ja töötsükli juriidilise väärtuse kohta.
jätkus…

Bait Offset	Registreeru	Nimi	Juurdepääs	Lähtesta	Kirjeldus
					[8:0]: SYSREFi periood. Kui väärtus on 0xFF, siis SYSREFi periood = 255 Kui väärtus on 0x00, on SYSREF-i periood = 256. [17:9]: SYSREF-i töötsükkel. [31:18]: Reserveeritud.
0x80	tst_ctl	tst_control	RW	0x0	Testi kontroll. Kasutage seda registrit, et lubada mustrite generaatori ja kontrollija jaoks erinevaid testmustreid. [1:0] = Reserveeritud väli [2] = ramp_test_ctl 1'b0 = Lubab PRBS-mustrite generaatori ja kontrollija 1'b1 = Lubab ramp mustri generaator ja kontrollija [31:3]: Reserveeritud.
0x8c	tst_err0	tst_error	RW1C	0x0	Lingi 0 vealipp. Kui biti väärtus on 1'b1, näitab see, et on tekkinud viga. Enne vastavale bitile väärtuse 1'b1 kirjutamist peaksite vea lahendama, et vealipp kustutada. [0] = Mustrikontrollija viga [1] = tx_link_error [2] = rx_link_error [3] = Käskumurdikontrollija viga [31:4]: Reserveeritud.

Dokumenteerige F-Tile JESD204C Intel FPGA IP Design Ex. versioonide ajaluguample Kasutusjuhend

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
2021.10.11	21.3	1.0.0	Esialgne vabastamine.

Dokumendid / Ressursid

Intel F-Tile JESD204C Intel FPGA IP Design Example [pdfKasutusjuhend F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Disain Example

Viited

• Kasutusjuhend