F-Tile JESD204C Intel FPGA IP Design Example

Дар бораи F-Tile JESD204C Intel® FPGA IP Design ExampДастури корбар

Ин дастури корбар хусусиятҳо, дастурҳои истифода ва тавсифи муфассалро дар бораи тарроҳии собиқ пешниҳод мекунадamples барои F-Tile JESD204C Intel® FPGA IP бо истифода аз дастгоҳҳои Intel Agilex ™.

Шунавандагони пешбинишуда

Ин ҳуҷҷат барои:

• Меъмори тарроҳӣ барои интихоби IP дар марҳилаи банақшагирии тарҳрезии сатҳи система
• Дизайнерҳои сахтафзор ҳангоми ҳамгироии IP ба тарҳрезии сатҳи системаҳои худ
• Муҳандисони тасдиқкунӣ дар сатҳи симулятсияи система ва марҳилаи тасдиқи сахтафзор

Ҳуҷҷатҳои марбут
Дар ҷадвали зерин дигар ҳуҷҷатҳои истинод, ки ба F-Tile JESD204C Intel FPGA IP алоқаманданд, номбар шудаанд.

Ҷадвали 1. Ҳуҷҷатҳои марбут

Истинод	Тавсифи
Дастури корбар F-Tile JESD204C Intel FPGA IP	Дар бораи F-Tile JESD204C Intel FPGA IP маълумот медиҳад.
F-Tile JESD204C Intel FPGA IP Release Notes	Тағиротҳоеро, ки барои F-Tile JESD204C F-Tile JESD204C дар як нашри мушаххас ворид шудаанд, номбар мекунад.
Варақаи маълумотии дастгоҳи Intel Agilex	Ин ҳуҷҷат хусусиятҳои барқӣ, хусусиятҳои гузариш, мушаххасоти конфигуратсия ва вақтро барои дастгоҳҳои Intel Agilex тавсиф мекунад.

Акронимҳо ва луғат

Ҷадвали 2. Рӯйхати ихтисорот

Акроним	Васеъшавӣ
LEMC	Соатҳои васеъшудаи маҳаллӣ
FC	Меъёри соати чаҳорчӯба
ADC	Табдилдиҳандаи аналогӣ ба рақамӣ
DAC	Табдилдиҳандаи рақамӣ ба аналогӣ
DSP	Протсессори сигналҳои рақамӣ
TX	Интиқолдиҳанда
RX	Қабулкунанда

Акроним	Васеъшавӣ
DLL	Қабати пайванди маълумот
CSR	Феҳристи назорат ва ҳолати
CRU	Воҳиди соат ва аз нав танзимкунии
ISR	Тартиби хидматро қатъ кунед
ФИФО	Аввалин-дар-аввал-берун
СЕРДЕС	Serializer Deserializer
ECC	Рамзи ислоҳи хато
FEC	Ислоҳи хато ба пеш
SERR	Муайян кардани хатои ягона (дар ECC, ислоҳшаванда)
ДЕРР	Муайян кардани хатогиҳои дукарата (дар ECC, марговар)
PRBS	пайдарпаии дуӣ псевдорасосӣ
МАК	Назорати дастрасии ВАО. MAC зерқабати протокол, қабати интиқол ва қабати пайванди маълумотро дар бар мегирад.
PHY	Қабати физикӣ. PHY маъмулан қабати физикӣ, SERDES, драйверҳо, қабулкунакҳо ва CDR-ро дар бар мегирад.
PCS	Зерқабати рамзгузории физикӣ
PMA	Замимаи миёнаи ҷисмонӣ
РБД	Таъхири буферии RX
UI	Фосилаи воҳид = давомнокии бит силсилавӣ
Шумораи RBD	Таъхири RX буфери охирини фаромадани хат
Ҷуброни RBD	Имконияти барориши RX Buffer Delay
SH	Сарлавҳаи ҳамоҳангсозӣ
TL	Қабати нақлиёт
EMIB	Дарунсохти бисёрсоҳавӣ бимирад Bridge Interconnect

Ҷадвали 3. Рӯйхати луғат

Мӯҳлат	Тавсифи
Дастгоҳи табдилдиҳанда	Табдилдиҳандаи ADC ё DAC
Дастгоҳи мантиқӣ	FPGA ё ASIC
Октет	Гурӯҳи 8 бит, ки ҳамчун вуруд ба рамзгузори 64/66 ва баромад аз декодер хизмат мекунад
Ниббл	Маҷмӯи 4 бит, ки воҳиди асосии кории мушаххасоти JESD204C мебошад
Блок	Рамзи 66-бит, ки аз ҷониби схемаи рамзгузории 64/66 тавлид шудааст
Сатҳи сатр	Меъёри самараноки маълумоти истиноди силсилавӣ Меъёри хатти хатти = (Mx Sx N'x 66/64 x FC) / L
Соати пайванд	Соати пайванд = Меъёри хатти хат/66.
Чорчӯба	Маҷмӯи октетҳои пайдарпай, ки дар онҳо мавқеи ҳар як октетро бо истинод ба сигнали ҳамоҳангсозии чаҳорчӯба муайян кардан мумкин аст.
Соати чаҳорчӯба	Соати системае, ки бо суръати чаҳорчӯба кор мекунад, он бояд соати 1х ва 2х бошад.

Мӯҳлат	Тавсифи
Samples дар як соати чаҳорчӯба	Sampдар як соат, миқдори умумии сamples дар соати чаҳорчӯбаи барои дастгоҳи табдилдиҳандаи.
LEMC	Соатҳои дохилӣ барои мувофиқ кардани сарҳади мултиблоки васеъ байни хатҳо ва ба истинодҳои беруна (SYSREF ё Subclass 1) истифода мешаванд.
Зерсинфи 0	Дастгирии таъхири детерминистӣ вуҷуд надорад. Маълумот бояд фавран пас аз хатти хаттӣ ба хати каҷ дар қабулкунанда паҳн карда шавад.
Зерсинфи 1	Нигоҳдории муайянкунанда бо истифода аз SYSREF.
Пайванди бисёрҷониба	Пайвандҳои байни дастгоҳҳо бо 2 ё зиёда дастгоҳҳои конвертерӣ.
Рамзгузории 64B/66B	Рамзи сатр, ки маълумоти 64-битро ба 66 бит барои сохтани блок харита мекунад. Сохтори маълумоти сатҳи асосӣ блокест, ки бо сарлавҳаи синхронизатсияи 2-бит оғоз мешавад.

Ҷадвали 4. Рамзҳо

Мӯҳлат	Тавсифи
L	Шумораи хатҳо барои як дастгоҳи конвертер
M	Шумораи конвертерҳо дар як дастгоҳ
F	Шумораи октетҳо дар як чаҳорчӯба дар як хат
S	Шумораи сamples интиқол як табдилдиҳандаи ягона дар як давраи чорчӯбаи
N	Қарори табдилдиҳанда
Н'	Шумораи умумии битҳо дар як сample дар формати маълумоти корбар
CS	Шумораи битҳои назоратӣ дар як табдили сample
CF	Шумораи калимаҳои назоратӣ дар як давраи соати чаҳорчӯба барои як пайванд
HD	Формати маълумоти корбарони зичии баланд
E	Шумораи бисёрблокҳо дар бисёрблоки васеъ

F-Tile JESD204C Intel FPGA IP Design Example Дастури оғози зуд

Тарҳрезии F-Tile JESD204C Intel FPGA IP собиқamples барои дастгоҳҳои Intel Agilex дорои як санҷиши симулятсия ва тарҳи сахтафзор мебошад, ки таҳия ва санҷиши сахтафзорро дастгирӣ мекунад.
Шумо метавонед тарҳи F-Tile JESD204C-ро тавлид кунедamples тавассути каталоги IP дар нармафзори Intel Quartus® Prime Pro Edition.

Расми 1. Инкишофи Сtages барои Design Example

Дизайн Example Диаграммаи блок

Тасвири 2. F-Tile JESD204C Design Example Диаграммаи блоки сатҳи баланд

Дизайн собиқample аз модулҳои зерин иборат аст:

• Системаи тарроҳии платформа
  • F-фали JESD204C Intel FPGA IP
  • JTAG ба пули Авалон Мастер
  • Назоратчии параллели I/O (PIO).
  • Интерфейси порти силсилавӣ (SPI) - модули асосӣ - IOPLL
  • Генератори SYSREF
  • Example Design (ED) Назорати CSR
  • Сквенсерҳоро аз нав танзим кунед
• Системаи PLL
• Генератори намуна
• Санҷиши намуна

Ҷадвали 5. Тарҳрезӣ ExampМодулҳо

Компонентхо	Тавсифи
Системаи тарроҳии платформа	Системаи Платформаи Designer роҳи додаҳои IP F-Tile JESD204C ва таҷҳизоти перифериро дастгирӣ мекунад.
F-фали JESD204C Intel FPGA IP	Ин зерсистемаи тарроҳии Платформа дорои IP-ҳои TX ва RX F-Tile JESD204C, ки дар якҷоягӣ бо дуплекси PHY сохта шудаанд.
JTAG ба пули Авалон Мастер	Ин пул дастрасии мизбони консоли системаро ба IP-и харитаи хотира дар тарҳрезӣ тавассути JTAG интерфейс.
Назоратчии параллели I/O (PIO).	Ин контроллер интерфейси харитаи хотираро барои сampling ва рондани бандарҳои таъиноти умумии I / O.
Устоди SPI	Ин модул интиқоли пайдарпайи маълумоти конфигуратсияро ба интерфейси SPI дар охири конвертер идора мекунад.
Генератори SYSREF	Генератори SYSREF соати истинодро ҳамчун соати истинод истифода мебарад ва импулсҳои SYSREF-ро барои F-Tile JESD204C IP тавлид мекунад. Шарҳ: Ин тарҳ, собиқample генератори SYSREF-ро барои нишон додани оғозкунии истинодҳои дуплексии F-Tile JESD204C истифода мебарад. Дар F-Tile JESD204C зеркласси 1 замимаи сатҳи система, шумо бояд SYSREF-ро аз ҳамон манбаъ бо соати дастгоҳ тавлид кунед.
IOPLL	Ин тарҳ, собиқample як IOPLL-ро барои тавлиди соати корбар барои интиқоли маълумот ба F-Tile JESD204C IP истифода мебарад.
ED Control CSR	Ин модул назорат ва ҳолати муайянкунии SYSREF ва назорат ва ҳолати намунаи санҷиширо таъмин мекунад.
Сквенсерҳоро аз нав танзим кунед	Ин тарҳ, собиқample аз 2 пайдарпаии барқароркунӣ иборат аст: Барқарорсозии пайдарпаии 0 — Барқароркуниро ба домени ҷараёнҳои TX/RX Avalon®, домени бо харитаи хотираи Avalon, PLL core, TX PHY, TX core ва генератори SYSREF идора мекунад. Аз нав танзимкунии пайдарпаии 1 — Барқароркуниро ба RX PHY ва RX аслӣ идора мекунад.
Системаи PLL	Сарчашмаи соати ибтидоӣ барои F-кали сахт IP ва EMIB убур.
Генератори намуна	Генератори намуна як PRBS ё r тавлид мекунадamp намуна.
Санҷиши намуна	Санҷиши намуна PRBS ё r-ро тафтиш мекунадamp намунаи гирифташуда, ва ҳангоми пайдо кардани номувофиқии маълумот хаторо қайд мекунадampле.

Талаботи нармафзор

Intel барои санҷиши тарҳи собиқ нармафзори зеринро истифода мебарадamples дар системаи Linux:

• Нармафзори Intel Quartus Prime Pro Edition
• Questa*/ModelSim* ё VCS*/VCS MX симулятор

Эҷоди Дизайн

Барои тавлиди тарҳрезии собиқample аз муҳаррири параметрҳои IP:

1. Эҷоди лоиҳае, ки ба оилаи дастгоҳи Intel Agilex F-таҳлил нигаронида шудааст ва дастгоҳи дилхоҳро интихоб кунед.
2. Дар Каталоги IP, Tools ➤ IP Catalog, F-Tile JESD204C Intel FPGA IP-ро интихоб кунед.
3. Номи сатҳи боло ва ҷузвдони варианти IP-и худро муайян кунед. OK-ро пахш кунед. Муҳаррири параметр .ip-и сатҳи болоро илова мекунад file ба лоиҳаи ҷорӣ ба таври худкор. Агар аз шумо хоҳиш карда шавад, ки .ip-ро дастӣ илова кунед file ба лоиҳа, клик кунед Лоиҳа ➤ Илова/ Хориҷ Files дар Лоиҳа барои илова кардани file.
4. Дар зери Example Дизайн ҷадвали, муайян тарҳи собиқample параметрҳо тавре ки дар Design Ex тавсиф шудаастample Параметрҳо.
5. Эҷоди Ex-ро клик кунедample Design.

Нармафзор тамоми тарроҳиро тавлид мекунад files дар зердиректорҳо. Инхо files барои иҷро кардани симулятсия ва компиляция лозим аст.

Дизайн Example Параметрҳо
Муҳаррири параметрҳои F-Tile JESD204C Intel FPGA IP дорои Example Ҷадвали Дизайн барои муайян кардани параметрҳои муайян пеш аз тавлиди тарроҳии собиқampле.

Ҷадвали 6. Параметрҳо дар ExampҶадвали тарроҳӣ

Параметр	Имконот	Тавсифи
Дизайнро интихоб кунед	Назорати консолии система Ҳеҷ	Барои дастрасӣ ба тарҳи собиқ, назорати консолии системаро интихоб кунедample маълумот роҳи ба воситаи консол система.
Симуляция	Фурӯзон, Хомӯш	Барои тавлиди IP лозимиро фаъол созед files барои тақлид кардани тарроҳӣ собиқampле.
Синтез	Фурӯзон, Хомӯш	Барои тавлиди IP лозимиро фаъол созед fileс барои тартиб додани Intel Quartus Prime ва намоиши сахтафзор.
формати HDL (барои моделиронӣ)	Verilog VDHL	Формати HDL-и RTL-ро интихоб кунед fileс барои моделиронӣ.
формати HDL (барои синтез)	Танҳо Verilog	Формати HDL-и RTL-ро интихоб кунед fileс барои синтез.

Параметр	Имконот	Тавсифи
Модули 3 сими SPI тавлид кунед	Фурӯзон, Хомӯш	Барои фаъол кардани интерфейси 3-сими SPI ба ҷои 4-симро фурӯзон кунед.
Ҳолати Sysref	Як зарба Давраӣ Давраӣ ҷудошуда	Интихоб кунед, ки оё шумо мехоҳед, ки ҳамоҳангсозии SYSREF дар асоси талаботи тарҳрезии шумо ва чандирии вақт режими як зарбаи набзӣ, давравӣ ё даврии фосилавӣ бошад. Як зарба — ин хосиятро интихоб кунед, то ки SYSREF режими набзи якдафъаина бошад. Қимати бит регистри sysref_ctrl[17] 0 аст. Пас аз десертҳои аз нав танзимкунии IP F-Tile JESD204C, арзиши реестри sysref_ctrl[17]-ро аз 0 ба 1 ва баъд ба 0 барои як зарбаи як зарбаи SYSREF иваз кунед. Давраӣ — SYSREF дар реҷаи даврӣ 50:50 давраи кориро дорад. Давраи SYSREF E*SYSREF_MULP аст. Давраи Gapped - SYSREF дорои сикли вазифаи барномарезишавандаи гранулярии 1 цикли соати пайванд аст. Давраи SYSREF E*SYSREF_MULP аст. Барои танзими давраи берун аз диапазон, блоки тавлиди SYSREF бояд ба таври худкор давраи кори 50:50-ро дарбар гирад. Ба SYSREF Генератор фасли барои маълумоти бештар дар бораи SYSREF давра.
Панели интихоб кунед	Ҳеҷ	Шӯрои барои тарҳрезии собиқ интихоб кунедampле. Ҳеҷ - Ин хосият ҷанбаҳои сахтафзорро барои тарҳрезии собиқ истисно мекунадampле. Ҳама таъиноти пинҳо ба пинҳои виртуалӣ муқаррар карда мешаванд.
Намунаи санҷиш	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Генератори намуна ва намунаи санҷиши чекро интихоб кунед. Генератори намунавӣ - JESD204C генератори намунаи PRBS-ро дар як маълумот дастгирӣ мекунадampле. Ин маънои онро дорад, ки паҳнои маълумот варианти N+CS аст. Генератор ва санҷиши намунаи PRBS барои эҷоди маълумот муфидандample stimul барои санҷиш ва он бо ҳолати санҷиши PRBS дар конвертери ADC/DAC мувофиқ нест. Ramp Генератори намунавӣ - қабати пайванди JESD204C ба таври муқаррарӣ кор мекунад, аммо интиқол дертар ғайрифаъол мешавад ва вуруд аз форматкунанда нодида гирифта мешавад. Ҳар як хат ҷараёни як октетро интиқол медиҳад, ки аз 0x00 то 0xFF афзоиш меёбад ва сипас такрор мешавад. Рamp санҷиши намуна аз ҷониби prbs_test_ctl фаъол карда мешавад. PRBS Pattern Checker—JESD204C PRBS scrambler худтанзимкунӣ аст ва интизор меравад, ки вақте ки ядрои IP қодир аст пайвандро рамзкушоӣ кунад, тухми scrambling аллакай ҳамоҳанг карда мешавад. Тухми пошхӯрии PRBS барои оғози худкор 8 октетро мегирад. Ramp Санҷиши намуна — JESD204C scrambling худтанзимкунӣ аст ва интизор меравад, ки вақте ки ядрои IP қодир аст, ки пайвандро рамзкушоӣ кунад, тухми scrambling аллакай ҳамоҳанг карда мешавад. Аввалин октети дуруст ҳамчун r бор карда мешавадamp арзиши ибтидоӣ. Маълумоти минбаъда бояд то 0xFF афзоиш ёбад ва ба 0x00 гузарад. Рamp Санҷиши намуна бояд намунаи якхеларо дар тамоми хатҳо тафтиш кунад.
Бозгашти силсилавии дохилиро фаъол созед	Фурӯзон, Хомӯш	Бозгашти силсилавии дохилиро интихоб кунед.
Канали фармонро фаъол созед	Фурӯзон, Хомӯш	Намунаи канали фармонро интихоб кунед.

Сохтори директория
Тарҳрезии F-Tile JESD204C собиқample директорияҳои дорои тавлидшуда files барои тарҳрезӣ собиқamples.

Расми 3. Сохтори директория барои F-Tile JESD204C Intel Agilex Design Example

Љадвали 7. Директория Files

Папкаҳо	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
моделиронӣ / ментор	modelsim_sim.tcl tb_top_waveform.do
моделиронӣ/синопсис	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Тақлиди тарҳрезӣ Example Testbench

Дизайн собиқample testbench тарҳи тавлиди шуморо тақлид мекунад.

Расми 4. Тартиб

Барои тақлид кардани тарҳ, қадамҳои зеринро иҷро кунед:

1. Феҳристи кориро баample_design_directory>/симулятсия/ .
2. Дар сатри фармон скрипти симулятсияро иҷро кунед. Дар ҷадвали зер фармонҳо барои иҷро кардани симуляторҳои дастгирӣшаванда нишон дода шудаанд.

Симулятор	Фармон
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (бе Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Моделсозӣ бо паёмҳое ба итмом мерасад, ки нишон медиҳанд, ки иҷро муваффақ аст ё не.

Расми 5. Симуляцияи бомуваффақият
Ин рақам паёми бомуваффақияти моделиронӣ барои симулятор VCS нишон медиҳад.

Тартиб додани тарҳи Example

Барои тартиб додани танҳо компиляция, собиқampлоиҳаро иҷро кунед, ин қадамҳоро иҷро кунед:

1. Боварӣ ҳосил кунед, ки тарроҳии компиляция, масаланampнасли le пурра аст.
2. Дар нармафзори Intel Quartus Prime Pro Edition, лоиҳаи Intel Quartus Prime Pro Edition -ро кушоедample_ design_ Directory>/ed/quartus.
3. Дар менюи коркард, Оғоз кардани тартибро клик кунед.

Тавсифи муфассал барои тарҳи F-Tile JESD204C Example

Тарҳрезии F-Tile JESD204C собиқample функсионалии ҷараёни маълумотро бо истифода аз реҷаи бозгашт нишон медиҳад.
Шумо метавонед танзимоти параметрҳои интихобкардаи худро муайян кунед ва тарроҳии собиқро тавлид кунедampле.
Дизайн собиқample танҳо дар реҷаи дуплекс барои варианти Base ва PHY дастрас аст. Шумо метавонед танҳо Base ё варианти танҳо PHY -ро интихоб кунед, аммо IP тарҳи собиқро тавлид мекунадample барои ҳам барои Base ва PHY.

Шарҳ:  Баъзе конфигуратсияҳои суръати баланди маълумот метавонанд вақтро ноком кунанд. Барои роҳ надодан ба нокомии вақт, муайян кардани арзиши мултипликатори басомади чаҳорчӯбаи соат (FCLK_MULP) -ро дар ҷадвали Танзимоти муҳаррири параметри F-Tile JESD204C Intel FPGA IP баррасӣ кунед.

Унсурҳои система

Тарҳрезии F-Tile JESD204C собиқample ҷараёни идоракунии нармафзорро таъмин мекунад, ки воҳиди идоракунии сахтро бо дастгирии консолии система ё бидуни он истифода мебарад.

Дизайн собиқample имкон медиҳад, ки пайвасти худкор дар режимҳои бозгашти дохилӣ ва беруна.

JTAG ба пули Авалон Мастер
ҶTAG ба Avalon Master Bridge пайвасти байни системаи мизбонро барои дастрасӣ ба хотираи F-Tile JESD204C IP ва назорати периферии IP ва сабтҳои вазъ тавассути J таъмин менамояд.TAG интерфейс.

Расми 6. Система бо JTAG ба Avalon Master Bridge Core

Шарҳ:  Соати система бояд на камтар аз 2X тезтар аз JTAG соат. Соати система дар ин тарҳ mgmt_clk (100MHz) астampле.

Асосии I/O (PIO) мувозӣ
Асоси мувозии вуруд/баромад (PIO) бо интерфейси Avalon интерфейси харитаи хотираро байни порти ғуломи бо хотираи хариташудаи Авалон ва бандарҳои таъиноти умумӣ / баромад таъмин мекунад. Бандарҳои воридот/ховарӣ ё ба мантиқи корбарии чипӣ ва ё ба пинҳои I/O, ки ба дастгоҳҳои берунии FPGA пайваст мешаванд, пайваст мешаванд.

Расми 7. PIO Core бо бандарҳои вуруд, портҳои баромад ва дастгирии IRQ
Бо нобаёнӣ, ҷузъи тарҳрезии Платформа Хатти хидматрасонии қатъро (IRQ) ғайрифаъол мекунад.

Портҳои I/O PIO дар сатҳи болоии HDL таъин шудаанд file ( io_ ҳолати бандарҳои вуруд, io_ назорат барои портҳои баромад).

Дар ҷадвали зер пайвастшавии сигнал барои вазъ ва назорати бандарҳои I/O ба гузариши DIP ва LED дар маҷмӯаи таҳия тавсиф шудааст.

Љадвали 8. Портҳои асосии I/O PIO

Порт	Бит	Сигнал
берун_порт	0	Барномасозии USER_LED SPI анҷом ёфт
	31:1	Захира карда шудааст
Дар_порт	0	USER_DIP бозгашти силсилавии дохилиро фаъол мекунад Хомӯш = 1 Дар = 0
	1	USER_DIP аз ҷониби FPGA тавлидшуда SYSREF фаъол аст Хомӯш = 1 Дар = 0
	31:2	Захира карда шудааст.

Устоди SPI
Модули устои SPI ҷузъи стандартии Платформаи Designer дар китобхонаи стандартии IP Catalog мебошад. Ин модул протоколи SPI-ро барои осон кардани конфигуратсияи конвертерҳои беруна истифода мебарад (масаланample, ADC, DAC ва генераторҳои соатҳои беруна) тавассути фазои реестри сохторӣ дар дохили ин дастгоҳҳо.

Устоди SPI дорои интерфейси харитаи хотираи Avalon мебошад, ки ба устоди Avalon (JTAG ба пули устои Авалон) тавассути пайвасти пайвасти хотираи Авалон. Устоди SPI дастурҳои конфигуратсияро аз устоди Авалон қабул мекунад.

Модули устои SPI то 32 ғуломи мустақили SPI-ро назорат мекунад. Суръати интиқоли SCLK ба 20 МГс танзим шудааст (ба 5 тақсим мешавад).
Ин модул ба интерфейси паҳнои 4-сим, 24-бит танзим карда шудааст. Агар имконоти тавлиди Модули 3-сими SPI интихоб карда шавад, модули иловагӣ барои табдил додани баромади 4-сими устоди SPI ба 3-сим сохта мешавад.

IOPLL
IOPLL соатеро тавлид мекунад, ки барои тавлиди frame_clk ва link_clk лозим аст. Соати истинод ба PLL танзимшаванда аст, аммо бо суръати маълумот/омили 33 маҳдуд аст.

• Барои тарҳрезӣ, масаланample, ки суръати маълумоти 24.33024 Гбит / сонияро дастгирӣ мекунад, суръати соат барои frame_clk ва link_clk 368.64 МГс аст.
• Барои тарҳрезӣ, масаланample, ки суръати маълумоти 32 Гбит / сонияро дастгирӣ мекунад, суръати соат барои frame_clk ва link_clk 484.848 МГс аст.

Генератори SYSREF
SYSREF як сигнали муҳими вақт барои табдилдиҳандагони маълумот бо интерфейси F-Tile JESD204C мебошад.

Генератори SYSREF дар тарҳрезӣ собиқample танҳо барои намоиши дуплексии JESD204C истинодҳои IP истифода мешавад. Дар замимаи сатҳи системаи зерсинфи 204 JESD1C, шумо бояд SYSREF-ро аз ҳамон манбаъ бо соати дастгоҳ тавлид кунед.

Барои F-Tile JESD204C IP, мултипликатори SYSREF (SYSREF_MULP) реестри назорати SYSREF давраи SYSREF-ро муайян мекунад, ки он n адади бутуни чандкаратаи параметри E мебошад.

Шумо бояд E*SYSREF_MULP ≤16-ро таъмин кунед. Барои мисолample, агар E=1, танзимоти ҳуқуқӣ барои SYSREF_MULP бояд дар ҳудуди 1-16 бошад ва агар E=3, танзимоти ҳуқуқӣ барои SYSREF_MULP бояд дар ҳудуди 1-5 бошад.

Шарҳ:  Агар шумо SYSREF_MULP-и берун аз диапазонро таъин кунед, генератори SYSREF танзимотро ба SYSREF_MULP=1 ислоҳ мекунад.
Шумо метавонед интихоб кунед, ки оё шумо мехоҳед, ки навъи SYSREF як зарбаи якдафъаина, давравӣ ё даврии фосилавӣ бошад.ample Ҷадвали тарроҳӣ дар муҳаррири параметри F-Tile JESD204C Intel FPGA IP.

Ҷадвали 9. Examples аз SYSREF Counter даврии ва Gapped даврии

E	SYSREF_MULP	ДАВРАИ SYSREF (E*SYSREF_MULP* 32)	Сикли вазифавӣ	Тавсифи
1	1	32	1..31 (Барномашаванда)	Gapped Periodic
1	1	32	16 (Собит)	Давраӣ
1	2	64	1..63 (Барномашаванда)	Gapped Periodic
1	2	64	32 (Собит)	Давраӣ
1	16	512	1..511 (Барномашаванда)	Gapped Periodic
1	16	512	256 (Собит)	Давраӣ
2	3	19	1..191 (Барномашаванда)	Gapped Periodic
2	3	192	96 (Собит)	Давраӣ
2	8	512	1..511 (Барномашаванда)	Gapped Periodic
2	8	512	256 (Собит)	Давраӣ
2	9 (ғайриқонунӣ)	64	32 (Собит)	Gapped Periodic
2	9 (ғайриқонунӣ)	64	32 (Собит)	Давраӣ

 

Ҷадвали 10. Реестрҳои назорати SYSREF
Шумо метавонед регистрҳои назоратии SYSREF-ро ба таври динамикӣ аз нав танзим кунед, агар танзимоти реестр аз танзимоте, ки шумо ҳангоми тавлиди тарҳи қаблӣ нишон додаед, фарқ кунад.ampле. Пеш аз аз нав танзимкунии F-Tile JESD204C Intel FPGA IP сабтҳои SYSREF-ро танзим кунед. Агар шумо генератори берунии SYSREF-ро тавассути
sysref_ctrl[7] регистр бит, шумо метавонед танзимоти навъи SYSREF, мултипликатор, давраи вазифа ва марҳиларо сарфи назар кунед.

Битҳо	Арзиши пешфарз	Тавсифи
sysref_ctrl[1:0]	Соати 2'б00: як тир 2'b01: Давраӣ 2'b10: Давраи фосилавӣ	навъи SYSREF. Қимати пешфарз аз танзимоти ҳолати SYSREF дар Example Design ҷадвалро дар муҳаррири параметри F-Tile JESD204C Intel FPGA IP.
sysref_ctrl[6:2]	5'б00001	Мултипликатори SYSREF. Ин майдони SYSREF_MULP ба навъи SYSREF-и давравӣ ва фосилавии давравӣ татбиқ мешавад. Шумо бояд арзиши мултипликаторро танзим кунед, то боварӣ ҳосил кунед, ки арзиши E*SYSREF_MULP аз 1 то 16 аст, пеш аз аз нав танзимкунии F-Tile JESD204C IP. Агар арзиши E*SYSREF_MULP аз ин диапазон берун бошад, арзиши мултипликатор ба 5'b00001 муқаррар карда мешавад.
sysref_ctrl[7]	Роҳи дуплекси маълумот: 1'b1 Simplex TX ё RX datapath: 1'b0	SYSREF интихоб кунед. Арзиши пешфарз аз танзимоти роҳи маълумот дар Example Ҷадвали тарроҳӣ дар муҳаррири параметри F-Tile JESD204C Intel FPGA IP. 0: Simplex TX ё RX (SYSREF беруна) 1: Дуплекс (SYSREF дохилӣ)
sysref_ctrl[16:8]	9'0	Давраи вазифаи SYSREF вақте ки навъи SYSREF давра ба давра ё фосилаи даврӣ аст. Пеш аз аз нав танзимкунии F-Tile JESD204C IP шумо бояд давраи вазифаро танзим кунед. Арзиши максималӣ = (E*SYSREF_MULP*32)-1 Барои мисолampле: 50% давраи вазифа = (E*SYSREF_MULP*32)/2 Агар шумо ин майдони реестрро танзим накунед, ё агар шумо майдони регистрро ба 50 ё бештар аз арзиши максималии иҷозатдодашуда танзим кунед, давраи кор ба 0% пешфарз мешавад.
sysref_ctrl[17]	1'б0	Назорати дастӣ, вақте ки навъи SYSREF як зарба аст. 1-ро нависед, то сигнали SYSREF-ро ба баланд гузоред. Барои паст кардани сигнали SYSREF 0 нависед. Барои эҷод кардани набзи SYSREF дар реҷаи як зарба ба шумо лозим аст, ки 1 ва баъд 0 нависед.
sysref_ctrl[31:18]	22'0	Захира карда шудааст.

Сквенсерҳоро аз нав танзим кунед
Ин тарҳ, собиқample аз ду секвенсери барқароркунӣ иборат аст:

• Барқарорсозии пайдарпаии 0 — Барқароркуниро ба домени ҷараёнии TX/RX Avalon, домени бо харитаи хотираи Avalon, PLL core, TX PHY, TX core ва генератори SYSREF идора мекунад.
• Аз нав танзимкунии пайдарпаии 1 — Барқароркуниро ба RX PHY ва RX Core идора мекунад.

3-сими SPI
Ин модул барои табдил додани интерфейси SPI ба 3-сим ихтиёрӣ аст.

Системаи PLL
F-плита дорои се PLL-и системаи бортӣ мебошад. Ин PLL-ҳои система манбаи асосии соат барои IP сахт (MAC, PCS ва FEC) ва убури EMIB мебошанд. Ин маънои онро дорад, ки вақте ки шумо режими соаткунии системаи PLL-ро истифода мебаред, блокҳо бо соати PMA кор намекунанд ва аз соате, ки аз ядрои FPGA меояд, вобаста нестанд. Ҳар як системаи PLL танҳо соатеро, ки бо як интерфейси басомад алоқаманд аст, тавлид мекунад. Барои мисолample, ба шумо ду PLL-и система лозим аст, то як интерфейс дар 1 ГГц ва як интерфейс дар 500 МГс кор кунед. Истифодаи системаи PLL ба шумо имкон медиҳад, ки ҳар як хатро мустақилона бидуни тағир додани соати хат, ки ба хатти ҳамсоя таъсир мерасонад, истифода баред.
Ҳар як системаи PLL метавонад яке аз ҳашт соати истинодҳои FGT-ро истифода барад. PLL-ҳои система метавонанд соати истинодро мубодила кунанд ё соатҳои истинодҳои гуногун дошта бошанд. Ҳар як интерфейс метавонад интихоб кунад, ки кадом системаи PLL-ро истифода мебарад, аммо пас аз интихоб, он собит мешавад ва бо истифода аз танзимоти динамикӣ аз нав танзим карда намешавад.

Маълумоти марбут
F-меъмории сафолҳои ва PMA ва FEC Direct PHY IP дастури корбар

Маълумоти бештар дар бораи режими соаткунии системаи PLL дар дастгоҳҳои Intel Agilex F-плитка.

Генератори намуна ва тафтишкунанда
Генератори намунавӣ ва тафтишкунанда барои эҷоди маълумот муфидандamples ва мониторинг бо мақсади санҷиш.
Љадвали 11. Генератори намунаи дастгиришаванда

Генератори намуна	Тавсифи
Генератори намунаи PRBS	Тарҳрезии F-Tile JESD204C собиқampГенератори намунаи le PRBS дараҷаи зерини полиномҳоро дастгирӣ мекунад: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp генератори намуна	Рamp арзиши намуна барои ҳар як с минбаъда 1 зиёд мешавадample бо паҳнои генератори N, ва меғелонад бар 0 вақте ки ҳамаи битҳо дар сampле 1 мебошанд. Рро фаъол созедamp генератори намунавӣ тавассути навиштани 1 то бит 2 реестри tst_ctl блоки идоракунии ED.
Фармондеҳи канали рamp генератори намуна	Тарҳрезии F-Tile JESD204C собиқample канали фармони рро дастгирӣ мекунадamp генератори намунавӣ дар як қатор. Рamp арзиши намуна ба 1 барои 6 бит калимаҳои фармон меафзояд. Тухми ибтидоӣ як шакли афзоиш дар тамоми хатҳо мебошад.

Љадвали 12. Санљиши намунаи дастгиришаванда

Санҷиши намуна	Тавсифи
Санҷиши намунаи PRBS	Вақте ки F-Tile JESD204C IP ба ҳамбастагии каҷӣ ноил мешавад, тухми пошхӯрда дар тафтишкунандаи намуна худ ҳамоҳанг карда мешавад. Санҷиши намуна 8 октетро талаб мекунад, то тухми печида барои худсинхронизатсия кунад.
Ramp тафтишкунандаи намуна	Аввалин маълумоти дурусти сample барои ҳар як табдилдиҳанда (M) ҳамчун арзиши ибтидоии r бор карда мешавадamp намуна. Маълумоти минбаъда сampарзишҳои les бояд 1 дар ҳар як давраи соат то ҳадди аксар зиёд шаванд ва сипас ба 0 гузаранд.

Санҷиши намуна	Тавсифи
	Барои мисолample, вақте ки S=1, N=16 ва WIDTH_MULP = 2, паҳнои маълумот барои як табдилдиҳанда S * WIDTH_MULP * N = 32 аст. Максимум маълумот sampарзиши le 0xFFFF аст. Рamp Санҷиши намуна тасдиқ мекунад, ки намунаҳои якхела дар тамоми конвертерҳо қабул карда мешаванд.
Фармондеҳи канали рamp тафтишкунандаи намуна	Тарҳрезии F-Tile JESD204C собиқample канали фармони рро дастгирӣ мекунадamp тафтишкунандаи намуна. Калимаи фармони аввал (6 бит) гирифташуда ҳамчун арзиши ибтидоӣ бор карда мешавад. Калимаҳои фармони минбаъда дар як сатр бояд то 0x3F афзоиш ёбанд ва ба 0x00 ҳаракат кунанд. Канали фармондеҳи рamp тафтиши намуна барои рamp намунаҳо дар тамоми хатҳо.

F-Tile JESD204C TX ва RX IP
Ин тарҳ, собиқample ба шумо имкон медиҳад, ки ҳар як TX/RX-ро дар ҳолати оддӣ ё дуплекс танзим кунед.
Конфигуратсияҳои дуплекс имкон медиҳанд, ки функсияҳои IP бо истифода аз бозгашти силсилавии дохилӣ ё беруна намоиш дода шаванд. CSR дар дохили IP барои имкон додани назорати IP ва мушоҳидаи вазъият оптимизатсия карда нашудааст.

F-Tile JESD204C Design Example Соат ва Reset

Тарҳрезии F-Tile JESD204C собиқample маҷмӯи сигналҳои соат ва барқароркуниро дорад.

Ҷадвали 13.Дизайн Example Соатҳо

Сигнали соат	Самт	Тавсифи
mgmt_clk	Вуруд	Соати дифференсиалии LVDS бо басомади 100 МГс.
refclk_xcvr	Вуруд	Соатҳои истинодкунандаи интиқол бо басомади суръати маълумот/фактор 33.
refclk_core	Вуруд	Соат истинод асосии бо басомади ҳамон тавре refclk_xcvr.
in_sysref	Вуруд	Сигнал SYSREF. Басомади максималии SYSREF суръати маълумот аст/(66x32xE).
sysref_out	Натиҷа
txlink_clk rxlink_clk	дохилӣ	Соатҳои пайванди TX ва RX бо басомади суръати маълумот/66.
txframe_clk rxframe_clk	дохилӣ	Соати чаҳорчӯбаи TX ва RX бо басомади суръати маълумот/33 (FCLK_MULP=2) Соати чаҳорчӯбаи TX ва RX бо басомади суръати маълумот/66 (FCLK_MULP=1)
tx_fclk rx_fclk	дохилӣ	Соатҳои марҳилаи TX ва RX бо басомади суръати маълумот / 66 (FCLK_MULP = 2) Ҳангоми FCLK_MULP=1, соати марҳилаи TX ва RX ҳамеша баланд аст (1'b1).
spi_SCLK	Натиҷа	Соати суръати интиқоли SPI бо басомади 20 МГс.

Вақте ки шумо тарҳи собиқро бор мекунедample ба дастгоҳи FPGA, ҳодисаи дохилии ninit_done кафолат медиҳад, ки JTAG то пули Авалон Мастер дар ҳолати аз нав барқароршуда, инчунин ҳамаи блокҳои дигар.

Генератори SYSREF аз нав танзимкунии мустақили худро барои ворид кардани муносибати қасдан асинхронӣ барои соатҳои txlink_clk ва rxlink_clk дорад. Ин усул барои тақлид кардани сигнали SYSREF аз чипи соати беруна фарогиртар аст.

Ҷадвали 14. Дизайн Example Resets

Бозсозии сигнал	Самт	Тавсифи
global_rst_n	Вуруд	Аз нав танзимкунии глобалии тугмаи пахш барои ҳама блокҳо, ба истиснои JTAG ба пули Авалон Мастер.
ninit_comed	дохилӣ	Натиҷа аз Reset Release IP барои JTAG ба пули Авалон Мастер.
edctl_rst_n	дохилӣ	Блоки назорати ED аз ҷониби ҶTAG ба пули Авалон Мастер. Портҳои hw_rst ва global_rst_n блоки Control ED-ро аз нав танзим намекунанд.
hw_rst	дохилӣ	Бо навиштан ба реестри rst_ctl блоки Control ED hw_rst-ро тасдиқ ва деассерт кунед. mgmt_rst_in_n тасдиқ мекунад, вақте ки hw_rst тасдиқ карда мешавад.
mgmt_rst_in_n	дохилӣ	Бозсозӣ барои интерфейсҳои бо харитаи хотираи Avalon-и IP-ҳои гуногун ва вуруди секвенсерҳои азнавсозӣ:  j20c_reconfig_reset барои F-Tile JESD204C IP дуплекси Native PHY spi_rst_n барои устоди SPI pio_rst_n барои ҳолати PIO ва назорати reset_in0 порти аз нав танзимкунии пайдарпайи 0 ва 1 Порти global_rst_n, hw_rst ё edctl_rst_n тасдиқ мекунад, ки аз нав танзимкунии mgmt_rst_in_n.
sysref_rst_n	дохилӣ	Аз нав танзимкунии блоки генератори SYSREF дар блоки Control ED бо истифода аз секвенсери аз нав танзимкунии 0 reset_out2. Секвенсери аз нав танзимкунии 0 порти reset_out2, агар PLL асосии қуфл бошад, аз нав танзимкуниро ғайрифаъол мекунад.
core_pll_rst	дохилӣ	PLL-и асосиро тавассути бандари секвенсери 0 reset_out0 аз нав барқарор мекунад. Вақте ки барқароркунии mgmt_rst_in_n тасдиқ карда мешавад, PLL аслӣ аз нав барқарор мешавад.
j204c_tx_avs_rst_n	дохилӣ	Интерфейси хотираи хариташудаи F-Tile JESD204C TX Avalon-ро тавассути пайдарпаии аз нав танзимкунии 0 барқарор мекунад. Интерфейси хотираи TX Avalon, вақте ки mgmt_rst_in_n тасдиқ карда мешавад, тасдиқ мекунад.
j204c_rx_avs_rst_n	дохилӣ	Интерфейси хотираи хариташудаи F-Tile JESD204C TX Avalon-ро тавассути пайдарпаии аз нав танзимкунии 1 аз нав танзим мекунад. Интерфейси RX Avalon бо хотираи хариташуда тасдиқ мекунад, вақте ки mgmt_rst_in_n тасдиқ карда мешавад.
j204c_tx_rst_n	дохилӣ	Пайванди F-Tile JESD204C TX ва қабатҳои нақлиётро дар txlink_clk ва txframe_clk, доменҳо аз нав танзим мекунад. Секвенсери аз нав танзимкунии 0 reset_out5 порти j204c_tx_rst_n-ро аз нав танзим мекунад. Агар PLL-и аслӣ баста шавад ва сигналҳои tx_pma_ready ва tx_ready тасдиқ карда шаванд, ин аз нав барқароркунӣ десерт мекунад.
j204c_rx_rst_n	дохилӣ	Пайванди F-Tile JESD204C RX ва қабатҳои интиқолро дар доменҳои, rxlink_clk ва rxframe_clk аз нав барқарор мекунад.

Бозсозии сигнал	Самт	Тавсифи
		Секвенсери аз нав танзимкунии 1 порти reset_out4 j204c_rx_rst_n-ро аз нав танзим мекунад. Агар PLL-и аслӣ қулф шуда бошад ва сигналҳои rx_pma_ready ва rx_ready тасдиқ карда шаванд, ин аз нав барқароркунӣ десерт мекунад.
j204c_tx_rst_ack_n	дохилӣ	Сигналҳои дастфишориро бо j204c_tx_rst_n барқарор кунед.
j204c_rx_rst_ack_n	дохилӣ	Сигналҳои дастфишориро бо j204c_rx_rst_n барқарор кунед.

Расми 8. Диаграммаи вақт барои тарҳрезӣ Example Resets

F-Tile JESD204C Design Example сигналҳо

Љадвали 15. Сигналњои интерфейси система

Сигнал	Самт	Тавсифи
Соатҳо ва барқароркунӣ
mgmt_clk	Вуруд	Соати 100 MHz барои идоракунии система.
refclk_xcvr	Вуруд	Соати истинод барои F-tile UX QUAD ва System PLL. Ба суръати маълумот/омили 33 баробар аст.
refclk_core	Вуруд	Соати истинодҳои асосии PLL. Ҳамин басомади соатро ҳамчун refclk_xcvr татбиқ мекунад.
in_sysref	Вуруд	Сигнали SYSREF аз генератори берунии SYSREF барои татбиқи зерсинфии JESD204C.
sysref_out	Натиҷа	Сигнали SYSREF барои амалисозии зерсинфии JESD204C, ки аз ҷониби дастгоҳи FPGA барои тарҳрезии собиқ тавлид шудаастample танҳо ҳадафи оғозкунии пайванд.

 

Сигнал	Самт	Тавсифи
SPI
spi_SS_n [2:0]	Натиҷа	Фаъол паст, сигнал интихоб ғуломи SPI.
spi_SCLK	Натиҷа	Соати силсилавии SPI.
spi_sdio	Вуруд/баромад	Баровардани маълумот аз устод ба ғуломи беруна. Маълумот аз ғуломи беруна ба устод ворид кунед.

Сигнал	Самт	Тавсифи
Шарҳ:Вақте ки имконоти тавлиди 3-сим SPI модул фаъол аст.
spi_MISO Шарҳ: Вақте ки имконоти тавлиди 3-сим SPI модули фаъол нест.	Вуруд	Маълумот аз ғуломи беруна ба устоди SPI ворид кунед.
spi_MOSI Шарҳ: Вақте ки имконоти тавлиди 3-сим SPI модули фаъол нест.	Натиҷа	Маълумоти баромад аз устоди SPI ба ғуломи беруна.

 

Сигнал	Самт	Тавсифи
ADC / DAC
tx_serial_data[LINK*L-1:0]	Натиҷа	Маълумоти баромади силсилавии дифференсиалии баландсуръат ба DAC. Соат дар ҷараёни маълумотҳои силсилавӣ ҷойгир карда шудааст.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Вуруд	Маълумоти вуруди силсилавии дифференсиалии баландсуръат аз ADC. Соат аз ҷараёни маълумотҳои силсилавӣ барқарор карда мешавад.
rx_serial_data_n[LINK*L-1:0]

 

Сигнал	Самт	Тавсифи
Мақсади умумӣ / баромад
user_led[3:0]	Натиҷа	Ҳолати шартҳои зеринро нишон медиҳад: [0]: Барномасозии SPI анҷом дода шуд [1]: Хатои истиноди TX [2]: Хатои пайванди RX [3]: Хатои тафтишкунандаи намуна барои маълумоти ҷараёнии Авалон
user_dip[3:0]	Вуруд	Вуруди гузариши DIP ҳолати корбар: [0]: Фаъолсозии бозгашти силсилавии дохилӣ [1]: Фаъолсозии SYSREF аз ҷониби FPGA тавлидшуда [3:2]: Маҳфуз аст

 

Сигнал	Самт	Тавсифи
Берун аз банд (OOB) ва Статус
rx_patchk_data_error[LINK-1:0]	Натиҷа	Вақте ки ин сигнал тасдиқ карда мешавад, он нишон медиҳад, ки тафтишкунандаи намуна хатогиро ошкор кардааст.
rx_link_error[LINK-1:0]	Натиҷа	Вақте ки ин сигнал тасдиқ карда мешавад, он нишон медиҳад, ки JESD204C RX IP қатъро тасдиқ кардааст.
tx_link_error[LINK-1:0]	Натиҷа	Вақте ки ин сигнал тасдиқ карда мешавад, он нишон медиҳад, ки JESD204C TX IP қатъро тасдиқ кардааст.
emb_lock_out	Натиҷа	Вақте ки ин сигнал тасдиқ карда мешавад, он нишон медиҳад, ки JESD204C RX IP ба қулфи EMB ноил шудааст.
sh_lock_out	Натиҷа	Вақте ки ин сигнал тасдиқ карда мешавад, он нишон медиҳад, ки сарлавҳаи ҳамоҳангсозии JESD204C RX IP қулф шудааст.

 

Сигнал	Самт	Тавсифи
Ҷараёни Avalon
rx_avst_valid[LINK-1:0]	Вуруд	Нишон медиҳад, ки оё конвертер сample маълумот ба қабати барнома дуруст ё беэътибор аст. 0: Маълумот беэътибор аст 1: Маълумот дуруст аст
rx_avst_data[(TOTAL_SAMPЛЕ*Н)—1:0 ]	Вуруд	Табдилдиҳанда сample маълумот ба қабати барнома.

F-Tile JESD204C Design Example Реестрҳои назоратӣ

Тарҳрезии F-Tile JESD204C собиқample регистрҳо дар блоки Control ED истифода аз байт-адрес (32 бит).

Ҷадвали 16. Дизайн ExampХаритаи суроға
Ин регистрҳои блоки ED Control 32-бит дар домени mgmt_clk мебошанд.

Компонент	Адрес
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Назорати SPI	0x0102_0000 – 0x0102_001F
Назорати PIO	0x0102_0020 – 0x0102_002F
Ҳолати PIO	0x0102_0040 – 0x0102_004F
Барқарорсозии пайдарпайи 0	0x0102_0100 – 0x0102_01FF
Барқарорсозии пайдарпайи 1	0x0102_0200 – 0x0102_02FF
Назорати ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C интиқолдиҳандаи IP PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Ҷадвали 17. Навъи дастрасӣ ва таърифи сабти ном
Ин ҷадвал намуди дастрасии реестрро барои IP-ҳои Intel FPGA тавсиф мекунад.

Навъи дастрасӣ	Таъриф
RO/V	Нармафзор танҳо барои хондан (ба навиштан таъсире надорад). Арзиш метавонад фарқ кунад.
RW	Нармафзор арзиши битро мехонад ва бармегардонад. Нармафзор битро ба арзиши дилхоҳ менависад ва муқаррар мекунад.
RW1C	Нармафзор арзиши битро мехонад ва бармегардонад. Нармафзор 0 менависад ва ҳеҷ таъсире надорад. Нармафзор 1-ро менависад ва битро ба 0 тоза мекунад, агар бит аз ҷониби сахтафзор ба 1 муқаррар карда шуда бошад. Таҷҳизот битро ба 1 муқаррар мекунад. Нармафзори равшан нисбат ба маҷмӯи сахтафзор афзалияти баландтар дорад.

Љадвали 18. Харитаи суроѓаи ЊБ назорати

Офсет	Номи бақайдгирӣ
0х00	rst_ctl
0х04	rst_sts0
идома дод…

Офсет	Номи бақайдгирӣ
0х10	rst_sts_detected0
0х40	sysref_ctl
0х44	sysref_sts
0х80	tst_ctl
0х8с	tst_err0

Љадвали 19. Идоракунии Блоки Назорат ва Реестрњои Статус

Байт Офсет	Сабти ном	Ном	Дастрасӣ	Бозсозӣ	Тавсифи
0х00	rst_ctl	rst_assert	RW	0х0	Назоратро аз нав танзим кунед. [0]: 1-ро нависед, то аз нав барқарор шавад. (hw_rst) Барои аз нав танзимкунии десерт боз 0 нависед. [31:1]: Маҳфуз аст.
0х04	rst_sts0	rst_status	RO/V	0х0	Вазъро барқарор кунед. [0]: Ҳолати басташудаи асосии PLL. [31:1]: Маҳфуз аст.
0х10	rst_sts_dete cted0	rst_sts_set	RW1C	0х0	Ҳолати муайянкунии канори SYSREF барои генератори дохилӣ ё берунии SYSREF. [0]: Қимати 1 Нишон медиҳад, ки канори болоравии SYSREF барои амалиёти зерсинфи 1 ошкор шудааст. Нармафзор метавонад 1 нависад, то ин битро тоза кунад, то муайянкунии канори нави SYSREF-ро фаъол созад. [31:1]: Маҳфуз аст.
0х40	sysref_ctl	sysref_contr ол	RW	Роҳи дуплекси маълумот Як зарба: 0x00080	Назорати SYSREF. Муроҷиат кунед Ҷадвали 10 дар саҳифаи 17 барои маълумоти бештар дар бораи истифодаи ин феҳрист.
				Даврӣ:	Шарҳ: Арзиши барқароркунӣ аз он вобаста аст
				0х00081	навъи SYSREF ва F-Tile
				Гап-даврӣ:	JESD204C Танзимоти параметри роҳи маълумотҳои IP.
				0х00082
				Маълумоти TX ё RX
				роҳ
				Як зарба:
				0х00000
				Даврӣ:
				0х00001
				Гап-
				давравӣ:
				0х00002
0х44	sysref_sts	sysref_statu с	RO/V	0х0	Ҳолати SYSREF. Ин феҳрист дорои давраи охирини SYSREF ва танзимоти давраи кори генератори дохилии SYSREF мебошад. Муроҷиат кунед Ҷадвали 9 дар саҳифаи 16 барои арзиши ҳуқуқии давраи SYSREF ва давраи вазифа.
идома дод…

Байт Офсет	Сабти ном	Ном	Дастрасӣ	Бозсозӣ	Тавсифи
					[8:0]: Давраи SYSREF. Вақте ки арзиш 0xFF аст, Давраи SYSREF = 255 Вақте ки арзиши агар 0x00 бошад, давраи SYSREF = 256. [17:9]: давраи вазифаи SYSREF. [31:18]: Маҳфуз аст.
0х80	tst_ctl	tst_control	RW	0х0	Назорати санҷишӣ. Ин реестрро истифода баред, то намунаҳои гуногуни санҷишро барои тавлидкунандаи намуна ва тафтишкунанда фаъол созед. [1:0] = Майдони ҳифзшуда [2] = ramp_test_ctl 1'b0 = Генератор ва санҷиши намунаи PRBS-ро фаъол мекунад 1'b1 = Фаъолсозии ramp генератори намунавӣ ва тафтишкунанда [31:3]: Маҳфуз аст.
0х8с	tst_err0	tst_error	RW1C	0х0	Парчами хатогӣ барои Link 0. Вақте ки бит 1'b1 аст, он нишон медиҳад, ки хатогӣ рух додааст. Шумо бояд пеш аз навиштани 1'b1 ба битҳои мувофиқ хаторо ҳал кунед, то парчами хатогиро тоза кунед. [0] = Хатои санҷиши намуна [1] = tx_link_error [2] = rx_link_error [3] = Хатои санҷиши намунаи фармон [31:4]: Маҳфуз аст.

Таърихи бознигарии ҳуҷҷат барои F-Tile JESD204C Intel FPGA IP Design ExampДастури корбар

Версияи ҳуҷҷат	Версияи Intel Quartus Prime	IPVersion	Тағйирот
2021.10.11	21.3	1.0.0	Нашри аввал.

Ҳуҷҷатҳо / Сарчашмаҳо

Intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Дастури корбар F-Tile JESD204C Intel FPGA IP Design Example, F-фали JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Иқтибосҳо

• Дастури корбар