F-Tile JESD204C इंटेल FPGA IP डिजाइन पूर्वample

F-Tile JESD204C Intel® FPGA IP डिजाइन Ex को बारेमाampले प्रयोगकर्ता गाइड

यो प्रयोगकर्ता गाइडले सुविधाहरू, उपयोग दिशानिर्देशहरू, र डिजाइन पूर्व बारे विस्तृत विवरण प्रदान गर्दछampF-Tile JESD204C Intel® FPGA IP को लागि Intel Agilex™ यन्त्रहरू प्रयोग गरेर।

अभिप्रेत दर्शक

यो कागजात निम्नका लागि हो:

• प्रणाली स्तर डिजाइन योजना चरणको समयमा आईपी चयन गर्न डिजाइन आर्किटेक्ट
• हार्डवेयर डिजाइनरहरूले आईपीलाई तिनीहरूको प्रणाली स्तर डिजाइनमा एकीकृत गर्दा
• प्रणाली स्तर सिमुलेशन र हार्डवेयर प्रमाणीकरण चरणको समयमा प्रमाणीकरण इन्जिनियरहरू

सम्बन्धित कागजातहरू
तलको तालिकाले F-Tile JESD204C Intel FPGA IP सँग सम्बन्धित अन्य सन्दर्भ कागजातहरू सूचीबद्ध गर्दछ।

तालिका 1. सम्बन्धित कागजातहरू

सन्दर्भ	विवरण
F-Tile JESD204C Intel FPGA IP प्रयोगकर्ता गाइड	F-Tile JESD204C Intel FPGA IP को बारेमा जानकारी प्रदान गर्दछ।
F-Tile JESD204C Intel FPGA IP रिलीज नोटहरू	F-Tile JESD204C F-Tile JESD204C को लागि विशेष विमोचनमा गरिएका परिवर्तनहरू सूचीबद्ध गर्दछ।
Intel Agilex उपकरण डाटा पाना	यो कागजातले विद्युतीय विशेषताहरू, स्विचिङ विशेषताहरू, कन्फिगरेसन विनिर्देशहरू, र Intel Agilex उपकरणहरूको लागि समयको वर्णन गर्दछ।

परिवर्णी शब्द र शब्दावली

तालिका 2. एक्रोनिम सूची

एक्रोनिम	विस्तार
LEMC	स्थानीय विस्तारित मल्टिब्लक घडी
FC	फ्रेम घडी दर
ADC	डिजिटल कन्भर्टरमा एनालग
DAC	डिजिटल देखि एनालग कनवर्टर
डीएसपी	डिजिटल सिग्नल प्रोसेसर
TX	ट्रान्समिटर
RX	रिसिभर

एक्रोनिम	विस्तार
DLL	डाटा लिंक तह
CSR	नियन्त्रण र स्थिति दर्ता
CRU	घडी र रिसेट इकाई
ISR	अवरोध सेवा दिनचर्या
फिफो	फर्स्ट-इन-फर्स्ट-आउट
SERDES	सिरियलाइजर डिसेरियलाइजर
ECC	त्रुटि सच्याउने कोड
FEC	फर्वार्ड त्रुटि सुधार
SERR	एकल त्रुटि पत्ता लगाउने (ECC मा, सच्याउन सकिने)
DERR	दोहोरो त्रुटि पत्ता लगाउने (ईसीसीमा, घातक)
PRBS	स्यूडोरान्डम बाइनरी अनुक्रम
MAC	मिडिया पहुँच नियन्त्रक। MAC ले प्रोटोकल सबलेयर, ट्राफिक लेयर, र डाटा लिंक लेयर समावेश गर्दछ।
PHY	भौतिक तह। PHY मा सामान्यतया भौतिक तह, SERDES, ड्राइभरहरू, रिसिभरहरू र CDR समावेश हुन्छन्।
PCS	भौतिक कोडिङ उप-तह
PMA	भौतिक माध्यम संलग्नता
RBD	RX बफर ढिलाइ
UI	एकाइ अन्तराल = सिरियल बिट को अवधि
RBD गणना	RX बफर पछिल्लो लेन आगमन ढिलाइ
RBD अफसेट	RX बफर ढिलाइ रिलीज अवसर
SH	हेडर सिंक गर्नुहोस्
TL	यातायात तह
EMIB	एम्बेडेड बहु-डाइ इन्टरकनेक्ट ब्रिज

तालिका ३. शब्दावली सूची

अवधि	विवरण
कन्भर्टर यन्त्र	ADC वा DAC कनवर्टर
तर्क यन्त्र	FPGA वा ASIC
अक्टेट	8 बिटहरूको समूह, 64/66 इन्कोडरमा इनपुटको रूपमा सेवा गर्दै र डिकोडरबाट आउटपुट
निबल	4 बिटहरूको सेट जुन JESD204C विनिर्देशहरूको आधार कार्य इकाई हो
ब्लक	६४/६६ इन्कोडिङ योजनाद्वारा उत्पन्न गरिएको ६६-बिट प्रतीक
लाइन दर	सिरियल लिङ्कको प्रभावकारी डाटा दर लेन लाइन दर = (Mx Sx N'x 66/64 x FC) / L
लिङ्क घडी	लिङ्क घडी = लेन लाइन दर/66।
फ्रेम	लगातार अक्टेटहरूको सेट जसमा प्रत्येक अक्टेटको स्थिति फ्रेम पङ्क्तिबद्धता संकेतको सन्दर्भद्वारा पहिचान गर्न सकिन्छ।
फ्रेम घडी	फ्रेमको दरमा चल्ने प्रणालीको घडी, जुन 1x र 2x लिङ्क घडी हुनुपर्छ।

अवधि	विवरण
Sampलेस प्रति फ्रेम घडी	Sampलेस प्रति घडी, कुल sampरूपान्तरण उपकरणको लागि फ्रेम घडीमा लेस।
LEMC	लेनहरू र बाह्य सन्दर्भहरूमा विस्तारित मल्टिब्लकको सीमा पङ्क्तिबद्ध गर्न प्रयोग गरिने आन्तरिक घडी (SYSREF वा Subclass 1)।
उपवर्ग ०	निर्धारणात्मक विलम्बताको लागि कुनै समर्थन छैन। डाटा रिसीभरमा लेन देखि लेन डेस्क्यूमा तुरुन्तै जारी गर्नुपर्छ।
उपवर्ग ०	SYSREF प्रयोग गरी निर्धारक विलम्बता।
बहुबिन्दु लिङ्क	२ वा बढी कन्भर्टर यन्त्रहरूसँग अन्तर-यन्त्र लिङ्कहरू।
64B / 66B एन्कोडि।	रेखा कोड जसले ब्लक बनाउनको लागि ६४-बिट डाटालाई ६६ बिटमा म्याप गर्छ। आधार स्तर डेटा संरचना एक ब्लक हो जुन २-बिट सिंक हेडरबाट सुरु हुन्छ।

तालिका १ प्रतीकहरु

अवधि	विवरण
L	प्रति कन्भर्टर उपकरण लेनको संख्या
M	प्रति यन्त्र रूपान्तरणकर्ताहरूको संख्या
F	एकल लेनमा प्रति फ्रेम अक्टेटहरूको संख्या
S	s को संख्याampप्रति फ्रेम चक्र प्रति एकल कनवर्टर प्रति प्रसारित
N	कनवर्टर संकल्प
N'	प्रति सेकेन्ड बिटहरूको कुल संख्याample प्रयोगकर्ता डेटा ढाँचामा
CS	प्रति रूपान्तरण s नियन्त्रण बिटहरूको संख्याample
CF	प्रति लिङ्क प्रति फ्रेम घडी अवधि नियन्त्रण शब्दहरूको संख्या
HD	उच्च घनत्व प्रयोगकर्ता डेटा ढाँचा
E	विस्तारित मल्टिब्लकमा मल्टिब्लकको सङ्ख्या

F-Tile JESD204C इंटेल FPGA IP डिजाइन पूर्वampद्रुत सुरुवात गाइड

F-Tile JESD204C इंटेल FPGA IP डिजाइन पूर्वampIntel Agilex उपकरणहरूका लागि लेसले एक सिमुलेटिंग टेस्टबेन्च र एक हार्डवेयर डिजाइन सुविधा दिन्छ जसले कम्पाइलेशन र हार्डवेयर परीक्षणलाई समर्थन गर्दछ।
तपाईंले F-Tile JESD204C डिजाइन पूर्व उत्पन्न गर्न सक्नुहुन्छampIntel Quartus® Prime Pro Edition सफ्टवेयरमा IP क्याटलग मार्फत।

चित्र १. विकास एसtagडिजाइन पूर्व को लागि esample

डिजाइन पूर्वampले ब्लक रेखाचित्र

चित्र २. F-टाइल JESD2C डिजाइन पूर्वampउच्च-स्तरीय ब्लक रेखाचित्र

डिजाइन पूर्वample निम्न मोड्युलहरू समावेश छन्:

• प्लेटफर्म डिजाइनर प्रणाली
  • F-Tile JESD204C Intel FPGA IP
  • JTAG Avalon मास्टर ब्रिज सम्म
  • समानान्तर I/O (PIO) नियन्त्रक
  • सिरियल पोर्ट इन्टरफेस (SPI) - मास्टर मोड्युल - IOPLL
  • SYSREF जेनरेटर
  • Exampले डिजाइन (ED) नियन्त्रण CSR
  • अनुक्रमकहरू रिसेट गर्नुहोस्
• प्रणाली PLL
• ढाँचा जनरेटर
• ढाँचा परीक्षक

तालिका ६. डिजाइन उदाampले मोड्युलहरू

अवयवहरू	विवरण
प्लेटफर्म डिजाइनर प्रणाली	प्लेटफर्म डिजाइनर प्रणालीले F-Tile JESD204C IP डेटा मार्ग र सहायक सहायक उपकरणहरू इन्स्ट्यान्टियट गर्छ।
F-Tile JESD204C Intel FPGA IP	यो प्लेटफर्म डिजाइनर सबसिस्टमले TX र RX F-Tile JESD204C IP हरू डुप्लेक्स PHY सँग इन्स्ट्यान्टियट समावेश गर्दछ।
JTAG Avalon मास्टर ब्रिज सम्म	यो पुलले प्रणाली कन्सोल होस्ट पहुँच प्रदान गर्दछ मेमोरी-म्याप गरिएको IP मा J मार्फत डिजाइनमाTAG इन्टरफेस।
समानान्तर I/O (PIO) नियन्त्रक	यो नियन्त्रकले s का लागि मेमोरी म्याप गरिएको इन्टरफेस प्रदान गर्दछampलिंग र ड्राइभिङ सामान्य उद्देश्य I/O पोर्टहरू।
SPI मास्टर	यो मोड्युलले कन्फिगरेसन डाटाको सिरियल ट्रान्सफर कन्भर्टरको अन्त्यमा SPI इन्टरफेसमा ह्यान्डल गर्छ।
SYSREF जेनरेटर	SYSREF जेनेरेटरले लिङ्क घडीलाई सन्दर्भ घडीको रूपमा प्रयोग गर्दछ र F-Tile JESD204C IP को लागि SYSREF पल्सहरू उत्पन्न गर्दछ। नोट: यो डिजाइन पूर्वample ले डुप्लेक्स F-Tile JESD204C IP लिङ्क प्रारम्भिकता प्रदर्शन गर्न SYSREF जेनेरेटर प्रयोग गर्दछ। F-Tile JESD204C सबक्लास 1 प्रणाली स्तर अनुप्रयोगमा, तपाईंले यन्त्र घडी जस्तै स्रोतबाट SYSREF उत्पन्न गर्नुपर्छ।
IOPLL	यो डिजाइन पूर्वample ले F-Tile JESD204C IP मा डाटा प्रसारण गर्न प्रयोगकर्ता घडी उत्पन्न गर्न IOPLL प्रयोग गर्दछ।
ED नियन्त्रण CSR	यो मोड्युलले SYSREF पत्ता लगाउने नियन्त्रण र स्थिति, र परीक्षण ढाँचा नियन्त्रण र स्थिति प्रदान गर्दछ।
अनुक्रमकहरू रिसेट गर्नुहोस्	यो डिजाइन पूर्वample मा 2 रिसेट sequencers समावेश छ: रिसेट अनुक्रम ०—TX/RX Avalon® स्ट्रिमिङ डोमेन, Avalon मेमोरी-म्याप गरिएको डोमेन, कोर PLL, TX PHY, TX कोर, र SYSREF जेनेरेटरमा रिसेटलाई ह्यान्डल गर्दछ। रिसेट अनुक्रम 1 - RX PHY र RX कोरमा रिसेट ह्यान्डल गर्दछ।
प्रणाली PLL	F-टाइल हार्ड IP र EMIB क्रसिङको लागि प्राथमिक घडी स्रोत।
ढाँचा जनरेटर	ढाँचा जनरेटरले PRBS वा r उत्पन्न गर्दछamp ढाँचा।
ढाँचा परीक्षक	ढाँचा जाँचकर्ताले PRBS वा r प्रमाणित गर्दछamp ढाँचा प्राप्त भयो, र यसले डाटाको बेमेल फेला पार्दा त्रुटि झण्डा लगाउँछample।

सफ्टवेयर आवश्यकताहरू

Intel ले डिजाइन पूर्व परीक्षण गर्न निम्न सफ्टवेयर प्रयोग गर्दछampलिनक्स प्रणालीमा les:

• इंटेल क्वार्टस प्राइम प्रो संस्करण सफ्टवेयर
• Questa*/ModelSim* वा VCS*/VCS MX सिम्युलेटर

डिजाइन उत्पन्न गर्दै

डिजाइन उत्पन्न गर्न पूर्वampले आईपी प्यारामिटर सम्पादकबाट:

1. Intel Agilex F-tile उपकरण परिवारलाई लक्षित गर्दै एउटा परियोजना सिर्जना गर्नुहोस् र इच्छित उपकरण चयन गर्नुहोस्।
2. आईपी ​​क्याटलग, उपकरण ➤ आईपी क्याटलगमा, F-Tile JESD204C Intel FPGA IP चयन गर्नुहोस्।
3. तपाईको अनुकूलन IP भिन्नताको लागि शीर्ष-स्तरको नाम र फोल्डर निर्दिष्ट गर्नुहोस्। ठीक क्लिक गर्नुहोस्। प्यारामिटर सम्पादकले शीर्ष-स्तर .ip थप्छ file स्वचालित रूपमा हालको परियोजनामा। यदि तपाईंलाई म्यानुअल रूपमा .ip थप्न प्रेरित गरिन्छ भने file प्रोजेक्टमा, Project ➤ Add/Remove मा क्लिक गर्नुहोस् Fileथप्नको लागि परियोजनामा ​​छ file.
4. अन्तर्गत पूर्वampले डिजाइन ट्याब, डिजाइन पूर्व निर्दिष्ट गर्नुहोस्ampले प्यारामिटरहरू डिजाइन एक्स मा वर्णन गरिए अनुसारampमापदण्डहरू।
5. क्लिक गर्नुहोस् पूर्व उत्पन्न गर्नुहोस्ampले डिजाइन।

सफ्टवेयरले सबै डिजाइन उत्पन्न गर्दछ fileउप-निर्देशिकाहरूमा s। यी files लाई सिमुलेशन र कम्पाइलेशन चलाउन आवश्यक छ।

डिजाइन पूर्वampमापदण्डहरू
F-Tile JESD204C Intel FPGA IP प्यारामिटर सम्पादकले पूर्व समावेश गर्दछampले डिजाइन ट्याब तपाइँको लागि डिजाइन पूर्व उत्पन्न गर्नु अघि निश्चित प्यारामिटरहरू निर्दिष्ट गर्नample।

तालिका १। पूर्व मा प्यारामिटरहरूampले डिजाइन ट्याब

प्यारामिटर	विकल्पहरू	विवरण
डिजाईन चयन गर्नुहोस्	प्रणाली कन्सोल नियन्त्रण कुनै पनि छैन	डिजाइन पूर्व पहुँच गर्न प्रणाली कन्सोल नियन्त्रण चयन गर्नुहोस्ampप्रणाली कन्सोल मार्फत डेटा मार्ग।
सिमुलेशन	खुला बन्द	आवश्यक उत्पन्न गर्न IP को लागी खोल्नुहोस् fileडिजाइन अनुकरणको लागि s पूर्वample।
संश्लेषण	खुला बन्द	आवश्यक उत्पन्न गर्न IP को लागी खोल्नुहोस् fileइंटेल क्वार्टस प्राइम संकलन र हार्डवेयर प्रदर्शनको लागि।
HDL ढाँचा (सिमुलेशन को लागी)	भेरिलोग VDHL	RTL को HDL ढाँचा चयन गर्नुहोस् fileसिमुलेशनको लागि s।
HDL ढाँचा (संश्लेषण को लागी)	Verilog मात्र	RTL को HDL ढाँचा चयन गर्नुहोस् files संश्लेषण को लागी।

प्यारामिटर	विकल्पहरू	विवरण
3-तार SPI मोड्युल उत्पन्न गर्नुहोस्	खुला बन्द	3-तारको सट्टा 4-तार SPI इन्टरफेस सक्षम गर्न खोल्नुहोस्।
Sysref मोड	एक शट आवधिक आवधिक ग्याप गरियो	चयन गर्नुहोस् कि तपाइँ SYSREF पङ्क्तिबद्धता एक-शट पल्स मोड, आवधिक, वा ग्याप आवधिक, तपाइँको डिजाइन आवश्यकताहरू र समय लचिलोपनको आधारमा हुन चाहनुहुन्छ। एक-शट - SYSREF लाई एक-शट पल्स मोड हुन सक्षम गर्न यो विकल्प चयन गर्नुहोस्। sysref_ctrl[17] दर्ता बिटको मान ० हो। F-Tile JESD0C IP रिसेट डेसर्ट पछि, sysref_ctrl[204] दर्ताको मानलाई ० देखि १, त्यसपछि ० मा, एक शट SYSREF पल्सको लागि परिवर्तन गर्नुहोस्। आवधिक - आवधिक मोडमा SYSREF मा 50:50 कर्तव्य चक्र छ। SYSREF अवधि E*SYSREF_MULP हो। ग्याप गरिएको आवधिक-SYSREF सँग 1 लिङ्क घडी चक्रको ग्रेन्युलेरिटीको प्रोग्रामेबल ड्यूटी चक्र छ। SYSREF अवधि E*SYSREF_MULP हो। दायराभन्दा बाहिरको ड्यूटी साइकल सेटिङको लागि, SYSREF जेनरेशन ब्लकले स्वचालित रूपमा 50:50 ड्युटी साइकल अनुमान गर्नुपर्छ। सन्दर्भ गर्नुहोस् SYSREF जेनेरेटर SYSREF बारे थप जानकारीको लागि खण्ड अवधि।
बोर्ड चयन गर्नुहोस्	कुनै पनि छैन	पूर्व डिजाइनको लागि बोर्ड चयन गर्नुहोस्ample। कुनै पनि छैन—यो विकल्पले डिजाइन पूर्वका लागि हार्डवेयर पक्षहरू समावेश गर्दैनample। सबै पिन असाइनमेन्टहरू भर्चुअल पिनहरूमा सेट हुनेछन्।
परीक्षण ढाँचा	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	ढाँचा जनरेटर र परीक्षक परीक्षण ढाँचा चयन गर्नुहोस्। ढाँचा जनरेटर - JESD204C प्रति डाटा s PRBS ढाँचा जनरेटर समर्थन गर्दछample। यसको मतलब डाटाको चौडाइ N+CS विकल्प हो। PRBS ढाँचा जनरेटर र परीक्षक डाटा सिर्जना गर्न उपयोगी छन्ample stimulus परीक्षणको लागि र यो ADC/DAC कनवर्टरमा PRBS परीक्षण मोडसँग उपयुक्त छैन। Ramp ढाँचा जेनेरेटर—JESD204C लिङ्क तह सामान्य रूपमा सञ्चालन हुन्छ तर यातायात पछि असक्षम गरिएको छ र ढाँचाबाट इनपुटलाई बेवास्ता गरिएको छ। प्रत्येक लेनले एक समान अक्टेट स्ट्रिम प्रसारण गर्दछ जुन 0x00 देखि 0xFF सम्म बढ्छ र त्यसपछि दोहोर्याउँछ। आरamp ढाँचा परीक्षण prbs_test_ctl द्वारा सक्षम छ। PRBS ढाँचा परीक्षक-JESD204C PRBS स्क्र्याम्बलर स्वयम् सिङ्क्रोनाइज गरिएको छ र यो आशा गरिन्छ कि जब IP कोरले लिङ्क अप डिकोड गर्न सक्षम हुन्छ, स्क्र्याम्बलिंग सीड पहिले नै सिङ्क्रोनाइज गरिएको छ। PRBS स्क्र्याम्बलिंग सीडले स्वयम् प्रारम्भ गर्न 8 अक्टेट लिनेछ। Ramp ढाँचा परीक्षक - JESD204C स्क्र्याम्बलिङ सेल्फ सिङ्क्रोनाइज हुन्छ र यो आशा गरिन्छ कि जब IP कोरले लिङ्क अप डिकोड गर्न सक्षम हुन्छ, स्क्र्याम्बलिंग सीड पहिले नै सिङ्क्रोनाइज गरिएको छ। पहिलो मान्य अक्टेट r को रूपमा लोड गरिएको छamp प्रारम्भिक मूल्य। त्यसपछिको डेटा 0xFF सम्म बढाउनुपर्छ र 0x00 मा रोल ओभर गर्नुपर्छ। आरamp ढाँचा जाँचकर्ताले सबै लेनहरूमा समान ढाँचाको लागि जाँच गर्नुपर्छ।
आन्तरिक सिरियल लुपब्याक सक्षम गर्नुहोस्	खुला बन्द	आन्तरिक सिरियल लुपब्याक चयन गर्नुहोस्।
आदेश च्यानल सक्षम गर्नुहोस्	खुला बन्द	आदेश च्यानल ढाँचा चयन गर्नुहोस्।

निर्देशिका संरचना
F-Tile JESD204C डिजाइन पूर्वampले डाइरेक्टरीहरू उत्पन्न हुन्छन् fileडिजाइनको लागि s पूर्वampलेस।

चित्र १। F-Tile JESD204C Intel Agilex Design Ex को लागि निर्देशिका संरचनाample

तालिका ७. निर्देशिका Files

फोल्डरहरू	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
सिमुलेशन / सल्लाहकार	modelsim_sim.tcl tb_top_waveform.do
सिमुलेशन/सिनोप्सी	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

डिजाइनको अनुकरण गर्दै पूर्वampले टेस्टबेन्च

डिजाइन पूर्वample testbench ले तपाइँको उत्पन्न डिजाइन अनुकरण गर्दछ।

चित्र 4. प्रक्रिया

डिजाइन अनुकरण गर्न, निम्न चरणहरू प्रदर्शन गर्नुहोस्:

1. काम गर्ने डाइरेक्टरीमा परिवर्तन गर्नुहोस्ample_design_directory>/सिमुलेशन/ ।
2. कमाण्ड लाइनमा, सिमुलेशन लिपि चलाउनुहोस्। तलको तालिकाले समर्थित सिमुलेटरहरू चलाउन आदेशहरू देखाउँछ।

सिमुलेटर	आदेश
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUI बिना)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

सिमुलेशन सन्देशहरूसँग समाप्त हुन्छ जसले दौड सफल भयो वा होइन भनेर संकेत गर्दछ।

चित्र ५. सफल सिमुलेशन
यो आंकडाले VCS सिमुलेटरको लागि सफल सिमुलेशन सन्देश देखाउँछ।

डिजाइन कम्पाइल गर्दै पूर्वample

संकलन-मात्र संकलन गर्न पूर्वampले परियोजना, यी चरणहरू पालना गर्नुहोस्:

1. संकलन डिजाइन पूर्व सुनिश्चित गर्नुहोस्ampपुस्ता पूरा भयो।
2. Intel Quartus Prime Pro Edition सफ्टवेयरमा, Intel Quartus Prime Pro Edition प्रोजेक्ट खोल्नुहोस्ample_ design_ Directory>/ed/quartus।
3. प्रशोधन मेनुमा, संकलन सुरु गर्नुहोस् क्लिक गर्नुहोस्।

एफ-टाइल JESD204C डिजाइन पूर्वको लागि विस्तृत विवरणample

F-Tile JESD204C डिजाइन पूर्वample ले लुपब्याक मोड प्रयोग गरेर डाटा स्ट्रिमिङको कार्यक्षमता देखाउँछ।
तपाईंले आफ्नो रोजाइको प्यारामिटर सेटिङहरू निर्दिष्ट गर्न सक्नुहुन्छ र डिजाइन पूर्व उत्पन्न गर्न सक्नुहुन्छample।
डिजाइन पूर्वample आधार र PHY दुवै प्रकारका लागि डुप्लेक्स मोडमा मात्र उपलब्ध छ। तपाईंले आधार मात्र वा PHY मात्र संस्करण रोज्न सक्नुहुन्छ तर IP ले डिजाइन पूर्व उत्पन्न गर्नेछampआधार र PHY दुवैको लागि le।

नोट:  केही उच्च डाटा दर कन्फिगरेसनले समय असफल हुन सक्छ। समय विफलताबाट बच्न, F-Tile JESD204C Intel FPGA IP प्यारामिटर सम्पादकको कन्फिगरेसन ट्याबमा तल्लो फ्रेम घडी फ्रिक्वेन्सी गुणक (FCLK_MULP) मान निर्दिष्ट गर्ने विचार गर्नुहोस्।

प्रणाली अवयवहरू

F-Tile JESD204C डिजाइन पूर्वample ले एक सफ्टवेयर-आधारित नियन्त्रण प्रवाह प्रदान गर्दछ जसले प्रणाली कन्सोल समर्थनको साथ वा बिना हार्ड नियन्त्रण इकाई प्रयोग गर्दछ।

डिजाइन पूर्वample ले आन्तरिक र बाह्य लुपब्याक मोडहरूमा स्वत: लिङ्क अप सक्षम गर्दछ।

JTAG Avalon मास्टर ब्रिज को लागी
द जेTAG Avalon मास्टर ब्रिजले मेमोरी-म्याप गरिएको F-Tile JESD204C IP र J मार्फत परिधीय IP नियन्त्रण र स्थिति दर्ताहरू पहुँच गर्न होस्ट प्रणाली बीचको जडान प्रदान गर्दछ।TAG इन्टरफेस।

चित्र १। प्रणालीसँग जेTAG Avalon मास्टर ब्रिज कोरमा

नोट:  प्रणाली घडी J भन्दा कम्तिमा 2X छिटो हुनुपर्छTAG घडी। यस डिजाइनमा प्रणाली घडी mgmt_clk (100MHz) होample।

समानान्तर I/O (PIO) कोर
Avalon इन्टरफेसको साथ समानान्तर इनपुट/आउटपुट (PIO) कोरले Avalon मेमोरी-म्याप गरिएको दास पोर्ट र सामान्य उद्देश्य I/O पोर्टहरू बीच मेमोरी-म्याप गरिएको इन्टरफेस प्रदान गर्दछ। I/O पोर्टहरू या त अन-चिप प्रयोगकर्ता तर्कमा जडान हुन्छन्, वा FPGA मा बाहिरी यन्त्रहरूमा जडान हुने I/O पिनहरूमा।

चित्र १। इनपुट पोर्टहरू, आउटपुट पोर्टहरू, र IRQ समर्थनको साथ PIO कोर
पूर्वनिर्धारित रूपमा, प्लेटफर्म डिजाइनर कम्पोनेन्टले अवरोध सेवा लाइन (IRQ) असक्षम पार्छ।

PIO I/O पोर्टहरू शीर्ष स्तर HDL मा तोकिएका छन् file (इनपुट पोर्टहरूको लागि io_ स्थिति, आउटपुट पोर्टहरूको लागि io_ नियन्त्रण)।

तलको तालिकाले विकास किटमा DIP स्विच र LED मा I/O पोर्टहरूको स्थिति र नियन्त्रणको लागि सिग्नल जडानको वर्णन गर्दछ।

तालिका 8. PIO कोर I/O पोर्टहरू

पोर्ट	बिट	संकेत
आउट_पोर्ट	0	USER_LED SPI प्रोग्रामिङ सम्पन्न भयो
	००:०५	आरक्षित
इन_पोर्ट	0	USER_DIP आन्तरिक सिरियल लुपब्याक सक्षम गर्नुहोस् अफ = 1 मा = ०
	1	USER_DIP FPGA-उत्पन्न SYSREF सक्षम बन्द = 1 मा = ०
	००:०५	आरक्षित।

SPI मास्टर
आईपी ​​क्याटलग मानक पुस्तकालयमा SPI मास्टर मोड्युल एक मानक प्लेटफर्म डिजाइनर घटक हो। यो मोड्युलले बाह्य रूपान्तरणकर्ताहरूको कन्फिगरेसनलाई सहज बनाउन SPI प्रोटोकल प्रयोग गर्दछ (पूर्वको लागिample, ADC, DAC, र बाह्य घडी जनरेटरहरू) यी उपकरणहरू भित्र एक संरचित दर्ता ठाउँ मार्फत।

SPI मास्टरसँग Avalon मेमोरी म्याप गरिएको इन्टरफेस छ जुन Avalon मास्टर (J) सँग जडान हुन्छ।TAG Avalon मास्टर ब्रिजमा) Avalon मेमोरी-म्याप गरिएको इन्टरकनेक्ट मार्फत। SPI मास्टरले Avalon मास्टरबाट कन्फिगरेसन निर्देशनहरू प्राप्त गर्दछ।

SPI मास्टर मोड्युलले 32 स्वतन्त्र SPI दासहरूलाई नियन्त्रण गर्दछ। SCLK बाउड दर 20 MHz मा कन्फिगर गरिएको छ (5 द्वारा विभाजित)।
यो मोड्युल 4-तार, 24-बिट चौडाइ इन्टरफेसमा कन्फिगर गरिएको छ। यदि 3-तार SPI मोड्युल उत्पन्न गर्ने विकल्प चयन गरिएको छ भने, SPI मास्टरको 4-तार आउटपुटलाई 3-तारमा रूपान्तरण गर्न थप मोड्युल इन्स्ट्यान्टियट हुन्छ।

IOPLL
IOPLL ले frame_clk र link_clk उत्पन्न गर्न आवश्यक घडी उत्पन्न गर्दछ। PLL को सन्दर्भ घडी कन्फिगर योग्य छ तर डेटा दर/कारक 33 मा सीमित छ।

• डिजाइनका लागि पूर्वample जसले 24.33024 Gbps को डाटा दर समर्थन गर्दछ, फ्रेम_clk र link_clk को लागि घडी दर 368.64 MHz हो।
• डिजाइनका लागि पूर्वample जसले 32 Gbps को डाटा दर समर्थन गर्दछ, फ्रेम_clk र link_clk को लागि घडी दर 484.848 MHz हो।

SYSREF जेनरेटर
SYSREF F-Tile JESD204C इन्टरफेस भएको डाटा कन्भर्टरहरूको लागि महत्वपूर्ण समय संकेत हो।

डिजाइनमा SYSREF जेनरेटर पूर्वample डुप्लेक्स JESD204C IP लिङ्क प्रारम्भिक प्रदर्शन उद्देश्यको लागि मात्र प्रयोग गरिन्छ। JESD204C सबक्लास 1 प्रणाली स्तर अनुप्रयोगमा, तपाईंले यन्त्र घडी जस्तै स्रोतबाट SYSREF उत्पन्न गर्नुपर्छ।

F-Tile JESD204C IP को लागि, SYSREF नियन्त्रण दर्ताको SYSREF गुणक (SYSREF_MULP) ले SYSREF अवधि परिभाषित गर्दछ, जुन E प्यारामिटरको n-पूर्णांक हो।

तपाईंले E*SYSREF_MULP ≤16 सुनिश्चित गर्नुपर्छ। पूर्वका लागिample, यदि E=1, SYSREF_MULP को लागि कानूनी सेटिङ 1-16 भित्र हुनुपर्छ, र यदि E=3, SYSREF_MULP को लागि कानूनी सेटिङ 1-5 भित्र हुनुपर्छ।

नोट:  यदि तपाईंले दायराभन्दा बाहिरको SYSREF_MULP सेट गर्नुभयो भने, SYSREF जनरेटरले सेटिङलाई SYSREF_MULP=1 मा फिक्स गर्नेछ।
तपाइँ चयन गर्न सक्नुहुन्छ कि तपाइँ SYSREF प्रकार एक-शट पल्स, आवधिक, वा ग्याप गरिएको आवधिक पूर्व मार्फत चाहनुहुन्छ।ampF-Tile JESD204C Intel FPGA IP प्यारामिटर सम्पादकमा le डिजाइन ट्याब।

तालिका १। Exampआवधिक र ग्याप गरिएको आवधिक SYSREF काउन्टर

E	SYSREF_MULP	SYSREF अवधि (E*SYSREF_MULP* ०५०)	ड्युटी साइकल	विवरण
1	1	32	७..१६ (प्रोग्राम योग्य)	ग्याप गरिएको आवधिक
1	1	32	16 (स्थिर)	आवधिक
1	2	64	७..१६ (प्रोग्राम योग्य)	ग्याप गरिएको आवधिक
1	2	64	32 (स्थिर)	आवधिक
1	16	512	७..१६ (प्रोग्राम योग्य)	ग्याप गरिएको आवधिक
1	16	512	256 (स्थिर)	आवधिक
2	3	19	७..१६ (प्रोग्राम योग्य)	ग्याप गरिएको आवधिक
2	3	192	96 (स्थिर)	आवधिक
2	8	512	७..१६ (प्रोग्राम योग्य)	ग्याप गरिएको आवधिक
2	8	512	256 (स्थिर)	आवधिक
2	9 (अवैध)	64	32 (स्थिर)	ग्याप गरिएको आवधिक
2	9 (अवैध)	64	32 (स्थिर)	आवधिक

 

तालिका 10. SYSREF नियन्त्रण दर्ताहरू
तपाईले SYSREF नियन्त्रण दर्ताहरू गतिशील रूपमा पुन: कन्फिगर गर्न सक्नुहुन्छ यदि दर्ता सेटिङ तपाईले निर्दिष्ट गर्नुभएको सेटिङ भन्दा फरक छ जब तपाईले डिजाइन पूर्व उत्पन्न गर्नुभयो।ample। F-Tile JESD204C Intel FPGA IP रिसेट बाहिर हुनु अघि SYSREF दर्ताहरू कन्फिगर गर्नुहोस्। यदि तपाइँ बाहिरी SYSREF जेनरेटर मार्फत चयन गर्नुहुन्छ
sysref_ctrl[7] दर्ता बिट, तपाईंले SYSREF प्रकार, गुणक, कर्तव्य चक्र र चरणको लागि सेटिङहरू बेवास्ता गर्न सक्नुहुन्छ।

बिट्स	पूर्वनिर्धारित मान	विवरण
sysref_ctrl [१:०]	2'b00: एक-शट 2'b01: आवधिक 2'b10: ग्याप गरिएको आवधिक	SYSREF प्रकार। पूर्वनिर्धारित मान SYSREF मोड सेटिङमा निर्भर गर्दछ Exampले डिजाइन F-Tile JESD204C Intel FPGA IP प्यारामिटर सम्पादकमा ट्याब।
sysref_ctrl [१:०]	5'b00001	SYSREF गुणक। यो SYSREF_MULP फिल्ड आवधिक र ग्याप गरिएको आवधिक SYSREF प्रकारमा लागू हुन्छ। F-Tile JESD1C IP रिसेट हुनुभन्दा पहिले E*SYSREF_MULP मान १ देखि १६ को बीचमा छ भनी सुनिश्चित गर्न तपाईंले गुणक मान कन्फिगर गर्नुपर्छ। यदि E*SYSREF_MULP मान यस दायरा भन्दा बाहिर छ भने, गुणक मान 16'b204 मा पूर्वनिर्धारित हुन्छ।
sysref_ctrl[7]	डुप्लेक्स डाटापाथ: 1'b1 सिम्प्लेक्स TX वा RX डेटापाथ: 1'b0	SYSREF चयन गर्नुहोस्। पूर्वनिर्धारित मान पूर्वमा डेटा पथ सेटिङमा निर्भर गर्दछampF-Tile JESD204C Intel FPGA IP प्यारामिटर सम्पादकमा le डिजाइन ट्याब। ०: सिम्प्लेक्स TX वा RX (बाह्य SYSREF) १: डुप्लेक्स (आन्तरिक SYSREF)
sysref_ctrl [१:०]	9'h0	SYSREF ड्यूटी चक्र जब SYSREF प्रकार आवधिक वा ग्याप गरिएको आवधिक हुन्छ। तपाईंले F-Tile JESD204C IP रिसेट हुनु अघि कर्तव्य चक्र कन्फिगर गर्नुपर्छ। अधिकतम मान = (E*SYSREF_MULP*32)-1 उदाहरणका लागिampLe: ५०% शुल्क चक्र = (E*SYSREF_MULP*50)/32 यदि तपाईंले यो दर्ता क्षेत्र कन्फिगर गर्नुभएन भने, वा यदि तपाईंले अनुमति दिइएको अधिकतम मानभन्दा ० वा बढीमा दर्ता क्षेत्र कन्फिगर गर्नुभयो भने शुल्क चक्र ५०% मा पूर्वनिर्धारित हुन्छ।
sysref_ctrl[17]	1'b0	SYSREF प्रकार एक-शट हुँदा म्यानुअल नियन्त्रण। SYSREF संकेत उच्चमा सेट गर्न 1 लेख्नुहोस्। SYSREF सिग्नललाई कममा सेट गर्न 0 लेख्नुहोस्। तपाईंले एक-शट मोडमा SYSREF पल्स सिर्जना गर्न 1 त्यसपछि 0 लेख्न आवश्यक छ।
sysref_ctrl [१:०]	22'h0	आरक्षित।

Sequencers रिसेट गर्नुहोस्
यो डिजाइन पूर्वample दुई रिसेट sequencers समावेश:

• रिसेट अनुक्रम ० — TX/RX Avalon स्ट्रिमिङ डोमेन, Avalon मेमोरी-म्याप गरिएको डोमेन, कोर PLL, TX PHY, TX कोर, र SYSREF जेनेरेटरमा रिसेट ह्यान्डल गर्दछ।
• रिसेट अनुक्रम १—RX PHY र RX Core मा रिसेट ह्यान्डल गर्दछ।

3-तार SPI
यो मोड्युल SPI इन्टरफेसलाई 3-तारमा रूपान्तरण गर्न वैकल्पिक छ।

प्रणाली PLL
F-tile सँग तीनवटा अन-बोर्ड प्रणाली PLL हरू छन्। यी प्रणाली PLL हरू हार्ड IP (MAC, PCS, र FEC) र EMIB क्रसिङका लागि प्राथमिक घडी स्रोत हुन्। यसको मतलब यो हो कि, जब तपाइँ प्रणाली PLL घडी मोड प्रयोग गर्नुहुन्छ, ब्लकहरू PMA घडीद्वारा घडी हुँदैनन् र FPGA कोरबाट आउने घडीमा निर्भर हुँदैनन्। प्रत्येक प्रणाली PLL ले एउटा फ्रिक्वेन्सी इन्टरफेससँग सम्बन्धित घडी मात्र उत्पन्न गर्छ। पूर्वका लागिampले, तपाईंलाई 1 GHz मा एउटा इन्टरफेस र 500 MHz मा एउटा इन्टरफेस चलाउन दुई प्रणाली PLL हरू चाहिन्छ। प्रणाली PLL प्रयोग गर्नाले छिमेकी लेनलाई प्रभाव पार्ने लेन घडी परिवर्तन बिना नै प्रत्येक लेनलाई स्वतन्त्र रूपमा प्रयोग गर्न अनुमति दिन्छ।
प्रत्येक प्रणाली PLL ले आठ FGT सन्दर्भ घडीहरू मध्ये कुनै एक प्रयोग गर्न सक्छ। प्रणाली PLL ले सन्दर्भ घडी साझेदारी गर्न सक्छ वा फरक सन्दर्भ घडीहरू हुन सक्छ। प्रत्येक इन्टरफेसले कुन प्रणाली PLL प्रयोग गर्ने छनोट गर्न सक्छ, तर, एक पटक छनोट गरेपछि, यो स्थिर हुन्छ, गतिशील पुन: कन्फिगरेसन प्रयोग गरेर पुन: कन्फिगर गर्न मिल्दैन।

सम्बन्धित जानकारी
F-टाइल वास्तुकला र PMA र FEC प्रत्यक्ष PHY IP प्रयोगकर्ता गाइड

Intel Agilex F-tile उपकरणहरूमा प्रणाली PLL घडी मोड बारे थप जानकारी।

ढाँचा जेनरेटर र परीक्षक
ढाँचा जनरेटर र परीक्षक डाटा सिर्जना गर्न उपयोगी छन्amples र परीक्षण उद्देश्यका लागि निगरानी।
तालिका 11. समर्थित ढाँचा जेनरेटर

ढाँचा जेनरेटर	विवरण
PRBS ढाँचा जनरेटर	F-Tile JESD204C डिजाइन पूर्वample PRBS ढाँचा जनरेटरले निम्न डिग्री बहुपदहरूलाई समर्थन गर्दछ: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp ढाँचा जनरेटर	आरamp प्रत्येक पछिल्ला s को लागि 1 द्वारा ढाँचा मूल्य वृद्धिample जेनेरेटरको चौडाइ N को साथमा, र s मा सबै बिटहरू हुँदा ० मा घुम्छ।ample 1 हो। आर सक्षम गर्नुहोस्amp ED नियन्त्रण ब्लकको tst_ctl दर्ताको 1 देखि बिट 2 लेखेर ढाँचा जनरेटर।
आदेश च्यानल आरamp ढाँचा जनरेटर	F-Tile JESD204C डिजाइन पूर्वampले आदेश च्यानल आर समर्थन गर्दछamp ढाँचा जनरेटर प्रति लेन। आरamp ढाँचा मान 1 प्रति 6 बिट्स आदेश शब्द वृद्धि। प्रारम्भिक बीउ सबै लेनहरूमा वृद्धि ढाँचा हो।

तालिका 12. समर्थित ढाँचा परीक्षक

ढाँचा परीक्षक	विवरण
PRBS ढाँचा परीक्षक	F-Tile JESD204C IP ले डेस्क्यु पङ्क्तिबद्धता हासिल गर्दा ढाँचा परीक्षकमा स्क्र्याम्बलिंग सीड स्व-समक्रमण हुन्छ। ढाँचा परीक्षकलाई स्व-सिङ्क्रोनाइज गर्न स्क्र्याम्बलिंग सीडको लागि 8 अक्टेटहरू चाहिन्छ।
Ramp ढाँचा परीक्षक	पहिलो मान्य डाटा sampप्रत्येक कन्भर्टरको लागि le (M) r को प्रारम्भिक मानको रूपमा लोड गरिएको छamp ढाँचा। त्यसपछिको डाटा sampलेस मानहरू प्रत्येक घडी चक्रमा 1 ले अधिकतम सम्म बढाउनुपर्छ र त्यसपछि ० मा घुमाउनुपर्छ।

ढाँचा परीक्षक	विवरण
	पूर्वका लागिample, जब S=1, N=16 र WIDTH_MULP = 2, डेटा चौडाइ प्रति रूपान्तर S * WIDTH_MULP * N = 32 हो। अधिकतम डेटा sample मान 0xFFFF हो। आरamp ढाँचा जाँचकर्ताले सबै रूपान्तरणकर्ताहरूमा समान ढाँचाहरू प्राप्त भएको प्रमाणित गर्दछ।
आदेश च्यानल आरamp ढाँचा परीक्षक	F-Tile JESD204C डिजाइन पूर्वampले आदेश च्यानल आर समर्थन गर्दछamp ढाँचा परीक्षक। प्राप्त भएको पहिलो आदेश शब्द (६ बिट्स) प्रारम्भिक मानको रूपमा लोड गरिएको छ। एउटै लेनमा पछिल्ला आदेश शब्दहरू 6x0F सम्म वृद्धि र 3x0 मा रोल ओभर गर्नुपर्छ। आदेश च्यानल आरamp ढाँचा परीक्षक आर को लागी जाँच गर्दछamp सबै लेनहरूमा ढाँचाहरू।

F-Tile JESD204C TX र RX IP
यो डिजाइन पूर्वample ले तपाईंलाई प्रत्येक TX/RX को सिम्प्लेक्स मोड वा डुप्लेक्स मोडमा कन्फिगर गर्न अनुमति दिन्छ।
डुप्लेक्स कन्फिगरेसनहरूले आन्तरिक वा बाह्य सिरियल लुपब्याक प्रयोग गरेर IP कार्यक्षमता प्रदर्शनलाई अनुमति दिन्छ। IP भित्र CSR लाई IP नियन्त्रण र स्थिति अवलोकनको लागि अनुमति दिन अनुकूलित गरिएको छैन।

F-Tile JESD204C डिजाइन पूर्वampले घडी र रिसेट

F-Tile JESD204C डिजाइन पूर्वampleसँग घडी र रिसेट संकेतहरूको सेट छ।

तालिका १।डिजाइन पूर्वampले घडीहरू

घडी संकेत	दिशा	विवरण
mgmt_clk	इनपुट	100 MHz को आवृत्ति संग LVDS भिन्नता घडी।
refclk_xcvr	इनपुट	33 को डेटा दर/कारक को आवृत्ति संग ट्रान्सीभर सन्दर्भ घडी।
refclk_core	इनपुट	उही फ्रिक्वेन्सीको साथ कोर सन्दर्भ घडी refclk_xcvr।
in_sysref	इनपुट	SYSREF संकेत। अधिकतम SYSREF आवृत्ति डाटा दर/(66x32xE) हो।
sysref_out	आउटपुट
txlink_clk rxlink_clk	आन्तरिक	डाटा दर/66 को आवृत्ति संग TX र RX लिंक घडी।
txframe_clk rxframe_clk	आन्तरिक	डाटा दरको आवृत्तिको साथ TX र RX फ्रेम घडी/33 (FCLK_MULP=2) डाटा दरको आवृत्तिको साथ TX र RX फ्रेम घडी/66 (FCLK_MULP=1)
tx_fclk rx_fclk	आन्तरिक	डाटा दर/६६ (FCLK_MULP=66) फ्रिक्वेन्सीको साथ TX र RX चरण घडी TX र RX चरण घडी सधैं उच्च हुन्छ (1'b1) जब FCLK_MULP=1
spi_SCLK	आउटपुट	20 MHz को आवृत्ति संग SPI बाउड दर घडी।

जब तपाइँ डिजाइन लोड गर्नुहुन्छ पूर्वampFPGA यन्त्रमा जानुहोस्, आन्तरिक ninit_done घटनाले JTAG Avalon मास्टर ब्रिज रिसेटमा छ साथै अन्य सबै ब्लकहरू।

SYSREF जेनेरेटरसँग txlink_clk र rxlink_clk घडीहरूको लागि जानाजानी एसिन्क्रोनस सम्बन्ध इन्जेक्सन गर्नको लागि यसको स्वतन्त्र रिसेट छ। यो विधि बाह्य घडी चिपबाट SYSREF संकेत अनुकरण गर्न थप व्यापक छ।

तालिका १। डिजाइन पूर्वampले रिसेटहरू

सिग्नल रिसेट गर्नुहोस्	दिशा	विवरण
global_rst_n	इनपुट	J बाहेक सबै ब्लकहरूको लागि पुश बटन ग्लोबल रिसेटTAG Avalon मास्टर ब्रिज सम्म।
ninit_done	आन्तरिक	J को लागि रिसेट रिलीज आईपी बाट आउटपुटTAG Avalon मास्टर ब्रिज सम्म।
edctl_rst_n	आन्तरिक	ED नियन्त्रण ब्लक J द्वारा रिसेट गरिएको छTAG Avalon मास्टर ब्रिज सम्म। hw_rst र global_rst_n पोर्टहरूले ED नियन्त्रण ब्लक रिसेट गर्दैन।
hw_rst	आन्तरिक	ED कन्ट्रोल ब्लकको rst_ctl दर्तामा लेखेर hw_rst assert र deassert गर्नुहोस्। mgmt_rst_in_n asserts जब hw_rst दाबी गरिन्छ।
mgmt_rst_in_n	आन्तरिक	Avalon मेमोरी-म्याप गरिएको विभिन्न आईपीहरूको इन्टरफेसहरू र रिसेट सिक्वेन्सरहरूको इनपुटहरूको लागि रिसेट गर्नुहोस्:  F-Tile JESD20C IP डुप्लेक्स नेटिभ PHY को लागि j204c_reconfig_reset SPI मास्टरको लागि spi_rst_n pio_rst_n PIO स्थिति र नियन्त्रणको लागि रिसेट अनुक्रम ० र १ को reset_in0 पोर्ट ग्लोबल_rst_n, hw_rst, वा edctl_rst_n पोर्टले mgmt_rst_in_n मा रिसेट दाबी गर्दछ।
sysref_rst_n	आन्तरिक	ED नियन्त्रण ब्लकमा SYSREF जेनरेटर ब्लकको लागि रिसेट अनुक्रमक 0 reset_out2 पोर्ट प्रयोग गरेर रिसेट गर्नुहोस्। यदि कोर PLL लक गरिएको छ भने रिसेट अनुक्रमक 0 reset_out2 पोर्टले रिसेटलाई डेसर्ट गर्दछ।
core_pll_rst	आन्तरिक	रिसेट अनुक्रमक 0 reset_out0 पोर्ट मार्फत कोर PLL रिसेट गर्दछ। कोर PLL रिसेट हुन्छ जब mgmt_rst_in_n रिसेट दाबी गरिन्छ।
j204c_tx_avs_rst_n	आन्तरिक	F-Tile JESD204C TX Avalon मेमोरी-म्याप गरिएको इन्टरफेस रिसेट अनुक्रमक 0 मार्फत रिसेट गर्दछ। TX Avalon मेमोरी-म्याप गरिएको इन्टरफेसले जब mgmt_rst_in_n दाबी गरिन्छ भनेर दाबी गर्दछ।
j204c_rx_avs_rst_n	आन्तरिक	F-Tile JESD204C TX Avalon मेमोरी-म्याप गरिएको इन्टरफेसलाई रिसेट अनुक्रमक मार्फत रिसेट गर्दछ 1। RX Avalon मेमोरी-म्याप गरिएको इन्टरफेसले जब mgmt_rst_in_n दाबी गरिन्छ भनेर दाबी गर्दछ।
j204c_tx_rst_n	आन्तरिक	F-Tile JESD204C TX लिङ्क र यातायात तहहरू txlink_clk, र txframe_clk, डोमेनहरूमा रिसेट गर्दछ। रिसेट अनुक्रम 0 reset_out5 पोर्ट रिसेट j204c_tx_rst_n। यदि कोर PLL लक गरिएको छ भने, र tx_pma_ready र tx_ready संकेतहरू जोडिएको छ भने यो रिसेट डिसर्ट हुन्छ।
j204c_rx_rst_n	आन्तरिक	F-Tile JESD204C RX लिङ्क र यातायात तहहरू, rxlink_clk, र rxframe_clk डोमेनहरूमा रिसेट गर्दछ।

सिग्नल रिसेट गर्नुहोस्	दिशा	विवरण
		रिसेट अनुक्रम 1 reset_out4 पोर्ट रिसेट j204c_rx_rst_n। यदि कोर PLL लक गरिएको छ भने, र rx_pma_ready र rx_ready संकेतहरू जोडिएको छ भने यो रिसेट डिसर्टहरू।
j204c_tx_rst_ack_n	आन्तरिक	j204c_tx_rst_n सँग ह्यान्डशेक सिग्नल रिसेट गर्नुहोस्।
j204c_rx_rst_ack_n	आन्तरिक	j204c_rx_rst_n सँग ह्यान्डशेक सिग्नल रिसेट गर्नुहोस्।

चित्र १। डिजाइन पूर्वको लागि समय रेखाचित्रampले रिसेटहरू

F-Tile JESD204C डिजाइन पूर्वampसंकेतहरू

तालिका 15. प्रणाली इन्टरफेस संकेतहरू

संकेत	दिशा	विवरण
घडी र रिसेटहरू
mgmt_clk	इनपुट	प्रणाली व्यवस्थापनको लागि 100 मेगाहर्ट्ज घडी।
refclk_xcvr	इनपुट	F-tile UX QUAD र प्रणाली PLL को लागि सन्दर्भ घडी। डेटा दर/कारक 33 को बराबर।
refclk_core	इनपुट	कोर PLL सन्दर्भ घडी। refclk_xcvr को समान घडी आवृत्ति लागू गर्दछ।
in_sysref	इनपुट	JESD204C उपवर्ग 1 कार्यान्वयनको लागि बाह्य SYSREF जेनेरेटरबाट SYSREF संकेत।
sysref_out	आउटपुट	डिजाइन पूर्वको लागि FPGA उपकरण द्वारा उत्पन्न JESD204C उपवर्ग 1 कार्यान्वयनको लागि SYSREF संकेतampले लिङ्क प्रारम्भिकरण उद्देश्य मात्र।

 

संकेत	दिशा	विवरण
SPI
spi_SS_n[2:0]	आउटपुट	सक्रिय कम, SPI दास चयन संकेत।
spi_SCLK	आउटपुट	SPI सिरियल घडी।
spi_sdio	इनपुट/आउटपुट	मालिकबाट बाहिरी दासमा आउटपुट डाटा। बाह्य दासबाट मास्टरमा डेटा इनपुट गर्नुहोस्।

संकेत	दिशा	विवरण
नोट:जब उत्पन्न 3-तार SPI मोड्युल विकल्प सक्षम छ।
spi_MISO नोट: जब उत्पन्न 3-तार SPI मोड्युल विकल्प सक्षम छैन।	इनपुट	बाह्य दासबाट SPI मास्टरमा डेटा इनपुट गर्नुहोस्।
spi_MOSI नोट: जब उत्पन्न 3-तार SPI मोड्युल विकल्प सक्षम छैन।	आउटपुट	SPI मास्टरबाट बाहिरी दासमा आउटपुट डाटा।

 

संकेत	दिशा	विवरण
एडीसी / डिएसी
tx_serial_data[LINK*L-1:0]	आउटपुट	DAC मा भिन्न उच्च गति सीरियल आउटपुट डाटा। घडी सिरियल डाटा स्ट्रिममा इम्बेड गरिएको छ।
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	इनपुट	ADC बाट भिन्न उच्च गति सीरियल इनपुट डेटा। घडी सिरियल डाटा स्ट्रिमबाट बरामद गरिएको छ।
rx_serial_data_n[LINK*L-1:0]

 

संकेत	दिशा	विवरण
सामान्य उद्देश्य I/O
user_led[3:0]	आउटपुट	निम्न सर्तहरूको लागि स्थिति संकेत गर्दछ: [0]: SPI प्रोग्रामिङ सकियो [१]: TX लिङ्क त्रुटि [२]: RX लिङ्क त्रुटि [३]: Avalon स्ट्रिमिङ डेटाको लागि ढाँचा जाँचकर्ता त्रुटि
user_dip[3:0]	इनपुट	प्रयोगकर्ता मोड DIP स्विच इनपुट: [०]: आन्तरिक सिरियल लुपब्याक सक्षम [१]: FPGA-उत्पन्न SYSREF सक्षम [३:२]: आरक्षित

 

संकेत	दिशा	विवरण
आउट-अफ-ब्यान्ड (OOB) र स्थिति
rx_patchk_data_error[LINK-1:0]	आउटपुट	जब यो संकेत दाबी गरिन्छ, यसले ढाँचा जाँचकर्ताले त्रुटि पत्ता लगाएको संकेत गर्छ।
rx_link_error[LINK-1:0]	आउटपुट	जब यो संकेत दाबी गरिन्छ, यसले JESD204C RX आईपीले अवरोधलाई जोड दिएको संकेत गर्छ।
tx_link_error[LINK-1:0]	आउटपुट	जब यो संकेत दाबी गरिन्छ, यसले JESD204C TX आईपीले अवरोधलाई जोड दिएको संकेत गर्छ।
emb_lock_out	आउटपुट	जब यो संकेत दाबी गरिन्छ, यसले JESD204C RX IP ले EMB लक हासिल गरेको संकेत गर्छ।
sh_lock_out	आउटपुट	जब यो संकेत दाबी गरिन्छ, यसले JESD204C RX IP सिंक हेडर लक भएको संकेत गर्छ।

 

संकेत	दिशा	विवरण
Avalon स्ट्रिमिङ
rx_avst_valid[LINK-1:0]	इनपुट	कन्भर्टर sampआवेदन तहमा ले डाटा मान्य वा अवैध छ। ०: डाटा अमान्य छ १: डाटा मान्य छ
rx_avst_data[(TOTAL_SAMPLE*N -1:0 ]	इनपुट	कन्भर्टर एसampले डाटा अनुप्रयोग तहमा।

F-Tile JESD204C डिजाइन पूर्वampले नियन्त्रण दर्ता

F-Tile JESD204C डिजाइन पूर्वampले ईडी कन्ट्रोल ब्लकमा बाइट-एड्रेसिङ (३२ बिट) प्रयोग गर्दछ।

तालिका १। डिजाइन पूर्वample ठेगाना नक्सा
यी 32-bit ED नियन्त्रण ब्लक दर्ताहरू mgmt_clk डोमेनमा छन्।

कम्पोनेन्ट	ठेगाना
F-टाइल JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-टाइल JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI नियन्त्रण	0x0102_0000 – 0x0102_001F
PIO नियन्त्रण	0x0102_0020 – 0x0102_002F
PIO स्थिति	0x0102_0040 – 0x0102_004F
अनुक्रमक 0 रिसेट गर्नुहोस्	0x0102_0100 – 0x0102_01FF
अनुक्रमक 1 रिसेट गर्नुहोस्	0x0102_0200 – 0x0102_02FF
ED नियन्त्रण	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP ट्रान्सीभर PHY पुन: कन्फिग	0x0200_0000 – 0x023F_FFFF

तालिका १७. पहुँचको प्रकार र परिभाषा दर्ता गर्नुहोस्
यो तालिकाले Intel FPGA IP को लागि दर्ता पहुँच प्रकारको वर्णन गर्दछ।

पहुँच प्रकार	परिभाषा
RO/V	सफ्टवेयर पढ्ने मात्र (लेखनमा कुनै प्रभाव छैन)। मूल्य फरक हुन सक्छ।
RW	सफ्टवेयरले हालको बिट मान पढ्छ र फर्काउँछ। सफ्टवेयरले बिटलाई इच्छित मानमा लेख्छ र सेट गर्दछ।
RW1C	सफ्टवेयरले हालको बिट मान पढ्छ र फर्काउँछ। सफ्टवेयरले ० लेख्छ र कुनै प्रभाव छैन। सफ्टवेयरले १ लेख्छ र बिटलाई ० मा खाली गर्छ यदि बिटलाई हार्डवेयरद्वारा १ मा सेट गरिएको छ। हार्डवेयरले बिटलाई १ मा सेट गर्छ। हार्डवेयर सेट भन्दा सफ्टवेयर स्पष्ट उच्च प्राथमिकता छ।

तालिका 18. ED नियन्त्रण ठेगाना नक्सा

अफसेट	नाम दर्ता गर्नुहोस्
८x४०	rst_ctl
८x४०	rst_sts0
जारी…

अफसेट	नाम दर्ता गर्नुहोस्
८x४०	rst_sts_tected0
८x४०	sysref_ctl
८x४०	sysref_sts
८x४०	tst_ctl
0x8c	tst_err0

तालिका 19. ED नियन्त्रण ब्लक नियन्त्रण र स्थिति दर्ताहरू

बाइट अफसेट	दर्ता गर्नुहोस्	नाम	पहुँच	रिसेट गर्नुहोस्	विवरण
८x४०	rst_ctl	rst_asssert	RW	८x४०	नियन्त्रण रिसेट गर्नुहोस्। [०]: रिसेट दाबी गर्न १ लेख्नुहोस्। (hw_rst) deassert रिसेट गर्न फेरि 0 लेख्नुहोस्। [३१:१]: आरक्षित।
८x४०	rst_sts0	rst_status	RO/V	८x४०	स्थिति रिसेट गर्नुहोस्। [0]: कोर PLL लक स्थिति। [३१:१]: आरक्षित।
८x४०	rst_sts_dete cted0	rst_sts_set	RW1C	८x४०	आन्तरिक वा बाह्य SYSREF जेनरेटरको लागि SYSREF किनारा पत्ता लगाउने स्थिति। [०]: १ को मानले उपवर्ग १ सञ्चालनको लागि SYSREF बढ्दो किनारा पत्ता लगाइएको देखाउँछ। नयाँ SYSREF किनारा पत्ता लगाउन सक्षम गर्न यो बिट खाली गर्न सफ्टवेयरले 0 लेख्न सक्छ। [३१:१]: आरक्षित।
८x४०	sysref_ctl	sysref_contr ol	RW	डुप्लेक्स डाटापाथ एक-शट: 0x00080	SYSREF नियन्त्रण। सन्दर्भ गर्नुहोस् तालिका २५ यस दर्ताको प्रयोगको बारेमा थप जानकारीको लागि पृष्ठ 17 मा।
				आवधिक:	नोट: रिसेट मान निर्भर गर्दछ
				८x४०	SYSREF प्रकार र F-टाइल
				ग्याप गरिएको - आवधिक:	JESD204C IP डेटा पथ प्यारामिटर सेटिङहरू।
				८x४०
				TX वा RX डाटा
				बाटो
				एक शट:
				८x४०
				आवधिक:
				८x४०
				खाडल-
				आवधिक:
				८x४०
८x४०	sysref_sts	sysref_statu s	RO/V	८x४०	SYSREF स्थिति। यो दर्तामा पछिल्लो SYSREF अवधि र आन्तरिक SYSREF जनरेटरको कर्तव्य चक्र सेटिङहरू समावेश छन्। सन्दर्भ गर्नुहोस् तालिका २५ SYSREF अवधि र कर्तव्य चक्रको कानूनी मूल्यको लागि पृष्ठ 16 मा।
जारी…

बाइट अफसेट	दर्ता गर्नुहोस्	नाम	पहुँच	रिसेट गर्नुहोस्	विवरण
					[८:०]: SYSREF अवधि। जब मान 0xFF हुन्छ, SYSREF अवधि = 255 जब मान यदि 0x00, SYSREF अवधि = 256। [17:9]: SYSREF कर्तव्य चक्र। [३१:१८]: आरक्षित।
८x४०	tst_ctl	tst_control	RW	८x४०	परीक्षण नियन्त्रण। ढाँचा जनरेटर र परीक्षकका लागि विभिन्न परीक्षण ढाँचाहरू सक्षम गर्न यो दर्ता प्रयोग गर्नुहोस्। [१:०] = आरक्षित क्षेत्र [२] = आरamp_test_ctl 1'b0 = PRBS ढाँचा जनरेटर र परीक्षक सक्षम गर्दछ 1'b1 = सक्षम गर्दछ ramp ढाँचा जनरेटर र परीक्षक [३१:१]: आरक्षित।
0x8c	tst_err0	tst_error	RW1C	८x४०	लिङ्क ० को लागि त्रुटि झण्डा। जब बिट १'b१ हुन्छ, यसले त्रुटि भएको संकेत गर्छ। त्रुटि झण्डा खाली गर्न सम्बन्धित बिटमा १'b0 लेख्नु अघि तपाईंले त्रुटि समाधान गर्नुपर्छ। [०] = ढाँचा परीक्षक त्रुटि [१] = tx_link_error [२] = rx_link_error [३] = आदेश ढाँचा परीक्षक त्रुटि [३१:४]: आरक्षित।

F-Tile JESD204C Intel FPGA IP डिजाइन पूर्वको लागि कागजात संशोधन इतिहासampले प्रयोगकर्ता गाइड

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तनहरू
2021.10.11	21.3	1.0.0	प्रारम्भिक रिलीज।

कागजातहरू / स्रोतहरू

इंटेल एफ-टाइल JESD204C इंटेल FPGA IP डिजाइन पूर्वample [pdf] प्रयोगकर्ता गाइड F-Tile JESD204C इंटेल FPGA IP डिजाइन पूर्वample, F-Tile JESD204C, Intel FPGA IP डिजाइन पूर्वampले, आईपी डिजाइन पूर्वampले, डिजाइन पूर्वample

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका