F-Tile JESD204C Intel FPGA IP Design Example alakaʻi hoʻohana

Hāʻawi kēia alakaʻi hoʻohana i nā hiʻohiʻona, nā kuhikuhi hoʻohana, a me ka wehewehe kikoʻī e pili ana i ka hoʻolālā examples no ka F-Tile JESD204C Intel® FPGA IP me ka hoʻohana ʻana i nā polokalamu Intel Agilex™.

Hoʻolohe manaʻo

Kuhi ʻia kēia palapala no:

Hoʻolālā mea hoʻolālā e hana i ke koho IP i ka wā o ka pae hoʻolālā hoʻolālā pae ʻōnaehana
Nā mea hoʻolālā paʻa i ka wā e hoʻohui ai i ka IP i kā lākou hoʻolālā pae ʻōnaehana

Nā ʻenekini hōʻoia i ka wā o ka hoʻohālikelike ʻana i ka pae ʻōnaehana a me ka pae hōʻoia ʻana i nā lako

Nā Palapala Pili
Aia ka papa ma lalo nei i nā palapala kuhikuhi ʻē aʻe e pili ana i ka F-Tile JESD204C Intel FPGA IP.

Papa 1. Na Palapala Pili

Kuhikuhi	wehewehe
F-Tile JESD204C Intel FPGA IP alakaʻi hoʻohana	Hāʻawi i ka ʻike e pili ana i ka F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Hoʻokuʻu memo	Papa inoa i nā hoʻololi i hana ʻia no ka F-Tile JESD204C F-Tile JESD204C ma kahi hoʻokuʻu.
Pepa ʻIkepili Mea Hana Intel Agilex	Hōʻike kēia palapala i nā hiʻohiʻona uila, nā hiʻohiʻona hoʻololi, nā kikoʻī hoʻonohonoho, a me ka manawa no nā polokalamu Intel Agilex.

Nā Acronyms a me ka Papa'ōlelo

Papa 2. Acronym List

Acronym	Hoʻonui
LEMC	Uaki Multiblock Local
FC	Ka helu o ka uaki
ADC	Analog to Digital Converter
DAC	Kikohoʻe a Analog mīkini hoʻololi
DSP	Mea Hana Hoailona Kikohoʻe
TX	Mea hoʻouna
RX	Mea loaa

Acronym	Hoʻonui
DLL	Pākuʻi loulou ʻikepili
CSR	Ka hoʻopaʻa inoa a me ke kūlana
CRU	Uaki a hoʻonohonoho hou
ISR	Hoʻopau i ka ʻoihana Hana
FIFO	Mua-Ma-mua-Mawaho
SERDES	Serializer Deserializer
ECC	Kuhihewa Hoʻoponopono Code
FEC	Hoʻoponopono Hewa i mua
SERR	ʻIke hewa hoʻokahi (ma ECC, hiki ke hoʻoponopono ʻia)
DERR	ʻIke hewa pālua (ma ECC, make)
PRBS	Pseudorandom binary sequence
MAC	Mea hoʻokele Media Access. Hoʻokomo ʻia ka MAC i ka sublayer protocol, layer transport, a me ka papa loulou data.
PHY	Papa Kino. Hoʻokomo pinepine ʻia ka PHY i ka papa kino, SERDES, nā mea hoʻokele, nā mea hoʻokipa a me CDR.
PCS	ʻO ka hoʻopili kino kino
PMA	Hoʻopili ʻia ʻo ke kino
RBD	Hoʻopaneʻe RX Buffer
UI	Waena Waena = ka lōʻihi o ka bit serial
helu RBD	ʻO RX Buffer Hoʻopaneʻe i ka hōʻea ʻana i ke ala hou
RBD offset	ʻO RX Buffer Delay ka manawa hoʻokuʻu
SH	Poʻomanaʻo sync
TL	Kaʻa lawe
EMIB	Ua hoʻokomo ʻia ke Alahaka Interconnect Multi-die

Papa 3. Papa Huaolelo

Kau	wehewehe
Mea hoʻololi	Mea hoʻololi ADC a i ʻole DAC
Mea Loko	FPGA a i ʻole ASIC
Octet	He pūʻulu o 8 mau bits, e lawelawe ana ma ke ʻano he hoʻokomo i ka 64/66 encoder a me ka puka mai ka decoder.
Nipu	ʻO kahi hoʻonohonoho o 4 bits ʻo ia ka ʻāpana hana kumu o nā kikoʻī JESD204C
Palaka	He hōʻailona 66-bit i hana ʻia e ka 64/66 encoding scheme
Helu laina	Laki ʻikepili kūpono o ka loulou serial Laina Laina Alanui = (Mx Sx N'x 66/64 x FC) / L
Uaki hono	Uaki loulou = Laina Laina Laina/66.
Pākuʻi	He pūʻulu octets i hiki ke ʻike ʻia ke kūlana o kēlā me kēia octet ma ke kuhikuhi ʻana i kahi hōʻailona hoʻohālikelike kiʻi.
Uaki Puka	ʻO ka uaki ʻōnaehana e holo ana ma ka wikiwiki o ke kiʻi, ʻo ia ka 1x a me ka 2x loulou uaki.

Kau	wehewehe
Samples no ka uaki pahu	Samples no ka uaki, ka huina samples i ka uaki kiʻi no ka mea hoʻololi.
LEMC	Hoʻohana ʻia ka uaki kūloko e hoʻohālikelike i ka palena o ka multiblock lōʻihi ma waena o nā alahele a i loko o nā kuhikuhi waho (SYSREF a i ʻole Subclass 1).
Papa haʻahaʻa 0	ʻAʻohe kākoʻo no ka latency deterministic. Pono e hoʻokuʻu koke ʻia ka ʻikepili ma ke ala a hiki i ke ala ma luna o ka mea hoʻokipa.
Papa haʻahaʻa 1	Deterministic latency me SYSREF.
Loulou nui	Nā loulou waena me nā mea hoʻololi 2 a ʻoi aku paha.
64B / 66B Encoding	Ka laina laina e palapala ana i ka ʻikepili 64-bit i 66 bits e hana i poloka. ʻO ka hoʻolālā ʻikepili pae kumu he poloka ia e hoʻomaka me 2-bit sync header.

Papa 4. Nā hōʻailona

Kau	wehewehe
L	Ka helu o nā alahele no kēlā me kēia mea hoʻololi
M	Ka helu o nā mea hoʻololi i kēlā me kēia mea
F	Ka helu o nā octets i kēlā me kēia kiʻi ma ke ala hoʻokahi
S	Helu o sampnā les i hoʻouna ʻia no ka mea hoʻololi hoʻokahi no ka pōʻai kiʻi
N	Hoʻoholo hoʻololi
N'	Huina helu o na bit no sample i loko o ka waihona ʻikepili mea hoʻohana
CS	Ka helu o nā ʻāpana mana no kēlā me kēia hoʻololi ʻanaample
CF	Ka helu o nā huaʻōlelo hoʻomalu no kēlā me kēia manawa uaki no kēlā me kēia loulou
HD	Kiʻekiʻe Density mea hoʻohana 'ikepili format
E	Ka helu o ka multiblock i hoonuiia multiblock

F-Tile JESD204C Intel FPGA IP Design Example alakaʻi hoʻomaka wikiwiki

ʻO ka F-Tile JESD204C Intel FPGA IP hoʻolālā examples no nā polokalamu Intel Agilex e hōʻike ana i kahi hōʻike hōʻike hoʻohālike a me kahi hoʻolālā ʻenehana e kākoʻo ana i ka hoʻohui ʻana a me ka hoʻāʻo ʻana i nā lako.
Hiki iā ʻoe ke hana i ka hoʻolālā F-Tile JESD204C exampma o ka IP catalog ma ka polokalamu Intel Quartus® Prime Pro Edition.

Kiʻi 1. Hoʻomohala Stages no ka Design Example

Hoʻolālā Example Palapala Kii

Kiʻi 2. F-Tile JESD204C Design Example Kiʻekiʻe kiʻekiʻe Block Diagram

ʻO ka hoʻolālā exampAia ka le i nā modula penei:

Pūnaehana hoʻolālā papahana
- F-Tile JESD204C Intel FPGA IP
- JTAG i ke alahaka o Avalon Master
- Hoʻoponopono I/O (PIO) like
- Interface Port Serial (SPI)—module haku— IOPLL
- SYSREF mea hana
- Example Design (ED) Mana CSR
- Hoʻonohonoho hou i nā mea hoʻonohonoho
Pūnaehana PLL

mīkini hana hoʻohālike
Mea nānā kumulāʻau

Papa 5. Hoʻolālā Example Module

Nā ʻāpana	wehewehe
Pūnaehana hoʻolālā papahana	Hoʻomaka koke ka ʻōnaehana Platform Designer i ke ala ʻikepili F-Tile JESD204C IP a me ke kākoʻo peripheral.
F-Tile JESD204C Intel FPGA IP	Aia i loko o kēia subsystem Designer Platform nā TX a me RX F-Tile JESD204C IP i hoʻomaka koke ʻia me ka duplex PHY.
JTAG i ke alahaka o Avalon Master	Hāʻawi kēia alahaka i ke komo ʻana o ka host console system i ka IP i hoʻopaʻa ʻia i ka hoʻomanaʻo i ka hoʻolālā ma o ka JTAG interface.
Hoʻoponopono I/O (PIO) like	Hāʻawi kēia mea hoʻoponopono i kahi kikowaena hoʻomanaʻo-palapala no sampling a hoʻokele i nā awa I/O.
SPI haku	Mālama kēia module i ka hoʻoili ʻana o ka ʻikepili hoʻonohonoho i ka interface SPI ma ka hopena hoʻololi.
SYSREF mea hana	Hoʻohana ka mea hana SYSREF i ka uaki loulou ma ke ʻano he uaki kuhikuhi a hana i nā pulse SYSREF no ka F-Tile JESD204C IP. Nānā: ʻO kēia hoʻolālā exampHoʻohana ʻo ia i ka mea hana SYSREF e hōʻike i ka duplex F-Tile JESD204C IP link initialization. Ma ka F-Tile JESD204C subclass 1 system level application, pono ʻoe e hoʻopuka i ka SYSREF mai ke kumu like me ka uaki.
IOPLL	ʻO kēia hoʻolālā exampHoʻohana ʻo ia i kahi IOPLL e hana i ka uaki mea hoʻohana no ka hoʻouna ʻana i ka ʻikepili i ka F-Tile JESD204C IP.
ED Mana CSR	Hāʻawi kēia module i ka mana ʻike ʻike SYSREF a me ke kūlana, a me ka mana hoʻohālike hoʻāʻo a me ke kūlana.
Hoʻonohonoho hou i nā mea hoʻonohonoho	ʻO kēia hoʻolālā exampAia ka le i 2 mau mea hoʻonohonoho hou: Hoʻoponopono hou i ke Kaʻina 0—E hoʻopaʻa i ka hoʻihoʻi ʻana i ka TX/RX Avalon® streaming domain, Avalon memory-map domain, core PLL, TX PHY, TX core, a me SYSREF generator. Hoʻoponopono hou i ke Kaʻina 1—E hoʻopaʻa i ka hoʻihoʻi ʻana iā RX PHY a me RX core.
Pūnaehana PLL	Ke kumu wati mua no ka F-tile hard IP a me ka EMIB crossing.
mīkini hana hoʻohālike	Hoʻokumu ka mea hoʻohālike kumu i kahi PRBS a i ʻole ramp kumu hoʻohālike.
Mea nānā kumulāʻau	Hōʻoia ka mea nānā kumu hoʻohālike i ka PRBS a i ʻole ramp i loaʻa, a hōʻailona i ka hewa ke ʻike ʻo ia i kahi kūpono ʻole o ka ʻikepili sample.

Pono lako polokalamu

Hoʻohana ʻo Intel i kēia polokalamu e hoʻāʻo ai i ka hoʻolālā examples ma kahi ʻōnaehana Linux:

polokalamu Intel Quartus Prime Pro Edition
Questa*/ModelSim* a i ʻole VCS*/VCS MX simulator

Hana i ka Hoʻolālā

No ka hana ʻana i ka hoʻolālā example mai ka mea hoʻoponopono hoʻoponopono IP:

E hana i kahi papahana e ʻimi ana i ka ʻohana mea hana Intel Agilex F-tile a koho i ka mea makemake.
Ma ka IP Catalog, Tools ➤ IP Catalog, koho F-Tile JESD204C Intel FPGA IP.
E wehewehe i kahi inoa kiʻekiʻe a me ka waihona no kāu hoʻololi IP maʻamau. Kaomi OK. Hoʻohui ka mea hoʻoponopono hoʻohālikelike i ka .ip kiʻekiʻe file i ka papahana o kēia manawa. Inā koi ʻia ʻoe e hoʻohui lima i ka .ip file i ka papahana, kaomi i ka Project ➤ Add/ Remove Files i Project e hoʻohui i ka file.
Ma lalo o ka Example Design tab, e hoakaka i ka manao exampnā ʻāpana e like me ka mea i wehewehe ʻia ma Design Example Nā ʻāpana.
Kaomi Generate Example Hoʻolālā.

Hoʻokumu ka polokalamu i nā hoʻolālā āpau files i loko o nā sub-directory. ʻO kēia mau mea files pono e holo simulation a me ka compilation.

Hoʻolālā Example Nā ʻāpana
ʻO ka F-Tile JESD204C Intel FPGA IP hoʻoponopono hoʻoponopono i loaʻa ka Example Design tab iā ʻoe e kuhikuhi i kekahi mau palena ma mua o ka hana ʻana i ka hoʻolālā example.

Papa 6. Nā ʻāpana i ka Example Hoʻolālā Tab

ʻĀpana	Nā koho	wehewehe
E koho i ka Hoʻolālā	Pūnaehana Console Mana ʻAʻohe	E koho i ka mana console system no ke komo ʻana i ka hoʻolālā example ala ʻikepili ma o ka ʻōnaehana ʻōnaehana.
Hoʻohālikelike	Pau, pio	E ho'ā i ka IP e hana i ka mea e pono ai files no ka hoohalike ana i ka manao example.
Hoʻohuihui	Pau, pio	E ho'ā i ka IP e hana i ka mea e pono ai files no ka hui pū ʻana o Intel Quartus Prime a me ka hōʻike ʻana i nā lako.
ʻano HDL (no ka hoʻohālike)	Verilog VDHL	E koho i ke ʻano HDL o ka RTL files no ka hoohalike ana.
ʻano HDL (no ka synthesis)	ʻO Verilog wale nō	E koho i ke ʻano HDL o ka RTL files no ka hoʻohuihui.

ʻĀpana	Nā koho	wehewehe
E hana i 3- uea SPI module	Pau, pio	E ho'ā i mea e hiki ai iā 3-wire SPI ma kahi o 4-wire.
ʻO Sysref mode	Hoʻokahi pana Ka wā Gapped periodic	E koho inā makemake ʻoe i ka alignment SYSREF e lilo i hoʻokahi manawa puʻupuʻu puʻupuʻu, periodic, a i ʻole i wehe ʻia, e pili ana i kāu mau koi hoʻolālā a me ka hiki ke hoʻololi i ka manawa. Hoʻokahi pana—E koho i kēia koho e hiki ai iā SYSREF ke lilo i ke ʻano pulse pana hoʻokahi. He 17 ka waiwai o ka bitsref_ctrl[0]. Ma hope o ka F-Tile JESD204C IP reset deasserts, e hoʻololi i ka waiwai o ka sysref_ctrl[17] mai ka 0 a i ka 1, a laila i ka 0, no ka SYSREF pulse hoʻokahi. ʻO ka manawa—SYSREF i ke ʻano manawa he 50:50 ka pōʻai hana. ʻO ka manawa SYSREF ʻo ESYSREF_MULP. Gapped periodic — SYSREF loaʻa i ka pōʻaiapili dute programmable o ka granularity o ka pōʻaiapuni uaki loulou. ʻO ka manawa SYSREF ʻo ESYSREF_MULP. No ka hoʻonohonoho ʻana i ka pōʻai hana ma waho, pono e hoʻokaʻawale ʻia ka pōʻai hana SYSREF 1:50. Nānā i ka SYSREF Mea hana hana ʻāpana no ka ʻike hou aku e pili ana i ka SYSREF manawa.
E koho i ka papa	ʻAʻohe	E koho i ka papa no ka hoʻolālā example. ʻAʻohe—Ke kāpae nei kēia koho i nā ʻano hāmeʻa no ka hoʻolālā example. E hoʻonoho ʻia nā hana pin a pau i nā pine virtual.
Hoʻohālike hoʻāʻo	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	E koho i ka mea hoʻoheheʻe kumu a me ke ʻano hoʻāʻo checker. Mea Hana Kiʻi Kiʻi—JESD204C kākoʻo PRBS kumu hoʻohālike no kēlā me kēia ʻikepiliample. ʻO kēia ke ʻano o ka laulā o ka ʻikepili he koho N + CS. Pono ka PRBS pattern generator a checker no ka hana ʻana i nā ʻikepiliample stimulus no ka hoʻāʻo ʻana a ʻaʻole kūpono ia me ke ʻano hoʻāʻo PRBS ma ka mea hoʻololi ADC/DAC. Ramp Hoʻohana maʻamau ʻo Pattern Generator—JESD204C link layer akā paʻa ka lawe ʻana ma hope a nānā ʻole ʻia ka hoʻokomo ʻana mai ka mea hoʻopuka. Hoʻouna kēlā me kēia ala i kahi kahawai octet like e piʻi ana mai 0x00 a i 0xFF a laila hana hou. Ramp Hoʻohana ʻia ka hoʻāʻo kumu e prbs_test_ctl. ʻO PRBS Pattern Checker—JESD204C PRBS scrambler ke hoʻonohonoho ponoʻī ʻia a manaʻo ʻia ke hiki i ka IP core ke wehe i ka loulou, ua hoʻonohonoho ʻia ka hua scrambling. E lawe ʻia ka hua scrambling PRBS i 8 octets e hoʻomaka iā ia iho. Ramp Nānā Kiʻi Kūlana—JESD204C scrambling ke hoʻonohonoho ponoʻī ʻia a manaʻo ʻia ke hiki i ka IP core ke wehe i ka loulou i luna, ua hoʻonohonoho ʻia ka hua scrambling. Hoʻouka ʻia ka octet kūpono mua e like me ka ramp waiwai mua. Pono e hoʻonui ʻia ka ʻikepili a hiki i ka 0xFF a ʻōwili i ka 0x00. Ramp Pono ka mea nānā kumulāʻau e nānā i ke ʻano like ma nā ala āpau.
E ho'ā i ka loopback serial i loko	Pau, pio	E koho i ka loopback serial kūloko.
E ho'ā i ke ala kauoha	Pau, pio	E koho i ke ʻano kaila kauoha.

Papa kuhikuhi
ʻO ka hoʻolālā F-Tile JESD204C exampnā papa kuhikuhi i hana ʻia files no ka hoʻolālā examples.

Kiʻi 3. Papa kuhikuhi no ka F-Tile JESD204C Intel Agilex Design Example

Papa 7. Papa kuhikuhi Files

Nā waihona	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
hoʻolikelike / kumu	modelsim_sim.tcl tb_top_waveform.do
hoʻohālikelike/synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Hoʻohālike i ka Hoʻolālā Example Hōʻikeʻike

ʻO ka hoʻolālā exampHoʻohālikelike ka testbench i kāu hoʻolālā i hana ʻia.

Kiʻi 4. Kaʻina hana

No ka hoʻohālikeʻana i ka hoʻolālā, e hana i kēia mau hana:

E hoʻololi i ka papa kuhikuhi hana iample_design_directory>/simulation/ .
Ma ka laina kauoha, e holo i ka palapala simulation. Hōʻike ka papa ma lalo i nā kauoha e holo i nā simulators i kākoʻo ʻia.

Mea hoʻomeamea	Kauoha
Questa/ModelSim	vsim -do modelsim_sim.tcl
Questa/ModelSim	vsim -c -do modelsim_sim.tcl (me ka ʻole o Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Hoʻopau ka simulation me nā memo e hōʻike ana i ka holomua a i ʻole ka holo.

Kiʻi 5. Hoʻohālike holomua
Hōʻike kēia kiʻi i ka memo simulation kūleʻa no VCS simulator.

Hoʻopili i ka Design Example

No ka hōʻuluʻulu ʻana i ka exampka papahana, e hahai i kēia mau ʻanuʻu:

E hōʻoia i ka hoʻolālā hōʻuluʻulu exampua pau ka hanauna.

Ma ka polokalamu Intel Quartus Prime Pro Edition, wehe i ka papahana Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
Ma ka papa kuhikuhi Processing, kaomi i ka Start Compilation.

ʻO ka wehewehe kikoʻī no ka F-Tile JESD204C Design Example

ʻO ka hoʻolālā F-Tile JESD204C example hōʻike i ka hana o ka ʻikepili kahe e hoʻohana ana i ke ʻano loopback.
Hiki iā ʻoe ke kuhikuhi i nā hoʻonohonoho ʻokoʻa o kāu koho a hana i ka hoʻolālā example.
ʻO ka hoʻolālā exampLoaʻa ka le ma ke ʻano duplex no nā ʻano ʻano Base a me PHY. Hiki iā ʻoe ke koho i ka Base wale nō a i ʻole PHY wale nō ke ʻano akā na ka IP e hana i ka hoʻolālā example no Base a me PHY.

Nānā: ʻAʻole hiki i kekahi mau hoʻonohonoho hoʻonohonoho helu kiʻekiʻe ke hāʻule i ka manawa. No ka pale ʻana i ka hāʻule ʻana o ka manawa, e noʻonoʻo e kuhikuhi i ka waiwai haʻahaʻa haʻahaʻa o ka uaki hoʻonui pinepine (FCLK_MULP) ma ka ʻaoʻao Configurations o ka F-Tile JESD204C Intel FPGA IP parameter hoʻoponopono.

Pūnaehana Pūnaehana

ʻO ka hoʻolālā F-Tile JESD204C exampHāʻawi ʻo le i kahi kahe mana hoʻokele polokalamu e hoʻohana ana i ka ʻāpana hoʻomalu paʻakikī me ke kākoʻo console ʻōnaehana a ʻole.

ʻO ka hoʻolālā exampHiki iā ia ke hoʻohui i kahi loulou auto ma nā ʻano loopback i loko a i waho.

JTAG i Avalon Master Bridge
ʻO ka JTAG i Avalon Master Bridge hāʻawi i kahi pilina ma waena o ka ʻōnaehana hoʻokipa e kiʻi i ka F-Tile JESD204C IP i hoʻomanaʻo ʻia a me ka mana IP peripheral a me nā papa inoa kūlana ma o ka JTAG interface.

Kiʻi 6. Pūnaehana me kahi JTAG i Avalon Master Bridge Core

Nānā: Pono e ʻoi aku ka wikiwiki o ka uaki ʻōnaehana ma mua o 2XTAG uaki. ʻO ka uaki ʻōnaehana ʻo mgmt_clk (100MHz) ma kēia hoʻolālā example.

Kaulike I/O (PIO) Core
Hāʻawi ke kumu hoʻokomo/output (PIO) like me ka interface Avalon i kahi kikowaena hoʻomanaʻo i hoʻopaʻa ʻia ma waena o kahi awa kauā hoʻomanaʻo ʻo Avalon a me nā awa I/O kumu nui. Hoʻopili nā awa I/O i ka loiloi mea hoʻohana on-chip, a i ʻole i nā pine I/O e hoʻopili ai i nā polokalamu ma waho o ka FPGA.

Kiʻi 7. PIO Core me nā awa komo, nā awa puka, a me ke kākoʻo IRQ
Ma ka maʻamau, hoʻopau ka mea hoʻolālā Platform i ka Interrupt Service Line (IRQ).

Hāʻawi ʻia nā awa PIO I/O ma ka pae kiʻekiʻe HDL file (ke kūlana io_ no nā awa hoʻokomo, ka mana io_ no nā awa puka).

Hōʻike ka papa ma lalo nei i ka hoʻohui ʻana i ka hōʻailona no ke kūlana a me ka hoʻokele ʻana i nā awa I/O i ka hoʻololi DIP a me ke LED ma ka pahu hoʻomohala.

Papa 8. PIO Core I/O Awa

Awa	Bit	hōʻailona
Out_port	0	Hana ʻia ka polokalamu SPI USER_LED
Out_port	31:1	Mālama ʻia
In_port	0	Hiki iā USER_DIP ke hoʻololi i ka loopback serial i waho = 1 Ma = 0
	1	USER_DIP FPGA-hana SYSREF hiki iā Off = 1 Ma = 0
	31:2	Mālama ʻia.

Kumu SPI
ʻO ka SPI master module kahi mea hoʻolālā Platform maʻamau i loko o ka waihona maʻamau IP Catalog. Hoʻohana kēia module i ka protocol SPI e maʻalahi i ka hoʻonohonoho ʻana o nā mea hoʻololi waho (no ka example, ADC, DAC, a me nā mea hana uaki o waho) ma o kahi papa inoa i kūkulu ʻia i loko o kēia mau mea hana.

Loaʻa i ka haku SPI kahi kikowaena hoʻomanaʻo hoʻomanaʻo Avalon e pili ana i ka haku Avalon (JTAG i ke alahaka kumu o Avalon) ma o ka pilina pili i ka hoʻomanaʻo ʻana o Avalon. Loaʻa i ka haku SPI nā ʻōlelo kuhikuhi mai ka haku Avalon.

Hoʻoponopono ka module master SPI i nā kauā SPI kūʻokoʻa he 32. Hoʻonohonoho ʻia ka helu baud SCLK i 20 MHz (mahele ʻia e 5).
Hoʻonohonoho ʻia kēia module i kahi 4-wire, 24-bit ākea ākea. Inā koho ʻia ke koho Generate 3-Wire SPI Module, ua hoʻomaka koke ʻia kahi module hou e hoʻololi i ka puka 4-wire o ka haku SPI i 3-wire.

IOPLL
Hoʻokumu ka IOPLL i ka uaki i koi ʻia e hana i ka frame_clk a me ka link_clk. Hiki ke hoʻonohonoho ʻia ka uaki kuhikuhi i ka PLL akā i kaupalena ʻia i ka helu data / kumu o 33.

No ka hoʻolālā exampʻO ia ka mea e kākoʻo ana i ka helu ʻikepili o 24.33024 Gbps, ʻo ka helu uaki no frame_clk a me link_clk ʻo 368.64 MHz.
No ka hoʻolālā exampʻO ia ka mea e kākoʻo ana i ka helu ʻikepili o 32 Gbps, ʻo ka helu uaki no frame_clk a me link_clk ʻo 484.848 MHz.

SYSREF mea hana
ʻO SYSREF kahi hōʻailona manawa koʻikoʻi no nā mea hoʻololi ʻikepili me F-Tile JESD204C interface.

ʻO ka mea hana SYSREF i ka hoʻolālā exampHoʻohana ʻia ka le no ka duplex JESD204C IP link initialization demonstration kumu wale nō. I ka JESD204C subclass 1 ʻōnaehana pae noi, pono ʻoe e hoʻopuka i ka SYSREF mai ke kumu like me ka uaki.

No ka F-Tile JESD204C IP, ʻo ka SYSREF multiplier (SYSREF_MULP) o ka SYSREF control register e wehewehe i ka manawa SYSREF, ʻo ia ka helu n-integer o ka ʻāpana E.

Pono ʻoe e hōʻoia E*SYSREF_MULP ≤16. No exampe, inā E=1, pono ka hoʻonohonoho kānāwai no SYSREF_MULP i loko o 1–16, a inā E=3, pono ka hoʻonohonoho kānāwai no SYSREF_MULP i loko o 1–5.

Nānā: Inā hoʻonoho ʻoe i kahi SYSREF_MULP ma waho, e hoʻoponopono ka mea hana SYSREF i ka hoʻonohonoho iā SYSREF_MULP=1.
Hiki iā ʻoe ke koho inā makemake ʻoe i ke ʻano SYSREF e lilo i puʻupuʻu hoʻokahi-pana, periodic, a i ʻole i wehe ʻia ma o ka Ex.ample Design tab i ka F-Tile JESD204C Intel FPGA IP hoʻoponopono hoʻoponopono.

Papa 9. Exampnā helu o ka helu SYSREF Kūikawā a Gapped

E	SYSREF_MULP	KAU SYSREF (ESYSREF_MULP 32)	Kaapuni Hana	wehewehe
1	1	32	1..31 (Hiki i ka papahana)	Gapped Periodic
1	1	32	16 (Paʻa)	Ka wā
1	2	64	1..63 (Hiki i ka papahana)	Gapped Periodic
1	2	64	32 (Paʻa)	Ka wā
1	16	512	1..511 (Hiki i ka papahana)	Gapped Periodic
1	16	512	256 (Paʻa)	Ka wā
2	3	19	1..191 (Hiki i ka papahana)	Gapped Periodic
2	3	192	96 (Paʻa)	Ka wā
2	8	512	1..511 (Hiki i ka papahana)	Gapped Periodic
2	8	512	256 (Paʻa)	Ka wā
2	9 (Kuleana)	64	32 (Paʻa)	Gapped Periodic
2	9 (Kuleana)	64	32 (Paʻa)	Ka wā

Papa 10. SYSREF mau papa inoa
Hiki iā ʻoe ke hoʻonohonoho hou i nā papa inoa mana SYSREF inā ʻokoʻa ka hoʻonohonoho hoʻopaʻa inoa ma mua o ka hoʻonohonoho āu i kuhikuhi ai i ka wā i hana ai ʻoe i ka hoʻolālā ex.ample. E hoʻonohonoho i nā papa inoa SYSREF ma mua o ka pau ʻana o ka F-Tile JESD204C Intel FPGA IP. Inā ʻoe e koho i ka mea hana SYSREF waho ma o ka
sysref_ctrl [7] kākau inoa bit, hiki iā ʻoe ke haʻalele i nā hoʻonohonoho no ke ʻano SYSREF, multiplier, kaʻina hana a me ka pae.

Bits	Waiwai Paʻamau	wehewehe
sysref_ctrl[1:0]	2'b00: Hoʻokahi pana 2'b01: Ka manawa 2'b10: ʻAha manawa	ʻAno SYSREF. ʻO ka waiwai paʻamau e pili ana i ka hoʻonohonoho mode SYSREF i ka Example Hoʻolālā ʻaoʻao i ka F-Tile JESD204C Intel FPGA IP hoʻoponopono hoʻoponopono.
sysref_ctrl[6:2]	5'b00001	SYSREF mea hoonui. Pili kēia kahua SYSREF_MULP i ke ʻano SYSREF i ka manawa a me ka wehe ʻana. Pono ʻoe e hoʻonohonoho i ka waiwai hoʻonui e hōʻoia i ka waiwai ESYSREF_MULP ma waena o 1 a 16 ma mua o ka pau ʻana o ka F-Tile JESD204C IP. Inā ʻaʻole ka waiwai ESYSREF_MULP ma waho o kēia ʻano, ʻo ka helu hoʻonui i ka 5'b00001.
sysref_ctrl[7]	Alanui ʻikepili pālua: 1'b1 ʻO Simplex TX a i ʻole RX ʻikepili: 1'b0	SYSREF koho. ʻO ka waiwai paʻamau e pili ana i ka hoʻonohonoho ala ʻikepili i ka Example Design tab i ka F-Tile JESD204C Intel FPGA IP hoʻoponopono hoʻoponopono. 0: Simplex TX a i ʻole RX (SYSREF waho) 1: Duplex (SYSREF loko)
sysref_ctrl[16:8]	9'h0	ʻO ka pōʻaiapuni hana SYSREF i ka wā o ke ʻano SYSREF i ka manawa a i ʻole i wehe ʻia. Pono ʻoe e hoʻonohonoho i ke kaʻina hana ma mua o ka pau ʻana o ka F-Tile JESD204C IP. Waiwai kiʻekiʻe = (ESYSREF_MULP32)-1 No example: 50% pōʻai hana = (ESYSREF_MULP32)/2 He 50% ka pōʻaiapuni hana inā ʻaʻole ʻoe e hoʻonohonoho i kēia kahua hoʻopaʻa inoa, a i ʻole ʻoe e hoʻonohonoho i ke kahua hoʻopaʻa inoa i 0 a ʻoi aku paha ma mua o ka waiwai nui i ʻae ʻia.
sysref_ctrl[17]	1'b0	Ka hoʻomalu lima i ka wā o ka ʻano SYSREF hoʻokahi pana. Kākau i ka 1 e hoʻonoho i ka hōʻailona SYSREF i kiʻekiʻe. Kākau i ka 0 e hoʻonoho i ka hōʻailona SYSREF i haʻahaʻa. Pono ʻoe e kākau i kahi 1 a laila i kahi 0 e hana i kahi pulse SYSREF ma ke ʻano pana hoʻokahi.
sysref_ctrl[31:18]	22'h0	Mālama ʻia.

Hoʻoponopono hou i nā Sequencer
ʻO kēia hoʻolālā exampʻElua mau mea hoʻonohonoho hou:

Hoʻoponopono hou i ke kaʻina 0—E hoʻopaʻa i ka hoʻihoʻi ʻana i ka TX/RX Avalon streaming domain, Avalon memory-map domain, core PLL, TX PHY, TX core, a me SYSREF generator.

Hoʻoponopono hou i ke kaʻina 1—E hoʻopaʻa i ka hoʻihoʻi ʻana iā RX PHY a me RX Core.

3-Uea SPI
He koho kēia module e hoʻololi i ka interface SPI i 3-wire.

Pūnaehana PLL
He ʻekolu PLL ʻōnaehana ma luna o ka F-tile. ʻO kēia mau PLL pūnaewele ke kumu wati mua no ka IP paʻakikī (MAC, PCS, a me FEC) a me ka EMIB crossing. ʻO ke ʻano kēia, ke hoʻohana ʻoe i ke ʻano PLL clocking mode, ʻaʻole i hoʻopaʻa ʻia nā poloka e ka uaki PMA a ʻaʻole hilinaʻi i ka uaki e hele mai ana mai ka FPGA core. Hoʻopuka kēlā me kēia ʻōnaehana PLL i ka uaki pili me hoʻokahi interface alapine. No exampʻAe, pono ʻoe i ʻelua PLL pūnaewele e holo i hoʻokahi interface ma 1 GHz a me hoʻokahi interface ma 500 MHz. ʻO ka hoʻohana ʻana i kahi ʻōnaehana PLL hiki iā ʻoe ke hoʻohana i kēlā me kēia alahele me ka ʻole o ka hoʻololi ʻana o ka uaki ala e pili ana i kahi ala e pili ana.
Hiki i kēlā me kēia ʻōnaehana PLL ke hoʻohana i kekahi o nā uaki kuhikuhi FGT ʻewalu. Hiki i nā PLL pūnaewele ke kaʻana like i ka uaki kuhikuhi a i ʻole nā uaki kuhikuhi ʻokoʻa. Hiki i kēlā me kēia pānaʻi ke koho i ka ʻōnaehana PLL e hoʻohana ai, akā, i ka manawa i koho ʻia, ua paʻa, ʻaʻole hiki ke hoʻonohonoho hou ʻia me ka hoʻohana ʻana i ka hoʻonohonoho hou.

ʻIke pili
F-tile Architecture a me PMA a me FEC Direct PHY IP alakaʻi hoʻohana

ʻO ka ʻike hou aku e pili ana i ke ʻano PLL ʻōnaehana uʻi ma nā polokalamu Intel Agilex F-tile.

Mea Hana Kiʻi a me ka Checker
He mea pono ke kumu hana a me ka checker no ka hana ana i na ikepiliamples a me ka nānā ʻana no ka hoʻāʻo ʻana.
Papa 11. Kākoʻo ʻia ka mea hana hoʻohālike

Mea hana hoʻohālike	wehewehe
ʻO ka mea hana hoʻohālike PRBS	ʻO ka hoʻolālā F-Tile JESD204C exampKākoʻo ka PRBS pattern generator i kēia degere o nā polynomials: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp mīkini hana hoʻohālike	ʻO ka ramp hoʻonui ka waiwai kumu i ka 1 no kēlā me kēia s hopeample me ka laula generator o N, a olokaa i ka 0 i ka wa a pau na bit i ka samphe 1. E ho'ā i ka ramp mīkini hana hoʻohālike ma ke kākau ʻana i ka 1 a i ka bit 2 o ka papa inoa tst_ctl o ka poloka mana ED.
Kaila kauoha ramp mīkini hana hoʻohālike	ʻO ka hoʻolālā F-Tile JESD204C example kākoʻo kauoha channel ramp mīkini hana hoʻohālike no kēlā me kēia alahele. ʻO ka ramp Hoʻonui ka waiwai kumu i ka 1 no 6 mau ʻāpana o nā huaʻōlelo kauoha. ʻO ka hua hoʻomaka he kumu hoʻonui ma nā ala āpau.

Papa 12. Kākoʻo Kākoʻo Kākoʻo Kākoʻo

Nānā Laʻana	wehewehe
Mea nānā kumu hoʻohālike PRBS	Hoʻonohonoho pono ʻia ka hua ʻāwili i ka mea nānā kumu hoʻohālike i ka wā e loaʻa ai ka F-Tile JESD204C IP i ka alignment deskew. Pono ka mea nānā kumu hoʻohālike i 8 octets no ka hua scrambling e hoʻonohonoho pono iā ia iho.
Ramp mea nānā kumu	ʻO ka ʻikepili kūpono mua sample no kēlā me kēia mea hoʻololi (M) i hoʻoili ʻia e like me ka waiwai mua o ka ramp kumu hoʻohālike. ʻIkepili hope sampPono e hoʻonui ʻia nā waiwai les i ka 1 i kēlā me kēia pōʻai uaki a hiki i ka palena kiʻekiʻe a laila e ʻōwili i ka 0.

Nānā Laʻana	wehewehe
	No example, inā S=1, N=16 a me WIDTH_MULP = 2, ʻo ka laulā ʻikepili no kēlā me kēia mea hoʻololi ʻo S * WIDTH_MULP * N = 32. ʻO ka nui o ka ʻikepili sampʻO ka waiwai he 0xFFFF. ʻO ka ramp hōʻoia ʻo ka pattern checker i ka loaʻa ʻana o nā mamana like ma nā mea hoʻololi a pau.
Kaila kauoha ramp mea nānā kumu	ʻO ka hoʻolālā F-Tile JESD204C example kākoʻo kauoha channel ramp mea nānā kumu. Hoʻouka ʻia ka huaʻōlelo kauoha mua (6 bits) ma ke ʻano he kumu waiwai mua. Pono e hoʻonui ʻia nā huaʻōlelo kauoha ma ka ʻaoʻao like a hiki i 0x3F a ʻōwili i luna i 0x00. ʻO ke ala kauoha ramp ka nānā ʻana i ka nānā ʻana i ke kumu no ka ramp nā hiʻohiʻona ma nā ala āpau.

F-Tile JESD204C TX a me RX IP
ʻO kēia hoʻolālā examphiki iā ʻoe ke hoʻonohonoho i kēlā me kēia TX/RX ma ke ʻano simplex a i ʻole ke ʻano duplex.
Hiki i nā hoʻonohonoho Duplex ke hōʻike i ka hana IP me ka hoʻohana ʻana i ka loopback serial kūloko a i waho paha. ʻAʻole ʻae ʻia nā CSR i loko o ka IP e ʻae i ka mana IP a me ka nānā kūlana.

F-Tile JESD204C Hoʻolālā Example Uaki a hoʻonohonoho hou

ʻO ka hoʻolālā F-Tile JESD204C exampLoaʻa iā le kahi hoʻonohonoho o ka uaki a hoʻonohonoho hou i nā hōʻailona.

Papa 13.Hoʻolālā Example Uaki

Hōʻailona Uaki	Kuhikuhi	wehewehe
mgmt_clk	Hookomo	Uaki ʻokoʻa LVDS me ke alapine o 100 MHz.
refclk_xcvr	Hookomo	ʻO ka uaki kuhikuhi Transceiver me ke alapine o ka helu ʻikepili / kumu o 33.
refclk_core	Hookomo	Uaki kuhikuhi kumu me ke alapine like refclk_xcvr.
in_sysref	Hookomo	SYSREF hōʻailona. ʻO ke alapine SYSREF kiʻekiʻe loa ka helu ʻikepili/(66x32xE).
sysref_out	Hoʻopuka
txlink_clk rxlink_clk	Kuloko	TX a me RX loulou uaki me ka alapine o ka ikepili helu/66.
txframe_clk rxframe_clk	Kuloko	TX a me RX pahu uaki me ka alapine o ka ikepili helu/33 (FCLK_MULP=2) TX a me RX pahu uaki me ka alapine o ka ikepili helu/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Kuloko	TX a me RX uaki me ka alapine o ka ikepili helu/66 (FCLK_MULP=2) Kiʻekiʻe mau ka uaki TX a me RX (1'b1) ke FCLK_MULP=1
spi_SCLK	Hoʻopuka	SPI baud rate uaki me ka alapine o 20 MHz.

Ke hoʻouka ʻoe i ka ex designample i loko o kahi mea FPGA, kahi hanana ninit_done kūloko e hōʻoia i ka JTAG i ke alahaka ʻo Avalon Master ua hoʻonohonoho hou ʻia a me nā poloka ʻē aʻe a pau.

Loaʻa i ka mea hana SYSREF kona hoʻoponopono kūʻokoʻa e hoʻokomo i ka pilina asynchronous i manaʻo ʻia no nā uaki txlink_clk a me rxlink_clk. ʻOi aku ka piha o kēia ʻano hana i ka hoʻohālikelike ʻana i ka hōʻailona SYSREF mai kahi puʻupuʻu uaki waho.

Papa 14. Hoʻolālā Example Hoʻohou

Hoʻoponopono hou i ka hōʻailona	Kuhikuhi	wehewehe
global_rst_n	Hookomo	E kaomi i ke pihi hoʻihoʻi honua no nā poloka a pau, koe ka JTAG i ke alahaka o Avalon Master.
ninit_done	Kuloko	Hoʻopuka mai ka Reset Release IP no ka JTAG i ke alahaka o Avalon Master.
edctl_rst_n	Kuloko	Hoʻonohonoho hou ʻia ka poloka ED Control e JTAG i ke alahaka o Avalon Master. ʻAʻole hoʻonohonoho hou nā awa hw_rst a me global_rst_n i ka poloka ED Control.
hw_mua	Kuloko	E hōʻoia a hoʻopau i ka hw_rst ma ke kākau ʻana i ka papa inoa rst_ctl o ka poloka ED Control. ʻōlelo ʻo mgmt_rst_in_n i ka wā i hōʻoia ʻia ai ka hw_rst.
mgmt_rst_in_n	Kuloko	Hoʻonohonoho hou no nā kikowaena hoʻomanaʻo ʻia ʻo Avalon o nā IP like ʻole a me nā hoʻokomo o nā mea hoʻonohonoho hoʻonohonoho hou: j20c_reconfig_reset no F-Tile JESD204C IP duplex Native PHY spi_rst_n no ka haku SPI pio_rst_n no ke kūlana PIO a me ka mana reset_in0 awa o reset sequencer 0 a me 1 ʻO ka global_rst_n, hw_rst, a i ʻole edctl_rst_n awa hōʻoia e hoʻihoʻi hou ʻia ma mgmt_rst_in_n.
sysref_rst_n	Kuloko	Hoʻoponopono hou no ka poloka SYSREF generator ma ka ED Control block me ka hoʻohana ʻana i ka sequencer reset 0 reset_out2 port. Hoʻopau ka reset sequencer 0 reset_out2 port i ka hoʻoponopono hou inā paʻa ka PLL kumu.
core_pll_rst	Kuloko	Hoʻihoʻi hou i ka PLL kumu ma o ka reset sequencer 0 reset_out0 port. Hoʻihoʻi hou ka PLL kumu i ka wā i hoʻopaʻa ʻia ai ka mgmt_rst_in_n reset.
j204c_tx_avs_rst_n	Kuloko	Hoʻihoʻi hou i ka F-Tile JESD204C TX Avalon i hoʻopaʻa inoa ʻia ma o ka hoʻonohonoho hou ʻana i ka sequencer 0. ʻO ka TX Avalon i hoʻopaʻa ʻia i ka hoʻomanaʻo ʻana i hoʻopaʻa ʻia i ka wā i hōʻoia ʻia ai ka mgmt_rst_in_n.
j204c_rx_avs_rst_n	Kuloko	Hoʻihoʻi hou i ka F-Tile JESD204C TX Avalon i hoʻopaʻa ʻia me ka hoʻopaʻa inoa ma o ka hoʻonohonoho hou ʻana.
j204c_tx_rst_n	Kuloko	Hoʻihoʻi hou i ka loulou F-Tile JESD204C TX a me nā papa lawe i txlink_clk, a me txframe_clk, nā kāʻei kua. Hoʻihoʻi hou ka mea hoʻonohonoho hoʻonohonoho 0 reset_out5 port i ka j204c_tx_rst_n. Hoʻopau kēia hoʻihoʻi inā paʻa ka PLL kumu, a hōʻoia ʻia nā hōʻailona tx_pma_ready a me tx_ready.
j204c_rx_rst_n	Kuloko	Hoʻihoʻi hou i ka loulou F-Tile JESD204C RX a me ka lawe ʻana i nā papa i loko, rxlink_clk, a me rxframe_clk mau kāʻei kua.

Hoʻoponopono hou i ka hōʻailona	Kuhikuhi	wehewehe
		Hoʻihoʻi hou ka sequencer reset 1 reset_out4 i ka j204c_rx_rst_n. Hoʻopau kēia hoʻihoʻi hou inā paʻa ka PLL kumu, a hōʻoia ʻia nā hōʻailona rx_pma_ready a me rx_ready.
j204c_tx_rst_ack_n	Kuloko	Hoʻihoʻi hou i ka hōʻailona lulu lima me j204c_tx_rst_n.
j204c_rx_rst_ack_n	Kuloko	Hoʻihoʻi hou i ka hōʻailona lulu lima me j204c_rx_rst_n.

Kiʻi 8. Kiʻikuhi manawa no ka Hoʻolālā Example Hoʻohou

F-Tile JESD204C Hoʻolālā Example Nā hōʻailona

Papa 15. Nā hōʻailona Interface System

hōʻailona	Kuhikuhi	wehewehe
Nā wati a me ka hoʻoponopono hou
mgmt_clk	Hookomo	100 MHz uaki no ka mālama ʻana i ka ʻōnaehana.
refclk_xcvr	Hookomo	Uaki kuhikuhi no ka F-tile UX QUAD a me System PLL. E like me ka helu ʻikepili / kumu o 33.
refclk_core	Hookomo	Uaki kuhikuhi PLL kumu. Hoʻohana i ka alapine uaki like me refclk_xcvr.
in_sysref	Hookomo	SYSREF hōʻailona mai waho SYSREF generator no JESD204C Subclass 1 hoʻokō.
sysref_out	Hoʻopuka	SYSREF hōʻailona no ka JESD204C Subclass 1 hoʻokō ʻia e ka mea FPGA no ka hoʻolālā example link initialization kumu wale nō.

hōʻailona	Kuhikuhi	wehewehe
SPI
spi_SS_n[2:0]	Hoʻopuka	Haʻahaʻa haʻahaʻa, SPI kauā koho hōʻailona.
spi_SCLK	Hoʻopuka	Uaki serial SPI.
spi_sdio	Hookomo/Hana	Hoʻopuka i ka ʻikepili mai ka haku i ke kauā waho. Hoʻokomo i ka ʻikepili mai ke kauā o waho i ka haku.

hōʻailona	Kuhikuhi	wehewehe
Nānā:Ke hoʻohana ʻia ke koho Generate 3-Wire SPI Module.
spi_MISO Nānā: Ke hiki ʻole ke koho ʻia ʻo Generate 3-Wire SPI Module.	Hookomo	Hoʻokomo i ka ʻikepili mai ke kauā waho i ka haku SPI.
spi_MOSI Nānā: Ke hiki ʻole ke koho ʻia ʻo Generate 3-Wire SPI Module.	Hoʻopuka	Hoʻopuka i ka ʻikepili mai ka haku SPI i ke kauā waho.

hōʻailona	Kuhikuhi	wehewehe
ADC / DAC
tx_serial_data[LINK*L-1:0]	Hoʻopuka	ʻOkoʻa kiʻekiʻe kiʻekiʻe kiʻekiʻe kiʻekiʻe kiʻekiʻe puka pukaʻikepili i DAC. Hoʻokomo ʻia ka uaki ma ke kahawai ʻikepili serial.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Hookomo	ʻOkoʻa kiʻekiʻe kiʻekiʻe kiʻekiʻe hoʻokomo serial hoʻokomo 'ikepili mai ADC. Hoʻihoʻi ʻia ka uaki mai ke kahawai data serial.
rx_serial_data_n[LINK*L-1:0]

hōʻailona	Kuhikuhi	wehewehe
Ke Kumu Nui I/O
alakaʻi_mea hoʻohana[3:0]	Hoʻopuka	Hōʻike i ke kūlana no kēia mau kūlana: [0]: Hana ʻia ka polokalamu SPI [1]: Ua hewa ka loulou TX [2]: Ua hewa ka loulou RX [3]: Ke kuhi hewa no ka hoʻoheheʻe ʻana i ka ʻikepili Avalon
mea hoʻohana_luu[3:0]	Hookomo	Hoʻokomo hoʻololi DIP mode mea hoʻohana: [0]: Hiki i ka loopback serial i loko [1]: Hiki i ka FPGA-hana SYSREF [3:2]: Mālama ʻia

hōʻailona	Kuhikuhi	wehewehe
Out-of-band (OOB) a me ke kūlana
rx_patchk_data_error[LINK-1:0]	Hoʻopuka	Ke hoʻokūpaʻa ʻia kēia hōʻailona, e hōʻike ana ua ʻike hewa ka mea nānā kumu.
rx_link_error[LINK-1:0]	Hoʻopuka	Ke hōʻoia ʻia kēia hōʻailona, e hōʻike ana i ka JESD204C RX IP ua hoʻopiʻi ʻia.
tx_link_error[LINK-1:0]	Hoʻopuka	Ke hoʻokūpaʻa ʻia kēia hōʻailona, hōʻike ʻia ʻo JESD204C TX IP i hoʻopaʻa ʻia i ka interrupt.
emb_lock_out	Hoʻopuka	Ke hōʻoia ʻia kēia hōʻailona, hōʻike ia ua loaʻa iā JESD204C RX IP ka laka EMB.
sh_lock_out	Hoʻopuka	Ke hoʻokūpaʻa ʻia kēia hōʻailona, hōʻike ʻia ʻo JESD204C RX IP sync header ua laka ʻia.

hōʻailona	Kuhikuhi	wehewehe
Avalon Streaming
rx_avst_valid[LINK-1:0]	Hookomo	Hōʻike i ka mea hoʻololi sampʻO ka ʻikepili i ka papa noi he kūpono a i ʻole. 0: He kūpono ʻole ka ʻikepili 1: Pono ka ʻikepili
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Hookomo	Mea hoʻololi sample data i ka papa noi.

F-Tile JESD204C Hoʻolālā Example Nā papa inoa hoʻomalu

ʻO ka hoʻolālā F-Tile JESD204C exampHoʻohana nā mea hoʻopaʻa inoa ma ka ED Control block i ka byte-addressing (32 bits).

Papa 16. Hoʻolālā Example Palapala Palapala
Aia kēia mau papa inoa poloka 32-bit ED Control ma ka waihona mgmt_clk.

ʻāpana	Heluhelu
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Manao SPI	0x0102_0000 – 0x0102_001F
PIO Manao	0x0102_0020 – 0x0102_002F
Kūlana PIO	0x0102_0040 – 0x0102_004F
Hoʻihoʻi hou i ka Sequencer 0	0x0102_0100 – 0x0102_01FF
Hoʻihoʻi hou i ka Sequencer 1	0x0102_0200 – 0x0102_02FF
Mana ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Papa 17. Hoʻopaʻa inoa i ke ʻano a me ka wehewehe
Hōʻike kēia papa ʻaina i ke ʻano komo inoa no nā IP FPGA Intel.

ʻAno Komo	Wehewehe
RO/V	Heluhelu-wale ka lako polokalamu (ʻaʻohe hopena ma ke kākau). He ʻokoʻa paha ka waiwai.
RW	Heluhelu a hoʻihoʻi ka polokalamu i ka waiwai bit i kēia manawa. Kākau a hoʻonohonoho ka polokalamu i ka waiwai i makemake ʻia.
RW1C	Heluhelu a hoʻihoʻi ka polokalamu i ka waiwai bit i kēia manawa. Kākau ka polokalamu i ka 0 a ʻaʻohe hopena. Kākau ka polokalamu i ka 1 a hoʻomaʻemaʻe i ka bit i ka 0 inā ua hoʻonohonoho ʻia ka bit i ka 1 e ka lako. Hoʻonohonoho ʻo Hardware i ka bit i ka 1. ʻOi aku ka manaʻo o ka lako polokalamu clear ma mua o ka lako lako.

Papa 18. ED Control Address Map

Offset	Kainoa inoa
0x00	rst_ctl
0x04	mua_sts0
*hoʻomau…*

Offset	Kainoa inoa
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Papa 19. ED Control Block Control and Status Registers

Byte Offset	Kakau inoa	inoa	Komo	Hoʻoponopono hou	wehewehe
0x00	rst_ctl	rst_assert	RW	0x0	Hoʻoponopono hou i ka mana. [0]: Kākau i 1 e hōʻoia i ka hoʻoponopono hou ʻana. (hw_rst) Kākau hou i ka 0 no ka hoʻopau hou ʻana. [31:1]: Mālama ʻia.
0x04	mua_sts0	rst_status	RO/V	0x0	Hoʻoponopono hou i ke kūlana. [0]: Ke kūlana laka PLL kumu. [31:1]: Mālama ʻia.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	SYSREF kūlana ʻike maka no ka mea hana SYSREF i loko a i waho paha. [0]: Waiwai o 1 Hōʻike i kahi SYSREF piʻi ʻana i ʻike ʻia no ka hana subclass 1. Hiki i nā lako polokalamu ke kākau i ka 1 no ka hoʻomaʻemaʻe ʻana i kēia ʻāpana e hiki ai i ka ʻike maka SYSREF hou. [31:1]: Mālama ʻia.
0x40	sysref_ctl	sysref_contr ol	RW	ʻAlaʻikepili duplex Hoʻokahi pana: 0x00080	SYSREF mana. Nānā i Papa 10 ma ka ʻaoʻao 17 no ka ʻike hou aku e pili ana i ka hoʻohana ʻana i kēia papa inoa.
				Manawa:	Nānā: Pili ka waiwai hoʻoponopono
				0x00081	ke ʻano SYSREF a me ka F-Tile
				Gapped- periodic:	JESD204C IP ʻikepili alahele koho koho.
				0x00082
				ʻIkepili TX a i ʻole RX
				alahele
				Hoʻokahi pana:
				0x00000
				Manawa:
				0x00001
				ʻāʻā-
				manawa:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	kūlana SYSREF. Aia i loko o kēia papa inoa ka manawa SYSREF hou loa a me nā hoʻonohonoho pōʻai hana o ka mea hana SYSREF kūloko. Nānā i Papa 9 ma ka ʻaoʻao 16 no ka waiwai kū kānāwai o ka manawa SYSREF a me ka pōʻai hana.
*hoʻomau…*

Byte Offset	Kakau inoa	inoa	Komo	Hoʻoponopono hou	wehewehe
					[8:0]: SYSREF manawa. Ke 0xFF ka waiwai, ka SYSREF manawa = 255 Inā 0x00 ka waiwai, ʻo ka manawa SYSREF = 256. [17:9]: SYSREF pōʻaiapuni hana. [31:18]: Mālama ʻia.
0x80	tst_ctl	tst_control	RW	0x0	Mana ho'āʻo. E hoʻohana i kēia papa inoa no ka hoʻohana ʻana i nā ʻano hoʻāʻo like ʻole no ka mea hoʻomohala kumu a me ka mea nānā. [1:0] = kahua mālama ʻia [2] = ramp_hōʻoia_ctl 1'b0 = Hiki i ka PRBS pattern generator a checker 1'b1 = Hiki iā ramp mīkini hana hoʻohālike a me ka mea nānā [31:3]: Mālama ʻia.
0x8c	tst_err0	tst_hewa	RW1C	0x0	Haʻi hewa no ka loulou 0. Inā he 1'b1 ka bit, e hōʻike ana ua hewa. Pono ʻoe e hoʻoholo i ka hewa ma mua o ke kākau ʻana i ka 1'b1 i kēlā me kēia bit e holoi i ka hae hewa. [0] = Ku'i kuhi hewa [1] = tx_link_error [2] = rx_link_error [3] = Ku'i kumu kuhi hewa [31:4]: Mālama ʻia.

Moʻolelo Hoʻoponopono Hou no ka F-Tile JESD204C Intel FPGA IP Design Example alakaʻi hoʻohana

Palapala Palapala	ʻO Intel Quartus Prime Version	Manaʻo IP	Nā hoʻololi
2021.10.11	21.3	1.0.0	Hoʻokuʻu mua.

Palapala / Punawai

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Ke alakaʻi hoʻohana
F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Nā kuhikuhi

Palapala Hoʻohana

F-Tile JESD204C Intel FPGA IP Design Example

E pili ana i ka F-Tile JESD204C Intel® FPGA IP Design Example alakaʻi hoʻohana