F-Tile JESD204C Intel FPGA IP Design Exampراهنمای کاربر

این راهنمای کاربر ویژگی‌ها، دستورالعمل‌های استفاده و توضیحات مفصل در مورد طراحی قبلی را ارائه می‌دهدampبرای F-Tile JESD204C Intel® FPGA IP با استفاده از دستگاه های Intel Agilex™.

مخاطب مورد نظر

این سند برای:

معمار طراحی برای انتخاب IP در مرحله برنامه ریزی طراحی سطح سیستم
طراحان سخت افزار هنگام ادغام IP در طراحی سطح سیستم خود

مهندسین اعتبارسنجی در طول شبیه سازی سطح سیستم و مرحله اعتبار سنجی سخت افزار

اسناد مرتبط
جدول زیر سایر اسناد مرجع مربوط به IP F-Tile JESD204C Intel FPGA را فهرست می کند.

جدول 1. اسناد مرتبط

مرجع	توضیحات
راهنمای کاربر F-Tile JESD204C Intel FPGA IP	اطلاعاتی در مورد F-Tile JESD204C Intel FPGA IP ارائه می دهد.
یادداشت های انتشار F-Tile JESD204C اینتل FPGA IP	تغییرات ایجاد شده برای F-Tile JESD204C F-Tile JESD204C را در یک نسخه خاص فهرست می کند.
برگه اطلاعات دستگاه Intel Agilex	این سند ویژگی های الکتریکی، ویژگی های سوئیچینگ، مشخصات پیکربندی و زمان بندی دستگاه های Intel Agilex را شرح می دهد.

کلمات اختصاری و واژه نامه

جدول 2. فهرست مخفف

مخفف	گسترش
LEMC	ساعت چند بلوکی توسعه یافته محلی
FC	نرخ ساعت فریم
ADC	مبدل آنالوگ به دیجیتال
DAC	مبدل دیجیتال به آنالوگ
DSP	پردازنده سیگنال دیجیتال
TX	فرستنده
RX	گیرنده

مخفف	گسترش
DLL	لایه پیوند داده
CSR	کنترل و ثبت وضعیت
CRU	ساعت و تنظیم مجدد واحد
ISR	روال سرویس را قطع کنید
FIFO	اول در اول بیرون
SERDES	سریالایزر Deserializer
ECC	کد تصحیح خطا
FEC	اصلاح خطای جلو
SERR	تشخیص تک خطا (در ECC، قابل اصلاح)
DERR	تشخیص خطای دوگانه (در ECC، کشنده)
PRBS	توالی باینری شبه تصادفی
MAC	کنترل کننده دسترسی رسانه ها MAC شامل زیرلایه پروتکل، لایه انتقال و لایه پیوند داده است.
PHY	لایه فیزیکی. PHY معمولاً شامل لایه فیزیکی، SERDES، درایورها، گیرنده ها و CDR می شود.
PCS	زیر لایه کدگذاری فیزیکی
PMA	پیوست فیزیکی متوسط
RBD	تاخیر بافر RX
UI	فاصله واحد = مدت بیت سریال
تعداد RBD	RX Buffer Delay آخرین ورود به خط
افست RBD	فرصت انتشار RX Buffer Delay
SH	همگام سازی هدر
TL	لایه حمل و نقل
EMIB	پل اینترکانکت چند قالبی تعبیه شده

جدول 3. فهرست واژه نامه

مدت	توضیحات
دستگاه مبدل	مبدل ADC یا DAC
دستگاه منطقی	FPGA یا ASIC
اکتت	یک گروه 8 بیتی که به عنوان ورودی به رمزگذار 64/66 و خروجی از رمزگشا خدمت می کند.
نیبل	مجموعه ای از 4 بیت که واحد کار پایه مشخصات JESD204C است
مسدود کردن	یک نماد 66 بیتی تولید شده توسط طرح رمزگذاری 64/66
نرخ خط	نرخ داده موثر پیوند سریال نرخ خط خط = (Mx Sx N'x 66/64 x FC) / L
لینک ساعت	ساعت لینک = نرخ خط خط / 66.
قاب	مجموعه ای از اکتت های متوالی که در آن موقعیت هر اکتت را می توان با ارجاع به سیگنال تراز قاب شناسایی کرد.
قاب قاب	یک ساعت سیستمی که با نرخ فریم کار می کند، باید ساعت پیوند 1x و 2x باشد.

مدت	توضیحات
Sampلس در هر فریم ساعت	Sampلس در هر ساعت، کل sampساعت قاب برای دستگاه مبدل.
LEMC	ساعت داخلی برای تراز کردن مرزهای چند بلوک گسترده بین خطوط و به مراجع خارجی (SYSREF یا زیر کلاس 1) استفاده می شود.
زیر کلاس 0	پشتیبانی از تأخیر قطعی وجود ندارد. داده‌ها باید فوراً از خط به خط روی گیرنده منتشر شوند.
زیر کلاس 1	تأخیر قطعی با استفاده از SYSREF.
پیوند چند نقطه ای	پیوندهای بین دستگاهی با 2 یا چند دستگاه مبدل.
رمزگذاری 64B / 66B	کد خطی که داده های 64 بیتی را به 66 بیت نگاشت می کند تا یک بلوک تشکیل دهد. ساختار داده سطح پایه بلوکی است که با هدر همگام سازی 2 بیتی شروع می شود.

جدول 4. نمادها

مدت	توضیحات
L	تعداد خطوط در هر دستگاه مبدل
M	تعداد مبدل در هر دستگاه
F	تعداد اکتت در هر فریم در یک خط
S	تعداد sampمقدارهای ارسالی به ازای هر مبدل تکی در هر چرخه فریم
N	وضوح مبدل
N'	تعداد کل بیت ها در هر ثانیهampدر قالب داده های کاربر
CS	تعداد بیت های کنترل در هر تبدیل sample
CF	تعداد کلمات کنترلی در هر دوره ساعت فریم در هر پیوند
HD	فرمت داده های کاربر با چگالی بالا
E	تعداد چند بلوک در چند بلوک توسعه یافته

F-Tile JESD204C Intel FPGA IP Design Exampراهنمای شروع سریع

F-Tile JESD204C Intel FPGA IP طراحی قبلیamples برای دستگاه های Intel Agilex دارای یک تست شبیه سازی و یک طراحی سخت افزاری است که از کامپایل و تست سخت افزار پشتیبانی می کند.
شما می توانید F-Tile JESD204C طراحی سابق را تولید کنیدampاز طریق کاتالوگ IP در نرم افزار Intel Quartus® Prime Pro Edition.

شکل 1. توسعه Stages برای طراحی قبلیample

طراحی پیشینampلو بلوک دیاگرام

شکل 2. F-Tile JESD204C Design Exampدیاگرام بلوکی سطح بالا

طرح سابقample از ماژول های زیر تشکیل شده است:

سیستم طراح پلتفرم
- F-Tile JESD204C Intel FPGA IP
- JTAG به پل استاد آوالون
- کنترل کننده ورودی/خروجی موازی (PIO).
- رابط پورت سریال (SPI) - ماژول اصلی - IOPLL
- ژنراتور SYSREF
- Exampطراحی (ED) کنترل CSR
- ترتیب دهنده ها را بازنشانی کنید
سیستم PLL

مولد الگو
بررسی کننده الگو

جدول 5. طراحی مثالampماژول ها

اجزاء	توضیحات
سیستم طراح پلتفرم	سیستم Platform Designer مسیر داده IP F-Tile JESD204C و تجهیزات جانبی پشتیبانی می کند.
F-Tile JESD204C Intel FPGA IP	این زیرسیستم طراح پلتفرم شامل IP های TX و RX F-Tile JESD204C است که همراه با PHY دوبلکس نمونه سازی شده اند.
JTAG به پل استاد آوالون	این پل دسترسی میزبان کنسول سیستم را به IP نقشه برداری حافظه در طراحی از طریق J فراهم می کندTAG رابط کاربری
کنترل کننده ورودی/خروجی موازی (PIO).	این کنترلر یک رابط نقشه برداری حافظه برای s فراهم می کندampپورت های ورودی/خروجی با هدف عمومی ling و drive.
استاد SPI	این ماژول انتقال سریال داده های پیکربندی را به رابط SPI در انتهای مبدل انجام می دهد.
ژنراتور SYSREF	ژنراتور SYSREF از ساعت پیوند به عنوان ساعت مرجع استفاده می کند و پالس های SYSREF را برای IP F-Tile JESD204C تولید می کند. توجه: این طرح سابقample از ژنراتور SYSREF برای نشان دادن مقداردهی اولیه پیوند IP دوبلکس F-Tile JESD204C استفاده می کند. در برنامه سطح سیستم F-Tile JESD204C زیر کلاس 1، باید SYSREF را از همان منبع ساعت دستگاه تولید کنید.
IOPLL	این طرح سابقample از یک IOPLL برای تولید یک ساعت کاربر برای انتقال داده ها به IP F-Tile JESD204C استفاده می کند.
ED Control CSR	این ماژول کنترل و وضعیت تشخیص SYSREF و کنترل و وضعیت الگوی تست را فراهم می کند.
ترتیب دهنده ها را بازنشانی کنید	این طرح سابقample از 2 ترتیب‌دهنده تنظیم مجدد تشکیل شده است: Reset Sequence 0—بازنشانی به دامنه جریان TX/RX Avalon®، دامنه نقشه‌برداری شده با حافظه Avalon، هسته PLL، TX PHY، هسته TX و ژنراتور SYSREF را انجام می‌دهد. Reset Sequence 1—بازنشانی به هسته RX PHY و RX را انجام می دهد.
سیستم PLL	منبع ساعت اولیه برای اتصال IP سخت و EMIB کاشی F.
مولد الگو	مولد الگو یک PRBS یا r را تولید می کندamp الگو
بررسی کننده الگو	بررسی کننده الگو PRBS یا r را تأیید می کندamp الگوی دریافت شده است، و هنگامی که عدم تطابق داده‌ها را پیدا می‌کند، خطا را علامت‌گذاری می‌کندampله

نرم افزار مورد نیاز

اینتل از نرم افزار زیر برای تست طراحی قبلی استفاده می کندamples در یک سیستم لینوکس:

نرم افزار Intel Quartus Prime Pro Edition
شبیه ساز Questa*/ModelSim* یا VCS*/VCS MX

تولید طرح

برای تولید طرح قبلیample از ویرایشگر پارامتر IP:

یک پروژه با هدف خانواده دستگاه های Intel Agilex F-tile ایجاد کنید و دستگاه مورد نظر را انتخاب کنید.
در کاتالوگ IP، ابزارها ➤ کاتالوگ IP، F-Tile JESD204C Intel FPGA IP را انتخاب کنید.
یک نام سطح بالا و پوشه برای تنوع IP سفارشی خود را مشخص کنید. روی OK کلیک کنید. ویرایشگر پارامتر ip. سطح بالا را اضافه می کند file به پروژه فعلی به طور خودکار. اگر از شما خواسته شد که ip. را به صورت دستی اضافه کنید file برای پروژه، روی Project ➤ Add/Remove کلیک کنید Files در پروژه برای اضافه کردن file.
تحت عنوان سابقampبرگه Design، طرح سابق را مشخص کنیدampپارامترهای le همانطور که در Design Ex شرح داده شده استampپارامترهای le
روی Generate Ex کلیک کنیدampطراحی.

نرم افزار تمام طراحی را تولید می کند files در زیر دایرکتوری ها. اینها files برای اجرای شبیه سازی و کامپایل مورد نیاز است.

طراحی پیشینampپارامترهای le
ویرایشگر پارامتر F-Tile JESD204C Intel FPGA IP شامل Exampبرگه Design را برای شما تعیین می کند تا قبل از ایجاد طرح سابق، پارامترهای خاصی را مشخص کنیدampله

جدول 6. پارامترها در Exampبرگه طراحی

پارامتر	گزینه ها	توضیحات
Design را انتخاب کنید	کنترل کنسول سیستم هیچ کدام	برای دسترسی به طرح قبلی، کنترل کنسول سیستم را انتخاب کنیدampمسیر داده از طریق کنسول سیستم.
شبیه سازی	روشن، خاموش	برای تولید IP لازم را روشن کنید files برای شبیه سازی طرح سابقampله
سنتز	روشن، خاموش	برای تولید IP لازم را روشن کنید files برای کامپایل Intel Quartus Prime و نمایش سخت افزار.
فرمت HDL (برای شبیه سازی)	Verilog VDHL	فرمت HDL RTL را انتخاب کنید files برای شبیه سازی
فرمت HDL (برای سنتز)	فقط Verilog	فرمت HDL RTL را انتخاب کنید files برای سنتز

پارامتر	گزینه ها	توضیحات
ماژول SPI 3 سیمی را تولید کنید	روشن، خاموش	برای فعال کردن رابط 3 سیم SPI به جای 4 سیم، روشن کنید.
حالت Sysref	تک شات دوره ای دوره ای با شکاف	بر اساس الزامات طراحی و انعطاف‌پذیری زمان‌بندی، انتخاب کنید که آیا می‌خواهید هم‌ترازی SYSREF یک حالت پالس یک‌شات، دوره‌ای یا دوره‌ای شکاف باشد. یک شات—این گزینه را انتخاب کنید تا SYSREF یک حالت پالس تک شات باشد. مقدار بیت ثبت sysref_ctrl[17] 0 است. پس از بازنشانی IP F-Tile JESD204C، مقدار ثبات sysref_ctrl[17] را از 0 به 1 و سپس به 0 برای یک پالس SYSREF یک شات تغییر دهید. دوره ای - SYSREF در حالت دوره ای دارای چرخه کاری 50:50 است. دوره SYSREF ESYSREF_MULP است. دوره ای شکاف - SYSREF دارای چرخه کاری قابل برنامه ریزی با دانه بندی 1 سیکل ساعت پیوند است. دوره SYSREF ESYSREF_MULP است. برای تنظیم چرخه کاری خارج از محدوده، بلوک تولید SYSREF باید به طور خودکار چرخه کاری 50:50 را استنتاج کند. رجوع به SYSREF ژنراتور بخش برای اطلاعات بیشتر در مورد SYSREF دوره
تابلو را انتخاب کنید	هیچ کدام	تخته را برای طرح قبلی انتخاب کنیدampله هیچ - این گزینه جنبه های سخت افزاری را برای طراحی قبلی استثنا نمی کندampله تمام تخصیص پین ها روی پین های مجازی تنظیم می شوند.
الگوی تست	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	مولد الگو و الگوی تست جستجوگر را انتخاب کنید. مولد الگو - JESD204C از ژنراتور الگوی PRBS در هر ثانیه پشتیبانی می کندampله یعنی عرض داده ها گزینه N+CS است. مولد الگوی PRBS و جستجوگر برای ایجاد داده ها مفید هستندampمحرکی برای آزمایش است و با حالت تست PRBS روی مبدل ADC/DAC سازگار نیست. Ramp Pattern Generator—لایه پیوند JESD204C به طور معمول کار می کند اما انتقال بعداً غیرفعال می شود و ورودی از فرمت کننده نادیده گرفته می شود. هر خط یک جریان هشتگانه یکسان را منتقل می کند که از 0x00 به 0xFF افزایش می یابد و سپس تکرار می شود. آرamp تست الگو توسط prbs_test_ctl فعال می شود. جستجوگر الگوی PRBS—درهم‌ساز PRBS JESD204C خود همگام‌سازی می‌شود و انتظار می‌رود که وقتی هسته IP قادر به رمزگشایی پیوند باشد، دانه درهم از قبل همگام‌سازی شده باشد. PRBS scrambling seed 8 octet طول می کشد تا خود مقداردهی شود. Ramp جستجوگر الگو - درهم‌سازی JESD204C خود همگام‌سازی می‌شود و انتظار می‌رود که وقتی هسته IP قادر به رمزگشایی پیوند است، دانه درهم‌سازی قبلاً همگام‌سازی شده است. اولین اکتت معتبر به عنوان r بارگذاری می شودamp مقدار اولیه. داده های بعدی باید تا 0xFF افزایش یافته و به 0x00 بروند. آرamp جستجوگر الگو باید الگوی یکسان را در تمام خطوط بررسی کند.
حلقه بک سریال داخلی را فعال کنید	روشن، خاموش	حلقه بک سریال داخلی را انتخاب کنید.
Command Channel را فعال کنید	روشن، خاموش	الگوی کانال فرمان را انتخاب کنید.

ساختار دایرکتوری
F-Tile JESD204C طراحی سابقampدایرکتوری ها حاوی تولید شده است files برای طراحی سابقamples

شکل 3. ساختار دایرکتوری برای F-Tile JESD204C Intel Agilex Design Example

جدول 7. دایرکتوری Files

پوشه ها	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
شبیه سازی / مربی	modelsim_sim.tcl tb_top_waveform.do
شبیه سازی/سینوپسی	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

شبیه سازی طراحی قبلیampمیز تست

طرح سابقample testbench طراحی ایجاد شده شما را شبیه سازی می کند.

شکل 4. رویه

برای شبیه سازی طراحی مراحل زیر را انجام دهید:

دایرکتوری کاری را به تغییر دهیدample_design_directory>/simulation/ .
در خط فرمان، اسکریپت شبیه سازی را اجرا کنید. جدول زیر دستورات اجرای شبیه سازهای پشتیبانی شده را نشان می دهد.

شبیه ساز	فرمان
Questa/ModelSim	vsim -do modelsim_sim.tcl
Questa/ModelSim	vsim -c -do modelsim_sim.tcl (بدون Questa/ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

شبیه سازی با پیام هایی به پایان می رسد که نشان می دهد اجرای موفق بوده است یا خیر.

شکل 5. شبیه سازی موفق
این شکل پیام شبیه سازی موفق برای شبیه ساز VCS را نشان می دهد.

تدوین طرح پیشینample

برای کامپایل نسخه قبلی فقط کامپایلampپروژه، مراحل زیر را دنبال کنید:

از طراحی تلفیقی قبلی اطمینان حاصل کنیدampنسل جدید کامل شد

در نرم افزار Intel Quartus Prime Pro Edition، پروژه Intel Quartus Prime Pro Edition را باز کنیدample_ design_ directory>/ed/quartus.
در منوی Processing، روی Start Compilation کلیک کنید.

توضیحات مفصل برای F-Tile JESD204C Design Example

F-Tile JESD204C طراحی سابقample عملکرد جریان داده را با استفاده از حالت Loopback نشان می دهد.
شما می توانید تنظیمات پارامترهای انتخابی خود را مشخص کرده و طرح سابق را ایجاد کنیدampله
طرح سابقample فقط در حالت دورو برای هر دو نوع Base و PHY موجود است. شما می توانید نوع Base only یا PHY only را انتخاب کنید، اما IP طرح قبلی را ایجاد می کندample برای پایه و PHY.

توجه: برخی از پیکربندی‌های سرعت داده بالا ممکن است زمان‌بندی ناموفق باشد. برای جلوگیری از شکست زمان‌بندی، مقدار ضریب فرکانس ساعت فریم پایین‌تر (FCLK_MULP) را در تب تنظیمات ویرایشگر پارامتر IP F-Tile JESD204C Intel FPGA در نظر بگیرید.

اجزای سیستم

F-Tile JESD204C طراحی سابقample یک جریان کنترل مبتنی بر نرم افزار را ارائه می دهد که از واحد کنترل سخت با یا بدون پشتیبانی کنسول سیستم استفاده می کند.

طرح سابقample یک پیوند خودکار را در حالت های داخلی و خارجی فعال می کند.

JTAG به پل استاد آوالون
جیTAG به Avalon Master Bridge یک اتصال بین سیستم میزبان برای دسترسی به IP F-Tile JESD204C با حافظه و کنترل IP محیطی و ثبت وضعیت از طریق J فراهم می کند.TAG رابط کاربری

شکل 6. سیستم با JTAG به Avalon Master Bridge Core

توجه: ساعت سیستم باید حداقل 2 برابر سریعتر از J باشدTAG ساعت. ساعت سیستم در این طراحی مانند mgmt_clk (100MHz) استampله

هسته ورودی/خروجی موازی (PIO).
هسته ورودی/خروجی موازی (PIO) با رابط آوالون، یک رابط نقشه‌برداری شده با حافظه بین یک پورت برده نقشه‌برداری شده با حافظه آوالون و درگاه‌های ورودی/خروجی عمومی فراهم می‌کند. پورت های I/O یا به منطق کاربر روی تراشه یا به پین های I/O که به دستگاه های خارج از FPGA متصل می شوند، متصل می شوند.

شکل 7. PIO Core با پورت های ورودی، پورت های خروجی و پشتیبانی IRQ
به طور پیش فرض، مؤلفه Platform Designer خط سرویس وقفه (IRQ) را غیرفعال می کند.

پورت های ورودی/خروجی PIO در سطح بالای HDL اختصاص داده شده اند file (وضعیت io_ برای درگاه های ورودی، کنترل io_ برای پورت های خروجی).

جدول زیر اتصال سیگنال وضعیت و پورت های ورودی/خروجی را به سوئیچ DIP و LED روی کیت توسعه توضیح می دهد.

جدول 8. پورت های ورودی/خروجی هسته PIO

بندر	بیت	سیگنال
خروجی_پورت	0	برنامه نویسی USER_LED SPI انجام شد
خروجی_پورت	31:1	رزرو شده است
در_پورت	0	USER_DIP حلقه بک سریال داخلی فعال کردن خاموش = 1 روشن = 0
	1	USER_DIP FPGA تولید SYSREF فعال کردن خاموش = 1 روشن = 0
	31:2	رزرو شده است.

استاد SPI
ماژول اصلی SPI یک جزء استاندارد پلتفرم طراح در کتابخانه استاندارد IP Catalog است. این ماژول از پروتکل SPI برای تسهیل پیکربندی مبدل های خارجی (به عنوان مثالample، ADC، DAC و مولدهای ساعت خارجی) از طریق یک فضای ثبت ساختار یافته در داخل این دستگاه ها.

SPI master دارای یک رابط نقشه برداری با حافظه Avalon است که به Master Avalon متصل می شود (JTAG به پل اصلی آوالون) از طریق اتصال نگاشت حافظه آوالون. SPI master دستورالعمل های پیکربندی را از Master Avalon دریافت می کند.

ماژول اصلی SPI حداکثر 32 برد SPI مستقل را کنترل می کند. نرخ باود SCLK روی 20 مگاهرتز (قابل تقسیم بر 5) پیکربندی شده است.
این ماژول به یک رابط 4 سیمی با عرض 24 بیت پیکربندی شده است. اگر گزینه Generate 3-Wire SPI Module انتخاب شده باشد، یک ماژول اضافی برای تبدیل خروجی 4 سیم SPI master به 3-wire نمونه سازی می شود.

IOPLL
IOPLL ساعت مورد نیاز برای تولید frame_clk و link_clk را تولید می کند. ساعت مرجع به PLL قابل تنظیم است اما محدود به نرخ/ضریب داده 33 است.

برای طراحی سابقampل که از سرعت داده 24.33024 گیگابیت بر ثانیه پشتیبانی می کند، نرخ کلاک برای frame_clk و link_clk 368.64 مگاهرتز است.
برای طراحی سابقampل که از سرعت داده 32 گیگابیت بر ثانیه پشتیبانی می کند، نرخ کلاک برای frame_clk و link_clk 484.848 مگاهرتز است.

ژنراتور SYSREF
SYSREF یک سیگنال زمان‌بندی حیاتی برای مبدل‌های داده با رابط F-Tile JESD204C است.

ژنراتور SYSREF در طراحی سابقample فقط برای هدف نمایش اولیه پیوند IP دوبلکس JESD204C استفاده می شود. در برنامه سطح سیستم زیر کلاس 204 JESD1C، باید SYSREF را از همان منبع ساعت دستگاه تولید کنید.

برای IP F-Tile JESD204C، ضریب SYSREF (SYSREF_MULP) رجیستر کنترل SYSREF دوره SYSREF را تعریف می کند که مضرب n عدد صحیح پارامتر E است.

باید مطمئن شوید E*SYSREF_MULP ≤16. برای مثالample، اگر E=1، تنظیم قانونی برای SYSREF_MULP باید بین 1-16 باشد، و اگر E=3، تنظیم قانونی برای SYSREF_MULP باید بین 1-5 باشد.

توجه: اگر یک SYSREF_MULP خارج از محدوده تنظیم کنید، مولد SYSREF تنظیمات را روی SYSREF_MULP=1 ثابت می کند.
می‌توانید انتخاب کنید که نوع SYSREF یک پالس یک‌شات، دوره‌ای یا با شکاف از طریق Ex باشد.ampبرگه طراحی در ویرایشگر پارامتر IP F-Tile JESD204C Intel FPGA.

جدول 9. Examples of Periodic and Gapped Periodic SYSREF Counter

E	SYSREF_MULP	دوره SYSREF (ESYSREF_MULP 32)	چرخه وظیفه	توضیحات
1	1	32	1..31 (قابل برنامه ریزی)	شکاف دوره ای
1	1	32	16 (تثبیت شده)	دوره ای
1	2	64	1..63 (قابل برنامه ریزی)	شکاف دوره ای
1	2	64	32 (تثبیت شده)	دوره ای
1	16	512	1..511 (قابل برنامه ریزی)	شکاف دوره ای
1	16	512	256 (تثبیت شده)	دوره ای
2	3	19	1..191 (قابل برنامه ریزی)	شکاف دوره ای
2	3	192	96 (تثبیت شده)	دوره ای
2	8	512	1..511 (قابل برنامه ریزی)	شکاف دوره ای
2	8	512	256 (تثبیت شده)	دوره ای
2	9 (غیر مجاز)	64	32 (تثبیت شده)	شکاف دوره ای
2	9 (غیر مجاز)	64	32 (تثبیت شده)	دوره ای

جدول 10. ثبت های کنترل SYSREF
اگر تنظیمات رجیستر با تنظیماتی که هنگام ایجاد طرح سابق مشخص کرده اید متفاوت باشد، می توانید به صورت پویا رجیسترهای کنترل SYSREF را پیکربندی کنید.ampله قبل از تنظیم مجدد IP F-Tile JESD204C Intel FPGA، رجیسترهای SYSREF را پیکربندی کنید. اگر ژنراتور خارجی SYSREF را از طریق انتخاب کنید
بیت ثبت sysref_ctrl[7]، می‌توانید تنظیمات مربوط به نوع SYSREF، ضرب‌کننده، چرخه وظیفه و فاز را نادیده بگیرید.

بیت ها	مقدار پیش فرض	توضیحات
sysref_ctrl[1:0]	2'b00: تک شات 2'b01: دوره ای 2'b10: دوره ای با شکاف	نوع SYSREF مقدار پیش فرض به تنظیم حالت SYSREF در Exampطراحی تب در ویرایشگر پارامتر IP F-Tile JESD204C Intel FPGA.
sysref_ctrl[6:2]	5'b00001	ضرب کننده SYSREF. این فیلد SYSREF_MULP برای نوع SYSREF تناوبی و تناوبی با شکاف قابل استفاده است. قبل از اینکه IP F-Tile JESD1C بازنشانی شود، باید مقدار ضریب را پیکربندی کنید تا مطمئن شوید که مقدار ESYSREF_MULP بین 16 تا 204 باشد. اگر مقدار ESYSREF_MULP خارج از این محدوده باشد، مقدار ضریب پیش‌فرض 5'b00001 است.
sysref_ctrl[7]	مسیر داده دوبلکس: 1'b1 مسیر داده Simplex TX یا RX: 1'b0	SYSREF را انتخاب کنید. مقدار پیش فرض به تنظیم مسیر داده در Ex بستگی داردampبرگه طراحی در ویرایشگر پارامتر IP F-Tile JESD204C Intel FPGA. 0: Simplex TX یا RX (SYSREF خارجی) 1: دوبلکس (SYSREF داخلی)
sysref_ctrl[16:8]	9h0	چرخه وظیفه SYSREF زمانی که نوع SYSREF دوره ای یا پریودیک با شکاف باشد. قبل از اینکه IP F-Tile JESD204C بازنشانی شود، باید چرخه کار را پیکربندی کنید. حداکثر مقدار = (ESYSREF_MULP32)-1 برای مثالampدر: چرخه کاری 50% = (ESYSREF_MULP32)/2 اگر این فیلد ثبت نام را پیکربندی نکنید، یا اگر فیلد ثبت را روی 50 یا بیشتر از حداکثر مقدار مجاز پیکربندی کنید، چرخه وظیفه به طور پیش‌فرض 0 درصد است.
sysref_ctrl[17]	1'b0	کنترل دستی زمانی که نوع SYSREF تک شات است. برای تنظیم سیگنال SYSREF روی مقدار 1 بنویسید. برای تنظیم سیگنال SYSREF روی کم، عدد 0 را بنویسید. برای ایجاد یک پالس SYSREF در حالت تک شات باید یک عدد 1 و سپس 0 بنویسید.
sysref_ctrl[31:18]	22h0	رزرو شده است.

تنظیم مجدد ترتیب دهنده ها
این طرح سابقample از دو ترتیب‌دهنده تنظیم مجدد تشکیل شده است:

Reset Sequence 0—بازنشانی به دامنه جریان TX/RX Avalon، دامنه نقشه‌برداری شده با حافظه Avalon، هسته PLL، TX PHY، هسته TX و ژنراتور SYSREF را انجام می‌دهد.

Reset Sequence 1—بازنشانی به RX PHY و RX Core را انجام می دهد.

3-سیم SPI
این ماژول برای تبدیل رابط SPI به 3 سیم اختیاری است.

سیستم PLL
F-tile دارای سه PLL سیستم روی برد است. این PLL های سیستم منبع ساعت اولیه برای سخت IP (MAC، PCS، و FEC) و EMIB هستند. این بدان معنی است که وقتی از حالت کلاک PLL سیستم استفاده می کنید، بلوک ها توسط ساعت PMA کلاک نمی شوند و به ساعتی که از هسته FPGA می آید وابسته نیستند. هر سیستم PLL فقط ساعت مرتبط با یک رابط فرکانس را تولید می کند. برای مثالampبرای اجرای یک رابط در فرکانس 1 گیگاهرتز و یک رابط در 500 مگاهرتز به دو PLL سیستم نیاز دارید. استفاده از سیستم PLL به شما این امکان را می دهد که از هر خط به طور مستقل استفاده کنید بدون اینکه تغییر ساعت خط روی خط همسایه تأثیر بگذارد.
هر سیستم PLL می تواند از هر یک از هشت ساعت مرجع FGT استفاده کند. PLL های سیستم می توانند یک ساعت مرجع به اشتراک بگذارند یا ساعت های مرجع متفاوتی داشته باشند. هر رابط می تواند سیستم PLL مورد استفاده خود را انتخاب کند، اما پس از انتخاب، ثابت می شود و با استفاده از پیکربندی مجدد پویا قابل تنظیم مجدد نیست.

اطلاعات مرتبط
راهنمای کاربری F-tile Architecture و PMA و FEC Direct PHY IP

اطلاعات بیشتر در مورد حالت زمان بندی PLL سیستم در دستگاه های Intel Agilex F-tile.

مولد الگو و جستجوگر
مولد الگو و جستجوگر برای ایجاد داده ها مفید هستندamples و نظارت برای اهداف آزمایشی.
جدول 11. مولد الگوی پشتیبانی شده

مولد الگو	توضیحات
ژنراتور الگوی PRBS	F-Tile JESD204C طراحی سابقampژنراتور الگوی le PRBS از درجه چندجمله‌ای زیر پشتیبانی می‌کند: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp ژنراتور الگو	ramp مقدار الگو برای هر ثانیه بعدی 1 افزایش می یابدample با عرض مولد N، و زمانی که همه بیت ها در s هستند به 0 می رسدampهستند 1. r را فعال کنیدamp مولد الگو با نوشتن 1 تا بیت 2 از ثبات tst_ctl بلوک کنترل ED.
کانال فرمان ramp ژنراتور الگو	F-Tile JESD204C طراحی سابقample از کانال فرمان r پشتیبانی می کندamp ژنراتور الگو در هر خط ramp مقدار الگوی 1 در هر 6 بیت از کلمات دستوری افزایش می یابد. دانه شروع یک الگوی افزایشی در تمام خطوط است.

جدول 12. جستجوگر الگوی پشتیبانی شده

جستجوگر الگو	توضیحات
بررسی کننده الگوی PRBS	زمانی که IP F-Tile JESD204C به تراز دخیل دست می یابد، دانه درهم در بررسی کننده الگوی خود همگام می شود. جستجوگر الگو به 8 اکتت نیاز دارد تا دانه درهم همگام شود.
Ramp بررسی کننده الگو	اولین داده های معتبر sample برای هر مبدل (M) به عنوان مقدار اولیه r بارگذاری می شودamp الگو. داده های بعدی sampمقادیر les باید در هر چرخه ساعت تا حداکثر 1 افزایش یابد و سپس به 0 برود.

جستجوگر الگو	توضیحات
	برای مثالample، وقتی S=1، N=16 و WIDTH_MULP = 2، عرض داده در هر مبدل S * WIDTH_MULP * N = 32 است. حداکثر داده sampمقدار le 0xFFFF است. ramp بررسی کننده الگو تأیید می کند که الگوهای یکسان در همه مبدل ها دریافت می شود.
کانال فرمان ramp بررسی کننده الگو	F-Tile JESD204C طراحی سابقample از کانال فرمان r پشتیبانی می کندamp بررسی کننده الگو اولین کلمه فرمان (6 بیت) دریافت شده به عنوان مقدار اولیه بارگیری می شود. کلمات دستوری بعدی در همان خط باید تا 0x3F افزایش یافته و به 0x00 بروند. کانال فرمان ramp بررسی الگوی ramp الگوها در تمام خطوط

F-Tile JESD204C TX و RX IP
این طرح سابقample به شما امکان می دهد هر TX/RX را در حالت سیمپلکس یا حالت دوبلکس پیکربندی کنید.
پیکربندی های دوبلکس امکان نمایش عملکرد IP را با استفاده از حلقه بک سریال داخلی یا خارجی می دهد. CSRها در IP بهینه سازی نشده اند تا امکان کنترل IP و مشاهده وضعیت را فراهم کنند.

F-Tile JESD204C Design Exampساعت و تنظیم مجدد

F-Tile JESD204C طراحی سابقample مجموعه ای از سیگنال های ساعت و تنظیم مجدد دارد.

جدول 13.طراحی پیشینampساعت

سیگنال ساعت	جهت	توضیحات
mgmt_clk	ورودی	ساعت دیفرانسیل LVDS با فرکانس 100 مگاهرتز.
refclk_xcvr	ورودی	ساعت مرجع فرستنده گیرنده با فرکانس نرخ داده/ضریب 33.
refclk_core	ورودی	ساعت مرجع هسته با همان فرکانس refclk_xcvr.
in_sysref	ورودی	سیگنال SYSREF. حداکثر فرکانس SYSREF نرخ داده/(66x32xE) است.
sysref_out	خروجی	سیگنال SYSREF. حداکثر فرکانس SYSREF نرخ داده/(66x32xE) است.
txlink_clk rxlink_clk	داخلی	ساعت پیوند TX و RX با فرکانس نرخ داده/66.
txframe_clk rxframe_clk	داخلی	ساعت فریم TX و RX با فرکانس نرخ داده/33 (FCLK_MULP=2) ساعت فریم TX و RX با فرکانس نرخ داده/66 (FCLK_MULP=1)
tx_fclk rx_fclk	داخلی	ساعت فاز TX و RX با فرکانس نرخ داده/66 (FCLK_MULP=2) وقتی FCLK_MULP=1 ساعت فاز TX و RX همیشه بالاست (1'b1).
spi_SCLK	خروجی	ساعت باود SPI با فرکانس 20 مگاهرتز.

وقتی طرح سابق را بارگذاری می کنیدampدر یک دستگاه FPGA، یک رویداد ninit_done داخلی تضمین می کند که JTAG به پل آوالون مستر و همچنین تمام بلوک های دیگر در حال تنظیم مجدد است.

ژنراتور SYSREF بازنشانی مستقل خود را برای تزریق رابطه ناهمزمان عمدی برای ساعت‌های txlink_clk و rxlink_clk دارد. این روش در شبیه سازی سیگنال SYSREF از یک تراشه ساعت خارجی جامع تر است.

جدول 14. طراحی پیشینampبازنشانی می شود

سیگنال تنظیم مجدد	جهت	توضیحات
global_rst_n	ورودی	بازنشانی سراسری دکمه برای همه بلوک‌ها، به جز JTAG به پل آوالون مستر
ninit_done	داخلی	خروجی از Reset Release IP برای JTAG به پل آوالون مستر
edctl_rst_n	داخلی	بلوک ED Control توسط J تنظیم مجدد می شودTAG به پل آوالون مستر پورت های hw_rst و global_rst_n بلوک ED Control را بازنشانی نمی کنند.
hw_rst	داخلی	با نوشتن در رجیستر rst_ctl بلوک ED Control، hw_rst را تأیید و حذف کنید. mgmt_rst_in_n ادعا می کند که hw_rst اظهار شود.
mgmt_rst_in_n	داخلی	بازنشانی برای رابط های نقشه برداری حافظه آوالون IP های مختلف و ورودی های ترتیب دهنده های تنظیم مجدد: j20c_reconfig_reset برای F-Tile JESD204C IP duplex Native PHY spi_rst_n برای استاد SPI pio_rst_n برای وضعیت و کنترل PIO پورت reset_in0 ترتیب‌دهنده تنظیم مجدد 0 و 1 پورت global_rst_n، hw_rst، یا edctl_rst_n بازنشانی را در mgmt_rst_in_n نشان می‌دهد.
sysref_rst_n	داخلی	با استفاده از پورت reset sequencer 0 reset_out2، بلوک ژنراتور SYSREF را در بلوک ED Control بازنشانی کنید. در صورت قفل بودن هسته PLL، پورت ترتیب‌دهنده بازنشانی 0 reset_out2، بازنشانی را متوقف می‌کند.
core_pll_rst	داخلی	هسته PLL را از طریق پورت reset sequencer 0 reset_out0 بازنشانی می کند. هسته PLL وقتی تنظیم مجدد شود mgmt_rst_in_n بازنشانی می شود.
j204c_tx_avs_rst_n	داخلی	رابط نقشه‌برداری شده با حافظه F-Tile JESD204C TX Avalon را از طریق ترتیب‌دهنده بازنشانی 0 بازنشانی می‌کند. رابط نقشه‌برداری شده با حافظه TX Avalon زمانی که mgmt_rst_in_n ادعا می‌شود، تأیید می‌کند.
j204c_rx_avs_rst_n	داخلی	رابط نقشه‌برداری شده با حافظه F-Tile JESD204C TX Avalon را از طریق ترتیب‌دهنده بازنشانی 1 بازنشانی می‌کند. رابط نقشه‌برداری شده با حافظه RX Avalon زمانی را تأیید می‌کند که mgmt_rst_in_n مشخص می‌شود.
j204c_tx_rst_n	داخلی	پیوند F-Tile JESD204C TX و لایه های انتقال را در دامنه های txlink_clk و txframe_clk بازنشانی می کند. پورت reset sequencer 0 reset_out5 j204c_tx_rst_n را بازنشانی می کند. اگر هسته PLL قفل شده باشد و سیگنال‌های tx_pma_ready و tx_ready مشخص شوند، این تنظیم مجدد از بین می‌رود.
j204c_rx_rst_n	داخلی	پیوند F-Tile JESD204C RX و لایه های انتقال را در دامنه های rxlink_clk و rxframe_clk بازنشانی می کند.

سیگنال تنظیم مجدد	جهت	توضیحات
		درگاه reset sequencer 1 reset_out4 j204c_rx_rst_n را بازنشانی می کند. اگر هسته PLL قفل شده باشد و سیگنال‌های rx_pma_ready و rx_ready مشخص شوند، این تنظیم مجدد از بین می‌رود.
j204c_tx_rst_ack_n	داخلی	بازنشانی سیگنال دست دادن با j204c_tx_rst_n.
j204c_rx_rst_ack_n	داخلی	سیگنال دست دادن را با j204c_rx_rst_n بازنشانی کنید.

شکل 8. نمودار زمان بندی برای طرح پیشینampبازنشانی می شود

F-Tile JESD204C Design Exampسیگنال ها

جدول 15. سیگنال های رابط سیستم

سیگنال	جهت	توضیحات
ساعت و بازنشانی
mgmt_clk	ورودی	ساعت 100 مگاهرتز برای مدیریت سیستم.
refclk_xcvr	ورودی	ساعت مرجع برای F-tile UX QUAD و System PLL. معادل نرخ/ضریب داده 33.
refclk_core	ورودی	ساعت مرجع Core PLL. فرکانس ساعت مشابه refclk_xcvr را اعمال می کند.
in_sysref	ورودی	سیگنال SYSREF از ژنراتور خارجی SYSREF برای پیاده سازی زیر کلاس 204 JESD1C.
sysref_out	خروجی	سیگنال SYSREF برای پیاده سازی زیر کلاس 204 JESD1C که توسط دستگاه FPGA برای طراحی سابق تولید شده استampفقط هدف اولیه سازی پیوند.

سیگنال	جهت	توضیحات
SPI
spi_SS_n[2:0]	خروجی	سیگنال انتخاب پایین فعال SPI Slave.
spi_SCLK	خروجی	ساعت سریال SPI.
spi_sdio	ورودی/خروجی	خروجی داده ها از Master به External Slave. داده های ورودی را از Slave خارجی به Master وارد کنید.

سیگنال	جهت	توضیحات
توجه:وقتی گزینه Generate 3-Wire SPI Module فعال است.
spi_MISO توجه داشته باشید: وقتی گزینه Generate 3-Wire SPI Module فعال نیست.	ورودی	داده های ورودی خارجی را به SPI master وارد کنید.
spi_MOSI توجه: وقتی گزینه Generate 3-Wire SPI Module فعال نیست.	خروجی	خروجی داده از SPI Master به Slave خارجی.

سیگنال	جهت	توضیحات
ADC / DAC
tx_serial_data[LINK*L-1:0]	خروجی	دیفرانسیل سرعت بالای سریال خروجی داده به DAC. ساعت در جریان داده سریال تعبیه شده است.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	ورودی	دیفرانسیل ورودی سریال سرعت بالا از ADC. ساعت از جریان داده سریال بازیابی می شود.
rx_serial_data_n[LINK*L-1:0]

سیگنال	جهت	توضیحات
ورودی/خروجی همه منظوره
user_led [3:0]	خروجی	وضعیت را برای شرایط زیر نشان می دهد: [0]: برنامه نویسی SPI انجام شده است [1]: خطای پیوند TX [2]: خطای پیوند RX [3]: خطای جستجوگر الگو برای داده های جریان آوالون
user_dip[3:0]	ورودی	ورودی سوئیچ DIP حالت کاربر: [0]: فعال کردن حلقه بک سریال داخلی [1]: فعال کردن SYSREF توسط FPGA [3:2]: محفوظ است

سیگنال	جهت	توضیحات
خارج از باند (OOB) و وضعیت
rx_patchk_data_error[LINK-1:0]	خروجی	هنگامی که این سیگنال اعلام می شود، نشان می دهد که جستجوگر الگو خطا را شناسایی کرده است.
rx_link_error[LINK-1:0]	خروجی	هنگامی که این سیگنال اعلام می شود، نشان می دهد که IP JESD204C RX وقفه را اعلام کرده است.
tx_link_error[LINK-1:0]	خروجی	هنگامی که این سیگنال اعلام می شود، نشان می دهد که IP JESD204C TX دارای وقفه است.
emb_lock_out	خروجی	هنگامی که این سیگنال اعلام می شود، نشان می دهد که IP JESD204C RX به قفل EMB رسیده است.
sh_lock_out	خروجی	هنگامی که این سیگنال اعلام می شود، نشان می دهد که هدر همگام سازی IP JESD204C RX قفل شده است.

سیگنال	جهت	توضیحات
آوالون استریمینگ
rx_avst_valid[LINK-1:0]	ورودی	نشان می دهد که آیا مبدل sampداده های لایه برنامه معتبر یا نامعتبر است. 0: داده نامعتبر است 1: داده ها معتبر است
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	ورودی	مبدل sampداده ها را به لایه برنامه منتقل کنید.

F-Tile JESD204C Design Exampثبتهای کنترل

F-Tile JESD204C طراحی سابقampرجیسترهای le در بلوک کنترل ED از آدرس دهی بایت (32 بیت) استفاده می کنند.

جدول 16. طراحی پیشینampنقشه آدرس
این رجیسترهای بلوک ED Control 32 بیتی در دامنه mgmt_clk هستند.

جزء	آدرس
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
کنترل SPI	0x0102_0000 – 0x0102_001F
کنترل PIO	0x0102_0020 – 0x0102_002F
وضعیت PIO	0x0102_0040 – 0x0102_004F
تنظیم مجدد Sequencer 0	0x0102_0100 – 0x0102_01FF
تنظیم مجدد Sequencer 1	0x0102_0200 – 0x0102_02FF
کنترل ED	0x0102_0400 – 0x0102_04FF
فرستنده IP F-Tile JESD204C پیکربندی مجدد PHY	0x0200_0000 – 0x023F_FFFF

جدول 17. نوع دسترسی و تعریف ثبت نام
این جدول نوع دسترسی ثبت را برای IP های FPGA اینتل توضیح می دهد.

نوع دسترسی	تعریف
RO/V	نرم افزار فقط خواندنی (بدون تاثیر در نوشتن). مقدار ممکن است متفاوت باشد.
RW	نرم افزار مقدار بیت فعلی را می خواند و برمی گرداند. نرم افزار بیت را به مقدار دلخواه می نویسد و تنظیم می کند.
RW1C	نرم افزار مقدار بیت فعلی را می خواند و برمی گرداند. نرم افزار 0 می نویسد و هیچ تاثیری ندارد. نرم افزار 1 را می نویسد و اگر بیت توسط سخت افزار روی 0 تنظیم شده باشد، بیت را روی 1 پاک می کند. سخت افزار بیت را روی 1 تنظیم می کند. نرم افزار شفاف اولویت بیشتری نسبت به مجموعه سخت افزاری دارد.

جدول 18. نقشه آدرس کنترل ED

افست	نام ثبت نام
0x00	rst_ctl
0x04	rst_sts0
*ادامه …*

افست	نام ثبت نام
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

جدول 19. کنترل بلوک کنترل ED و ثبت وضعیت

بایت افست	ثبت نام کنید	نام	دسترسی داشته باشید	بازنشانی کنید	توضیحات
0x00	rst_ctl	rst_assert	RW	0x0	تنظیم مجدد کنترل [0]: برای اثبات بازنشانی، عدد 1 را بنویسید. (hw_rst) دوباره 0 بنویسید تا دسر ریست شود. [31:1]: محفوظ است.
0x04	rst_sts0	rst_status	RO/V	0x0	بازنشانی وضعیت [0]: وضعیت قفل اصلی PLL. [31:1]: محفوظ است.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	وضعیت تشخیص لبه SYSREF برای ژنراتور داخلی یا خارجی SYSREF. [0]: مقدار 1 نشان می دهد که یک لبه در حال افزایش SYSREF برای عملیات زیر کلاس 1 شناسایی شده است. نرم افزار ممکن است برای پاک کردن این بیت عدد 1 بنویسد تا تشخیص لبه SYSREF جدید فعال شود. [31:1]: محفوظ است.
0x40	sysref_ctl	sysref_contr ol	RW	مسیر داده دوبلکس تک شات: 0x00080	کنترل SYSREF رجوع شود به جدول 10 در صفحه 17 برای اطلاعات بیشتر در مورد استفاده از این ثبت نام.
				تناوبی:	توجه: مقدار بازنشانی بستگی دارد
				0x00081	نوع SYSREF و F-Tile
				شکاف - دوره ای:	تنظیمات پارامتر مسیر داده IP JESD204C.
				0x00082
				داده های TX یا RX
				مسیر
				یک عکس:
				0x00000
				تناوبی:
				0x00001
				شکاف خورده-
				تناوبی:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	وضعیت SYSREF. این رجیستر حاوی آخرین تنظیمات دوره SYSREF و چرخه وظیفه ژنراتور داخلی SYSREF است. رجوع شود به جدول 9 در صفحه 16 برای ارزش قانونی دوره SYSREF و چرخه وظیفه.
*ادامه …*

بایت افست	ثبت نام کنید	نام	دسترسی داشته باشید	بازنشانی کنید	توضیحات
					[8:0]: دوره SYSREF. وقتی مقدار 0xFF باشد، دوره SYSREF = 255 وقتی مقدار if 0x00، دوره SYSREF = 256 است. [17:9]: چرخه وظیفه SYSREF. [31:18]: رزرو شده است.
0x80	tst_ctl	tst_control	RW	0x0	کنترل تست از این رجیستر برای فعال کردن الگوهای آزمایشی مختلف برای مولد الگو و جستجوگر استفاده کنید. [1:0] = فیلد رزرو شده [2] = ramp_test_ctl 1'b0 = ژنراتور و بررسی کننده الگوی PRBS را فعال می کند 1'b1 = r را فعال می کندamp مولد الگو و جستجوگر [31:3]: محفوظ است.
0x8c	tst_err0	tst_error	RW1C	0x0	پرچم خطا برای لینک ۰. وقتی بیت ۱'b0 است، نشان می‌دهد که خطایی رخ داده است. قبل از نوشتن ۱'b1 در بیت مربوطه برای پاک کردن پرچم خطا، باید خطا را برطرف کنید. [1] = خطای بررسی الگو [1] = tx_link_error [1] = rx_link_error [0] = خطای بررسی الگوی دستور [1:2]: رزرو شده.

تاریخچه ویرایش سند برای F-Tile JESD204C Intel FPGA IP Design Exampراهنمای کاربر

نسخه سند	اینتل Quartus نسخه پرایم	نسخه IP	تغییرات
2021.10.11	21.3	1.0.0	انتشار اولیه

اسناد / منابع

Intel F-Tile JESD204C Intel FPGA IP Design Example [pdfراهنمای کاربر
F-Tile JESD204C Intel FPGA IP Design Example، F-Tile JESD204C، Intel FPGA IP Design Example, IP Design Example, Design Example

مراجع

راهنمای کاربر

F-Tile JESD204C Intel FPGA IP Design Example

درباره F-Tile JESD204C Intel® FPGA IP Design Exampراهنمای کاربر