F-Tile JESD204C Intel FPGA IP Design Example

Despre F-Tile JESD204C Intel® FPGA IP Design Example Ghidul utilizatorului

Acest ghid de utilizare oferă caracteristicile, instrucțiunile de utilizare și descrierea detaliată despre design, de exampfișiere pentru F-Tile JESD204C Intel® FPGA IP folosind dispozitive Intel Agilex™.

Publicul vizat

Acest document este destinat:

• Arhitect de proiectare pentru a face selecția IP în timpul fazei de planificare a proiectării la nivel de sistem
• Designerii hardware atunci când integrează IP-ul în designul lor la nivel de sistem
• Ingineri de validare în timpul fazei de simulare la nivel de sistem și de validare hardware

Documente conexe
Următorul tabel listează alte documente de referință care sunt legate de IP-ul F-Tile JESD204C Intel FPGA.

Tabelul 1. Documente conexe

Referinţă	Descriere
Ghid de utilizare F-Tile JESD204C Intel FPGA IP	Oferă informații despre F-Tile JESD204C Intel FPGA IP.
Note de lansare F-Tile JESD204C Intel FPGA IP	Enumeră modificările făcute pentru F-Tile JESD204C F-Tile JESD204C într-o anumită versiune.
Fișa de date pentru dispozitivul Intel Agilex	Acest document descrie caracteristicile electrice, caracteristicile de comutare, specificațiile de configurare și sincronizarea pentru dispozitivele Intel Agilex.

Acronime și glosar

Tabelul 2. Lista de acronime

Acronim	Expansiune
LEMC	Ceas multibloc extins local
FC	Frecvența de ceas a cadrelor
ADC	Convertor analog-digital
DAC	Convertor digital în analog
DSP	Procesor de semnal digital
TX	Transmiţător
RX	Receptor

Acronim	Expansiune
DLL	Stratul de legătură de date
CSR	Registrul de control și stare
CRU	Ceasul și resetarea unității
ISR	Rutina de întrerupere a serviciului
FIFO	Primul întrat, primul ieşit
SERDES	Serializator Deserializator
ECC	Cod de corectare a erorilor
FEC	Corecție eroare înainte
SERR	Detectarea unei singure erori (în ECC, corectabilă)
DERR	Detectare dublă eroare (în ECC, fatală)
PRBS	Secvență binară pseudo-random
MAC	Controler de acces media. MAC include substratul de protocol, stratul de transport și stratul de legătură de date.
PHY	Strat fizic. PHY include de obicei stratul fizic, SERDES, drivere, receptoare și CDR.
PCS	Substratul de codificare fizică
PMA	Atașarea Mediului Fizic
RBD	Întârziere tampon RX
UI	Unit Interval = durata bitului serial
Numărul RBD	RX Buffer Delay ultima sosire pe bandă
RBD offset	Oportunitate de lansare RX Buffer Delay
SH	Sincronizați antetul
TL	Stratul de transport
EMIB	Pod de interconectare multi-die încorporat

Tabelul 3. Lista glosarului

Termen	Descriere
Dispozitiv de conversie	Convertor ADC sau DAC
Dispozitiv logic	FPGA sau ASIC
Octet	Un grup de 8 biți, care servește ca intrare la codificatorul 64/66 și ieșire de la decodor
Ciuguli	Un set de 4 biți care este unitatea de lucru de bază a specificațiilor JESD204C
Bloc	Un simbol pe 66 de biți generat de schema de codificare 64/66
Rata liniei	Rata de date efectivă a conexiunii seriale Rata liniei de bandă = (Mx Sx N'x 66/64 x FC) / L
Link Ceas	Ceas de legătură = Rata de linie a benzii/66.
Cadru	Un set de octeți consecutivi în care poziția fiecărui octet poate fi identificată prin referire la un semnal de aliniere a cadrului.
Ceas cu cadru	Un ceas de sistem care rulează la frecvența cadrului, care trebuie să fie de 1x și 2x.

Termen	Descriere
Sample per cadru ceas	Samplei pe ceas, totalul sampfișierele din ceasul cadru pentru dispozitivul convertor.
LEMC	Ceasul intern utilizat pentru a alinia granița blocului multiplu extins între benzi și în referințele externe (SYSREF sau Subclasa 1).
Subclasa 0	Nu există suport pentru latența deterministă. Datele trebuie eliberate imediat la declinarea bandă la bandă pe receptor.
Subclasa 1	Latența deterministă folosind SYSREF.
Legătură multipunct	Legături între dispozitive cu 2 sau mai multe dispozitive de conversie.
Codificare 64B/66B	Cod de linie care mapează datele pe 64 de biți la 66 de biți pentru a forma un bloc. Structura de date la nivel de bază este un bloc care începe cu antetul de sincronizare pe 2 biți.

Tabelul 4. Simboluri

Termen	Descriere
L	Numărul de benzi per dispozitiv de conversie
M	Numărul de convertoare per dispozitiv
F	Numărul de octeți per cadru pe o singură bandă
S	Numărul de sampfișierele transmise pe un singur convertor pe ciclu de cadru
N	Rezoluția convertizorului
nu	Numărul total de biți pe sampchiul în formatul de date utilizator
CS	Numărul de biți de control per conversie sample
CF	Numărul de cuvinte de control pe perioadă de ceas cadru per legătură
HD	Format de date de utilizator de înaltă densitate
E	Numărul de blocuri multiple într-un bloc multiplu extins

F-Tile JESD204C Intel FPGA IP Design Example Ghid de pornire rapidă

Designul IP F-Tile JESD204C Intel FPGA de exampfișierele pentru dispozitivele Intel Agilex oferă un banc de testare simulator și un design hardware care acceptă compilarea și testarea hardware.
Puteți genera designul F-Tile JESD204C exampfișiere prin catalogul IP din software-ul Intel Quartus® Prime Pro Edition.

Figura 1. Dezvoltare Stages pentru Design Example

Design Example Diagrama bloc

Figura 2. F-Tile JESD204C Design Example Diagrama bloc de nivel înalt

Designul exampfișierul este format din următoarele module:

• Sistem Platform Designer
  • F-Tile JESD204C Intel FPGA IP
  • JTAG la podul Avalon Master
  • Controler I/O paralel (PIO).
  • Serial Port Interface (SPI)—modul master—IOPLL
  • generator SYSREF
  • Example Design (ED) Control CSR
  • Resetați secvențialele
• PLL de sistem
• Generator de modele
• Verificator de modele

Tabelul 5. Proiectare Example Modulele

Componente	Descriere
Sistem Platform Designer	Sistemul Platform Designer instanțează calea de date IP F-Tile JESD204C și perifericele de suport.
F-Tile JESD204C Intel FPGA IP	Acest subsistem Platform Designer conține IP-urile TX și RX F-Tile JESD204C instanțiate împreună cu PHY duplex.
JTAG la podul Avalon Master	Această punte oferă acces gazdei consolei sistemului la IP-ul mapat cu memorie în proiectare prin intermediul JTAG interfata.
Controler I/O paralel (PIO).	Acest controler oferă o interfață mapată cu memorie pentru sampling și conducere porturi I/O de uz general.
SPI master	Acest modul se ocupă de transferul în serie al datelor de configurare către interfața SPI de la capătul convertorului.
generator SYSREF	Generatorul SYSREF folosește ceasul de legătură ca ceas de referință și generează impulsuri SYSREF pentru IP-ul F-Tile JESD204C. Nota: Acest design example folosește generatorul SYSREF pentru a demonstra inițializarea legăturii IP F-Tile JESD204C duplex. În aplicația F-Tile JESD204C subclasa 1 la nivel de sistem, trebuie să generați SYSREF din aceeași sursă ca ceasul dispozitivului.
IOPLL	Acest design example folosește un IOPLL pentru a genera un ceas utilizator pentru transmiterea datelor în IP-ul F-Tile JESD204C.
ED Control CSR	Acest modul oferă controlul și starea detectării SYSREF, precum și controlul și starea modelului de testare.
Resetați secvențialele	Acest design exampfișierul este format din 2 secvențiere de resetare: Secvența de resetare 0 — Gestionează resetarea la domeniul de streaming TX/RX Avalon®, domeniul mapat cu memorie Avalon, PLL de bază, TX PHY, nucleul TX și generatorul SYSREF. Secvența de resetare 1 — Gestionează resetarea la RX PHY și RX core.
PLL de sistem	Sursă primară de ceas pentru trecerea hard IP și EMIB de tip F-tile.
Generator de modele	Generatorul de modele generează un PRBS sau ramp model.
Verificator de modele	Verificatorul de modele verifică PRBS sau ramp model primit și semnalează o eroare atunci când găsește o nepotrivire a datelorample.

Cerințe software

Intel folosește următorul software pentru a testa designul, de exampfișiere într-un sistem Linux:

• Software Intel Quartus Prime Pro Edition
• Simulator Questa*/ModelSim* sau VCS*/VCS MX

Generarea Designului

Pentru a genera designul exampfișier din editorul de parametri IP:

1. Creați un proiect care vizează familia de dispozitive Intel Agilex F-tile și selectați dispozitivul dorit.
2. În Catalogul IP, Instrumente ➤ Catalog IP, selectați F-Tile JESD204C Intel FPGA IP.
3. Specificați un nume de nivel superior și folderul pentru variația IP personalizată. Faceți clic pe OK. Editorul de parametri adaugă codul .ip de nivel superior file la proiectul curent automat. Dacă vi se solicită să adăugați manual fișierul .ip file la proiect, faceți clic pe Proiect ➤ Adăugare/Eliminare Files în Project pentru a adăuga file.
4. Sub Example fila Design, specificați designul exampparametrii le, așa cum sunt descriși în Design Example Parametri.
5. Faceți clic pe Generare example Design.

Software-ul generează tot designul files în subdirectoare. Aceste filesunt necesare pentru a rula simularea și compilarea.

Design Example Parametri
Editorul de parametri IP F-Tile JESD204C Intel FPGA include Example Fila Design pentru a specifica anumiți parametri înainte de a genera proiectul de example.

Tabelul 6. Parametrii din Example Design Tab

Parametru	Opțiuni	Descriere
Selectați Design	Controlul consolei de sistem Nici unul	Selectați controlul consolei sistemului pentru a accesa designul de exampcalea de date a fișierului prin consola de sistem.
Simulare	Pornit, oprit	Porniți pentru ca IP-ul să genereze necesarul files pentru simularea designului example.
Sinteză	Pornit, oprit	Porniți pentru ca IP-ul să genereze necesarul files pentru compilarea Intel Quartus Prime și demonstrația hardware.
format HDL (pentru simulare)	Verilog VDHL	Selectați formatul HDL al RTL files pentru simulare.
format HDL (pentru sinteza)	Numai Verilog	Selectați formatul HDL al RTL files pentru sinteza.

Parametru	Opțiuni	Descriere
Generați modul SPI cu 3 fire	Pornit, oprit	Porniți pentru a activa interfața SPI cu 3 fire în loc de 4 fire.
Modul Sysref	O singura sansa Periodic Periodic întrerupt	Selectați dacă doriți ca alinierea SYSREF să fie un mod de impuls unic, periodic sau periodic întrerupt, în funcție de cerințele dvs. de proiectare și de flexibilitatea de sincronizare. One-shot—Selectați această opțiune pentru a permite SYSREF să fie un mod de puls one-shot. Valoarea bitului de registru sysref_ctrl[17] este 0. După resetarea IP-ului F-Tile JESD204C, schimbați valoarea registrului sysref_ctrl[17] de la 0 la 1, apoi la 0, pentru un impuls SYSREF de o singură trecere. Periodic—SYSREF în modul periodic are un ciclu de lucru 50:50. Perioada SYSREF este E*SYSREF_MULP. Periodic întrerupt—SYSREF are un ciclu de lucru programabil de granularitate de 1 ciclu de ceas de legătură. Perioada SYSREF este E*SYSREF_MULP. Pentru setarea ciclului de lucru în afara intervalului, blocul de generare SYSREF ar trebui să deducă automat ciclul de lucru 50:50. Consultați SYSREF Generator secțiune pentru mai multe informații despre SYSREF perioadă.
Selectați tabla	Nici unul	Selectați placa pentru design, example. Niciunul—Această opțiune exclude aspectele hardware pentru design, de example. Toate asignările de pini vor fi setate la pini virtuali.
Model de testare	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Selectați generatorul de modele și modelul de testare a verificatorului. Generator de modele - JESD204C acceptă generatorul de modele PRBS pe dateample. Aceasta înseamnă că lățimea datelor este opțiunea N+CS. Generatorul și verificatorul de modele PRBS sunt utile pentru crearea datelorampstimulează pentru testare și nu este compatibil cu modul de testare PRBS de pe convertorul ADC/DAC. Ramp Generator de modele — Stratul de legătură JESD204C funcționează normal, dar transportul ulterior este dezactivat și intrarea de la formatator este ignorată. Fiecare bandă transmite un flux de octeți identic care crește de la 0x00 la 0xFF și apoi se repetă. Ramp testul de model este activat de prbs_test_ctl. Verificator de modele PRBS—JESD204C Codrul PRBS se sincronizează automat și este de așteptat ca atunci când miezul IP este capabil să decodeze legătura, semințele de amestecare să fie deja sincronizate. Semințele de amestecare PRBS vor dura 8 octeți pentru a se autoinițializa. Ramp Verificator de modele – codificarea JESD204C se sincronizează automat și este de așteptat ca atunci când miezul IP este capabil să decodeze legătura, semințele de amestecare să fie deja sincronizate. Primul octet valid este încărcat ca ramp valoarea initiala. Datele ulterioare trebuie să crească până la 0xFF și să fie transferate la 0x00. Ramp Verificatorul de modele ar trebui să verifice modelul identic pe toate benzile.
Activați loopback serial intern	Pornit, oprit	Selectați loopback serial intern.
Activați canalul de comandă	Pornit, oprit	Selectați modelul canalului de comandă.

Structura directorului
Designul F-Tile JESD204C exampdirectoarele de fișiere conțin generate files pentru design examples.

Figura 3. Structura directorului pentru F-Tile JESD204C Intel Agilex Design Example

Tabelul 7. Director Files

Foldere	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulare/mentor	modelim_sim.tcl tb_top_waveform.do
simulare/sinopsie	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simularea designului Example Testbench

Designul example testbench simulează designul dvs. generat.

Figura 4. Procedura

Pentru a simula designul, efectuați următorii pași:

1. Schimbați directorul de lucru înample_design_directory>/simulation/ .
2. În linia de comandă, rulați scriptul de simulare. Tabelul de mai jos arată comenzile pentru rularea simulatoarelor acceptate.

Simulator	Comanda
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (fără GUI Questa/ ModelSim)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simularea se termină cu mesaje care indică dacă rularea a avut succes sau nu.

Figura 5. Simulare de succes
Această figură arată mesajul de simulare cu succes pentru simulatorul VCS.

Compilarea designului Example

Pentru a compila exampproiect, urmați acești pași:

1. Asigurați designul compilației exampgenerația este completă.
2. În software-ul Intel Quartus Prime Pro Edition, deschideți proiectul Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. În meniul Procesare, faceți clic pe Start Compilation.

Descriere detaliată pentru F-Tile JESD204C Design Example

Designul F-Tile JESD204C example demonstrează funcționalitatea fluxului de date folosind modul loopback.
Puteți specifica setările parametrilor la alegere și puteți genera designul de example.
Designul exampfișierul este disponibil numai în modul duplex atât pentru varianta de bază, cât și pentru varianta PHY. Puteți alege varianta numai de bază sau numai PHY, dar IP-ul va genera designul de example atât pentru Base cât și pentru PHY.

Nota:  Unele configurații cu viteză mare de date pot eșua sincronizarea. Pentru a evita eșecul de sincronizare, luați în considerare specificarea valorii inferioare a multiplicatorului de frecvență a ceasului de cadre (FCLK_MULP) în fila Configurații a editorului de parametri IP F-Tile JESD204C Intel FPGA.

Componentele sistemului

Designul F-Tile JESD204C exampchiul oferă un flux de control bazat pe software care utilizează unitatea de control hard cu sau fără suport pentru consola de sistem.

Designul example permite o conexiune automată în modurile loopback interne și externe.

JTAG la Avalon Master Bridge
JTAG la Avalon Master Bridge oferă o conexiune între sistemul gazdă pentru a accesa IP-ul F-Tile JESD204C mapat în memorie și registrele de stare și controlul IP periferice prin intermediul JTAG interfata.

Figura 6. Sistem cu un JTAG la Avalon Master Bridge Core

Nota:  Ceasul sistemului trebuie să fie de cel puțin 2X mai rapid decât JTAG ceas. Ceasul sistemului este mgmt_clk (100MHz) în acest design, example.

Nucleu I/O paralel (PIO).
Nucleul de intrare/ieșire paralel (PIO) cu interfața Avalon oferă o interfață mapată cu memorie între un port slave mapat cu memorie Avalon și porturile I/O de uz general. Porturile I/O se conectează fie la logica utilizatorului pe cip, fie la pinii I/O care se conectează la dispozitive externe FPGA.

Figura 7. PIO Core cu porturi de intrare, porturi de ieșire și suport IRQ
În mod implicit, componenta Platform Designer dezactivează Linia de servicii de întrerupere (IRQ).

Porturile PIO I/O sunt alocate la nivelul superior HDL file ( io_ status pentru porturile de intrare, io_ control pentru porturile de ieșire).

Tabelul de mai jos descrie conectivitatea semnalului pentru porturile I/O de stare și control la comutatorul DIP și LED-ul de pe kitul de dezvoltare.

Tabelul 8. Porturi PIO Core I/O

Port	Pic	Semnal
Out_port	0	Programare SPI USER_LED finalizată
	31:1	Rezervat
In_port	0	Activare loopback serial intern USER_DIP Off = 1 Pornit = 0
	1	Activare SYSREF generată de USER_DIP FPGA Off = 1 Pornit = 0
	31:2	Rezervat.

Maestrul SPI
Modulul master SPI este o componentă standard Platform Designer din biblioteca standard IP Catalog. Acest modul folosește protocolul SPI pentru a facilita configurarea convertoarelor externe (de example, ADC, DAC și generatoare externe de ceas) printr-un spațiu de registru structurat în interiorul acestor dispozitive.

Master-ul SPI are o interfață mapată cu memorie Avalon care se conectează la masterul Avalon (JTAG către podul principal Avalon) prin interconexiunea mapată cu memorie Avalon. Masterul SPI primește instrucțiuni de configurare de la masterul Avalon.

Modulul master SPI controlează până la 32 de slave SPI independenți. Rata baud SCLK este configurată la 20 MHz (divizibilă cu 5).
Acest modul este configurat la o interfață cu 4 fire și 24 de biți. Dacă este selectată opțiunea Generare 3-Wire SPI Module, este creat un modul suplimentar pentru a converti ieșirea cu 4 fire a masterului SPI în 3 fire.

IOPLL
IOPLL generează ceasul necesar pentru a genera frame_clk și link_clk. Ceasul de referință la PLL este configurabil, dar limitat la rata/factorul de date de 33.

• Pentru design exampfișier care acceptă o rată de date de 24.33024 Gbps, rata de ceas pentru frame_clk și link_clk este de 368.64 MHz.
• Pentru design exampfișier care acceptă o rată de date de 32 Gbps, rata de ceas pentru frame_clk și link_clk este de 484.848 MHz.

Generator SYSREF
SYSREF este un semnal de sincronizare critic pentru convertoarele de date cu interfață F-Tile JESD204C.

Generatorul SYSREF în proiectare exampfișierul este utilizat numai în scopul demonstrativ de inițializare a legăturii IP JESD204C duplex. În aplicația la nivel de sistem JESD204C subclasa 1, trebuie să generați SYSREF din aceeași sursă ca ceasul dispozitivului.

Pentru IP-ul F-Tile JESD204C, multiplicatorul SYSREF (SYSREF_MULP) al registrului de control SYSREF definește perioada SYSREF, care este multiplu de n întregi al parametrului E.

Trebuie să vă asigurați că E*SYSREF_MULP ≤16. De exampdacă E=1, setarea legală pentru SYSREF_MULP trebuie să fie între 1–16, iar dacă E=3, setarea legală pentru SYSREF_MULP trebuie să fie între 1–5.

Nota:  Dacă setați un SYSREF_MULP în afara intervalului, generatorul SYSREF va fixa setarea la SYSREF_MULP=1.
Puteți selecta dacă doriți ca tipul SYSREF să fie un impuls unic, periodic sau periodic întrerupt prin Exampfila Design în editorul de parametri IP F-Tile JESD204C Intel FPGA.

Tabelul 9. Exampfișierele de contor SYSREF periodic și interval interval

E	SYSREF_MULP	PERIOADA SYSREF (E*SYSREF_MULP* 32)	Ciclul de funcționare	Descriere
1	1	32	1..31 (programabil)	Periodic întrerupt
1	1	32	16 (Fix)	Periodic
1	2	64	1..63 (programabil)	Periodic întrerupt
1	2	64	32 (Fix)	Periodic
1	16	512	1..511 (programabil)	Periodic întrerupt
1	16	512	256 (Fix)	Periodic
2	3	19	1..191 (programabil)	Periodic întrerupt
2	3	192	96 (Fix)	Periodic
2	8	512	1..511 (programabil)	Periodic întrerupt
2	8	512	256 (Fix)	Periodic
2	9 (Ilegal)	64	32 (Fix)	Periodic întrerupt
2	9 (Ilegal)	64	32 (Fix)	Periodic

 

Tabelul 10. Registre de control SYSREF
Puteți reconfigura în mod dinamic registrele de control SYSREF dacă setarea registrului este diferită de setarea pe care ați specificat-o când ați generat proiectul example. Configurați registrele SYSREF înainte ca IP-ul Intel FPGA F-Tile JESD204C să nu fie resetat. Dacă selectați generatorul extern SYSREF prin intermediul
bit de registru sysref_ctrl[7], puteți ignora setările pentru tipul SYSREF, multiplicatorul, ciclul de lucru și fază.

Biți	Valoare implicită	Descriere
sysref_ctrl[1:0]	2'b00: One-shot 2'b01: Periodic 2'b10: Periodic întrerupt	tip SYSREF. Valoarea implicită depinde de setarea modului SYSREF din Example Design fila în editorul de parametri IP F-Tile JESD204C Intel FPGA.
sysref_ctrl[6:2]	5'b00001	Multiplicator SYSREF. Acest câmp SYSREF_MULP este aplicabil tipului SYSREF periodic și periodic întrerupt. Trebuie să configurați valoarea multiplicatorului pentru a vă asigura că valoarea E*SYSREF_MULP este între 1 și 16 înainte ca IP-ul F-Tile JESD204C să nu fie resetat. Dacă valoarea E*SYSREF_MULP este în afara acestui interval, valoarea multiplicatorului este implicită la 5'b00001.
sysref_ctrl[7]	Cale de date duplex: 1'b1 Calea datelor Simplex TX sau RX: 1'b0	selectați SYSREF. Valoarea implicită depinde de setarea căii de date din Exampfila Design în editorul de parametri IP F-Tile JESD204C Intel FPGA. 0: Simplex TX sau RX (SYSREF extern) 1: Duplex (SYSREF intern)
sysref_ctrl[16:8]	9'h0	Ciclul de lucru SYSREF atunci când tipul SYSREF este periodic sau periodic întrerupt. Trebuie să configurați ciclul de funcționare înainte ca IP-ul F-Tile JESD204C să nu fie resetat. Valoarea maximă = (E*SYSREF_MULP*32)-1 De examppe: 50% ciclu de lucru = (E*SYSREF_MULP*32)/2 Ciclul de funcționare este implicit la 50% dacă nu configurați acest câmp de registru sau dacă configurați câmpul de registru la 0 sau mai mult decât valoarea maximă permisă.
sysref_ctrl[17]	1'b0	Control manual când tipul SYSREF este one-shot. Scrieți 1 pentru a seta semnalul SYSREF la mare. Scrieți 0 pentru a seta semnalul SYSREF la scăzut. Trebuie să scrieți un 1 apoi un 0 pentru a crea un impuls SYSREF în modul one-shot.
sysref_ctrl[31:18]	22'h0	Rezervat.

Resetați secvențiale
Acest design exampfișierul este format din două secvențiere de resetare:

• Secvența de resetare 0 — Gestionează resetarea la domeniul de streaming TX/RX Avalon, domeniul mapat cu memorie Avalon, PLL de bază, TX PHY, nucleul TX și generatorul SYSREF.
• Secvența de resetare 1 — Gestionează resetarea la RX PHY și RX Core.

SPI cu 3 fire
Acest modul este opțional pentru a converti interfața SPI în 3 fire.

PLL de sistem
F-tile are trei PLL-uri de sistem la bord. Aceste PLL de sistem sunt sursa primară de ceas pentru hard IP (MAC, PCS și FEC) și traversarea EMIB. Aceasta înseamnă că, atunci când utilizați modul de sincronizare PLL al sistemului, blocurile nu sunt tactate de ceasul PMA și nu depind de un ceas care vine de la nucleul FPGA. Fiecare sistem PLL generează doar ceasul asociat cu o interfață de frecvență. De example, aveți nevoie de două PLL-uri de sistem pentru a rula o interfață la 1 GHz și o interfață la 500 MHz. Utilizarea unui sistem PLL vă permite să utilizați fiecare bandă în mod independent, fără ca schimbarea ceasului benzii să afecteze o bandă învecinată.
Fiecare sistem PLL poate folosi oricare dintre cele opt ceasuri de referință FGT. PLL-urile de sistem pot partaja un ceas de referință sau pot avea ceasuri de referință diferite. Fiecare interfață poate alege ce sistem PLL folosește, dar, odată ales, este fix, nu reconfigurabil folosind reconfigurarea dinamică.

Informații conexe
F-tile Architecture și Ghidul utilizatorului PMA și FEC Direct PHY IP

Mai multe informații despre modul de sincronizare PLL al sistemului în dispozitivele Intel Agilex F-tile.

Generator de modele și verificator
Generatorul de modele și verificatorul sunt utile pentru crearea datelorampfișiere și monitorizare în scopuri de testare.
Tabelul 11. Generator de modele acceptat

Generator de modele	Descriere
Generator de modele PRBS	Designul F-Tile JESD204C exampGeneratorul de modele PRBS acceptă următorul grad de polinoame: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp generator de modele	ramp valoarea modelului crește cu 1 pentru fiecare s următorample cu lățimea generatorului de N și se rotește la 0 când toți biții din sampsunt 1. Activați ramp generator de modele prin scrierea unui 1 la bitul 2 din registrul tst_ctl al blocului de control ED.
Canalul de comandă ramp generator de modele	Designul F-Tile JESD204C exampfișierul acceptă canalul de comandă ramp generator de modele pe bandă. ramp valoarea modelului crește cu 1 la 6 biți de cuvinte de comandă. Sămânța de pornire este un model de creștere pe toate benzile.

Tabelul 12. Verificator de modele acceptat

Verificator de modele	Descriere
Verificator de modele PRBS	Semințele de amestecare din verificatorul de modele sunt auto-sincronizate atunci când F-Tile JESD204C IP realizează o aliniere declinată. Verificatorul de model necesită 8 octeți pentru ca sămânța de amestecare să se autosincronizeze.
Ramp verificator de modele	Primele date valide sample pentru fiecare convertor (M) este încărcat ca valoare inițială a lui ramp model. Date ulterioare sampvalorile trebuie să crească cu 1 în fiecare ciclu de ceas până la maximum și apoi să se rotească la 0.

Verificator de modele	Descriere
	De example, când S=1, N=16 și WIDTH_MULP = 2, lățimea datelor per convertor este S * WIDTH_MULP * N = 32. Datele maxime sampValoarea fișierului este 0xFFFF. ramp Verificatorul de modele verifică dacă modelele identice sunt primite în toate convertoarele.
Canalul de comandă ramp verificator de modele	Designul F-Tile JESD204C exampfișierul acceptă canalul de comandă ramp verificator de modele. Primul cuvânt de comandă (6 biți) primit este încărcat ca valoare inițială. Cuvintele de comandă ulterioare din aceeași bandă trebuie să crească până la 0x3F și să se rotească la 0x00. Canalul de comandă ramp verificatorul de modele verifică pentru ramp modele pe toate benzile.

F-Tile JESD204C TX și RX IP
Acest design exampfișierul vă permite să configurați fiecare TX/RX în modul simplex sau duplex.
Configurațiile duplex permit demonstrarea funcționalității IP utilizând bucla serial intern sau extern. CSR-urile din IP nu sunt optimizate pentru a permite controlul IP și observarea stării.

F-Tile JESD204C Design Example Ceas și Resetare

Designul F-Tile JESD204C exampLe are un set de semnale de ceas și resetare.

Tabelul 13.Design Example Ceasuri

Semnal ceas	Direcţie	Descriere
mgmt_clk	Intrare	Ceas diferenţial LVDS cu frecvenţa de 100 MHz.
refclk_xcvr	Intrare	Ceasul de referință al transceiver-ului cu frecvența ratei/factorului de date de 33.
refclk_core	Intrare	Ceas de referință de bază cu aceeași frecvență ca refclk_xcvr.
in_sysref	Intrare	semnal SYSREF. Frecvența maximă SYSREF este rata de date/(66x32xE).
sysref_out	Ieșire
txlink_clk rxlink_clk	Intern	Ceas de legătură TX și RX cu frecvența ratei de date/66.
txframe_clk rxframe_clk	Intern	Ceas de cadre TX și RX cu frecvența ratei de date/33 (FCLK_MULP=2) Ceas de cadre TX și RX cu frecvența ratei de date/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Intern	Ceas de fază TX și RX cu frecvența ratei de date/66 (FCLK_MULP=2) Ceasul de fază TX și RX este întotdeauna ridicat (1'b1) când FCLK_MULP=1
spi_SCLK	Ieșire	Ceas de viteză SPI cu frecvență de 20 MHz.

Când încărcați designul exampîntr-un dispozitiv FPGA, un eveniment intern ninit_done asigură că JTAG către Avalon Master bridge este în resetare, precum și toate celelalte blocuri.

Generatorul SYSREF are resetarea sa independentă pentru a injecta o relație asincronă intenționată pentru ceasurile txlink_clk și rxlink_clk. Această metodă este mai cuprinzătoare în emularea semnalului SYSREF de la un cip de ceas extern.

Tabelul 14. Design Example Resetează

Resetare semnal	Direcţie	Descriere
global_rst_n	Intrare	Apăsați butonul de resetare globală pentru toate blocurile, cu excepția JTAG la podul Avalon Master.
ninit_done	Intern	Ieșire de la Reset Release IP pentru JTAG la podul Avalon Master.
edctl_rst_n	Intern	Blocul de control ED este resetat de JTAG la podul Avalon Master. Porturile hw_rst și global_rst_n nu resetează blocul ED Control.
hw_rst	Intern	Afirmați și deassert hw_rst scriind în registrul rst_ctl al blocului ED Control. mgmt_rst_in_n afirmă atunci când hw_rst este afirmat.
mgmt_rst_in_n	Intern	Resetare pentru interfețele mapate în memorie Avalon ale diferitelor IP-uri și intrări ale secvențierelor de resetare:  j20c_reconfig_reset pentru F-Tile JESD204C IP duplex nativ PHY spi_rst_n pentru SPI master pio_rst_n pentru starea și controlul PIO portul reset_in0 al secvențătorului de resetare 0 și 1 Portul global_rst_n, hw_rst sau edctl_rst_n afirmă resetarea pe mgmt_rst_in_n.
sysref_rst_n	Intern	Resetare pentru blocul generator SYSREF din blocul ED Control utilizând portul 0 reset_out2 al secvenței de resetare. Portul 0 reset_out2 al secvenței de resetare anulează resetarea dacă PLL-ul central este blocat.
core_pll_rst	Intern	Resetează PLL-ul de bază prin portul 0 reset_out0 al secvenței de resetare. PLL-ul de bază se resetează atunci când este confirmată resetarea mgmt_rst_in_n.
j204c_tx_avs_rst_n	Intern	Resetează interfața mapată cu memorie F-Tile JESD204C TX Avalon prin secvențatorul de resetare 0. Interfața mapată cu memorie TX Avalon se afirmă atunci când mgmt_rst_in_n este afirmat.
j204c_rx_avs_rst_n	Intern	Resetează interfața mapată cu memorie F-Tile JESD204C TX Avalon prin secvențatorul de resetare 1. Interfața mapată cu memorie RX Avalon se afirmă când mgmt_rst_in_n este afirmat.
j204c_tx_rst_n	Intern	Resetează legătura F-Tile JESD204C TX și straturile de transport din domeniile txlink_clk și txframe_clk. Sequencerul de resetare 0 portul reset_out5 resetează j204c_tx_rst_n. Această resetare dezactivează dacă PLL-ul de bază este blocat și semnalele tx_pma_ready și tx_ready sunt afirmate.
j204c_rx_rst_n	Intern	Resetează legătura F-Tile JESD204C RX și straturile de transport în domeniile, rxlink_clk și rxframe_clk.

Resetare semnal	Direcţie	Descriere
		Portul reset_out1 reset sequencer 4 resetează j204c_rx_rst_n. Această resetare dezactivează dacă PLL-ul de bază este blocat, iar semnalele rx_pma_ready și rx_ready sunt afirmate.
j204c_tx_rst_ack_n	Intern	Resetați semnalul de strângere de mână cu j204c_tx_rst_n.
j204c_rx_rst_ack_n	Intern	Resetați semnalul de strângere de mână cu j204c_rx_rst_n.

Figura 8. Diagrama de sincronizare pentru proiectare Example Resetează

F-Tile JESD204C Design Example Semnale

Tabelul 15. Semnale de interfață de sistem

Semnal	Direcţie	Descriere
Ceasuri și resetări
mgmt_clk	Intrare	Ceas de 100 MHz pentru managementul sistemului.
refclk_xcvr	Intrare	Ceas de referință pentru F-tile UX QUAD și System PLL. Echivalent cu rata de date/factor de 33.
refclk_core	Intrare	Ceasul de referință PLL de bază. Aplică aceeași frecvență de ceas ca refclk_xcvr.
in_sysref	Intrare	Semnal SYSREF de la generatorul extern SYSREF pentru implementarea JESD204C Subclasa 1.
sysref_out	Ieșire	Semnal SYSREF pentru implementarea subclasa 204 JESD1C generat de dispozitivul FPGA pentru proiectare exampNumai scopul inițializării legăturii.

 

Semnal	Direcţie	Descriere
SPI
spi_SS_n[2:0]	Ieșire	Semnal de selectare slave SPI activ scăzut.
spi_SCLK	Ieșire	Ceas serial SPI.
spi_sdio	Intrare/Ieșire	Datele de ieșire de la master la slave extern. Introduceți date de la slave extern la master.

Semnal	Direcţie	Descriere
Nota:Când opțiunea Generare 3-Wire SPI Module este activată.
spi_MISO Nota: Când opțiunea Generare 3-Wire SPI Module nu este activată.	Intrare	Introduceți date de la un slave extern la masterul SPI.
spi_MOSI Nota: Când opțiunea Generare 3-Wire SPI Module nu este activată.	Ieșire	Datele de ieșire de la master SPI către slave extern.

 

Semnal	Direcţie	Descriere
ADC / DAC
tx_serial_data[LINK*L-1:0]	Ieșire	Date de ieșire serială de mare viteză diferențială către DAC. Ceasul este încorporat în fluxul de date seriale.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Intrare	Date de intrare în serie diferențială de mare viteză de la ADC. Ceasul este recuperat din fluxul de date serial.
rx_serial_data_n[LINK*L-1:0]

 

Semnal	Direcţie	Descriere
I/O de uz general
condus de utilizator[3:0]	Ieșire	Indică starea pentru următoarele condiții: [0]: programare SPI finalizată [1]: Eroare de legătură TX [2]: Eroare de legătură RX [3]: Eroare de verificare a modelelor pentru datele de streaming Avalon
user_dip[3:0]	Intrare	Intrare comutator DIP pentru modul utilizator: [0]: Activare loopback serial intern [1]: activare SYSREF generată de FPGA [3:2]: Rezervat

 

Semnal	Direcţie	Descriere
Out-of-band (OOB) și stare
rx_patchk_data_error[LINK-1:0]	Ieșire	Când acest semnal este afirmat, indică că verificatorul de model a detectat o eroare.
rx_link_error[LINK-1:0]	Ieșire	Când acest semnal este afirmat, indică JESD204C RX IP a afirmat întrerupere.
tx_link_error[LINK-1:0]	Ieșire	Când acest semnal este afirmat, indică JESD204C TX IP a afirmat întrerupere.
emb_lock_out	Ieșire	Când acest semnal este afirmat, indică că JESD204C RX IP a obținut blocarea EMB.
sh_lock_out	Ieșire	Când acest semnal este afirmat, indică antetul de sincronizare IP JESD204C RX este blocat.

 

Semnal	Direcţie	Descriere
Avalon Streaming
rx_avst_valid[LINK-1:0]	Intrare	Indică dacă convertorul sampdatele chi-ului către stratul de aplicație sunt valide sau invalide. 0: Datele sunt nevalide 1: Datele sunt valide
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Intrare	Convertor sampdate la nivelul aplicației.

F-Tile JESD204C Design Example Registrele de control

Designul F-Tile JESD204C exampRegistrele fișierelor din blocul ED Control folosesc adresarea pe octeți (32 de biți).

Tabelul 16. Design Example Harta adresei
Aceste registre de bloc de control ED pe 32 de biți se află în domeniul mgmt_clk.

Componentă	Adresa
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Control SPI	0x0102_0000 – 0x0102_001F
Control PIO	0x0102_0020 – 0x0102_002F
Stare PIO	0x0102_0040 – 0x0102_004F
Resetați Sequencerul 0	0x0102_0100 – 0x0102_01FF
Resetați Sequencerul 1	0x0102_0200 – 0x0102_02FF
Control ED	0x0102_0400 – 0x0102_04FF
Transceiver IP F-Tile JESD204C PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tabelul 17. Tip și definiție de acces la înregistrare
Acest tabel descrie tipul de acces la registru pentru IP-urile Intel FPGA.

Tip de acces	Definiţie
RO/V	Software doar pentru citire (fără efect asupra scrierii). Valoarea poate varia.
RW	Software-ul citește și returnează valoarea curentă a biților. Software-ul scrie și setează bitul la valoarea dorită.
RW1C	Software-ul citește și returnează valoarea curentă a biților. Software-ul scrie 0 și nu are efect. Software-ul scrie 1 și șterge bitul la 0 dacă bitul a fost setat la 1 de hardware. Hardware-ul setează bitul la 1. Ștergerea software-ului are o prioritate mai mare decât setarea hardware.

Tabelul 18. Harta adresei de control ED

Offset	Nume de înregistrare
0x00	rst_ctl
0x04	rst_sts0
a continuat…

Offset	Nume de înregistrare
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabelul 19. ED Control Block Control and Star Registers

octet Offset	Registru	Nume	Acces	Resetați	Descriere
0x00	rst_ctl	prima_afirmare	RW	0x0	Resetați controlul. [0]: scrieți 1 pentru a confirma resetarea. (hw_rst) Scrieți 0 din nou pentru a anula resetarea. [31:1]: Rezervat.
0x04	rst_sts0	starea_primă	RO/V	0x0	Resetează starea. [0]: Starea PLL de bază blocată. [31:1]: Rezervat.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Stare de detectare a marginilor SYSREF pentru generatorul SYSREF intern sau extern. [0]: Valoarea 1 Indică detectarea unui front ascendent SYSREF pentru operarea subclasa 1. Software-ul poate scrie 1 pentru a șterge acest bit pentru a activa noua detectare a marginilor SYSREF. [31:1]: Rezervat.
0x40	sysref_ctl	sysref_contr ol	RW	Cale de date duplex One-shot: 0x00080	Control SYSREF. Consultați Tabelul 10 la pagina 17 pentru mai multe informații despre utilizarea acestui registru.
				Periodic:	Nota: Valoarea de resetare depinde de
				0x00081	tipul SYSREF și F-Tile
				Gapped- periodic:	Setări ale parametrilor căii de date IP JESD204C.
				0x00082
				Date TX sau RX
				cale
				O singura sansa:
				0x00000
				Periodic:
				0x00001
				gapped-
				periodic:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Starea SYSREF. Acest registru conține cele mai recente setări ale perioadei SYSREF și ciclului de lucru ale generatorului intern SYSREF. Consultați Tabelul 9 la pagina 16 pentru valoarea legală a perioadei SYSREF și a ciclului de activitate.
a continuat…

octet Offset	Registru	Nume	Acces	Resetați	Descriere
					[8:0]: perioada SYSREF. Când valoarea este 0xFF, Perioada SYSREF = 255 Când valoarea este 0x00, perioada SYSREF = 256. [17:9]: ciclu de lucru SYSREF. [31:18]: Rezervat.
0x80	tst_ctl	tst_control	RW	0x0	Controlul de testare. Utilizați acest registru pentru a activa diferite modele de testare pentru generatorul și verificatorul de modele. [1:0] = Câmp rezervat [2] = ramp_test_ctl 1'b0 = Activează generatorul și verificatorul de modele PRBS 1'b1 = Activează ramp generator de modele și verificator [31:3]: Rezervat.
0x8c	tst_err0	tst_error	RW1C	0x0	Indicator de eroare pentru Link 0. Când bitul este 1'b1, indică o eroare. Trebuie să rezolvați eroarea înainte de a scrie 1'b1 pe bitul respectiv pentru a șterge indicatorul de eroare. [0] = Eroare verificator de model [1] = tx_link_error [2] = rx_link_error [3] = Eroare verificator de model de comandă [31:4]: Rezervat.

Istoricul revizuirilor documentului pentru F-Tile JESD204C Intel FPGA IP Design Example Ghidul utilizatorului

Versiunea documentului	Versiunea Intel Quartus Prime	Versiunea IP	Schimbări
2021.10.11	21.3	1.0.0	Lansare inițială.

Documente/Resurse

intel F-Tile JESD204C Intel FPGA IP Design Example [pdfGhid de utilizare F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Referințe

• Manual de utilizare