F-Tile JESD204C Intel FPGA IP Design Example

F-Tile JESD204C Intel® FPGA IP դիզայնի մասին ExampՕգտագործողի ուղեցույց

Օգտագործողի այս ուղեցույցը տրամադրում է առանձնահատկությունները, օգտագործման ուղեցույցները և դիզայնի մանրամասն նկարագրությունը, օրինակampF-Tile JESD204C Intel® FPGA IP-ի համար՝ օգտագործելով Intel Agilex™ սարքեր:

Նախատեսված հանդիսատես

Այս փաստաթուղթը նախատեսված է.

• Նախագծող ճարտարապետ՝ համակարգի մակարդակի նախագծման պլանավորման փուլում IP ընտրություն կատարելու համար
• Սարքավորումների դիզայներները, երբ ինտեգրում են IP-ն իրենց համակարգի մակարդակի նախագծման մեջ
• Վավերացման ինժեներները համակարգի մակարդակի մոդելավորման և ապարատային վավերացման փուլում

Առնչվող փաստաթղթեր
Հետևյալ աղյուսակում թվարկված են այլ տեղեկատու փաստաթղթեր, որոնք կապված են F-Tile JESD204C Intel FPGA IP-ի հետ:

Աղյուսակ 1. Առնչվող փաստաթղթեր

Հղում	Նկարագրություն
F-Tile JESD204C Intel FPGA IP Օգտագործողի ուղեցույց	Տրամադրում է տեղեկատվություն F-Tile JESD204C Intel FPGA IP-ի մասին:
F-Tile JESD204C Intel FPGA IP թողարկման նշումներ	Ցուցակում է F-Tile JESD204C F-Tile JESD204C-ի համար կատարված փոփոխությունները որոշակի թողարկումում:
Intel Agilex սարքի տվյալների թերթիկ	Այս փաստաթուղթը նկարագրում է Intel Agilex սարքերի էլեկտրական բնութագրերը, անջատման բնութագրերը, կոնֆիգուրացիայի առանձնահատկությունները և ժամանակացույցը:

Հապավումներ և բառարան

Աղյուսակ 2. հապավումների ցանկ

Հապավում	Ընդարձակում
LEMC	Տեղական ընդլայնված բազմաբլոկային ժամացույց
FC	Շրջանակի ժամացույցի արագությունը
ADC	Անալոգային թվային փոխարկիչ
DAC	Թվային անալոգային փոխարկիչ
DSP	Թվային ազդանշանի պրոցեսոր
TX	Հաղորդիչ
RX	Ընդունիչ

Հապավում	Ընդարձակում
DLL	Տվյալների կապի շերտ
ԿՍՊ	Վերահսկիչ և կարգավիճակի գրանցամատյան
ՍԻՄ	Ժամացույց և վերակայել միավորը
ISR	Ընդհատել սպասարկման ռեժիմը
ՖԻՖՈ	First-In-First-Out
ՍԵՐԴԵՍ	Serializer Deserializer
ECC	Սխալ շտկելու կոդը
FEC	Փոխանցել սխալ սխալը
SERR	Մեկ սխալի հայտնաբերում (ECC-ում, ուղղելի)
DERR	Կրկնակի սխալի հայտնաբերում (ECC-ում, մահացու ելքով)
PRBS	Կեղծ պատահական երկուական հաջորդականություն
MAC	Մեդիա մուտքի վերահսկիչ: MAC-ը ներառում է արձանագրության ենթաշերտ, տրանսպորտային շերտ և տվյալների կապի շերտ:
ՖՀԻ	Ֆիզիկական շերտ. PHY սովորաբար ներառում է ֆիզիկական շերտը, SERDES-ը, դրայվերները, ընդունիչները և CDR-ը:
հատ	Ֆիզիկական կոդավորման ենթաշերտ
PMA	Ֆիզիկական միջին կցորդ
RBD	RX բուֆերի հետաձգում
UI	Միավորի ընդմիջում = սերիական բիթերի տևողությունը
RBD հաշվարկ	RX Buffer Delay վերջին գծի ժամանումը
RBD օֆսեթ	RX Buffer Delay թողարկման հնարավորություն
SH	Համաժամացնել վերնագիրը
TL	Տրանսպորտի շերտ
ԷՄԻԲ	Ներկառուցված բազմաշերտ փոխկապակցման կամուրջ

Աղյուսակ 3. Բառարանների ցանկ

Ժամկետ	Նկարագրություն
Փոխարկիչ սարք	ADC կամ DAC փոխարկիչ
Տրամաբանական սարք	FPGA կամ ASIC
Օկտետ	8 բիթանոց խումբ, որը ծառայում է որպես մուտքային 64/66 կոդավորիչ և ելք ապակոդավորիչից
Նիբլ	4 բիթանոց հավաքածու, որը JESD204C բնութագրերի հիմնական աշխատանքային միավորն է
Արգելափակել	66-բիթանոց խորհրդանիշ, որը ստեղծվել է 64/66 կոդավորման սխեմայով
Գծի փոխարժեքը	Սերիական հղման արդյունավետ տվյալների արագություն Գոտի գծի արագություն = (Mx Sx N'x 66/64 x FC) / L
Կապել Ժամացույցը	Link Clock = Lane Line Rate/66:
Շրջանակ	Հերթական օկտետների մի շարք, որոնցում յուրաքանչյուր օկտետի դիրքը կարող է որոշվել՝ հղում կատարելով շրջանակի հավասարեցման ազդանշանին:
Շրջանակ Ժամացույց	Համակարգային ժամացույց, որն աշխատում է կադրի արագությամբ, որը պետք է լինի 1x և 2x կապի ժամացույց:

Ժամկետ	Նկարագրություն
Samples մեկ շրջանակի ժամացույցի համար	Samples մեկ ժամացույցի, ընդհանուր samples in frame ժամացույց փոխարկիչ սարքի համար:
LEMC	Ներքին ժամացույց, որն օգտագործվում է ընդլայնված բազմաբլոկի սահմանները գծերի միջև և արտաքին հղումների մեջ հավասարեցնելու համար (SYSREF կամ ենթադաս 1):
0 ենթադաս	Դետերմինիստական ​​հետաձգման աջակցություն չկա: Տվյալները պետք է անհապաղ թողարկվեն ստացողի վրա երթևեկելի հատվածից գիծ:
1 ենթադաս	Որոշիչ ուշացում՝ օգտագործելով SYSREF:
Բազմակետ հղում	Միջսարքային կապեր 2 կամ ավելի փոխարկիչ սարքերի հետ:
64B/66B կոդավորում	Գծային կոդ, որը 64-բիթանոց տվյալները քարտեզագրում է 66 բիթ` բլոկ ձևավորելու համար: Հիմնական մակարդակի տվյալների կառուցվածքը բլոկ է, որը սկսվում է 2-բիթանոց համաժամացման վերնագրով:

Աղյուսակ 4. Խորհրդանիշներ

Ժամկետ	Նկարագրություն
L	Գոտիների թիվը մեկ փոխարկիչ սարքի համար
M	Մեկ սարքի փոխարկիչների քանակը
F	Օկտետների քանակը մեկ շրջանակի վրա մեկ գծի վրա
S	Ս–ների թիվըamples փոխանցված մեկ փոխարկիչի մեկ շրջանակի ցիկլի համար
N	Փոխարկիչի լուծում
N'	Բիթերի ընդհանուր քանակը վրկ-ումampօգտատիրոջ տվյալների ձևաչափով
CS	Կառավարման բիթերի քանակը մեկ փոխարկման sample
CF	Վերահսկիչ բառերի քանակը մեկ շրջանակի ժամացույցի ժամանակահատվածում մեկ հղումով
HD	Բարձր խտության օգտագործողի տվյալների ձևաչափ
E	Բազմաբլոկների քանակը ընդլայնված բազմաբլոկում

F-Tile JESD204C Intel FPGA IP Design Exampարագ մեկնարկի ուղեցույց

F-Tile JESD204C Intel FPGA IP դիզայնը նախկինampIntel Agilex սարքերի համար նախատեսված les-ն ունի սիմուլյացիոն փորձարկման նստարան և ապարատային դիզայն, որն աջակցում է կոմպիլյացիան և ապարատային փորձարկումը:
Դուք կարող եք ստեղծել F-Tile JESD204C դիզայնը նախկինումamples միջոցով IP կատալոգ Intel Quartus® Prime Pro Edition ծրագրաշարում:

Գծապատկեր 1. Զարգացում Սtages դիզայնի համար Example

Դիզայն Example Block Diagram

Նկար 2. F-Tile JESD204C Design Example Բարձր մակարդակի բլոկ դիագրամ

Դիզայնը նախկինample-ն բաղկացած է հետևյալ մոդուլներից.

• Պլատֆորմ դիզայներ համակարգ
  • F-Tile JESD204C Intel FPGA IP
  • JTAG դեպի Ավալոն Վարպետ կամուրջ
  • Զուգահեռ I/O (PIO) կարգավորիչ
  • Սերիական պորտի միջերես (SPI) - հիմնական մոդուլ - IOPLL
  • SYSREF գեներատոր
  • ExampԴիզայն (ED) Վերահսկիչ ԿՍՊ
  • Վերականգնել հաջորդականությունը
• Համակարգի PLL
• Կաղապարների գեներատոր
• Կաղապարի ստուգիչ

Աղյուսակ 5. Դիզայն Exampմոդուլներ

Բաղադրիչներ	Նկարագրություն
Պլատֆորմ դիզայներ համակարգ	Platform Designer համակարգը ներկայացնում է F-Tile JESD204C IP տվյալների ուղին և օժանդակ ծայրամասային սարքերը:
F-Tile JESD204C Intel FPGA IP	Այս «Platform Designer» ենթահամակարգը պարունակում է TX և RX F-Tile JESD204C IP-ներ, որոնք ստեղծվել են դուպլեքս PHY-ի հետ միասին:
JTAG դեպի Ավալոն Վարպետ կամուրջ	Այս կամուրջը ապահովում է համակարգային կոնսոլի հոսթինգի մուտք դեպի հիշողության քարտեզագրված IP-ն դիզայնում J-ի միջոցովTAG ինտերֆեյս.
Զուգահեռ I/O (PIO) կարգավորիչ	Այս կարգավորիչը ապահովում է հիշողության քարտեզագրված ինտերֆեյս s-ի համարampling և drive ընդհանուր նշանակության I/O պորտեր:
SPI վարպետ	Այս մոդուլը կարգավորում է կոնֆիգուրացիայի տվյալների սերիական փոխանցումը SPI ինտերֆեյսին փոխարկիչի վերջում:
SYSREF գեներատոր	SYSREF գեներատորը օգտագործում է կապի ժամացույցը որպես հղման ժամացույց և առաջացնում է SYSREF իմպուլսներ F-Tile JESD204C IP-ի համար: Նշում. Այս դիզայնը նախկինample-ն օգտագործում է SYSREF գեներատորը՝ ցուցադրելու դուպլեքս F-Tile JESD204C IP կապի սկզբնավորումը: F-Tile JESD204C ենթադաս 1 համակարգի մակարդակի հավելվածում դուք պետք է ստեղծեք SYSREF-ը նույն աղբյուրից, ինչ սարքի ժամացույցը:
IOPLL	Այս դիզայնը նախկինample-ն օգտագործում է IOPLL՝ օգտվողի ժամացույց ստեղծելու համար՝ F-Tile JESD204C IP-ին տվյալները փոխանցելու համար:
ED Control CSR	Այս մոդուլը ապահովում է SYSREF-ի հայտնաբերման հսկողություն և կարգավիճակ, ինչպես նաև թեստային օրինաչափության կառավարում և կարգավիճակ:
Վերականգնել հաջորդականությունը	Այս դիզայնը նախկինample-ն բաղկացած է 2 վերակայման հաջորդականությունից. Վերականգնել հաջորդականությունը 0 — Վերականգնում է TX/RX Avalon® հոսքային տիրույթը, Avalon հիշողության քարտեզագրված տիրույթը, հիմնական PLL, TX PHY, TX միջուկը և SYSREF գեներատորը: Վերականգնել հաջորդականությունը 1 — Վերակայում է RX PHY և RX միջուկը:
Համակարգի PLL	Հիմնական ժամացույցի աղբյուր F-սալիկի կոշտ IP և EMIB հատման համար:
Կաղապարների գեներատոր	Կաղապարի գեներատորը առաջացնում է PRBS կամ ramp օրինակը.
Կաղապարի ստուգիչ	Նմուշի ստուգիչը ստուգում է PRBS կամ ramp ստացված օրինաչափությունը և նշում է սխալ, երբ հայտնաբերում է տվյալների անհամապատասխանությունampլե.

Ծրագրային ապահովման պահանջներ

Դիզայնը փորձարկելու համար Intel-ն օգտագործում է հետևյալ ծրագրակազմըampLinux համակարգում.

• Intel Quartus Prime Pro Edition ծրագրակազմ
• Questa*/ModelSim* կամ VCS*/VCS MX սիմուլյատոր

Դիզայնի ստեղծում

Դիզայնը ստեղծելու համար, օրինակample IP պարամետրի խմբագրիչից.

1. Ստեղծեք նախագիծ՝ ուղղված Intel Agilex F-tile սարքերի ընտանիքին և ընտրեք ցանկալի սարքը:
2. IP կատալոգում, Գործիքներ ➤ IP կատալոգում, ընտրեք F-Tile JESD204C Intel FPGA IP:
3. Նշեք վերին մակարդակի անուն և թղթապանակ ձեր հարմարեցված IP փոփոխության համար: Սեղմեք OK: Պարամետրերի խմբագրիչը ավելացնում է վերին մակարդակի .ip file ընթացիկ նախագծին ավտոմատ կերպով: Եթե ​​Ձեզ հուշում են ձեռքով ավելացնել .ip-ը file նախագծին սեղմեք Նախագիծ ➤ Ավելացնել/Հեռացնել Files Ծրագրում ավելացնելու համար file.
4. Համաձայն նախկինample Design ներդիր, նշեք դիզայնը, օրինակample պարամետրերը, ինչպես նկարագրված է Design Example Պարամետրեր.
5. Սեղմեք Ստեղծել նախկինampԴիզայն.

Ծրագիրը ստեղծում է ամբողջ դիզայնը files ենթատեղեկատուներում: Սրանք files-ն պահանջվում է սիմուլյացիա և կոմպիլյացիան գործարկելու համար:

Դիզայն Example Պարամետրեր
F-Tile JESD204C Intel FPGA IP պարամետրերի խմբագրիչը ներառում է Example Design ներդիրը, որպեսզի դուք նշեք որոշակի պարամետրեր նախքան դիզայնը ստեղծելը, օրինակampլե.

Աղյուսակ 6. Պարամետրերը նախկինումampԴիզայնի ներդիր

Պարամետր	Ընտրանքներ	Նկարագրություն
Ընտրեք Դիզայն	Համակարգի վահանակի վերահսկում Ոչ մեկը	Դիզայնին մուտք գործելու համար ընտրեք համակարգի վահանակի կառավարումը, օրինակampտվյալների ուղին համակարգի վահանակի միջոցով:
Մոդելավորում	Դուրս, դուրս	Միացրեք, որպեսզի IP-ն ստեղծի անհրաժեշտը files դիզայնի մոդելավորման համար նախկինampլե.
Սինթեզ	Դուրս, դուրս	Միացրեք, որպեսզի IP-ն ստեղծի անհրաժեշտը files Intel Quartus Prime կոմպիլյացիայի և ապարատային ցուցադրության համար:
HDL ձևաչափ (սիմուլյացիայի համար)	Verilog VDHL	Ընտրեք RTL-ի HDL ձևաչափը files մոդելավորման համար:
HDL ձևաչափ (սինթեզի համար)	Միայն Verilog	Ընտրեք RTL-ի HDL ձևաչափը files սինթեզի համար.

Պարամետր	Ընտրանքներ	Նկարագրություն
Ստեղծեք 3-լարային SPI մոդուլ	Դուրս, դուրս	Միացրեք՝ 3 լարերի փոխարեն 4-լարային SPI միջերեսը միացնելու համար:
Sysref ռեժիմ	Մեկ կրակոց Պարբերական Շեղված պարբերական	Ընտրեք, թե արդյոք ցանկանում եք, որ SYSREF հավասարեցումը լինի մեկ կրակոցային իմպուլսային ռեժիմ, պարբերական կամ բաց պարբերական՝ հիմնված ձեր դիզայնի պահանջների և ժամանակի ճկունության վրա: Մեկ կրակոց — Ընտրեք այս տարբերակը, որպեսզի հնարավորություն ընձեռվի SYSREF-ը լինել մեկ կրակոցի իմպուլսային ռեժիմ: Sysref_ctrl[17] ռեգիստրի բիտի արժեքը 0 է: F-Tile JESD204C IP-ի վերակայումից հետո փոխեք sysref_ctrl[17] ռեգիստրի արժեքը 0-ից 1-ի, այնուհետև 0-ի՝ մեկ կրակոց SYSREF իմպուլսի համար: Պարբերական — SYSREF պարբերական ռեժիմում ունի 50:50 աշխատանքային ցիկլ: SYSREF ժամանակահատվածը E*SYSREF_MULP է: Շեղված պարբերական — SYSREF-ն ունի ծրագրավորվող աշխատանքային ցիկլ՝ 1 կապի ժամացույցի ցիկլով: SYSREF ժամանակահատվածը E*SYSREF_MULP է: Աշխատանքային ցիկլի սահմաններից դուրս կարգավորելու համար SYSREF գեներացիոն բլոկը պետք է ավտոմատ կերպով եզրակացություն տա 50:50 աշխատանքային ցիկլը: Անդրադարձեք SYSREF Գեներատոր բաժինը SYSREF-ի մասին լրացուցիչ տեղեկությունների համար ժամանակաշրջան։
Ընտրեք տախտակ	Ոչ մեկը	Ընտրեք տախտակը դիզայնի համար, օրինակampլե. Ոչ մեկը — Այս տարբերակը բացառում է դիզայնի ապարատային ասպեկտները, օրինակampլե. Բոլոր փին հանձնարարությունները կսահմանվեն վիրտուալ կապումներով:
Փորձարկման ձևանմուշ	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Ընտրեք օրինաչափությունների գեներատոր և ստուգիչ թեստի օրինակ: Pattern Generator-JESD204C-ն աջակցում է PRBS-ի օրինաչափությունների գեներատորին յուրաքանչյուր տվյալների համարampլե. Սա նշանակում է, որ տվյալների լայնությունը N+CS տարբերակն է: PRBS օրինաչափությունների գեներատորը և ստուգիչը օգտակար են տվյալների ստեղծման համարampփորձարկման խթան է և այն համատեղելի չէ ADC/DAC փոխարկիչի PRBS թեստային ռեժիմի հետ: Ramp Pattern Generator — JESD204C կապի շերտը աշխատում է նորմալ, սակայն փոխադրումն ավելի ուշ անջատված է, և ձևաչափիչի մուտքագրումն անտեսվում է: Յուրաքանչյուր գիծ փոխանցում է նույնական օկտետ հոսք, որը աճում է 0x00-ից մինչև 0xFF, այնուհետև կրկնվում է: Ռamp օրինաչափության թեստը միացված է prbs_test_ctl-ի կողմից: PRBS Pattern Checker-JESD204C PRBS scrambler-ը ինքնին համաժամանակացվում է, և ակնկալվում է, որ երբ IP միջուկը կարողանա վերծանել կապը, խճճված սերմն արդեն համաժամանակացված է: PRBS-ի խառնման սերմը կպահանջի 8 օկտետ ինքնանախաստորագրման համար: Ramp Pattern Checker – JESD204C scrambling-ը ինքնին համաժամանակացվող է և ակնկալվում է, որ երբ IP միջուկը կարողանա վերծանել կապը, խճճված սերմն արդեն համաժամանակացված է: Առաջին վավեր օկտետը բեռնվում է որպես ramp սկզբնական արժեքը. Հետագա տվյալները պետք է ավելանան մինչև 0xFF և գլորվեն մինչև 0x00: Ռamp նախշերի ստուգիչը պետք է ստուգի բոլոր գծերի միանման նախշը:
Միացնել ներքին սերիական հանգույցը	Դուրս, դուրս	Ընտրեք ներքին սերիական հանգույց:
Միացնել հրամանի ալիքը	Դուրս, դուրս	Ընտրեք հրամանի ալիքի նախշը:

Տեղեկատուի կառուցվածքը
F-Tile JESD204C դիզայնը նախկինample դիրեկտորիաները պարունակում են գեներացված files դիզայնի համար նախկինamples.

Նկար 3. Գրացուցակի կառուցվածքը F-Tile JESD204C Intel Agilex Design Example

Աղյուսակ 7. Տեղեկատու Files

Թղթապանակներ	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
սիմուլյացիա/մենթոր	modelsim_sim.tcl tb_top_waveform.do
սիմուլյացիա/սինոփսիս	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Դիզայնի մոդելավորում Example Testbench

Դիզայնը նախկինample testbench-ը նմանակում է ձեր ստեղծած դիզայնը:

Նկար 4. Ընթացակարգ

Դիզայնը մոդելավորելու համար կատարեք հետևյալ քայլերը.

1. Փոխեք աշխատանքային գրացուցակըample_design_directory>/simulation/ .
2. Հրամանի տողում գործարկեք սիմուլյացիայի սցենարը: Ստորև բերված աղյուսակը ցույց է տալիս աջակցվող սիմուլյատորները գործարկելու հրամանները:

Սիմուլյատոր	Հրաման
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (առանց Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Սիմուլյացիան ավարտվում է հաղորդագրություններով, որոնք ցույց են տալիս, թե արդյոք վազքը հաջող էր, թե ոչ:

Նկար 5. Հաջող մոդելավորում
Այս նկարը ցույց է տալիս VCS սիմուլյատորի հաջողված մոդելավորման հաղորդագրությունը:

Դիզայնի կազմում Նախample

Կազմելու համար միայն կոմպիլյացիան նախկինample project, հետևեք հետևյալ քայլերին.

1. Ապահովել կոմպիլացիոն դիզայնը, օրինակampսերունդն ավարտված է.
2. Intel Quartus Prime Pro Edition ծրագրաշարում բացեք Intel Quartus Prime Pro Edition նախագիծըample_ design_ directory>/ed/quartus.
3. Մշակման ընտրացանկում կտտացրեք Սկսել կազմումը:

Մանրամասն նկարագրություն F-Tile JESD204C Design Example

F-Tile JESD204C դիզայնը նախկինample-ն ցույց է տալիս տվյալների հոսքի ֆունկցիոնալությունը՝ օգտագործելով loopback ռեժիմը:
Դուք կարող եք նշել ձեր նախընտրած պարամետրերի կարգավորումները և ստեղծել դիզայնի օրինակըampլե.
Դիզայնը նախկինample-ն հասանելի է միայն դուպլեքս ռեժիմում և՛ Base, և՛ PHY տարբերակների համար: Դուք կարող եք ընտրել միայն Base կամ PHY միայն տարբերակը, բայց IP-ն կստեղծի դիզայնը նախկինումample ինչպես Base-ի, այնպես էլ PHY-ի համար:

Նշում.  Տվյալների բարձր արագության որոշ կոնֆիգուրացիաներ կարող են ձախողվել ժամանակի համար: Ժամկետների ձախողումից խուսափելու համար հաշվի առեք F-Tile JESD204C Intel FPGA IP պարամետրերի խմբագրիչի «Կարգավորումներ» ներդիրում նշել շրջանակի ժամացույցի հաճախականության ավելի ցածր (FCLK_MULP) արժեքը:

Համակարգի բաղադրիչներ

F-Tile JESD204C դիզայնը նախկինample-ն ապահովում է ծրագրային ապահովման վրա հիմնված կառավարման հոսք, որն օգտագործում է կոշտ կառավարման միավորը համակարգային վահանակի աջակցությամբ կամ առանց դրա:

Դիզայնը նախկինample-ն հնարավորություն է տալիս ավտոմատ կապակցել ներքին և արտաքին շրջադարձային ռեժիմներում:

JTAG դեպի Ավալոն վարպետ կամուրջ
ՋTAG դեպի Avalon Master Bridge ապահովում է միացում հյուրընկալող համակարգի միջև՝ մուտք գործելու հիշողության քարտեզագրված F-Tile JESD204C IP-ին և ծայրամասային IP կառավարման և կարգավիճակի ռեգիստրներին J-ի միջոցով:TAG ինտերֆեյս.

Նկար 6. Համակարգը JTAG դեպի Avalon Master Bridge Core

Նշում.  Համակարգի ժամացույցը պետք է լինի առնվազն 2 անգամ ավելի արագ, քան JTAG ժամացույց. Համակարգի ժամացույցը mgmt_clk (100 ՄՀց) է այս դիզայնում, օրինակampլե.

Զուգահեռ I/O (PIO) Core
Avalon ինտերֆեյսի հետ զուգահեռ մուտքային/ելքային միջուկը ապահովում է հիշողության քարտեզագրված ինտերֆեյս Avalon-ի հիշողության քարտեզագրված ստրկական պորտի և ընդհանուր նշանակության I/O պորտերի միջև: I/O պորտերը միանում են կա՛մ չիպային օգտագործողի տրամաբանությանը, կա՛մ I/O կապին, որը միանում է FPGA-ից դուրս գտնվող սարքերին:

Նկար 7. PIO Core՝ մուտքային պորտերով, ելքային պորտերով և IRQ աջակցությամբ
Լռելյայնորեն, Platform Designer բաղադրիչը անջատում է ընդհատման ծառայության գիծը (IRQ):

PIO I/O պորտերը նշանակված են բարձր մակարդակի HDL-ում file ( io_ կարգավիճակ մուտքային նավահանգիստների համար, io_ հսկողություն ելքային նավահանգիստների համար):

Ստորև բերված աղյուսակը նկարագրում է ազդանշանի միացումը կարգավիճակի և վերահսկման I/O պորտերի համար DIP անջատիչին և մշակման հավաքածուի LED-ին:

Աղյուսակ 8. PIO Core I/O Ports

Պորտ	Բիթ	Ազդանշան
Out_port	0	USER_LED SPI ծրագրավորումն ավարտված է
	31։1	Վերապահված
In_port	0	USER_DIP ներքին սերիական շրջադարձը միացնել Off = 1 Միացված = 0
	1	USER_DIP FPGA-ի կողմից ստեղծված SYSREF միացնել Անջատված = 1 Միացված = 0
	31։2	Վերապահված է.

SPI Վարպետ
SPI-ի գլխավոր մոդուլը ստանդարտ հարթակ դիզայներ բաղադրիչ է IP Catalog ստանդարտ գրադարանում: Այս մոդուլը օգտագործում է SPI արձանագրությունը՝ հեշտացնելու արտաքին փոխարկիչների կազմաձևումը (օրինակample, ADC, DAC և արտաքին ժամացույցի գեներատորներ) այս սարքերի ներսում կառուցվածքային գրանցման տարածության միջոցով:

SPI վարպետն ունի Avalon հիշողության քարտեզագրված ինտերֆեյս, որը միանում է Avalon վարպետին (JTAG դեպի Ավալոն գլխավոր կամուրջ)՝ Avalon հիշողության քարտեզագրված փոխկապակցման միջոցով: SPI վարպետը ստանում է կազմաձևման հրահանգներ Avalon վարպետից:

SPI գլխավոր մոդուլը վերահսկում է մինչև 32 անկախ SPI ստրուկներ: SCLK baud արագությունը կազմաձևված է մինչև 20 ՄՀց (բաժանվում է 5-ի):
Այս մոդուլը կազմաձևված է 4 լարով, 24 բիթ լայնությամբ ինտերֆեյսի վրա: Եթե ​​ընտրված է Generate 3-Wire SPI Module տարբերակը, ապա ստեղծվում է լրացուցիչ մոդուլ՝ SPI Master-ի 4-լարային ելքը 3-լարի փոխարկելու համար:

IOPLL
IOPLL-ը ստեղծում է շրջանակի_clk և link_clk ստեղծման համար անհրաժեշտ ժամացույցը: PLL-ի հղման ժամացույցը կարգավորելի է, բայց սահմանափակվում է տվյալների արագությամբ/գործոնով 33:

• Դիզայնի համար, օրինակample, որն ապահովում է տվյալների արագությունը 24.33024 Գբիտ/վրկ, frame_clk և link_clk ժամացույցի արագությունը 368.64 ՄՀց է:
• Դիզայնի համար, օրինակample, որն ապահովում է տվյալների արագությունը 32 Գբիտ/վրկ, frame_clk և link_clk ժամացույցի արագությունը 484.848 ՄՀց է:

SYSREF գեներատոր
SYSREF-ը ժամանակային ազդանշան է F-Tile JESD204C ինտերֆեյսով տվյալների փոխարկիչների համար:

SYSREF գեներատորը նախագծում, օրինակample-ն օգտագործվում է միայն դուպլեքս JESD204C IP կապի սկզբնավորման ցուցադրման նպատակով: JESD204C ենթադաս 1 համակարգի մակարդակի հավելվածում դուք պետք է ստեղծեք SYSREF նույն աղբյուրից, ինչ սարքի ժամացույցը:

F-Tile JESD204C IP-ի համար SYSREF հսկիչ ռեգիստրի SYSREF բազմապատկիչը (SYSREF_MULP) սահմանում է SYSREF ժամանակաշրջանը, որը E պարամետրի n-ամբողջ բազմապատիկն է:

Դուք պետք է ապահովեք E*SYSREF_MULP ≤16: Նախample, եթե E=1, SYSREF_MULP-ի իրավական կարգավորումը պետք է լինի 1–16-ի սահմաններում, իսկ եթե E=3, SYSREF_MULP-ի իրավական կարգավորումը պետք է լինի 1–5-ի սահմաններում:

Նշում.  Եթե ​​սահմանեք SYSREF_MULP-ի սահմաններից դուրս, SYSREF գեներատորը կարգավորումը կփակի SYSREF_MULP=1:
Դուք կարող եք ընտրել՝ արդյոք ցանկանում եք, որ SYSREF տեսակը լինի մեկ կրակոցային իմպուլս, պարբերական կամ բացված պարբերական՝ Ex-ի միջոցով:ampԴիզայնի ներդիրը F-Tile JESD204C Intel FPGA IP պարամետրերի խմբագրիչում:

Աղյուսակ 9. Examples of Periodic and Gapped Periodic SYSREF Counter

E	SYSREF_MULP	SYSREF ԺԱՄԱՆԱԿԱՀԱՏՎԱԾ (E*SYSREF_MULP* 32)	Պարտականության ցիկլ	Նկարագրություն
1	1	32	1..31 (Ծրագրավորվող)	Շեղված պարբերական
1	1	32	16 (ֆիքսված)	Պարբերական
1	2	64	1..63 (Ծրագրավորվող)	Շեղված պարբերական
1	2	64	32 (ֆիքսված)	Պարբերական
1	16	512	1..511 (Ծրագրավորվող)	Շեղված պարբերական
1	16	512	256 (ֆիքսված)	Պարբերական
2	3	19	1..191 (Ծրագրավորվող)	Շեղված պարբերական
2	3	192	96 (ֆիքսված)	Պարբերական
2	8	512	1..511 (Ծրագրավորվող)	Շեղված պարբերական
2	8	512	256 (ֆիքսված)	Պարբերական
2	9 (անօրինական)	64	32 (ֆիքսված)	Շեղված պարբերական
2	9 (անօրինական)	64	32 (ֆիքսված)	Պարբերական

 

Աղյուսակ 10. SYSREF կառավարման ռեգիստրներ
Դուք կարող եք դինամիկ կերպով վերակազմավորել SYSREF կառավարման ռեգիստրները, եթե ռեգիստրի կարգավորումը տարբերվում է այն պարամետրերից, որոնք դուք նշել եք, երբ դուք ստեղծեցիք դիզայնը նախկինում:ampլե. Կարգավորեք SYSREF գրանցամատյանները նախքան F-Tile JESD204C Intel FPGA IP-ի վերակայումը: Եթե ​​դուք ընտրում եք արտաքին SYSREF գեներատորը միջոցով
sysref_ctrl[7] ռեգիստրի բիթ, կարող եք անտեսել SYSREF տեսակի, բազմապատկիչի, աշխատանքային ցիկլի և փուլի կարգավորումները:

Բիթ	Կանխադրված արժեք	Նկարագրություն
sysref_ctrl[1:0]	2'b00. Մեկ կրակոց 2'b01: Պարբերական 2'b10. Պարբերական բացթողումներ	SYSREF տեսակը. Լռելյայն արժեքը կախված է SYSREF ռեժիմի կարգավորումից Example Դիզայն ներդիր F-Tile JESD204C Intel FPGA IP պարամետրերի խմբագրիչում:
sysref_ctrl[6:2]	5'b00001	SYSREF բազմապատկիչ. Այս SYSREF_MULP դաշտը կիրառելի է պարբերական և բաց-պարբերական SYSREF տիպի համար: Դուք պետք է կարգավորեք բազմապատկիչի արժեքը, որպեսզի համոզվեք, որ E*SYSREF_MULP արժեքը գտնվում է 1-ից 16-ի միջև, նախքան F-Tile JESD204C IP-ի վերակայումը: Եթե ​​E*SYSREF_MULP արժեքը դուրս է այս տիրույթից, ապա բազմապատկիչ արժեքը կանխադրված է 5'b00001:
sysref_ctrl[7]	Դուպլեքս տվյալների ուղի` 1'b1 Simplex TX կամ RX տվյալների ուղի` 1'b0	SYSREF ընտրեք: Նախնական արժեքը կախված է տվյալների ուղու կարգավորումից ExampԴիզայնի ներդիրը F-Tile JESD204C Intel FPGA IP պարամետրերի խմբագրիչում: 0. Simplex TX կամ RX (արտաքին SYSREF) 1: Դուպլեքս (ներքին SYSREF)
sysref_ctrl[16:8]	9։0	SYSREF աշխատանքային ցիկլը, երբ SYSREF տիպը պարբերական է կամ բացված պարբերական: Դուք պետք է կարգավորեք աշխատանքային ցիկլը, նախքան F-Tile JESD204C IP-ի վերակայումը: Առավելագույն արժեքը = (E*SYSREF_MULP*32)-1 Նախampլե: 50% աշխատանքային ցիկլ = (E*SYSREF_MULP*32)/2 Աշխատանքային ցիկլը կանխադրված է մինչև 50%, եթե դուք չեք կարգավորում այս ռեգիստրի դաշտը, կամ եթե գրանցման դաշտը կազմաձևում եք 0 կամ ավելի, քան թույլատրելի առավելագույն արժեքը:
sysref_ctrl[17]	1'b0	Ձեռքով կառավարում, երբ SYSREF տիպը մեկ կրակոց է: SYSREF ազդանշանը բարձր սահմանելու համար գրեք 1: SYSREF ազդանշանը ցածր սահմանելու համար գրեք 0: Մեկ կրակոցի ռեժիմում SYSREF իմպուլս ստեղծելու համար անհրաժեշտ է գրել 1, ապա 0:
sysref_ctrl[31:18]	22։0	Վերապահված է.

Վերականգնել Sequencers
Այս դիզայնը նախկինample-ն բաղկացած է երկու վերակայման հաջորդականություններից.

• Վերականգնել հաջորդականությունը 0 — Վերականգնում է TX/RX Avalon հոսքային տիրույթը, Avalon հիշողության քարտեզագրված տիրույթը, հիմնական PLL, TX PHY, TX միջուկը և SYSREF գեներատորը:
• Վերականգնել հաջորդականությունը 1 — Վերականգնում է RX PHY և RX Core:

3-Wire SPI
Այս մոդուլը կամընտիր է SPI ինտերֆեյսը 3 լարերի փոխարկելու համար:

Համակարգի PLL
F-tile-ն ունի երեք համակարգային PLL: Այս համակարգի PLL-ները կոշտ IP-ի (MAC, PCS և FEC) և EMIB հատման հիմնական ժամացույցի աղբյուրն են: Սա նշանակում է, որ երբ դուք օգտագործում եք համակարգի PLL ժամացույցի ռեժիմը, բլոկները չեն ժամացույցի ենթարկվում PMA ժամացույցով և կախված չեն FPGA միջուկից եկող ժամացույցից: Յուրաքանչյուր համակարգ PLL ստեղծում է միայն մեկ հաճախականության ինտերֆեյսի հետ կապված ժամացույց: ՆախampLe, Ձեզ անհրաժեշտ է երկու համակարգային PLL՝ մեկ ինտերֆեյս 1 ԳՀց հաճախականությամբ և մեկ ինտերֆեյս 500 ՄՀց հաճախականությամբ գործարկելու համար: PLL համակարգի օգտագործումը թույլ է տալիս ինքնուրույն օգտագործել յուրաքանչյուր գիծ՝ առանց հարևան գծի վրա ազդող գծի ժամացույցի փոփոխության:
Յուրաքանչյուր համակարգ PLL կարող է օգտագործել FGT ութ տեղեկատու ժամացույցներից որևէ մեկը: Համակարգի PLL-ները կարող են կիսել տեղեկատու ժամացույցը կամ ունենալ տարբեր տեղեկատու ժամացույցներ: Յուրաքանչյուր ինտերֆեյս կարող է ընտրել, թե որ համակարգն է օգտագործում PLL-ը, բայց ընտրվելուց հետո այն ֆիքսված է և չի կարող վերակազմավորվել՝ օգտագործելով դինամիկ վերակազմավորում:

Առնչվող տեղեկատվություն
F-tile Architecture և PMA և FEC Direct PHY IP օգտագործողի ուղեցույց

Լրացուցիչ տեղեկություններ համակարգի PLL ժամացույցի ռեժիմի մասին Intel Agilex F-սալիկի սարքերում:

Կաղապարների գեներատոր և ստուգիչ
Կաղապարների գեներատորը և ստուգիչը օգտակար են տվյալների ստեղծման համարamples և մոնիտորինգ թեստավորման նպատակով:
Աղյուսակ 11. Աջակցվող օրինաչափությունների գեներատոր

Կաղապարների գեներատոր	Նկարագրություն
PRBS օրինաչափությունների գեներատոր	F-Tile JESD204C դիզայնը նախկինample PRBS օրինաչափությունների գեներատորն աջակցում է բազմանդամների հետևյալ աստիճանին. PRBS23: X23 + X18 + 1 PRBS15: X15 + X14 + 1 PRBS9: X9 + X5 + 1 PRBS7: X7 + X6 + 1
Ramp նախշերի գեներատոր	րamp օրինաչափության արժեքը յուրաքանչյուր հաջորդ վրկ-ի համար ավելանում է 1-ովample-ն N-ի գեներատորի լայնությամբ և գլորվում է մինչև 0, երբ բոլոր բիթերը s-ում ենampեն 1. Միացնել ramp օրինաչափությունների գեներատոր՝ գրելով ED կառավարման բլոկի tst_ctl ռեգիստրի 1-ից 2 բիթ:
Հրամանի ալիք ramp նախշերի գեներատոր	F-Tile JESD204C դիզայնը նախկինample աջակցում է հրամանի ալիք ramp նախշերի գեներատոր յուրաքանչյուր գծի համար: րamp օրինաչափության արժեքն ավելանում է 1-ով 6 բիթ հրամանի բառերի համար: Մեկնարկային սերմը աճող օրինաչափություն է բոլոր ուղիներով:

Աղյուսակ 12. Աջակցված օրինակների ստուգիչ

Կաղապարի ստուգիչ	Նկարագրություն
PRBS նմուշի ստուգիչ	Նմուշի ստուգիչի մեջ խառնվող սերմը ինքնին համաժամանակացվում է, երբ F-Tile JESD204C IP-ն հասնում է թեքության հավասարեցմանը: Նմուշի ստուգիչը պահանջում է 8 օկտետ, որպեսզի թրթռացող սերմը ինքնասինխրոնացվի:
Ramp նախշի ստուգիչ	Առաջին վավեր տվյալները սample-ն յուրաքանչյուր փոխարկիչի համար (M) բեռնված է որպես r-ի սկզբնական արժեքamp օրինակը. Հետագա տվյալները սamples արժեքները պետք է ավելանան 1-ով յուրաքանչյուր ժամացույցի ցիկլում մինչև առավելագույնը, այնուհետև գլորվեն մինչև 0:

Կաղապարի ստուգիչ	Նկարագրություն
	Նախample, երբ S=1, N=16 և WIDTH_MULP = 2, տվյալների լայնությունը մեկ փոխարկիչի համար կազմում է S * WIDTH_MULP * N = 32: Առավելագույն տվյալները sample արժեքը 0xFFFF է: րamp օրինաչափության ստուգիչը ստուգում է, որ բոլոր փոխարկիչներում ստացվել են նույնական նախշեր:
Հրամանի ալիք ramp նախշի ստուգիչ	F-Tile JESD204C դիզայնը նախկինample աջակցում է հրամանի ալիք ramp նախշի ստուգիչ. Ստացված առաջին հրամանի բառը (6 բիթ) բեռնվում է որպես սկզբնական արժեք: Նույն գծի հաջորդ հրամանի բառերը պետք է ավելանան մինչև 0x3F և գլորվեն մինչև 0x00: Հրամանատար ալիքը ramp օրինաչափության ստուգիչ ստուգում է ramp նախշեր բոլոր երթուղիներով:

F-Tile JESD204C TX և RX IP
Այս դիզայնը նախկինample-ն թույլ է տալիս կարգավորել յուրաքանչյուր TX/RX սիմպլեքս ռեժիմով կամ դուպլեքս ռեժիմով:
Դուպլեքս կոնֆիգուրացիաները թույլ են տալիս IP ֆունկցիոնալությունը ցուցադրել՝ օգտագործելով ներքին կամ արտաքին սերիական հանգույց: IP-ի շրջանակներում ԿՍՊ-ները օպտիմիզացված չեն, որպեսզի թույլ տան IP-ի վերահսկում և կարգավիճակի դիտարկում:

F-Tile JESD204C Design ExampԺամացույց և վերակայում

F-Tile JESD204C դիզայնը նախկինample-ն ունի ժամացույցի և վերակայման ազդանշանների հավաքածու:

Աղյուսակ 13.Դիզայն Example Ժամացույցներ

Ժամացույցի ազդանշան	Ուղղություն	Նկարագրություն
mgmt_clk	Մուտքագրում	LVDS դիֆերենցիալ ժամացույց 100 ՄՀց հաճախականությամբ:
refclk_xcvr	Մուտքագրում	Փոխանցիչի տեղեկատու ժամացույց՝ տվյալների արագության հաճախականությամբ/գործակից 33:
refclk_core	Մուտքագրում	Հիմնական հղման ժամացույցը նույն հաճախականությամբ, ինչ refclk_xcvr.
in_sysref	Մուտքագրում	SYSREF ազդանշան. SYSREF-ի առավելագույն հաճախականությունը տվյալների արագությունն է/(66x32xE):
sysref_out	Արդյունք
txlink_clk rxlink_clk	Ներքին	TX և RX կապի ժամացույց՝ տվյալների արագության հաճախականությամբ/66:
txframe_clk rxframe_clk	Ներքին	TX և RX շրջանակային ժամացույց՝ տվյալների արագության հաճախականությամբ/33 (FCLK_MULP=2) TX և RX շրջանակային ժամացույց՝ տվյալների արագության հաճախականությամբ/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Ներքին	TX և RX փուլային ժամացույց տվյալների արագության հաճախականությամբ/66 (FCLK_MULP=2) TX և RX փուլային ժամացույցը միշտ բարձր է (1'b1), երբ FCLK_MULP=1
spi_SCLK	Արդյունք	SPI baud արագության ժամացույց 20 ՄՀց հաճախականությամբ:

Երբ դուք բեռնում եք դիզայնը նախկինampմտեք FPGA սարքում, ներքին ninit_done իրադարձությունը երաշխավորում է, որ JTAG Դեպի Avalon Master կամուրջը զրոյացված է, ինչպես նաև մնացած բոլոր բլոկները:

SYSREF գեներատորն ունի իր անկախ վերակայումը txlink_clk և rxlink_clk ժամացույցների համար միտումնավոր ասինխրոն հարաբերություններ ներարկելու համար: Այս մեթոդը ավելի համապարփակ է արտաքին ժամացույցի չիպից SYSREF ազդանշանը նմանակելու համար:

Աղյուսակ 14. Դիզայն Example Resets

Վերականգնման ազդանշան	Ուղղություն	Նկարագրություն
global_rst_n	Մուտքագրում	Սեղմեք կոճակի գլոբալ վերակայումը բոլոր բլոկների համար, բացառությամբ JTAG դեպի Ավալոն Վարպետ կամուրջ։
ninit_done	Ներքին	Ելք Reset Release IP-ից J-ի համարTAG դեպի Ավալոն Վարպետ կամուրջ։
edctl_rst_n	Ներքին	ED Control բլոկը վերակայվում է JTAG դեպի Ավալոն Վարպետ կամուրջ։ hw_rst և global_rst_n պորտերը չեն վերակայում ED Control բլոկը:
hw_rst	Ներքին	Հաստատեք և վերացրեք hw_rst-ը՝ գրելով ED Control բլոկի rst_ctl ռեգիստրում: mgmt_rst_in_n-ը պնդում է, երբ hw_rst է հաստատված:
mgmt_rst_in_n	Ներքին	Վերականգնել Avalon-ի հիշողության քարտեզագրված ինտերֆեյսները տարբեր IP-ների և վերակայման հաջորդականիչների մուտքերի համար.  j20c_reconfig_reset F-Tile JESD204C IP duplex Native PHY-ի համար spi_rst_n SPI վարպետի համար pio_rst_n PIO կարգավիճակի և վերահսկողության համար reset_in0 պորտը reset sequencer 0 և 1 Global_rst_n, hw_rst կամ edctl_rst_n նավահանգիստները հաստատում են վերակայումը mgmt_rst_in_n-ում:
sysref_rst_n	Ներքին	Վերականգնել SYSREF գեներատորի բլոկի համար ED Control բլոկում՝ օգտագործելով reset sequencer 0 reset_out2 պորտը: Reset sequencer 0 reset_out2 պորտը դադարեցնում է վերակայումը, եթե հիմնական PLL-ն արգելափակված է:
core_pll_rst	Ներքին	Վերականգնում է հիմնական PLL-ը reset sequencer 0 reset_out0 պորտի միջոցով: Հիմնական PLL-ը վերակայվում է, երբ վերակայվում է mgmt_rst_in_n:
j204c_tx_avs_rst_n	Ներքին	Վերականգնում է F-Tile JESD204C TX Avalon հիշողության քարտեզագրված ինտերֆեյսը վերակայման հաջորդական 0-ի միջոցով: TX Avalon հիշողության քարտեզագրված ինտերֆեյսը հաստատում է, երբ mgmt_rst_in_n է հաստատված:
j204c_rx_avs_rst_n	Ներքին	Վերականգնում է F-Tile JESD204C TX Avalon հիշողության քարտեզագրված ինտերֆեյսը վերակայման հաջորդականչի միջոցով:
j204c_tx_rst_n	Ներքին	Վերակայում է F-Tile JESD204C TX կապը և փոխադրման շերտերը txlink_clk և txframe_clk տիրույթներում: Վերակայման հաջորդականիչը 0 reset_out5 պորտը վերակայում է j204c_tx_rst_n: Այս վերակայումը դադարեցվում է, եթե հիմնական PLL-ն արգելափակված է, և tx_pma_ready և tx_ready ազդանշանները հաստատված են:
j204c_rx_rst_n	Ներքին	Վերակայում է F-Tile JESD204C RX կապը և փոխադրման շերտերը, rxlink_clk և rxframe_clk տիրույթներում:

Վերականգնման ազդանշան	Ուղղություն	Նկարագրություն
		Reset sequencer 1 reset_out4 պորտը վերակայում է j204c_rx_rst_n: Այս վերակայումը դադարեցվում է, եթե հիմնական PLL-ն արգելափակված է, և rx_pma_ready և rx_ready ազդանշանները հաստատված են:
j204c_tx_rst_ack_n	Ներքին	Վերականգնել ձեռքսեղմման ազդանշանը j204c_tx_rst_n-ով:
j204c_rx_rst_ack_n	Ներքին	Վերականգնել ձեռքսեղմման ազդանշանը j204c_rx_rst_n-ով:

Նկար 8. Դիզայնի ժամանակային դիագրամ Example Resets

F-Tile JESD204C Design Example Ազդանշաններ

Աղյուսակ 15. Համակարգի միջերեսային ազդանշաններ

Ազդանշան	Ուղղություն	Նկարագրություն
Ժամացույցներ և վերականգնում
mgmt_clk	Մուտքագրում	100 ՄՀց ժամացույց համակարգի կառավարման համար:
refclk_xcvr	Մուտքագրում	Հղման ժամացույց F-tile UX QUAD-ի և System PLL-ի համար: Համարժեք տվյալների արագություն/գործոն 33:
refclk_core	Մուտքագրում	Core PLL տեղեկատու ժամացույց: Կիրառում է նույն ժամացույցի հաճախականությունը, ինչ refclk_xcvr:
in_sysref	Մուտքագրում	SYSREF ազդանշան արտաքին SYSREF գեներատորից JESD204C ենթադաս 1-ի իրականացման համար:
sysref_out	Արդյունք	SYSREF ազդանշան JESD204C ենթադաս 1-ի իրականացման համար, որը ստեղծվել է FPGA սարքի կողմից նախկին դիզայնի համարampմիայն կապի սկզբնավորման նպատակը:

 

Ազդանշան	Ուղղություն	Նկարագրություն
SPI
spi_SS_n[2:0]	Արդյունք	Ակտիվ ցածր, SPI ստրուկ ընտրության ազդանշան:
spi_SCLK	Արդյունք	SPI սերիական ժամացույց.
spi_sdio	Մուտք/Ելք	Տվյալների թողարկում վարպետից արտաքին ստրուկ: Մուտքագրեք տվյալները արտաքին ստրուկից դեպի վարպետ:

Ազդանշան	Ուղղություն	Նկարագրություն
Նշում.Երբ Generate 3-Wire SPI Module տարբերակը միացված է:
spi_MISO Նշում: Երբ Generate 3-Wire SPI Module տարբերակը միացված չէ:	Մուտքագրում	Մուտքագրեք տվյալները արտաքին ստրուկից SPI վարպետին:
spi_MOSI Նշում. Երբ Generate 3-Wire SPI Module տարբերակը միացված չէ:	Արդյունք	Տվյալների թողարկում SPI-ի վարպետից դեպի արտաքին ստրուկ:

 

Ազդանշան	Ուղղություն	Նկարագրություն
ADC/DAC
tx_serial_data[LINK*L-1:0]	Արդյունք	Դիֆերենցիալ բարձր արագությամբ սերիական ելքային տվյալներ DAC-ին: Ժամացույցը ներդրված է սերիական տվյալների հոսքում:
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Մուտքագրում	Դիֆերենցիալ բարձր արագությամբ սերիական մուտքագրման տվյալներ ADC-ից: Ժամացույցը վերականգնվում է սերիական տվյալների հոսքից:
rx_serial_data_n[LINK*L-1:0]

 

Ազդանշան	Ուղղություն	Նկարագրություն
Ընդհանուր նշանակության I/O
user_led [3:0]	Արդյունք	Ցույց է տալիս կարգավիճակը հետևյալ պայմանների համար. [0]. SPI ծրագրավորումն ավարտված է [1]. TX կապի սխալ [2]. RX կապի սխալ [3]. Avalon հոսքային տվյալների օրինակների ստուգման սխալ
user_dip[3:0]	Մուտքագրում	Օգտագործողի ռեժիմի DIP անջատիչ մուտքագրում. [0]. Ներքին սերիական շրջադարձի միացում [1]. FPGA-ի կողմից ստեղծված SYSREF միացնել [3:2]: Վերապահված է

 

Ազդանշան	Ուղղություն	Նկարագրություն
Շրջանակից դուրս (OOB) և կարգավիճակ
rx_patchk_data_error[LINK-1:0]	Արդյունք	Երբ այս ազդանշանը հաստատվում է, այն ցույց է տալիս, որ օրինաչափության ստուգիչը սխալ է հայտնաբերել:
rx_link_error[LINK-1:0]	Արդյունք	Երբ այս ազդանշանը հաստատվում է, այն ցույց է տալիս, որ JESD204C RX IP-ն հաստատել է ընդհատում:
tx_link_error[LINK-1:0]	Արդյունք	Երբ այս ազդանշանը հաստատվում է, այն ցույց է տալիս, որ JESD204C TX IP-ն հաստատել է ընդհատում:
emb_lock_out	Արդյունք	Երբ այս ազդանշանը հաստատվում է, այն ցույց է տալիս, որ JESD204C RX IP-ն հասել է EMB կողպման:
sh_lock_out	Արդյունք	Երբ այս ազդանշանը հաստատվում է, այն ցույց է տալիս, որ JESD204C RX IP համաժամացման վերնագիրը կողպված է:

 

Ազդանշան	Ուղղություն	Նկարագրություն
Avalon Streaming
rx_avst_valid[LINK-1:0]	Մուտքագրում	Ցույց է տալիս, թե արդյոք փոխարկիչը sampհայտի շերտի տվյալները վավեր են կամ անվավեր: 0: Տվյալներն անվավեր են 1: Տվյալները վավեր են
rx_avst_data[(TOTAL_SAMPԼԵ*Ն)-1։0 ]	Մուտքագրում	Փոխարկիչ sampտվյալները կիրառական շերտին:

F-Tile JESD204C Design ExampՎերահսկիչ գրանցամատյաններ

F-Tile JESD204C դիզայնը նախկինampED Control բլոկի ռեգիստրներն օգտագործում են բայթ հասցեավորում (32 բիթ):

Աղյուսակ 16. Դիզայն Example Հասցեի քարտեզ
Այս 32-բիթանոց ED Control բլոկի ռեգիստրները mgmt_clk տիրույթում են:

Բաղադրիչ	Հասցե
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI Control	0x0102_0000 – 0x0102_001F
PIO Control	0x0102_0020 – 0x0102_002F
PIO կարգավիճակը	0x0102_0040 – 0x0102_004F
Վերականգնել Sequencer 0-ը	0x0102_0100 – 0x0102_01FF
Վերականգնել Sequencer 1-ը	0x0102_0200 – 0x0102_02FF
ED Control	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP հաղորդիչ PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Աղյուսակ 17. Գրանցման մուտքի տեսակը և սահմանումը
Այս աղյուսակը նկարագրում է ռեգիստրի մուտքի տեսակը Intel FPGA IP-ների համար:

Մուտքի տեսակը	Սահմանում
RO/V	Ծրագրային ապահովում միայն կարդալու համար (գրելու վրա ոչ մի ազդեցություն): Արժեքը կարող է տարբեր լինել:
RW	Ծրագրային ապահովումը կարդում և վերադարձնում է բիթերի ընթացիկ արժեքը: Ծրագրային ապահովումը գրում և սահմանում է բիթը ցանկալի արժեքի վրա:
RW1C	Ծրագրային ապահովումը կարդում և վերադարձնում է բիթերի ընթացիկ արժեքը: Ծրագրային ապահովումը գրում է 0 և չունի ազդեցություն: Ծրագրային ապահովումը գրում է 1-ը և մաքրում բիթը 0-ի, եթե սարքաշարի կողմից բիթը դրվել է 1-ի: Սարքավորումը սահմանում է բիթը 1: Software clear-ն ավելի բարձր առաջնահերթություն ունի, քան ապարատային հավաքածուն:

Աղյուսակ 18. ED Control հասցեի քարտեզ

Օֆսեթ	Գրանցել անունը
0x00	rst_ctl
0x04	rst_sts0
շարունակել…

Օֆսեթ	Գրանցել անունը
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Աղյուսակ 19. ED Control Block Control and Status Registers

Բայթ Օֆսեթ	Գրանցվել	Անուն	Մուտք	Վերականգնել	Նկարագրություն
0x00	rst_ctl	rst_assert	RW	0x0	Վերականգնել կառավարումը: [0]: Գրեք 1՝ վերակայումը հաստատելու համար: (hw_rst) Կրկին գրեք 0՝ վերակայելու համար: [31:1]: Պահպանված է:
0x04	rst_sts0	rst_status	RO/V	0x0	Վերականգնել կարգավիճակը: [0]. Core PLL կողպված կարգավիճակ: [31:1]: Պահպանված է:
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	SYSREF եզրերի հայտնաբերման կարգավիճակը ներքին կամ արտաքին SYSREF գեներատորի համար: [0]. 1-ի արժեքը ցույց է տալիս, որ SYSREF բարձրացող եզր է հայտնաբերվել 1-ին ենթադասի գործողության համար: Ծրագրաշարը կարող է գրել 1՝ այս բիթը մաքրելու համար՝ նոր SYSREF եզրերի հայտնաբերումը միացնելու համար: [31:1]: Պահպանված է:
0x40	sysref_ctl	sysref_contr ol	RW	Դուպլեքս տվյալների ուղի Մեկ կրակոց՝ 0x00080	SYSREF հսկողություն. Անդրադարձեք Աղյուսակ 10 էջ 17՝ այս ռեգիստրի օգտագործման մասին լրացուցիչ տեղեկությունների համար:
				Պարբերական:	Նշում. Վերակայման արժեքը կախված է
				0x00081	SYSREF տեսակը և F-Tile-ը
				Gapped- պարբերական:	JESD204C IP տվյալների ուղու պարամետրի կարգավորումներ:
				0x00082
				TX կամ RX տվյալներ
				ուղին
				Մեկ կրակոց:
				0x00000
				Պարբերական:
				0x00001
				Բաց-
				պարբերական:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF կարգավիճակը. Այս ռեգիստրը պարունակում է SYSREF-ի ներքին SYSREF գեներատորի վերջին շրջանի և աշխատանքային ցիկլի կարգավորումները: Անդրադարձեք Աղյուսակ 9 էջ 16-ում SYSREF-ի ժամանակաշրջանի և աշխատանքային ցիկլի օրինական արժեքի համար:
շարունակել…

Բայթ Օֆսեթ	Գրանցվել	Անուն	Մուտք	Վերականգնել	Նկարագրություն
					[8:0]՝ SYSREF շրջան. Երբ արժեքը 0xFF է, ապա SYSREF ժամանակաշրջան = 255 Եթե ​​արժեքը 0x00 է, ապա SYSREF ժամանակաշրջանը = 256: [17:9]. SYSREF աշխատանքային ցիկլ: [31:18]: Պահպանված է:
0x80	tst_ctl	tst_control	RW	0x0	Փորձարկման հսկողություն. Օգտագործեք այս գրանցամատյանը՝ նախշերի գեներատորի և ստուգիչի տարբեր փորձնական օրինաչափություններ միացնելու համար: [1:0] = Պահպանված դաշտ [2] = ramp_test_ctl 1'b0 = Միացնում է PRBS օրինաչափությունների գեներատորը և ստուգիչը 1'b1 = Միացնում է ramp նախշերի գեներատոր և ստուգիչ [31:3]: Պահպանված է:
0x8c	tst_err0	tst_error	RW1C	0x0	Սխալի դրոշակ 0 հղումի համար։ Երբ բիթը 1'b1 է, դա նշանակում է, որ սխալ է տեղի ունեցել։ Սխալի դրոշակը մաքրելու համար դուք պետք է շտկեք սխալը, նախքան համապատասխան բիթում 1'b1 գրելը։ [0] = Pattern Checker error [1] = tx_link_error [2] = rx_link_error [3] = Command Pattern Checker error [31:4]: Պահպանված է։

Փաստաթղթերի վերանայման պատմություն F-Tile JESD204C Intel FPGA IP Design Ex-ի համարampՕգտագործողի ուղեցույց

Փաստաթղթի տարբերակը	Intel Quartus Prime տարբերակը	IP տարբերակ	Փոփոխություններ
2021.10.11	21.3	1.0.0	Նախնական թողարկում.

Փաստաթղթեր / ռեսուրսներ

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Օգտագործողի ուղեցույց F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Հղումներ

• Օգտագործողի ձեռնարկ