F-плочка JESD204C Intel FPGA IP Дизајн Прample

За F-Tile JESD204C Intel® FPGA IP дизајн ПрampУпатство за употреба

Ова упатство за корисникот ги обезбедува карактеристиките, упатствата за употреба и деталниот опис за дизајнот на прampлес за F-Tile JESD204C Intel® FPGA IP со помош на уреди Intel Agilex™.

Наменета публика

Овој документ е наменет за:

• Дизајн архитект да направи избор на IP за време на фазата на планирање на дизајнот на ниво на системот
• Дизајнерите на хардвер кога ја интегрираат ИП во дизајнот на нивното ниво на систем
• Инженери за валидација за време на симулација на ниво на систем и фаза на валидација на хардвер

Поврзани документи
Следната табела наведува други референтни документи кои се поврзани со F-Tile JESD204C Intel FPGA IP.

Табела 1. Поврзани документи

Референца	Опис
Упатство за корисникот F-Tile JESD204C Intel FPGA IP	Обезбедува информации за F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Белешки за издавање	Ги наведува промените направени за F-Tile JESD204C F-Tile JESD204C во одредено издание.
Лист со податоци за уредот Intel Agilex	Овој документ ги опишува електричните карактеристики, карактеристиките на префрлување, спецификациите за конфигурација и времето за уредите Intel Agilex.

Акроними и речник

Табела 2. Список на кратенки

Акроним	Проширување
LEMC	Локален продолжен часовник со повеќе блокови
FC	Стапка на часовникот на рамката
ADC	Конвертор од аналоген во дигитален
DAC	Дигитален во аналоген конвертор
ДСП	Процесор за дигитален сигнал
TX	Предавател
RX	Приемник

Акроним	Проширување
DLL	Слој на врската со податоци
ООП	Регистар за контрола и статус
CRU	Часовник и ресетирање единица
ISR	Прекинете ја рутината за сервисирање
ФИФО	Прво-во-прв-излез
СЕРДЕС	Сериизатор Десеријализатор
ECC	Код за корекција на грешка
FEC	Исправка на грешка напред
SERR	Откривање единечна грешка (во ECC, може да се коригира)
ДЕРР	Откривање двојна грешка (во ECC, фатална)
PRBS	Псевдослучајна бинарна низа
MAC	Контролер за пристап до медиуми. MAC вклучува потслој на протокол, транспортен слој и слој за податочна врска.
ФИЗ	Физички слој. PHY обично вклучува физички слој, SERDES, двигатели, приемници и CDR.
ЕЕЗ	Подслој за физичко кодирање
PMA	Физички медиум приврзаност
RBD	Одложување на баферот RX
UI	Единица интервал = времетраење на сериски бит
Број на RBD	RX Buffer го одложи најновото пристигнување лента
Поместување на RBD	Можност за ослободување од одложување на RX Buffer
SH	Синхронизирај заглавие
TL	Транспортен слој
ЕМИБ	Вграден повеќекратен мост за интерконекција

Табела 3. Список на речник

Термин	Опис
Уред за конвертор	ADC или DAC конвертор
Логички уред	FPGA или ASIC
Октет	Група од 8 бита, кои служат како влез во 64/66 енкодер и излез од декодерот
Грицкање	Збир од 4 бита што е основна работна единица на спецификациите JESD204C
Блокирај	66-битен симбол генериран од шемата за кодирање 64/66
Стапка на линија	Ефективна брзина на податоци на сериска врска Стапка на линија на лента = (Mx Sx N'x 66/64 x FC) / L
Поврзете го часовникот	Часовник за врски = Стапка на линија на лента/66.
Рамка	Збир на последователни октети во кои позицијата на секој октет може да се идентификува со повикување на сигнал за порамнување на рамката.
Часовник со рамка	Системски часовник кој работи со брзината на рамката, кој мора да биде 1x и 2x часовник за врски.

Термин	Опис
Sampлес по часовник на рамка	Samples по часовник, вкупниот samples во рамка часовник за конвертор уред.
LEMC	Внатрешен часовник се користи за усогласување на границата на продолжениот мултиблок помеѓу лентите и во надворешните референци (SYSREF или подкласа 1).
Подкласа 0	Нема поддршка за детерминистичка латентност. Податоците треба веднаш да се објават од лента до лента на ресиверот.
Подкласа 1	Детерминистичка латентност со користење на SYSREF.
Врска со повеќе точки	Врски меѓу уреди со 2 или повеќе уреди за конвертирање.
64B/66B Кодирање	Линиски код кој мапира 64-битни податоци на 66 бита за да формира блок. Структурата на податоци на базното ниво е блок што започнува со 2-битно заглавие за синхронизација.

Табела 4. Симболи

Термин	Опис
L	Број на ленти по уред за конвертор
M	Број на конвертори по уред
F	Број на октети по рамка на една лента
S	Број на сamples пренесени по еден конвертор по циклус на рамка
N	Резолуција на конверторот
N'	Вкупен број на битови во секampво формат на кориснички податоци
CS	Број на контролни битови по конверзија sample
CF	Број на контролни зборови по период на часовник на рамка по врска
HD	Формат на кориснички податоци со висока густина
E	Број на мултиблок во продолжен мултиблок

F-плочка JESD204C Intel FPGA IP Дизајн ПрampВодич за брз почеток

Дизајнот F-Tile JESD204C Intel FPGA IP на прamples за уредите Intel Agilex се одликува со симулирачка тест маса и хардверски дизајн кој поддржува компилација и хардверско тестирање.
Можете да го генерирате дизајнот F-Tile JESD204C на прampлес преку IP каталогот во софтверот Intel Quartus® Prime Pro Edition.

Слика 1. Развој Сtages за Дизајн Прample

Дизајн Прampле Блок дијаграм

Слика 2. Дизајн на F-плочка JESD204C Прample Блок дијаграм на високо ниво

Дизајнот прampЛе се состои од следните модули:

• Платформски дизајнер систем
  • F-плочка JESD204C Intel FPGA IP
  • JTAG до мостот Авалон мајстор
  • Паралелен I/O (PIO) контролер
  • Интерфејс за сериска порта (SPI) - главен модул - IOPLL
  • SYSREF генератор
  • Example Дизајн (ED) Контрола на ООП
  • Ресетирајте секвенционери
• Систем PLL
• Генератор на шаблони
• Проверка на шаблони

Табела 5. Дизајн Прampле Модули

Компоненти	Опис
Платформски дизајнер систем	Системот Platform Designer ја инстанцира патеката за податоци за IP F-Tile JESD204C и периферните уреди за поддршка.
F-плочка JESD204C Intel FPGA IP	Овој потсистем за дизајнер на платформа ги содржи IP-адресите TX и RX F-Tile JESD204C истанцирани заедно со дуплексот PHY.
JTAG до мостот Авалон мајстор	Овој мост обезбедува пристап до домаќинот на системската конзола до IP-адресата со меморија во дизајнот преку JTAG интерфејс.
Паралелен I/O (PIO) контролер	Овој контролер обезбедува интерфејс мапиран со меморија за sampling и drive општа намена I/O порти.
SPI господар	Овој модул се справува со сериски пренос на конфигурациски податоци до интерфејсот SPI на крајот на конверторот.
SYSREF генератор	Генераторот SYSREF го користи часовникот за врски како референтен часовник и генерира SYSREF импулси за F-Tile JESD204C IP. Забелешка: Овој дизајн прampго користи генераторот SYSREF за да ја демонстрира иницијализацијата на IP врската со дуплекс F-Tile JESD204C. Во апликацијата за системско ниво на подкласа 204 F-Tile JESD1C, мора да го генерирате SYSREF од истиот извор како и часовникот на уредот.
IOPLL	Овој дизајн прample користи IOPLL за да генерира кориснички часовник за пренос на податоци во IP-адресата F-Tile JESD204C.
ED Control CSR	Овој модул обезбедува контрола и статус за откривање SYSREF, како и контрола и статус на шема за тестирање.
Ресетирајте секвенционери	Овој дизајн прampЛе се состои од 2 секвенционери за ресетирање: Ресетирај секвенца 0 - Се справува со ресетирањето на доменот за стриминг TX/RX Avalon®, доменот мапиран со меморија на Avalon, јадрото PLL, TX PHY, TX јадрото и генераторот SYSREF. Ресетирај секвенца 1-Се справува со ресетирањето на RX PHY и RX јадрото.
Систем PLL	Примарен извор на часовник за тврда IP-плочка F-плочка и вкрстување EMIB.
Генератор на шаблони	Генераторот на шаблони генерира PRBS или ramp шема.
Проверка на шаблони	Проверката на шаблони ги потврдува PRBS или ramp примена шема и означува грешка кога ќе најде несовпаѓање на податоцитеampле.

Софтверски барања

Интел го користи следниов софтвер за тестирање на дизајнот прampлес во системот Линукс:

• Софтвер Intel Quartus Prime Pro Edition
• Симулатор Questa*/ModelSim* или VCS*/VCS MX

Генерирање на дизајнот

За генерирање на дизајнот прample од уредувачот на IP параметри:

1. Направете проект насочен кон семејството на уреди Intel Agilex F-плочка и изберете го саканиот уред.
2. Во IP Catalog, Tools ➤ IP Catalog, изберете F-Tile JESD204C Intel FPGA IP.
3. Наведете име од највисоко ниво и папката за вашата сопствена варијација на IP. Кликнете на ОК. Уредувачот на параметри го додава .ip од највисоко ниво file на тековниот проект автоматски. Ако ви биде побарано рачно да додадете .ip file на проектот, кликнете Проект ➤ Додај/Отстрани Files во Проектот за да го додадете file.
4. Под прample Дизајн табот, наведете го дизајнот прample параметри како што е опишано во Дизајн Прample Параметри.
5. Кликнете Generate Exampле Дизајн.

Софтверот го генерира целиот дизајн files во поддиректориумите. Овие files се потребни за да се изврши симулација и компилација.

Дизајн Прample Параметри
Уредувачот на параметри F-Tile JESD204C Intel FPGA IP го вклучува Example Дизајн таб за да одредите одредени параметри пред да го генерирате дизајнот на прampле.

Табела 6. Параметри во Прampтаб Дизајн

Параметар	Опции	Опис
Изберете Дизајн	Контрола на системската конзола Никој	Изберете ја контролата на системската конзола за пристап до дизајнот прampпатека на податоци низ системската конзола.
Симулација	Вклучено исклучено	Вклучете за IP да го генерира потребното files за симулирање на дизајнот прampле.
Синтеза	Вклучено исклучено	Вклучете за IP да го генерира потребното files за компилација на Intel Quartus Prime и демонстрација на хардвер.
HDL формат (за симулација)	Верилог ВДХЛ	Изберете го HDL форматот на RTL files за симулација.
HDL формат (за синтеза)	Само Верилог	Изберете го HDL форматот на RTL files за синтеза.

Параметар	Опции	Опис
Генерирајте SPI модул со 3 жици	Вклучено исклучено	Вклучете за да овозможите 3-жичен SPI интерфејс наместо 4-жичен.
Режим Sysref	Една шанса Периодични Празнина периодична	Изберете дали сакате порамнувањето на SYSREF да биде пулсен режим со едно снимање, периодичен или периодичен со празнини, врз основа на вашите барања за дизајн и флексибилност на времето. One-shot—Одберете ја оваа опција за да овозможите SYSREF да биде пулсен режим со еден истрел. Вредноста на битот на регистерот sysref_ctrl[17] е 0. Откако ќе се намали ресетирањето на IP-плочката F-плочка JESD204C, сменете ја вредноста на регистарот sysref_ctrl[17] од 0 на 1, потоа на 0, за пулс SYSREF со еден удар. Periodic—SYSREF во периодичен режим има работен циклус 50:50. Периодот SYSREF е E*SYSREF_MULP. Празнина периодична - SYSREF има програмабилен циклус на работа со грануларност од 1 циклус на такт за врска. Периодот SYSREF е E*SYSREF_MULP. За поставување на работниот циклус надвор од опсегот, генерацискиот блок SYSREF автоматски треба да заклучи работен циклус 50:50. Видете на SYSREF Генератор дел за повеќе информации за SYSREF период.
Изберете табла	Никој	Изберете ја таблата за дизајнот прampле. None—Оваа опција ги исклучува хардверските аспекти за дизајнот на прampле. Сите назначувања на пиновите ќе бидат поставени на виртуелни пинови.
Тест шема	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Изберете генератор на шаблони и шема за тестирање на проверка. Генератор на шаблони - JESD204C поддржува генератор на шаблони PRBS по податоциampле. Ова значи дека ширината на податоците е опција N+CS. Генераторот и проверувачот на шаблони PRBS се корисни за создавање податоциampе стимул за тестирање и не е компатибилен со режимот на тестирање PRBS на ADC/DAC конверторот. Ramp Генератор на шаблони — Слојот за врска JESD204C работи нормално, но транспортот подоцна е оневозможен и влезот од форматерот се игнорира. Секоја лента пренесува идентичен октетен тек кој се зголемува од 0x00 на 0xFF и потоа се повторува. Рamp шаблонот е овозможен од prbs_test_ctl. PRBS Pattern Checker—JESD204C PRBS scrambler се самосинхронизира и се очекува дека кога IP-јадрото ќе може да ја декодира врската, семето за преплетување е веќе синхронизирано. Семето за мешање на PRBS ќе потрае 8 октети за да се самоиницијализира. Ramp Проверка на шаблони - JESD204C премешањето е самосинхронизирано и се очекува дека кога IP-јадрото ќе може да ја декодира врската, семето за мешање е веќе синхронизирано. Првиот валиден октет е вчитан како ramp почетна вредност. Последователните податоци мора да се зголемат до 0xFF и да се превртат на 0x00. Рamp шаблонот треба да провери дали има идентична шема низ сите ленти.
Овозможи внатрешна сериска јамка	Вклучено исклучено	Изберете внатрешна сериска јамка.
Овозможете команден канал	Вклучено исклучено	Изберете шема на команден канал.

Структура на директориумот
Дизајнот F-Tile JESD204C прampЛе директориумите содржат генерирани files за дизајнот прampлес.

Слика 3. Структура на директориум за F-Tile JESD204C Intel Agilex Design Example

Табела 7. Именик Files

Папки	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
симулација/ментор	modelsim_sim.tcl tb_top_waveform.do
симулација/синопсис	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Симулирање на дизајнот Прample Testbench

Дизајнот прample testbench го симулира вашиот генериран дизајн.

Слика 4. Постапка

За да го симулирате дизајнот, извршете ги следниве чекори:

1. Променете го работниот директориум воample_design_directory>/simulation/ .
2. Во командната линија, извршете ја скриптата за симулација. Табелата подолу ги прикажува командите за извршување на поддржаните симулатори.

Симулатор	Команда
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (без Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Симулацијата завршува со пораки кои покажуваат дали бегството било успешно или не.

Слика 5. Успешна симулација
Оваа слика ја прикажува успешната симулациска порака за VCS симулатор.

Составување на дизајнот Прample

Да се ​​состави само компилацијата прampво проектот, следете ги овие чекори:

1. Обезбедете дизајн на компилација прampгенерацијата е завршена.
2. Во софтверот Intel Quartus Prime Pro Edition, отворете го проектот Intel Quartus Prime Pro Editionample_ design_ директориум>/ed/quartus.
3. Во менито Обработка, кликнете Започнете со компилација.

Детален опис за F-Tile JESD204C Design Example

Дизајнот F-Tile JESD204C прample ја демонстрира функционалноста на преносот на податоци со користење на режимот за враќање на јамката.
Можете да ги наведете параметрите по ваш избор и да го генерирате дизајнот на прampле.
Дизајнот прample е достапна само во дуплекс режим и за Base и PHY варијанта. Можете да изберете само Base или PHY само варијанта, но IP ќе го генерира дизајнот прample и за Base и PHY.

Забелешка:  Некои конфигурации со висока стапка на податоци може да не успеат во тајмингот. За да избегнете неуспех на тајмингот, размислете за специфицирање на вредноста на множителот на фреквенција на часовникот со пониска рамка (FCLK_MULP) во картичката Конфигурации на уредникот на параметрите F-Tile JESD204C Intel FPGA IP.

Системски компоненти

Дизајнот F-Tile JESD204C прample обезбедува софтверски контролен тек кој ја користи единицата за тврда контрола со или без поддршка на системската конзола.

Дизајнот прample овозможува автоматско поврзување во режими на внатрешен и надворешен повратен циклус.

JTAG до Авалон мајстор мост
TheTAG до Avalon Master Bridge обезбедува врска помеѓу системот домаќин за пристап до мемориски мапираната F-Tile JESD204C IP и периферната IP контрола и статус регистри преку JTAG интерфејс.

Слика 6. Систем со ЈTAG до Avalon Master Bridge Core

Забелешка:  Системскиот часовник мора да биде најмалку 2X побрз од JTAG часовник. Системскиот часовник е mgmt_clk (100 MHz) во овој дизајн на прampле.

Паралелно I/O (PIO) Јадро
Јадрото паралелно влезно/излез (PIO) со Авалон интерфејс обезбедува мемориски мапиран интерфејс помеѓу Авалон мемориски мапиран slave порт и порти за општа намена I/O. Влезните/излезните порти се поврзуваат или со корисничка логика на чипот или со пиновите за влез/излез кои се поврзуваат со уреди надвор од FPGA.

Слика 7. PIO Core со влезни порти, излезни порти и IRQ поддршка
Стандардно, компонентата Платформа Дизајнер ја оневозможува услугата линија за прекин (IRQ).

PIO I/O портите се доделени на HDL на највисоко ниво file ( io_ статус за влезни порти, io_ контрола за излезни порти).

Табелата подолу ја опишува поврзаноста на сигналот за статусните и контролните влезни/излезни порти на DIP прекинувачот и LED на комплетот за развој.

Табела 8. PIO Core I/O порти

Пристаниште	Бит	Сигнал
Out_port	0	USER_LED SPI програмирањето е завршено
	31:1	Резервирано
In_port	0	USER_DIP внатрешен сериски повратен јамка овозможи Исклучено = 1 Вклучено = 0
	1	USER_DIP FPGA генериран SYSREF овозможува Исклучено = 1 Вклучено = 0
	31:2	Резервирано.

SPI мајстор
Главниот модул SPI е стандардна компонента за дизајнер на платформа во стандардната библиотека на IP Catalog. Овој модул го користи протоколот SPI за да ја олесни конфигурацијата на надворешните конвертори (на прample, ADC, DAC и надворешни генератори на часовник) преку структуриран регистерски простор во овие уреди.

Мајсторот SPI има интерфејс мапиран со меморија на Авалон кој се поврзува со Авалон господарот (ЈTAG до Авалон главен мост) преку интерконекција мапирана со меморија на Авалон. Мајсторот SPI добива инструкции за конфигурација од мајсторот Avalon.

Главниот модул SPI контролира до 32 независни SPI робови. Стапката на бауд на SCLK е конфигурирана на 20 MHz (делива со 5).
Овој модул е ​​конфигуриран на интерфејс со 4 жици и ширина од 24 бити. Ако е избрана опцијата Generate 3-Wire SPI Module, се инстанцира дополнителен модул за конвертирање на излезот од 4 жици на SPI master во 3-wire.

IOPLL
IOPLL го генерира часовникот потребен за генерирање на frame_clk и link_clk. Референтниот часовник на PLL може да се конфигурира, но е ограничен на брзината/факторот на податоци од 33.

• За дизајн на прampшто поддржува брзина на податоци од 24.33024 Gbps, брзината на часовникот за frame_clk и link_clk е 368.64 MHz.
• За дизајн на прampшто поддржува брзина на податоци од 32 Gbps, брзината на часовникот за frame_clk и link_clk е 484.848 MHz.

SYSREF Генератор
SYSREF е критичен временски сигнал за конвертори на податоци со интерфејс F-Tile JESD204C.

Генераторот SYSREF во дизајнот прample се користи само за демонстрација на иницијализација на IP врската со двојна JESD204C. Во апликацијата за системско ниво JESD204C подкласа 1, мора да генерирате SYSREF од истиот извор како и часовникот на уредот.

За F-Tile JESD204C IP, множителот SYSREF (SYSREF_MULP) на контролниот регистар SYSREF го дефинира периодот SYSREF, кој е n-целоброен множител на параметарот E.

Мора да обезбедите E*SYSREF_MULP ≤16. За прample, ако E=1, законската поставка за SYSREF_MULP мора да биде во рамките на 1-16, а ако E=3, законската поставка за SYSREF_MULP мора да биде во рамките на 1-5.

Забелешка:  Ако поставите SYSREF_MULP надвор од опсегот, генераторот SYSREF ќе ја поправи поставката на SYSREF_MULP=1.
Можете да изберете дали сакате типот SYSREF да биде пулс со еднократен удар, периодичен или периодичен со празнина преку Example јазичето Дизајн во уредникот на параметрите на F-Tile JESD204C Intel FPGA IP.

Табела 9. Examples of Periodic and Gapped Periodic SYSREF Counter

E	SYSREF_MULP	СИСРЕФ ПЕРИОД (E*SYSREF_MULP* 32)	Циклус на должност	Опис
1	1	32	1..31 (Програмирачки)	Исцепен периодичен
1	1	32	16 (Поправено)	Периодични
1	2	64	1..63 (Програмирачки)	Исцепен периодичен
1	2	64	32 (Поправено)	Периодични
1	16	512	1..511 (Програмирачки)	Исцепен периодичен
1	16	512	256 (Поправено)	Периодични
2	3	19	1..191 (Програмирачки)	Исцепен периодичен
2	3	192	96 (Поправено)	Периодични
2	8	512	1..511 (Програмирачки)	Исцепен периодичен
2	8	512	256 (Поправено)	Периодични
2	9 (нелегално)	64	32 (Поправено)	Исцепен периодичен
2	9 (нелегално)	64	32 (Поправено)	Периодични

 

Табела 10. Контролни регистри на SYSREF
Можете динамички да ги конфигурирате контролните регистри SYSREF ако поставката за регистерот е различна од поставката што сте ја навеле кога сте го генерирале дизајнот пр.ampле. Конфигурирајте ги регистрите SYSREF пред F-Tile JESD204C Intel FPGA IP да не се ресетира. Ако го изберете надворешниот генератор SYSREF преку
sysref_ctrl[7] регистарски бит, можете да ги игнорирате поставките за типот SYSREF, мултипликаторот, работниот циклус и фазата.

Битови	Стандардна вредност	Опис
sysref_ctrl[1:0]	2'b00: Еден удар 2'b01: Периодично 2'b10: Периодично со празнина	Тип SYSREF. Стандардната вредност зависи од поставките за режимот SYSREF во Exampле Дизајн табот во уредувачот на параметрите F-Tile JESD204C Intel FPGA IP.
sysref_ctrl[6:2]	5'b00001	SYSREF мултипликатор. Ова поле SYSREF_MULP е применливо за периодичен и периодичен тип SYSREF со празнини. Мора да ја конфигурирате вредноста на мултипликаторот за да се осигурате дека вредноста на E*SYSREF_MULP е помеѓу 1 и 16 пред да се ресетира IP-адресата F-Tile JESD204C. Ако вредноста E*SYSREF_MULP е надвор од овој опсег, вредноста на мултипликаторот стандардно е 5'b00001.
sysref_ctrl[7]	Дуплекс патека на податоци: 1'b1 Simplex TX или RX податочна патека: 1'b0	изберете SYSREF. Стандардната вредност зависи од поставувањето на патеката за податоци во Example јазичето Дизајн во уредникот на параметрите на F-Tile JESD204C Intel FPGA IP. 0: Simplex TX или RX (надворешен SYSREF) 1: Дуплекс (внатрешен SYSREF)
sysref_ctrl[16:8]	9:0 часот	Работен циклус на SYSREF кога типот SYSREF е периодичен или периодичен со празнини. Мора да го конфигурирате работниот циклус пред да се ресетира IP-адресата F-Tile JESD204C. Максимална вредност = (E*SYSREF_MULP*32)-1 На прampле: 50% работен циклус = (E*SYSREF_MULP*32)/2 Работниот циклус стандардно е 50% ако не го конфигурирате ова поле за регистар или ако го конфигурирате полето за регистар на 0 или повеќе од максималната дозволена вредност.
sysref_ctrl[17]	1'b0	Рачна контрола кога типот SYSREF е еднократен. Напишете 1 за да го поставите сигналот SYSREF на високо. Напишете 0 за да го поставите сигналот SYSREF на ниско ниво. Треба да напишете 1, па 0 за да создадете пулс SYSREF во режим на едно снимање.
sysref_ctrl[31:18]	22:0 часот	Резервирано.

Ресетирање на секвенционери
Овој дизајн прample се состои од два секвенционери за ресетирање:

• Ресетирај секвенца 0 - Се справува со ресетирањето на доменот за стриминг на TX/RX на Avalon, доменот мапиран со меморија на Avalon, јадрото PLL, TX PHY, TX јадрото и генераторот SYSREF.
• Ресетирај секвенца 1-Се справува со ресетирањето на RX PHY и RX Core.

3-Жица SPI
Овој модул е ​​опционален за конвертирање на интерфејсот SPI во 3-жичен.

Систем PLL
F-плочката има три вградени системски PLL. Овие системски PLL се примарен извор на часовник за тврда IP (MAC, PCS и FEC) и вкрстување на EMIB. Ова значи дека, кога го користите режимот на тактирање на системот PLL, блоковите не се тактираат со часовникот PMA и не зависат од часовникот што доаѓа од јадрото FPGA. Секој систем PLL го генерира само часовникот поврзан со еден фреквентен интерфејс. За прampЛе, потребни ви се два системски PLL за да работи еден интерфејс на 1 GHz и еден интерфејс на 500 MHz. Користењето на системот PLL ви овозможува да ја користите секоја лента независно без промена на часовникот на лентата да влијае на соседната лента.
Секој систем PLL може да користи кој било од осумте FGT референтни часовници. Системските PLL може да споделуваат референтен часовник или да имаат различни референтни часовници. Секој интерфејс може да избере кој систем PLL го користи, но откако ќе се избере, тој е фиксиран, не може да се реконфигурира со динамичка реконфигурација.

Поврзани информации
Упатство за употреба на F-плочка Architecture и PMA и FEC Direct PHY IP

Повеќе информации за режимот на тактирање на системот PLL во уредите со F-плочка Intel Agilex.

Генератор на шаблони и проверка
Генераторот на шаблони и проверувачот се корисни за создавање податоциamples и мониторинг за цели на тестирање.
Табела 11. Поддржан генератор на модели

Генератор на модели	Опис
PRBS генератор на шаблони	Дизајнот F-Tile JESD204C прampLe PRBS генератор на шаблони го поддржува следниов степен на полиноми: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp генератор на шаблони	Рamp вредноста на шемата се зголемува за 1 за секоја наредна секундаample со ширина на генераторот N, и се превртува на 0 кога сите битови во sampсе 1. Овозможете го рamp генератор на шаблони со запишување од 1 до бит 2 од регистарот tst_ctl на контролниот блок ED.
Команден канал ramp генератор на шаблони	Дизајнот F-Tile JESD204C прampго поддржува командниот канал ramp генератор на шаблони по лента. Рamp вредноста на шемата се зголемува за 1 на 6 бита командни зборови. Почетното семе е шема на зголемување низ сите ленти.

Табела 12. Поддржана проверка на модели

Проверка на шаблони	Опис
Проверка на шаблони PRBS	Семето за мешање во проверката на шаблони се самосинхронизира кога IP-плочката F-плочка JESD204C ќе постигне порамнување на десната страна. Проверката на шаблони бара 8 октети за да се самосинхронизира семето за мешање.
Ramp проверувач на шаблони	Првиот валиден податок сample за секој конвертор (M) се вчитува како почетна вредност на ramp шема. Последователни податоци сamples вредностите мора да се зголемат за 1 во секој циклус на часовникот до максимум и потоа да се превртат на 0.

Проверка на шаблони	Опис
	За прample, кога S=1, N=16 и WIDTH_MULP = 2, ширината на податоците по конвертор е S * WIDTH_MULP * N = 32. Максималните податоци sampвредноста на le е 0xFFFF. Рamp шаблонот проверува дали се примаат идентични обрасци кај сите конвертори.
Команден канал ramp проверувач на шаблони	Дизајнот F-Tile JESD204C прampго поддржува командниот канал ramp проверувач на шаблони. Примениот прв команден збор (6 бита) се вчитува како почетна вредност. Следните командни зборови во истата лента мора да се зголемат до 0x3F и да се превртат на 0x00. Командниот канал ramp шаблон проверува за рamp шаблони низ сите ленти.

F-плочка JESD204C TX и RX IP
Овој дизајн прample ви овозможува да го конфигурирате секој TX/RX во симплекс режим или дуплекс режим.
Дуплекс конфигурациите овозможуваат демонстрација на IP функционалноста со користење на внатрешен или надворешен сериски повратен јамка. CSR во рамките на IP не се оптимизирани за да овозможат контрола на IP и набљудување на статусот.

F-плочка JESD204C Дизајн Прampле Часовник и ресетирање

Дизајнот F-Tile JESD204C прampима збир на сигнали за часовник и ресетирање.

Табела 13.Дизајн Прampле Часовници

Сигнал за часовник	Насока	Опис
mgmt_clk	Влез	LVDS диференцијален часовник со фреквенција од 100 MHz.
refclk_xcvr	Влез	Референтен часовник на трансиверот со фреквенција на брзина/фактор на податоци од 33.
refclk_core	Влез	Основен референтен часовник со иста фреквенција како refclk_xcvr.
in_sysref	Влез	Сигнал SYSREF. Максималната фреквенција на SYSREF е брзина на пренос на податоци/(66x32xE).
sysref_out	Излез
txlink_clk rxlink_clk	Внатрешна	TX и RX часовник за поврзување со фреквенција на брзина на податоци/66.
txframe_clk rxframe_clk	Внатрешна	Часовник со рамки TX и RX со фреквенција на брзина на податоци/33 (FCLK_MULP=2) Часовник со рамки TX и RX со фреквенција на брзина на податоци/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Внатрешна	TX и RX фазен часовник со фреквенција на брзина на податоци/66 (FCLK_MULP=2) TX и RX фазниот часовник е секогаш висок (1'b1) кога FCLK_MULP=1
spi_SCLK	Излез	SPI такт со брзина на бауд со фреквенција од 20 MHz.

Кога ќе го вчитате дизајнот прampво FPGA уред, внатрешен настан ninit_done осигурува дека JTAG до мостот Avalon Master е во ресетирање, како и сите други блокови.

Генераторот SYSREF има свое независно ресетирање за да внесе намерна асинхрона врска за часовниците txlink_clk и rxlink_clk. Овој метод е посеопфатен во емулирањето на сигналот SYSREF од надворешен часовник чип.

Табела 14. Дизајн Прample Ресетира

Сигнал за ресетирање	Насока	Опис
global_rst_n	Влез	Притиснете го копчето за глобално ресетирање за сите блокови, освен за JTAG до мостот Авалон мајстор.
ninit_done	Внатрешна	Излез од ИП за ресетирање на ослободување за JTAG до мостот Авалон мајстор.
edctl_rst_n	Внатрешна	Блокот ED Control е ресетиран од ЈTAG до мостот Авалон мајстор. Портите hw_rst и global_rst_n не го ресетираат блокот ED Control.
hw_rst	Внатрешна	Поставете и отстранете го hw_rst со запишување во регистарот rst_ctl на блокот ED Control. mgmt_rst_in_n тврди кога е наведено hw_rst.
mgmt_rst_in_n	Внатрешна	Ресетирање за мемориски мапирани интерфејси на Avalon на различни IP-адреси и влезови на секвенционери за ресетирање:  j20c_reconfig_reset за F-Tile JESD204C IP duplex Native PHY spi_rst_n за SPI господар pio_rst_n за статус и контрола на PIO reset_in0 портата на секвенционерот за ресетирање 0 и 1 Портата global_rst_n, hw_rst или edctl_rst_n потврдува ресетирање на mgmt_rst_in_n.
sysref_rst_n	Внатрешна	Ресетирајте за блок генератор SYSREF во блокот ED Control со помош на портата за секвенционер за ресетирање 0 reset_out2. Приклучокот за секвенционер за ресетирање 0 reset_out2 го намалува ресетирањето ако јадрото PLL е заклучено.
core_pll_rst	Внатрешна	Го ресетира јадрото PLL преку портата за секвенционер за ресетирање 0 reset_out0. Јадрото PLL се ресетира кога е наведено ресетирање mgmt_rst_in_n.
j204c_tx_avs_rst_n	Внатрешна	Го ресетира интерфејсот мапиран со меморија F-Tile JESD204C TX Avalon преку секвенционерот за ресетирање 0. Мемориски мапиран интерфејс TX Avalon потврдува кога е наведено mgmt_rst_in_n.
j204c_rx_avs_rst_n	Внатрешна	Го ресетира интерфејсот мапиран со меморија F-Tile JESD204C TX Avalon преку секвенсер за ресетирање 1. Мемориски мапиран интерфејс RX Avalon потврдува кога е наведено mgmt_rst_in_n.
j204c_tx_rst_n	Внатрешна	Ја ресетира врската F-Tile JESD204C TX и транспортните слоеви во доменот txlink_clk и txframe_clk. Приклучокот за секвенционер за ресетирање 0 reset_out5 го ресетира j204c_tx_rst_n. Ова ресетирање се намалува ако јадрото PLL е заклучено, а сигналите tx_pma_ready и tx_ready се наметнати.
j204c_rx_rst_n	Внатрешна	Ја ресетира врската F-Tile JESD204C RX и транспортните слоеви во домените, rxlink_clk и rxframe_clk.

Сигнал за ресетирање	Насока	Опис
		Приклучокот за секвенционер за ресетирање 1 reset_out4 го ресетира j204c_rx_rst_n. Ова ресетирање се намалува ако јадрото PLL е заклучено и се наметнуваат сигналите rx_pma_ready и rx_ready.
j204c_tx_rst_ack_n	Внатрешна	Ресетирајте го сигналот за ракување со j204c_tx_rst_n.
j204c_rx_rst_ack_n	Внатрешна	Ресетирајте го сигналот за ракување со j204c_rx_rst_n.

Слика 8. Тајминг дијаграм за дизајнот Прample Ресетира

F-плочка JESD204C Дизајн ПрampСигнали

Табела 15. Сигнали за системски интерфејс

Сигнал	Насока	Опис
Часовници и ресетирање
mgmt_clk	Влез	Часовник од 100 MHz за управување со системот.
refclk_xcvr	Влез	Референтен часовник за F-плочка UX QUAD и System PLL. Еквивалентно на брзина на податоци/фактор од 33.
refclk_core	Влез	Основен PLL референтен часовник. Ја применува истата фреквенција на часовникот како refclk_xcvr.
in_sysref	Влез	SYSREF сигнал од надворешен SYSREF генератор за имплементација на JESD204C Подкласа 1.
sysref_out	Излез	Сигнал SYSREF за имплементација на JESD204C Подкласа 1 генериран од уредот FPGA за дизајн пр.ampСамо целта за иницијализација на врската.

 

Сигнал	Насока	Опис
СПИ
spi_SS_n[2:0]	Излез	Сигнал за избор на активен низок, SPI slave.
spi_SCLK	Излез	SPI сериски часовник.
spi_sdio	Влез/Излез	Излезни податоци од главниот до надворешен роб. Внесете податоци од надворешен роб во господар.

Сигнал	Насока	Опис
Забелешка:Кога е овозможена опцијата Generate 3-Wire SPI Module.
spi_MISO Забелешка: Кога опцијата Generate 3-Wire SPI Module не е овозможена.	Влез	Внесете податоци од надворешен slave во главниот SPI.
spi_MOSI Забелешка: Кога опцијата Generate 3-Wire SPI Module не е овозможена.	Излез	Излезни податоци од SPI master до надворешниот slave.

 

Сигнал	Насока	Опис
ADC / DAC
tx_serial_data[LINK*L-1:0]	Излез	Диференцијални сериски излезни податоци со голема брзина до DAC. Часовникот е вграден во серискиот проток на податоци.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Влез	Диференцијални сериски влезни податоци со голема брзина од ADC. Часовникот е обновен од серискиот поток на податоци.
rx_serial_data_n[LINK*L-1:0]

 

Сигнал	Насока	Опис
В/И за општа намена
user_led[3:0]	Излез	Го означува статусот за следните услови: [0]: SPI програмирањето е завршено [1]: Грешка во врска со TX [2]: Грешка во врската RX [3]: Грешка во проверката на шаблонот за стриминг податоци на Авалон
user_dip[3:0]	Влез	Влез за DIP прекинувач за кориснички режим: [0]: Овозможи внатрешна сериска јамка [1]: Овозможи SYSREF генериран од FPGA [3:2]: Резервирано

 

Сигнал	Насока	Опис
Надвор од опсегот (OOB) и статус
rx_patchk_data_error[LINK-1:0]	Излез	Кога ќе се прикаже овој сигнал, тоа покажува дека проверувачот на шаблони открил грешка.
rx_link_error[LINK-1:0]	Излез	Кога овој сигнал е наведен, тоа покажува дека JESD204C RX IP има наведено прекин.
tx_link_error[LINK-1:0]	Излез	Кога овој сигнал е наведен, тоа покажува дека JESD204C TX IP има наведено прекин.
emb_lock_out	Излез	Кога ќе се прикаже овој сигнал, тоа покажува дека JESD204C RX IP има постигнато EMB заклучување.
sh_lock_out	Излез	Кога ќе се прикаже овој сигнал, тоа покажува дека заглавието за синхронизација на IP JESD204C RX е заклучено.

 

Сигнал	Насока	Опис
Авалон стриминг
rx_avst_valid[LINK-1:0]	Влез	Покажува дали конверторот сampПодатоците во апликацискиот слој се валидни или невалидни. 0: Податоците се невалидни 1: Податоците се валидни
rx_avst_data[(TOTAL_SAMPЛЕ*Н)-1:0 ]	Влез	Конвертор сampле податоци до апликацискиот слој.

F-плочка JESD204C Дизајн Прample Контролни регистри

Дизајнот F-Tile JESD204C прampрегистрите во блокот ED Control користат бајт-адресирање (32 бита).

Табела 16. Дизајн Прample Мапа на адреса
Овие 32-битни блок регистри на ED Control се во доменот mgmt_clk.

Компонента	Адреса
F-плочка JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-плочка JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Контрола на SPI	0x0102_0000 – 0x0102_001F
Контрола на PIO	0x0102_0020 – 0x0102_002F
Статус на ПИО	0x0102_0040 – 0x0102_004F
Ресетирај секвенсер 0	0x0102_0100 – 0x0102_01FF
Ресетирај секвенсер 1	0x0102_0200 – 0x0102_02FF
Контрола на ЕД	0x0102_0400 – 0x0102_04FF
F-плочка JESD204C IP трансивер PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Табела 17. Тип и дефиниција на пристап до регистарот
Оваа табела го опишува типот на пристап до регистарот за Intel FPGA IP-адреси.

Тип на пристап	Дефиниција
RO/V	Софтвер само за читање (нема ефект врз пишувањето). Вредноста може да варира.
RW	Софтверот ја чита и ја враќа моменталната вредност на битот. Софтверот пишува и го поставува битот на саканата вредност.
RW1C	Софтверот ја чита и ја враќа моменталната вредност на битот. Софтверот пишува 0 и нема ефект. Софтверот пишува 1 и го брише битот на 0 ако битот е поставен на 1 од хардверот. Хардверот го поставува битот на 1. Software clear има поголем приоритет од хардверскиот поставен.

Табела 18. Карта на адреси за контрола на ЕД

Офсет	Регистрирајте име
0x00	rst_ctl
0x04	rst_sts0
продолжи…

Офсет	Регистрирајте име
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8в	tst_err0

Табела 19. Контрола на ED контролен блок и регистри за статус

Бајт Офсет	Регистрирајте се	Име	Пристап	Ресетирање	Опис
0x00	rst_ctl	rst_assert	RW	0x0	Ресетирајте ја контролата. [0]: Напишете 1 за да го потврдите ресетирањето. (hw_rst) Повторно напишете 0 за да се ослободите од ресетирањето. [31:1]: Резервирано.
0x04	rst_sts0	rst_status	RO/V	0x0	Ресетирај статус. [0]: Заклучен статус на Core PLL. [31:1]: Резервирано.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Статус на откривање на рабовите SYSREF за внатрешен или надворешен SYSREF генератор. [0]: Вредност од 1 Покажува дека SYSREF растечкиот раб е откриен за операцијата подкласа 1. Софтверот може да напише 1 за да го исчисти овој бит за да овозможи ново откривање на рабовите SYSREF. [31:1]: Резервирано.
0x40	sysref_ctl	sysref_contr ол	RW	Дуплекс патека на податоци Еднократно: 0x00080	Контрола на SYSREF. Се однесуваат на Табела 10 на страница 17 за повеќе информации за користењето на овој регистар.
				Периодично:	Забелешка: Вредноста на ресетирање зависи од
				0x00081	типот SYSREF и F-плочката
				Gapped- периодично:	Поставки за параметарот на патеката за податоци на IP JESD204C.
				0x00082
				TX или RX податоци
				патека
				Една шанса:
				0x00000
				Периодично:
				0x00001
				процепен-
				периодични:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Статус на SYSREF. Овој регистар ги содржи најновите поставки за периодот на SYSREF и работниот циклус на внатрешниот генератор SYSREF. Се однесуваат на Табела 9 на страница 16 за законската вредност на периодот на SYSREF и работниот циклус.
продолжи…

Бајт Офсет	Регистрирајте се	Име	Пристап	Ресетирање	Опис
					[8:0]: SYSREF период. Кога вредноста е 0xFF, на SYSREF период = 255 Кога вредноста ако е 0x00, периодот SYSREF = 256. [17:9]: работен циклус на SYSREF. [31:18]: Резервирано.
0x80	tst_ctl	tst_control	RW	0x0	Тест контрола. Користете го овој регистар за да овозможите различни шеми за тестирање за генератор на шаблони и проверка. [1:0] = Резервирано поле [2] = ramp_test_ctl 1'b0 = Овозможува генератор и проверка на шаблони PRBS 1'b1 = Овозможува ramp генератор на шаблони и проверувач [31:3]: Резервирано.
0x8в	tst_err0	tst_error	RW1C	0x0	Ознака за грешка за Врска 0. Кога битот е 1'b1, тоа укажува дека се случила грешка. Треба да ја решите грешката пред да го запишете 1'b1 во соодветниот бит за да ја избришете ознаката за грешка. [0] = Грешка при проверка на шаблони [1] = tx_link_error [2] = rx_link_error [3] = Грешка при проверка на шаблони на команда [31:4]: Резервирано.

Историја на ревизии на документи за F-Tile JESD204C Intel FPGA IP Design ExampУпатство за употреба

Верзија на документ	Интел Quartus Prime верзија	IP верзија	Промени
2021.10.11	21.3	1.0.0	Почетно ослободување.

Документи / ресурси

intel F-Tile JESD204C Intel FPGA IP Дизајн Прample [pdf] Упатство за корисникот F-плочка JESD204C Intel FPGA IP Дизајн Прample, F-Tile JESD204C, Intel FPGA IP Дизајн Прample, IP Дизајн Прample, Дизајн Прample

Референци

• Упатство за употреба