F-Tile JESD204C Intel FPGA IP Design Halample Gabay sa Gumagamit

Ang gabay sa gumagamit na ito ay nagbibigay ng mga tampok, mga alituntunin sa paggamit, at detalyadong paglalarawan tungkol sa disenyo halamples para sa F-Tile JESD204C Intel® FPGA IP gamit ang mga Intel Agilex™ device.

Sinasadyang Madla

Ang dokumentong ito ay inilaan para sa:

Ang arkitekto ng disenyo ay gagawa ng pagpili ng IP sa yugto ng pagpaplano ng disenyo sa antas ng system
Mga designer ng hardware kapag isinasama ang IP sa kanilang disenyo sa antas ng system

Mga inhinyero sa pagpapatunay sa panahon ng simulation sa antas ng system at yugto ng pagpapatunay ng hardware

Mga Kaugnay na Dokumento
Ang sumusunod na talahanayan ay naglilista ng iba pang reference na dokumento na nauugnay sa F-Tile JESD204C Intel FPGA IP.

Talahanayan 1. Mga Kaugnay na Dokumento

Sanggunian	Paglalarawan
F-Tile JESD204C Intel FPGA IP User Guide	Nagbibigay ng impormasyon tungkol sa F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Release Notes	Inililista ang mga pagbabagong ginawa para sa F-Tile JESD204C F-Tile JESD204C sa isang partikular na release.
Data Sheet ng Intel Agilex Device	Inilalarawan ng dokumentong ito ang mga katangiang elektrikal, mga katangian ng paglipat, mga detalye ng configuration, at timing para sa mga Intel Agilex device.

Mga Acronym at Glossary

Talahanayan 2. Listahan ng Acronym

Acronym	Pagpapalawak
LEMC	Lokal na Pinalawak na Multiblock na Orasan
FC	Rate ng orasan ng frame
ADC	Analog to Digital Converter
DAC	Digital sa Analog Converter
DSP	Digital Signal Processor
TX	Tagapaghatid
RX	Tagatanggap

Acronym	Pagpapalawak
DLL	Layer ng link ng data
CSR	Pagkontrol at pagpaparehistro ng katayuan
CRU	Orasan at I-reset ang Unit
ISR	Makagambala sa Nakagawiang Serbisyo
FIFO	First-In-First-Out
SERDES	Serializer Deserializer
ECC	Error sa Pagwawasto ng Code
FEC	Ipasa ang Error Correction
SERR	Single Error Detection (sa ECC, naitatama)
DERR	Double Error Detection (sa ECC, nakamamatay)
PRBS	Pseudorandom binary sequence
MAC	Media Access Controller. Kasama sa MAC ang protocol sublayer, transport layer, at data link layer.
PHY	Pisikal na layer. Karaniwang kasama sa PHY ang pisikal na layer, SERDES, driver, receiver at CDR.
PCS	Sub-layer ng Physical Coding
PMA	Pisikal na Medium Attachment
RBD	Pagkaantala ng RX Buffer
UI	Unit Interval = tagal ng serial bit
Bilang ng RBD	RX Buffer Delay pinakabagong lane arrival
RBD offset	RX Buffer Delay na pagkakataon sa paglabas
SH	I-sync ang header
TL	Layer ng transportasyon
EMIB	Naka-embed na Multi-die Interconnect Bridge

Talahanayan 3. Listahan ng Glossary

Termino	Paglalarawan
Converter Device	ADC o DAC converter
Logic Device	FPGA o ASIC
Octet	Isang pangkat ng 8 bits, na nagsisilbing input sa 64/66 encoder at output mula sa decoder
kumagat	Isang set ng 4 bits na siyang base working unit ng JESD204C specifications
I-block	Isang 66-bit na simbolo na nabuo ng 64/66 encoding scheme
Rate ng Linya	Epektibong data rate ng serial link Rate ng Linya ng Lane = (Mx Sx N'x 66/64 x FC) / L
I-link ang Orasan	Link Clock = Rate ng Linya ng Lane/66.
Frame	Isang hanay ng mga magkakasunod na octet kung saan ang posisyon ng bawat octet ay maaaring matukoy sa pamamagitan ng pagtukoy sa isang signal ng pag-align ng frame.
Frame Clock	Isang system clock na tumatakbo sa rate ng frame, na dapat ay 1x at 2x na link clock.

Termino	Paglalarawan
Samples per frame clock	Samples bawat orasan, ang kabuuang samples sa frame clock para sa converter device.
LEMC	Panloob na orasan na ginagamit upang ihanay ang hangganan ng pinalawak na multiblock sa pagitan ng mga linya at sa mga panlabas na sanggunian (SYSREF o Subclass 1).
subclass 0	Walang suporta para sa deterministic latency. Ang data ay dapat na ilabas kaagad sa lane sa lane deskew sa receiver.
subclass 1	Deterministic latency gamit ang SYSREF.
Multipoint Link	Mga link sa pagitan ng device na may 2 o higit pang converter device.
64B / 66B Encoding	Line code na nagmamapa ng 64-bit na data sa 66 bits upang bumuo ng isang bloke. Ang istraktura ng data sa antas ng base ay isang bloke na nagsisimula sa 2-bit na sync header.

Talahanayan 4. Mga Simbolo

Termino	Paglalarawan
L	Bilang ng mga lane sa bawat converter device
M	Bilang ng mga nagko-convert sa bawat device
F	Bilang ng mga octet bawat frame sa isang lane
S	Bilang ng samples transmitted per single converter per frame cycle
N	Resolusyon ng Converter
N'	Kabuuang bilang ng mga bit bawat sample sa format ng data ng user
CS	Bilang ng mga control bit bawat conversion sample
CF	Bilang ng mga control na salita sa bawat frame clock period bawat link
HD	High Density na format ng data ng user
E	Bilang ng multiblock sa isang pinahabang multiblock

F-Tile JESD204C Intel FPGA IP Design Halampang Gabay sa Mabilis na Pagsisimula

Ang F-Tile JESD204C Intel FPGA IP na disenyo halamples para sa mga Intel Agilex device ay nagtatampok ng simulating testbench at isang hardware na disenyo na sumusuporta sa compilation at hardware testing.
Maaari kang bumuo ng F-Tile JESD204C na disenyo halampsa pamamagitan ng IP catalog sa software ng Intel Quartus® Prime Pro Edition.

Larawan 1. Pag-unlad Stagay para sa Disenyo Halample

Disenyo Halampang Block Diagram

Larawan 2. F-Tile JESD204C Disenyo Halampang Mataas na antas ng Block Diagram

Ang disenyo exampAng le ay binubuo ng mga sumusunod na module:

Sistema ng Platform Designer
- F-Tile JESD204C Intel FPGA IP
- JTAG sa Avalon Master bridge
- Parallel I/O (PIO) controller
- Serial Port Interface (SPI)—master module— IOPLL
- SYSREF generator
- Example Design (ED) Kontrolin ang CSR
- I-reset ang mga sequencer
System PLL

Generator ng pattern
Checker ng pattern

Talahanayan 5. Disenyo Halample Modules

Mga bahagi	Paglalarawan
Sistema ng Platform Designer	Ang Sistema ng Platform Designer ay nagbibigay-daan sa F-Tile JESD204C IP data path at sumusuporta sa mga peripheral.
F-Tile JESD204C Intel FPGA IP	Ang Platform Designer subsystem na ito ay naglalaman ng mga TX at RX F-Tile JESD204C IP na ginawa kasama ng duplex PHY.
JTAG sa Avalon Master bridge	Ang tulay na ito ay nagbibigay ng system console host ng access sa memory-mapped IP sa disenyo sa pamamagitan ng JTAG interface.
Parallel I/O (PIO) controller	Ang controller na ito ay nagbibigay ng memory-mapped interface para sa sampling at pagmamaneho ng mga pangkalahatang layunin na I/O port.
master ng SPI	Pinangangasiwaan ng module na ito ang serial transfer ng configuration data sa interface ng SPI sa dulo ng converter.
SYSREF generator	Ginagamit ng SYSREF generator ang link clock bilang reference clock at bumubuo ng SYSREF pulses para sa F-Tile JESD204C IP. Tandaan: Itong design exampGinagamit ni le ang SYSREF generator para ipakita ang duplex F-Tile JESD204C IP link initialization. Sa F-Tile JESD204C subclass 1 system level application, dapat mong buuin ang SYSREF mula sa parehong pinagmulan ng orasan ng device.
IOPLL	Itong design exampGumagamit si le ng isang IOPLL upang makabuo ng orasan ng gumagamit para sa pagpapadala ng data sa F-Tile JESD204C IP.
Kontrolin ng ED ang CSR	Ang module na ito ay nagbibigay ng SYSREF detection control at status, at test pattern control at status.
I-reset ang mga sequencer	Itong design exampBinubuo ang le ng 2 reset sequencer: I-reset ang Sequence 0—Hangasiwaan ang pag-reset sa TX/RX Avalon® streaming domain, Avalon memory-mapped domain, core PLL, TX PHY, TX core, at SYSREF generator. I-reset ang Sequence 1—Hangasiwaan ang pag-reset sa RX PHY at RX core.
System PLL	Pangunahing mapagkukunan ng orasan para sa F-tile hard IP at EMIB crossing.
Generator ng pattern	Ang pattern generator ay bumubuo ng isang PRBS o ramp pattern.
Checker ng pattern	Ang pattern checker ay nagpapatunay sa PRBS o ramp pattern na natanggap, at nagba-flag ng error kapag nakakita ito ng hindi tugma ng mga dataample.

Mga Kinakailangan sa Software

Ginagamit ng Intel ang sumusunod na software upang subukan ang disenyo halamples sa isang Linux system:

Intel Quartus Prime Pro Edition software
Questa*/ModelSim* o VCS*/VCS MX simulator

Pagbuo ng Disenyo

Upang makabuo ng disenyo halampmula sa editor ng parameter ng IP:

Gumawa ng proyektong nagta-target sa pamilya ng Intel Agilex F-tile device at piliin ang gustong device.
Sa IP Catalog, Tools ➤ IP Catalog, piliin ang F-Tile JESD204C Intel FPGA IP.
Tumukoy ng pangalan sa pinakamataas na antas at ang folder para sa iyong custom na variation ng IP. I-click ang OK. Idinaragdag ng editor ng parameter ang nangungunang antas na .ip file sa kasalukuyang proyekto awtomatikong. Kung sinenyasan kang manu-manong idagdag ang .ip file sa proyekto, i-click ang Project ➤ Add/ Remove Files sa Project upang idagdag ang file.
Sa ilalim ng Example Design tab, tukuyin ang disenyo halample mga parameter gaya ng inilarawan sa Design Example Mga Parameter.
I-click ang Bumuo ng Halample Disenyo.

Binubuo ng software ang lahat ng disenyo files sa mga sub-direktoryo. Ang mga ito files ay kinakailangan upang magpatakbo ng simulation at compilation.

Disenyo Halample Mga Parameter
Kasama sa F-Tile JESD204C Intel FPGA IP parameter editor ang Halample Design tab para sa iyo upang tukuyin ang ilang mga parameter bago bumuo ng disenyo halample.

Talahanayan 6. Mga Parameter sa Halampang Tab ng Disenyo

Parameter	Mga pagpipilian	Paglalarawan
Piliin ang Disenyo	System Console Control wala	Piliin ang kontrol ng system console para ma-access ang disenyo halample data path sa pamamagitan ng system console.
Simulation	Sa, off	I-on para mabuo ng IP ang kinakailangan files para sa pagtulad sa disenyo halample.
Synthesis	Sa, off	I-on para mabuo ng IP ang kinakailangan filepara sa Intel Quartus Prime compilation at hardware demonstration.
HDL na format (para sa simulation)	Verilog VDHL	Piliin ang format ng HDL ng RTL filepara sa simulation.
HDL na format (para sa synthesis)	Verilog lang	Piliin ang format ng HDL ng RTL files para sa synthesis.

Parameter	Mga pagpipilian	Paglalarawan
Bumuo ng 3- wire SPI module	Sa, off	I-on para paganahin ang 3-wire SPI interface sa halip na 4-wire.
Sysref mode	One-shot Pana-panahon Gapped periodic	Piliin kung gusto mong ang SYSREF alignment ay isang one-shot pulse mode, periodic, o gapped periodic, batay sa iyong mga kinakailangan sa disenyo at timing flexibility. One-shot—Piliin ang opsyong ito para paganahin ang SYSREF na maging one-shot pulse mode. Ang halaga ng sysref_ctrl[17] register bit ay 0. Pagkatapos ng F-Tile JESD204C IP reset deasserts, baguhin ang halaga ng rehistro ng sysref_ctrl[17] mula 0 hanggang 1, pagkatapos ay 0, para sa isang one-shot na pulso ng SYSREF. Periodic—Ang SYSREF sa periodic mode ay may 50:50 duty cycle. Ang panahon ng SYSREF ay ESYSREF_MULP. Gapped periodic—May programmable duty cycle ng granularity ng 1 link clock cycle ang SYSREF. Ang panahon ng SYSREF ay ESYSREF_MULP. Para sa out-of-range na setting ng duty cycle, ang SYSREF generation block ay dapat awtomatikong magpahiwatig ng 50:50 duty cycle. Sumangguni sa SYSREF Generator para sa karagdagang impormasyon tungkol sa SYSREF panahon.
Pumili ng board	wala	Piliin ang board para sa disenyo halample. Wala—Ibinubukod ng opsyong ito ang mga aspeto ng hardware para sa disenyo halample. Ang lahat ng mga pagtatalaga ng pin ay itatakda sa mga virtual na pin.
Pattern ng Pagsubok	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Pumili ng pattern generator at checker test pattern. Pattern Generator—Sinusuportahan ng JESD204C ang PRBS pattern generator sa bawat data sample. Nangangahulugan ito na ang lapad ng data ay opsyong N+CS. Ang PRBS pattern generator at checker ay kapaki-pakinabang para sa paglikha ng mga dataample stimulus para sa pagsubok at hindi ito tugma sa PRBS test mode sa ADC/DAC converter. Ramp Pattern Generator—Ang layer ng link ng JESD204C ay normal na gumagana ngunit ang transportasyon sa ibang pagkakataon ay hindi pinagana at ang input mula sa formatter ay binabalewala. Ang bawat lane ay nagpapadala ng magkaparehong octet stream na tumataas mula 0x00 hanggang 0xFF at pagkatapos ay umuulit. Ramp Ang pattern test ay pinagana ng prbs_test_ctl. PRBS Pattern Checker—JESD204C PRBS scrambler ay self synchronizing at inaasahan na kapag ang IP core ay nakapag-decode ng link up, ang scrambling seed ay naka-synchronize na. Ang PRBS scrambling seed ay aabot ng 8 octet para makapagsimula sa sarili. Ramp Pattern Checker—JESD204C scrambling ay self synchronizing at inaasahan na kapag ang IP core ay nakapag-decode ng link up, ang scrambling seed ay naka-synchronize na. Ang unang wastong octet ay na-load bilang ramp paunang halaga. Ang kasunod na data ay dapat na tumaas nang hanggang 0xFF at gumulong sa 0x00. Ramp dapat suriin ng tagasuri ng pattern ang magkaparehong pattern sa lahat ng mga lane.
Paganahin ang panloob na serial loopback	Sa, off	Piliin ang panloob na serial loopback.
Paganahin ang Command Channel	Sa, off	Piliin ang pattern ng command channel.

Istruktura ng Direktoryo
Ang disenyo ng F-Tile JESD204C halampAng mga direktoryo ay naglalaman ng nabuo files para sa disenyo halamples.

Larawan 3. Istruktura ng Direktoryo para sa F-Tile JESD204C Intel Agilex Design Example

Talahanayan 7. Direktoryo Files

Mga folder	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulation/mentor	modelsim_sim.tcl tb_top_waveform.do
simulation/synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Pagtulad sa Disenyo Halampang Testbench

Ang disenyo exampGinagaya ng le testbench ang iyong nabuong disenyo.

Larawan 4. Pamamaraan

Upang gayahin ang disenyo, gawin ang mga sumusunod na hakbang:

Baguhin ang gumaganang direktoryo saample_design_directory>/simulation/ .
Sa command line, patakbuhin ang simulation script. Ipinapakita ng talahanayan sa ibaba ang mga utos upang patakbuhin ang mga sinusuportahang simulator.

Simulator	Utos
Questa/ModelSim	vsim -do modelsim_sim.tcl
Questa/ModelSim	vsim -c -do modelsim_sim.tcl (walang Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Ang simulation ay nagtatapos sa mga mensahe na nagpapahiwatig kung ang pagtakbo ay matagumpay o hindi.

Larawan 5. Matagumpay na Simulation
Ipinapakita ng figure na ito ang matagumpay na simulation message para sa VCS simulator.

Pagsasama-sama ng Disenyo Halample

Upang i-compile ang compilation-only exampsa proyekto, sundin ang mga hakbang na ito:

Tiyakin ang disenyo ng compilation halampkumpleto na ang henerasyon.

Sa software ng Intel Quartus Prime Pro Edition, buksan ang proyekto ng Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
Sa menu ng Pagproseso, i-click ang Start Compilation.

Detalyadong Paglalarawan para sa F-Tile JESD204C Design Example

Ang disenyo ng F-Tile JESD204C halample ay nagpapakita ng functionality ng data streaming gamit ang loopback mode.
Maaari mong tukuyin ang mga setting ng parameter na iyong pinili at buuin ang disenyo halample.
Ang disenyo exampAvailable lang ang le sa duplex mode para sa parehong variant ng Base at PHY. Maaari kang pumili ng Base lamang o PHY lamang na variant ngunit bubuo ng IP ang disenyong example para sa parehong Base at PHY.

Tandaan: Maaaring mabigo sa timing ang ilang configuration ng mataas na rate ng data. Upang maiwasan ang pagkabigo sa timing, isaalang-alang ang pagtukoy ng value ng lower frame clock frequency multiplier (FCLK_MULP) sa tab na Configurations ng F-Tile JESD204C Intel FPGA IP parameter editor.

Mga Bahagi ng System

Ang disenyo ng F-Tile JESD204C halampNagbibigay ang le ng isang software-based na control flow na gumagamit ng hard control unit na mayroon o walang suporta sa system console.

Ang disenyo exampNagbibigay-daan ang le ng auto link up sa mga internal at external na loopback mode.

JTAG sa Avalon Master Bridge
Ang JTAG sa Avalon Master Bridge ay nagbibigay ng koneksyon sa pagitan ng host system para ma-access ang memory-mapped F-Tile JESD204C IP at ang peripheral IP control at status registers sa pamamagitan ng JTAG interface.

Larawan 6. Sistema na may JTAG sa Avalon Master Bridge Core

Tandaan: Ang orasan ng system ay dapat na hindi bababa sa 2X na mas mabilis kaysa sa JTAG orasan. Ang system clock ay mgmt_clk (100MHz) sa disenyo na ito halample.

Parallel I/O (PIO) Core
Ang parallel input/output (PIO) core na may Avalon interface ay nagbibigay ng memory-mapped interface sa pagitan ng Avalon memory-mapped slave port at general purpose I/O ports. Ang mga I/O port ay kumokonekta sa on-chip user logic, o sa I/O pin na kumokonekta sa mga device na panlabas sa FPGA.

Larawan 7. PIO Core na may mga Input Port, Output Port, at IRQ Support
Bilang default, hindi pinapagana ng bahagi ng Platform Designer ang Interrupt Service Line (IRQ).

Ang mga PIO I/O port ay itinalaga sa pinakamataas na antas ng HDL file ( Io_ status para sa input port, io_ control para sa output port).

Inilalarawan ng talahanayan sa ibaba ang koneksyon ng signal para sa status at kontrolin ang mga I/O port sa DIP switch at LED sa development kit.

Talahanayan 8. PIO Core I/O Ports

Port	bit	Signal
Out_port	0	USER_LED SPI programming tapos na
Out_port	31:1	Nakareserba
Sa_port	0	USER_DIP internal serial loopback enable Off = 1 Naka-on = 0
	1	USER_DIP FPGA-generated SYSREF enable Off = 1 Naka-on = 0
	31:2	Nakareserba.

Master ng SPI
Ang master module ng SPI ay isang karaniwang bahagi ng Platform Designer sa karaniwang library ng IP Catalog. Ginagamit ng module na ito ang SPI protocol para mapadali ang pagsasaayos ng mga external na converter (para sa halample, ADC, DAC, at mga external na generator ng orasan) sa pamamagitan ng structured register space sa loob ng mga device na ito.

Ang SPI master ay may Avalon memory-mapped interface na kumokonekta sa Avalon master (JTAG sa Avalon master bridge) sa pamamagitan ng Avalon memory-mapped interconnect. Ang SPI master ay tumatanggap ng mga tagubilin sa pagsasaayos mula sa Avalon master.

Kinokontrol ng master module ng SPI ang hanggang 32 independiyenteng mga alipin ng SPI. Ang SCLK baud rate ay naka-configure sa 20 MHz (mahati sa 5).
Ang module na ito ay naka-configure sa isang 4-wire, 24-bit na lapad na interface. Kung pipiliin ang opsyong Bumuo ng 3-Wire SPI Module, isang karagdagang module ang gagawin upang i-convert ang 4-wire na output ng master ng SPI sa 3-wire.

IOPLL
Ang IOPLL ay bumubuo ng orasan na kinakailangan upang makabuo ng frame_clk at link_clk. Ang reference na orasan sa PLL ay maaaring i-configure ngunit limitado sa data rate/factor na 33.

Para sa disenyo halample na sumusuporta sa data rate na 24.33024 Gbps, ang clock rate para sa frame_clk at link_clk ay 368.64 MHz.
Para sa disenyo halample na sumusuporta sa data rate na 32 Gbps, ang clock rate para sa frame_clk at link_clk ay 484.848 MHz.

SYSREF Generator
Ang SYSREF ay isang kritikal na timing signal para sa mga data converter na may F-Tile JESD204C interface.

Ang SYSREF generator sa disenyo halample ay ginagamit para sa duplex JESD204C IP link initialization demonstration purpose lang. Sa JESD204C subclass 1 system level application, dapat kang bumuo ng SYSREF mula sa parehong pinagmulan ng orasan ng device.

Para sa F-Tile JESD204C IP, ang SYSREF multiplier (SYSREF_MULP) ng SYSREF control register ay tumutukoy sa SYSREF period, na n-integer multiple ng E parameter.

Dapat mong tiyakin na E*SYSREF_MULP ≤16. Para kay example, kung E=1, ang legal na setting para sa SYSREF_MULP ay dapat nasa loob ng 1–16, at kung E=3, ang legal na setting para sa SYSREF_MULP ay dapat nasa loob ng 1–5.

Tandaan: Kung magtatakda ka ng out-of-range na SYSREF_MULP, aayusin ng SYSREF generator ang setting sa SYSREF_MULP=1.
Maaari mong piliin kung gusto mong ang uri ng SYSREF ay isang one-shot pulse, periodic, o gapped periodic sa pamamagitan ng Example Design tab sa F-Tile JESD204C Intel FPGA IP parameter editor.

Talahanayan 9. Examples ng Periodic at Gapped Periodic SYSREF Counter

E	SYSREF_MULP	SYSREF PERIOD (ESYSREF_MULP 32)	Ikot ng tungkulin	Paglalarawan
1	1	32	1..31 (Programmable)	Gapped Periodic
1	1	32	16 (Naayos)	Pana-panahon
1	2	64	1..63 (Programmable)	Gapped Periodic
1	2	64	32 (Naayos)	Pana-panahon
1	16	512	1..511 (Programmable)	Gapped Periodic
1	16	512	256 (Naayos)	Pana-panahon
2	3	19	1..191 (Programmable)	Gapped Periodic
2	3	192	96 (Naayos)	Pana-panahon
2	8	512	1..511 (Programmable)	Gapped Periodic
2	8	512	256 (Naayos)	Pana-panahon
2	9 (Ilegal)	64	32 (Naayos)	Gapped Periodic
2	9 (Ilegal)	64	32 (Naayos)	Pana-panahon

Talahanayan 10. SYSREF Control Registers
Maaari mong dynamic na i-configure ang mga rehistro ng kontrol ng SYSREF kung iba ang setting ng rehistro kaysa sa setting na iyong tinukoy noong nabuo mo ang disenyo example. I-configure ang mga rehistro ng SYSREF bago mawala sa pag-reset ang F-Tile JESD204C Intel FPGA IP. Kung pipiliin mo ang panlabas na SYSREF generator sa pamamagitan ng
sysref_ctrl[7] register bit, maaari mong balewalain ang mga setting para sa SYSREF type, multiplier, duty cycle at phase.

Bits	Default na Halaga	Paglalarawan
sysref_ctrl[1:0]	2'b00: Isang shot 2'b01: Pana-panahon 2'b10: Gapped periodic	Uri ng SYSREF. Ang default na halaga ay depende sa setting ng SYSREF mode sa Example Disenyo tab sa F-Tile JESD204C Intel FPGA IP parameter editor.
sysref_ctrl[6:2]	5'b00001	SYSREF multiplier. Ang SYSREF_MULP field na ito ay naaangkop sa pana-panahon at gapped-periodic na uri ng SYSREF. Dapat mong i-configure ang multiplier value upang matiyak na ang ESYSREF_MULP value ay nasa pagitan ng 1 hanggang 16 bago ang F-Tile JESD204C IP ay wala sa pag-reset. Kung ang halaga ng ESYSREF_MULP ay wala sa saklaw na ito, ang halaga ng multiplier ay magiging default sa 5'b00001.
sysref_ctrl[7]	Duplex na datapath: 1'b1 Simplex TX o RX datapath: 1'b0	SYSREF piliin. Ang default na halaga ay depende sa setting ng path ng data sa Example Design tab sa F-Tile JESD204C Intel FPGA IP parameter editor. 0: Simplex TX o RX (Palabas na SYSREF) 1: Duplex (Internal SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF duty cycle kapag ang uri ng SYSREF ay panaka-nakang o gapped periodic. Dapat mong i-configure ang duty cycle bago ma-reset ang F-Tile JESD204C IP. Pinakamataas na halaga = (ESYSREF_MULP32)-1 Para sa halample: 50% duty cycle = (ESYSREF_MULP32)/2 Nagde-default ang duty cycle sa 50% kung hindi mo iko-configure ang field ng rehistro na ito, o kung iko-configure mo ang field ng rehistro sa 0 o higit pa sa pinapayagang maximum na halaga.
sysref_ctrl[17]	1'b0	Manu-manong kontrol kapag ang uri ng SYSREF ay one-shot. Sumulat ng 1 upang itakda ang SYSREF signal sa mataas. Sumulat ng 0 upang itakda ang signal ng SYSREF sa mababa. Kailangan mong magsulat ng 1 pagkatapos ng 0 upang lumikha ng SYSREF pulse sa one-shot mode.
sysref_ctrl[31:18]	22'h0	Nakareserba.

I-reset ang mga Sequencer
Itong design exampAng le ay binubuo ng dalawang reset sequencer:

I-reset ang Sequence 0—Hangasiwaan ang pag-reset sa TX/RX Avalon streaming domain, Avalon memory-mapped domain, core PLL, TX PHY, TX core, at SYSREF generator.

I-reset ang Sequence 1—Hangasiwaan ang pag-reset sa RX PHY at RX Core.

3-Wire SPI
Ang module na ito ay opsyonal upang i-convert ang SPI interface sa 3-wire.

System PLL
Ang F-tile ay may tatlong on-board system na PLL. Ang mga system PLL na ito ay ang pangunahing mapagkukunan ng orasan para sa hard IP (MAC, PCS, at FEC) at EMIB crossing. Nangangahulugan ito na, kapag ginamit mo ang system PLL clocking mode, ang mga bloke ay hindi na-clock ng PMA clock at hindi nakadepende sa isang orasan na nagmumula sa FPGA core. Ang bawat sistema ng PLL ay bumubuo lamang ng orasan na nauugnay sa isang interface ng dalas. Para kay example, kailangan mo ng dalawang system PLL para magpatakbo ng isang interface sa 1 GHz at isang interface sa 500 MHz. Ang paggamit ng isang sistema ng PLL ay nagbibigay-daan sa iyong gamitin ang bawat lane nang hiwalay nang walang pagbabago sa orasan ng lane na nakakaapekto sa isang kalapit na linya.
Ang bawat system PLL ay maaaring gumamit ng alinman sa walong FGT reference na orasan. Ang mga System PLL ay maaaring magbahagi ng reference na orasan o magkaroon ng iba't ibang reference na orasan. Ang bawat interface ay maaaring pumili kung aling sistema ang PLL na ginagamit nito, ngunit, sa sandaling napili, ito ay naayos, hindi muling maisasaayos gamit ang dynamic na muling pagsasaayos.

Kaugnay na Impormasyon
F-tile Architecture at PMA at FEC Direct PHY IP User Guide

Higit pang impormasyon tungkol sa system PLL clocking mode sa Intel Agilex F-tile device.

Pattern Generator at Checker
Ang pattern generator at checker ay kapaki-pakinabang para sa paglikha ng mga dataamples at pagsubaybay para sa mga layunin ng pagsubok.
Talahanayan 11. Sinusuportahang Pattern Generator

Tagabuo ng Pattern	Paglalarawan
PRBS pattern generator	Ang disenyo ng F-Tile JESD204C halample PRBS pattern generator ay sumusuporta sa mga sumusunod na antas ng polynomials: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp generator ng pattern	Ang ramp pattern value increments ng 1 para sa bawat kasunod na sample na may lapad ng generator ng N, at gumulong sa 0 kapag ang lahat ng mga bit sa sampako ay 1. Paganahin ang ramp pattern generator sa pamamagitan ng pagsusulat ng 1 hanggang bit 2 ng tst_ctl register ng ED control block.
Command channel ramp generator ng pattern	Ang disenyo ng F-Tile JESD204C halampSinusuportahan ng le ang command channel ramp pattern generator bawat lane. Ang ramp pattern value increments ng 1 sa bawat 6 bits ng command words. Ang panimulang binhi ay isang increment pattern sa lahat ng lane.

Talahanayan 12. Sinusuportahang Pattern Checker

Tagasuri ng Pattern	Paglalarawan
Tagasuri ng pattern ng PRBS	Ang scrambling seed sa pattern checker ay self-synchronize kapag naabot ng F-Tile JESD204C IP ang deskew alignment. Ang pattern checker ay nangangailangan ng 8 octet para sa scrambling seed na makapag-self-synchronize.
Ramp tagasuri ng pattern	Ang unang wastong data sample para sa bawat converter (M) ay ikinarga bilang paunang halaga ng ramp pattern. Kasunod na datos sampang mga halaga ay dapat tumaas ng 1 sa bawat ikot ng orasan hanggang sa maximum at pagkatapos ay i-roll sa 0.

Tagasuri ng Pattern	Paglalarawan
	Para kay example, kapag S=1, N=16 at WIDTH_MULP = 2, ang lapad ng data bawat converter ay S * WIDTH_MULP * N = 32. Ang maximum na data sampAng halaga ay 0xFFFF. Ang ramp Ang pattern checker ay nagpapatunay na ang magkatulad na mga pattern ay natatanggap sa lahat ng mga nagko-convert.
Command channel ramp tagasuri ng pattern	Ang disenyo ng F-Tile JESD204C halampSinusuportahan ng le ang command channel ramp tagasuri ng pattern. Ang unang command word (6 bits) na natanggap ay na-load bilang paunang halaga. Ang mga kasunod na command na salita sa parehong lane ay dapat na tumaas nang hanggang 0x3F at gumulong sa 0x00. Ang command channel ramp pattern checker check para sa ramp mga pattern sa lahat ng lane.

F-Tile JESD204C TX at RX IP
Itong design exampPinapayagan ka ng le na i-configure ang bawat TX/RX sa simplex mode o duplex mode.
Ang mga pagsasaayos ng duplex ay nagbibigay-daan sa pagpapakita ng functionality ng IP gamit ang alinman sa panloob o panlabas na serial loopback. Ang mga CSR sa loob ng IP ay hindi na-optimize upang payagan ang kontrol ng IP at pagmamasid sa katayuan.

F-Tile JESD204C Design Halampang Orasan at I-reset

Ang disenyo ng F-Tile JESD204C halampMay set ng orasan at reset signal si le.

Talahanayan 13.Disenyo Halample Mga Orasan

Signal ng Orasan	Direksyon	Paglalarawan
mgmt_clk	Input	LVDS differential clock na may dalas na 100 MHz.
refclk_xcvr	Input	Transceiver reference clock na may dalas ng data rate/factor na 33.
refclk_core	Input	Core reference na orasan na may parehong dalas ng refclk_xcvr.
in_sysref	Input	SYSREF signal. Ang maximum na dalas ng SYSREF ay rate ng data/(66x32xE).
sysref_out	Output
txlink_clk rxlink_clk	Panloob	TX at RX link clock na may dalas ng data rate/66.
txframe_clk rxframe_clk	Panloob	TX at RX frame clock na may dalas ng data rate/33 (FCLK_MULP=2) TX at RX frame clock na may dalas ng data rate/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Panloob	TX at RX phase clock na may dalas ng data rate/66 (FCLK_MULP=2) Ang TX at RX phase clock ay palaging mataas (1'b1) kapag FCLK_MULP=1
spi_SCLK	Output	SPI baud rate clock na may dalas na 20 MHz.

Pag niload mo yung design exampsa isang FPGA device, tinitiyak ng isang panloob na ninit_done na kaganapan na ang JTAG sa Avalon Master bridge ay naka-reset pati na rin ang lahat ng iba pang mga bloke.

Ang generator ng SYSREF ay may independiyenteng pag-reset upang mag-inject ng sinadyang asynchronous na relasyon para sa txlink_clk at rxlink_clk na mga orasan. Ang pamamaraang ito ay mas komprehensibo sa pagtulad sa SYSREF signal mula sa isang panlabas na clock chip.

Talahanayan 14. Disenyo Halample Reset

I-reset ang Signal	Direksyon	Paglalarawan
global_rst_n	Input	Push button global reset para sa lahat ng block, maliban sa JTAG sa Avalon Master bridge.
ninit_tapos na	Panloob	Output mula sa Reset Release IP para sa JTAG sa Avalon Master bridge.
edctl_rst_n	Panloob	Ang ED Control block ay ni-reset ni JTAG sa Avalon Master bridge. Ang hw_rst at global_rst_n port ay hindi nire-reset ang ED Control block.
hw_rst	Panloob	Igiit at i-deassert ang hw_rst sa pamamagitan ng pagsulat sa rst_ctl register ng ED Control block. iginiit ng mgmt_rst_in_n kapag iginiit ang hw_rst.
mgmt_rst_in_n	Panloob	I-reset para sa Avalon na memory-mapped na mga interface ng iba't ibang IP at input ng mga reset sequencer: j20c_reconfig_reset para sa F-Tile JESD204C IP duplex Native PHY spi_rst_n para sa master ng SPI pio_rst_n para sa katayuan at kontrol ng PIO reset_in0 port ng reset sequencer 0 at 1 Ang global_rst_n, hw_rst, o edctl_rst_n port ay nagsasaad ng pag-reset sa mgmt_rst_in_n.
sysref_rst_n	Panloob	I-reset para sa SYSREF generator block sa ED Control block gamit ang reset sequencer 0 reset_out2 port. Ang reset sequencer 0 reset_out2 port ay nagde-deasser sa pag-reset kung ang core PLL ay naka-lock.
core_pll_rst	Panloob	Nire-reset ang core PLL sa pamamagitan ng reset sequencer 0 reset_out0 port. Nagre-reset ang core PLL kapag iginiit ang pag-reset ng mgmt_rst_in_n.
j204c_tx_avs_rst_n	Panloob	Nire-reset ang F-Tile JESD204C TX Avalon memory-mapped interface sa pamamagitan ng reset sequencer 0. Iginiit ng TX Avalon memory-mapped interface kapag ang mgmt_rst_in_n ay iginiit.
j204c_rx_avs_rst_n	Panloob	Nire-reset ang F-Tile JESD204C TX Avalon memory-mapped interface sa pamamagitan ng reset sequencer 1. Iginiit ng RX Avalon memory-mapped interface kapag ang mgmt_rst_in_n ay iginiit.
j204c_tx_rst_n	Panloob	Nire-reset ang F-Tile JESD204C TX link at transport layer sa txlink_clk, at txframe_clk, na mga domain. Nire-reset ng reset sequencer 0 reset_out5 port ang j204c_tx_rst_n. Ang pag-reset na ito ay mawawala kung ang core PLL ay naka-lock, at ang tx_pma_ready at tx_ready na mga signal ay iginiit.
j204c_rx_rst_n	Panloob	Nire-reset ang F-Tile JESD204C RX link at transport layer sa, rxlink_clk, at rxframe_clk na mga domain.

I-reset ang Signal	Direksyon	Paglalarawan
		Nire-reset ng reset sequencer 1 reset_out4 port ang j204c_rx_rst_n. Ang pag-reset na ito ay mawawala kung ang core PLL ay naka-lock, at ang rx_pma_ready at rx_ready na mga signal ay iginiit.
j204c_tx_rst_ack_n	Panloob	I-reset ang signal ng handshakes gamit ang j204c_tx_rst_n.
j204c_rx_rst_ack_n	Panloob	I-reset ang signal ng handshakes gamit ang j204c_rx_rst_n.

Larawan 8. Timing Diagram para sa Disenyo Halample Reset

F-Tile JESD204C Design Halample Signals

Talahanayan 15. System Interface Signals

Signal	Direksyon	Paglalarawan
Mga Orasan at Pag-reset
mgmt_clk	Input	100 MHz na orasan para sa pamamahala ng system.
refclk_xcvr	Input	Reference clock para sa F-tile UX QUAD at System PLL. Katumbas ng data rate/factor ng 33.
refclk_core	Input	Core PLL reference na orasan. Nalalapat ang parehong dalas ng orasan gaya ng refclk_xcvr.
in_sysref	Input	SYSREF signal mula sa panlabas na SYSREF generator para sa pagpapatupad ng JESD204C Subclass 1.
sysref_out	Output	SYSREF signal para sa JESD204C Subclass 1 na pagpapatupad na nabuo ng FPGA device para sa design example link initialization purpose lang.

Signal	Direksyon	Paglalarawan
SPI
spi_SS_n[2:0]	Output	Aktibong mababa, SPI slave piliin ang signal.
spi_SCLK	Output	SPI serial clock.
spi_sdio	Input/Output	Output ng data mula sa master hanggang sa panlabas na alipin. Mag-input ng data mula sa panlabas na alipin hanggang sa master.

Signal	Direksyon	Paglalarawan
Tandaan:Kapag naka-enable ang opsyong Bumuo ng 3-Wire SPI Module.
spi_MISO Tandaan: Kapag hindi pinagana ang opsyong Bumuo ng 3-Wire SPI Module.	Input	Mag-input ng data mula sa panlabas na alipin patungo sa master ng SPI.
spi_MOSI Tandaan: Kapag hindi pinagana ang opsyong Bumuo ng 3-Wire SPI Module.	Output	Output data mula sa master ng SPI hanggang sa panlabas na alipin.

Signal	Direksyon	Paglalarawan
ADC / DAC
tx_serial_data[LINK*L-1:0]	Output	Differential high speed serial output data sa DAC. Ang orasan ay naka-embed sa serial data stream.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Input	Differential high speed serial input data mula sa ADC. Ang orasan ay nakuhang muli mula sa serial data stream.
rx_serial_data_n[LINK*L-1:0]

Signal	Direksyon	Paglalarawan
Pangkalahatang Layunin I/O
pinangungunahan ng user[3:0]	Output	Isinasaad ang katayuan para sa mga sumusunod na kundisyon: [0]: Tapos na ang SPI programming [1]: Error sa link ng TX [2]: Error sa link ng RX [3]: Pattern checker error para sa Avalon streaming data
user_dip[3:0]	Input	User mode DIP switch input: [0]: Paganahin ang panloob na serial loopback [1]: FPGA-generated SYSREF enable [3:2]: Nakalaan

Signal	Direksyon	Paglalarawan
Out-of-band (OOB) at Status
rx_patchk_data_error[LINK-1:0]	Output	Kapag iginiit ang signal na ito, ipinapahiwatig nito na may nakitang error ang pattern checker.
rx_link_error[LINK-1:0]	Output	Kapag ang signal na ito ay iginiit, ito ay nagpapahiwatig na ang JESD204C RX IP ay nagpahayag ng interrupt.
tx_link_error[LINK-1:0]	Output	Kapag ang signal na ito ay iginiit, ito ay nagpapahiwatig na ang JESD204C TX IP ay nagpahayag ng interrupt.
emb_lock_out	Output	Kapag iginiit ang signal na ito, ipinapahiwatig nito na nakamit ng JESD204C RX IP ang EMB lock.
sh_lock_out	Output	Kapag iginiit ang signal na ito, ipinapahiwatig nito na naka-lock ang JESD204C RX IP sync header.

Signal	Direksyon	Paglalarawan
Pag-stream ng Avalon
rx_avst_valid[LINK-1:0]	Input	Ipinapahiwatig kung ang converter sampAng data sa layer ng application ay wasto o hindi wasto. 0: Di-wasto ang data 1: Ang data ay wasto
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Input	Converter sample data sa layer ng application.

F-Tile JESD204C Design Halample Control Registers

Ang disenyo ng F-Tile JESD204C halampAng mga rehistro sa ED Control block ay gumagamit ng byte-addressing (32 bits).

Talahanayan 16. Disenyo Halample Address Map
Ang mga 32-bit na ED Control block register na ito ay nasa mgmt_clk domain.

Component	Address
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Kontrol ng SPI	0x0102_0000 – 0x0102_001F
Kontrol ng PIO	0x0102_0020 – 0x0102_002F
Katayuan ng PIO	0x0102_0040 – 0x0102_004F
I-reset ang Sequencer 0	0x0102_0100 – 0x0102_01FF
I-reset ang Sequencer 1	0x0102_0200 – 0x0102_02FF
Kontrol ng ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Talahanayan 17. Uri ng Pag-access at Depinisyon ng Register
Inilalarawan ng talahanayang ito ang uri ng access sa pagrehistro para sa mga Intel FPGA IP.

Uri ng Access	Kahulugan
RO/V	Read-only na software (walang epekto sa pagsulat). Maaaring mag-iba ang halaga.
RW	Binabasa at ibinabalik ng software ang kasalukuyang halaga ng bit. Sinusulat at itinatakda ng software ang bit sa nais na halaga.
RW1C	Binabasa at ibinabalik ng software ang kasalukuyang halaga ng bit. Ang software ay nagsusulat ng 0 at walang epekto. Ang software ay nagsusulat ng 1 at nililinis ang bit sa 0 kung ang bit ay naitakda sa 1 ng hardware. Itinatakda ng hardware ang bit sa 1. Mas mataas ang priyoridad ng software clear kaysa sa hardware set.

Talahanayan 18. ED Control Address Map

Offset	Irehistro ang Pangalan
0x00	rst_ctl
0x04	rst_sts0
*nagpatuloy...*

Offset	Irehistro ang Pangalan
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Talahanayan 19. ED Control Block Control at Status Registers

Byte Offset	Magrehistro	Pangalan	Access	I-reset	Paglalarawan
0x00	rst_ctl	rst_assert	RW	0x0	I-reset ang kontrol. [0]: Sumulat ng 1 para igiit ang pag-reset. (hw_rst) Sumulat muli ng 0 upang i-deassert ang pag-reset. [31:1]: Nakalaan.
0x04	rst_sts0	rst_status	RO/V	0x0	I-reset ang katayuan. [0]: Naka-lock ang katayuan ng Core PLL. [31:1]: Nakalaan.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	SYSREF edge detection status para sa panloob o panlabas na SYSREF generator. [0]: Halaga ng 1 Nagsasaad ng SYSREF na tumataas na gilid ay nakita para sa subclass 1 na operasyon. Maaaring magsulat ang software ng 1 upang i-clear ang bit na ito upang paganahin ang bagong SYSREF edge detection. [31:1]: Nakalaan.
0x40	sysref_ctl	sysref_contr ol	RW	Duplex na datapath Isang shot: 0x00080	Kontrol ng SYSREF. Sumangguni sa Talahanayan 10 sa pahina 17 para sa karagdagang impormasyon tungkol sa paggamit ng rehistrong ito.
				Pana-panahon:	Tandaan: Ang halaga ng pag-reset ay nakasalalay sa
				0x00081	ang uri ng SYSREF at F-Tile
				Gapped- panaka-nakang:	Mga setting ng parameter ng path ng data ng IP ng JESD204C.
				0x00082
				TX o RX na data
				landas
				Isang shot:
				0x00000
				Pana-panahon:
				0x00001
				nakanganga-
				panaka-nakang:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Katayuan ng SYSREF. Ang rehistrong ito ay naglalaman ng pinakabagong panahon ng SYSREF at mga setting ng duty cycle ng panloob na generator ng SYSREF. Sumangguni sa Talahanayan 9 sa pahina 16 para sa legal na halaga ng SYSREF period at duty cycle.
*nagpatuloy...*

Byte Offset	Magrehistro	Pangalan	Access	I-reset	Paglalarawan
					[8:0]: Panahon ng SYSREF. Kapag ang value ay 0xFF, ang Panahon ng SYSREF = 255 Kapag ang value kung 0x00, ang SYSREF period = 256. [17:9]: SYSREF duty cycle. [31:18]: Nakalaan.
0x80	tst_ctl	tst_control	RW	0x0	Kontrol sa pagsubok. Gamitin ang rehistrong ito upang paganahin ang iba't ibang mga pattern ng pagsubok para sa generator ng pattern at checker. [1:0] = Nakalaan na field [2] = ramp_test_ctl 1'b0 = Pinapagana ang PRBS pattern generator at checker 1'b1 = Pinapagana ang ramp pattern generator at checker [31:3]: Nakalaan.
0x8c	tst_err0	tst_error	RW1C	0x0	Error flag para sa Link 0. Kapag ang bit ay 1'b1, ito ay nagpapahiwatig ng isang error na nangyari. Dapat mong lutasin ang error bago isulat ang 1'b1 sa kani-kanilang bit upang i-clear ang flag ng error. [0] = Pattern checker error [1] = tx_link_error [2] = rx_link_error [3] = Command pattern checker error [31:4]: Nakalaan.

Kasaysayan ng Pagbabago ng Dokumento para sa F-Tile JESD204C Intel FPGA IP Design Halample Gabay sa Gumagamit

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
2021.10.11	21.3	1.0.0	Paunang paglabas.

Mga Dokumento / Mga Mapagkukunan

intel F-Tile JESD204C Intel FPGA IP Design Halample [pdf] Gabay sa Gumagamit
F-Tile JESD204C Intel FPGA IP Design Halample, F-Tile JESD204C, Intel FPGA IP Design Halample, IP Design Halample, Disenyo Halample

Mga sanggunian

User Manual

F-Tile JESD204C Intel FPGA IP Design Halample

Tungkol sa F-Tile JESD204C Intel® FPGA IP Design Example Gabay sa Gumagamit