Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП Десигн Екample

О Ф-Тиле ЈЕСД204Ц Интел® ФПГА ИП дизајну Екampле Корисничко упутство

Овај кориснички водич пружа карактеристике, упутства за употребу и детаљан опис дизајна нпрampлес за Ф-Тиле ЈЕСД204Ц Интел® ФПГА ИП користећи Интел Агилек™ уређаје.

Предвиђена публика

Овај документ је намењен за:

• Архитекта дизајна да направи избор ИП-а током фазе планирања дизајна на нивоу система
• Дизајнери хардвера када интегришу ИП у дизајн на нивоу система
• Инжењери за валидацију током симулације на нивоу система и фазе валидације хардвера

Повезани документи
Следећа табела наводи друге референтне документе који се односе на Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП.

Табела 1. Повезани документи

Референца	Опис
Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП Упутство за употребу	Пружа информације о Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП.
Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП белешке о издању	Наводи измене направљене за Ф-Тиле ЈЕСД204Ц Ф-Тиле ЈЕСД204Ц у одређеном издању.
Лист са подацима о Интел Агилек уређају	Овај документ описује електричне карактеристике, карактеристике пребацивања, спецификације конфигурације и тајминг за Интел Агилек уређаје.

Акроними и појмовник

Табела 2. Листа акронима

Акроним	Проширење
ЛЕМЦ	Локални проширени мултиблок сат
FC	Брзина такта кадра
АДЦ	Аналогно-дигитални претварач
ДАЦ	Дигитално аналогни претварач
ДСП	Процесор дигиталног сигнала
TX	Предајник
RX	Пријемник

Акроним	Проширење
ДЛЛ	Слој везе података
ЦСР	Контролни и статусни регистар
ЦРУ	Сат и јединица за ресетовање
ИСР	Рутинска услуга прекида
ФИФО	Први ушао-први изашао
СЕРДЕС	Сериализер Десериализер
ЕЦЦ	Код за исправљање грешке
ФЕЦ	Исправљање грешке унапред
СЕРР	Откривање појединачне грешке (у ЕЦЦ, исправљиво)
ДЕРР	Откривање двоструке грешке (у ЕЦЦ, фатално)
ПРБС	Псеудослучајни бинарни низ
МАЦ	Контролер приступа медијима. МАЦ укључује подслој протокола, транспортни слој и слој везе података.
ПХИ	Пхисицал Лаиер. ПХИ обично укључује физички слој, СЕРДЕС, драјвере, пријемнике и ЦДР.
ПЦС	Подслој физичког кодирања
ПМА	Физичка средња везаност
РБД	РКС Буффер Делаи
UI	Интервал јединице = трајање серијског бита
РБД цоунт	РКС Буффер Делаи најновији долазак у траку
РБД оффсет	Могућност ослобађања РКС Буффер Делаи
SH	Заглавље синхронизације
TL	Транспортни слој
ЕМИБ	Уграђени мулти-дие интерцоннецт мост

Табела 3. Листа појмовника

Термин	Опис
Цонвертер Девице	АДЦ или ДАЦ претварач
Логиц Девице	ФПГА или АСИЦ
Октет	Група од 8 бита, која служи као улаз за 64/66 кодер и излаз из декодера
Грицкај	Скуп од 4 бита који је основна радна јединица спецификација ЈЕСД204Ц
Блокирај	66-битни симбол који генерише шема кодирања 64/66
Лине Рате	Ефективна брзина преноса података серијске везе Стопа линије = (Мк Ск Н'к 66/64 к ФЦ) / Л
Линк Цлоцк	Линк Цлоцк = Лане Лине Рате/66.
Фраме	Скуп узастопних октета у којима се позиција сваког октета може идентификовати референцом на сигнал поравнања оквира.
Оквирни сат	Системски сат који ради брзином кадра, то мора бити 1к и 2к такт везе.

Термин	Опис
Sampлес по фрејму сат	Sampлес по сату, укупно сampлес у такту оквира за конверторски уређај.
ЛЕМЦ	Интерни сат који се користи за поравнавање границе проширеног мултиблока између трака и екстерних референци (СИСРЕФ или поткласа 1).
Подкласа 0	Нема подршке за детерминистичко кашњење. Податке треба одмах објавити по преласку од траке до траке на пријемнику.
Подкласа 1	Детерминистичко кашњење помоћу СИСРЕФ-а.
Мултипоинт Линк	Повезивање између уређаја са 2 или више уређаја за претварање.
Кодирање 64Б / 66Б	Линијски код који мапира 64-битне податке у 66 бита да би се формирао блок. Структура података основног нивоа је блок који почиње са 2-битним заглављем синхронизације.

Табела 4. Симболи

Термин	Опис
L	Број трака по уређају за претварање
M	Број претварача по уређају
F	Број октета по кадру на једној траци
S	Број сampброј преноса по једном претварачу по циклусу оквира
N	Резолуција претварача
Н'	Укупан број битова по сampле у формату корисничких података
CS	Број контролних битова по конверзији сample
CF	Број контролних речи по периоду такта оквира по линку
HD	Формат корисничких података високе густине
E	Број мултиблока у проширеном мултиблоку

Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП Десигн Екampле Водич за брзи почетак

Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП дизајн екampлесови за Интел Агилек уређаје имају симулацију тестне плоче и хардверски дизајн који подржава компилацију и тестирање хардвера.
Можете генерисати Ф-Тиле ЈЕСД204Ц дизајн нпрampлес кроз ИП каталог у софтверу Интел Куартус® Приме Про Едитион.

Слика 1. Развој Сtagес за Десигн Екample

Десигн Екampле блок дијаграм

Слика 2. Ф-плочица ЈЕСД204Ц Дизајн Екampле Блок дијаграм високог нивоа

Дизајн прampле се састоји од следећих модула:

• Систем дизајнера платформе
  • Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП
  • JTAG до Авалон Мастер моста
  • Паралелни И/О (ПИО) контролер
  • Интерфејс серијског порта (СПИ)—мастер модул—ИОПЛЛ
  • СИСРЕФ генератор
  • Exampле Десигн (ЕД) Цонтрол ЦСР
  • Ресетујте секвенцере
• Систем ПЛЛ
• Генератор шаблона
• Паттерн цхецкер

Табела 5. Дизајн прampле Модулес

Компоненте	Опис
Систем дизајнера платформе	Систем Платформ Десигнер инстанцира Ф-Тиле ЈЕСД204Ц ИП путању података и периферне уређаје за подршку.
Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП	Овај подсистем Платформ Десигнер садржи ТКС и РКС Ф-Тиле ЈЕСД204Ц ИП адресе инстанциране заједно са дуплекс ПХИ.
JTAG до Авалон Мастер моста	Овај мост обезбеђује приступ хосту системске конзоле меморијском мапираном ИП-у у дизајну преко ЈTAG интерфејс.
Паралелни И/О (ПИО) контролер	Овај контролер обезбеђује меморијски мапирани интерфејс за сampлинг и управљање И/О портовима опште намене.
СПИ мастер	Овај модул управља серијским преносом конфигурационих података до СПИ интерфејса на крају претварача.
СИСРЕФ генератор	СИСРЕФ генератор користи такт везе као референтни сат и генерише СИСРЕФ импулсе за Ф-Тиле ЈЕСД204Ц ИП. Напомена: Овај дизајн прampле користи СИСРЕФ генератор да демонстрира иницијализацију ИП везе дуплекс Ф-Тиле ЈЕСД204Ц. У апликацији на нивоу система Ф-Тиле ЈЕСД204Ц подкласе 1, морате генерисати СИСРЕФ из истог извора као и сат уређаја.
ИОПЛЛ	Овај дизајн прampле користи ИОПЛЛ да генерише кориснички сат за пренос података у Ф-Тиле ЈЕСД204Ц ИП.
ЕД Цонтрол ЦСР	Овај модул обезбеђује контролу и статус детекције СИСРЕФ, као и контролу и статус тест узорка.
Ресетујте секвенцере	Овај дизајн прampле се састоји од 2 секвенцера за ресетовање: Ресет Секуенце 0—Рукује ресетовање на ТКС/РКС Авалон® домен стримовања, Авалон меморијски мапирани домен, ПЛЛ језгра, ТКС ПХИ, ТКС језгро и СИСРЕФ генератор. Ресет Секуенце 1—Рукује ресетовање на РКС ПХИ и РКС језгро.
Систем ПЛЛ	Примарни извор такта за Ф-тиле хард ИП и ЕМИБ укрштање.
Генератор шаблона	Генератор шаблона генерише ПРБС или рamp образац.
Паттерн цхецкер	Провера шаблона верификује ПРБС или рamp узорак је примљен и означава грешку када пронађе неподударање података сampле.

Софтверски захтеви

Интел користи следећи софтвер за тестирање дизајна нпрampлес у Линук систему:

• Интел Куартус Приме Про Едитион софтвер
• Куеста*/МоделСим* или ВЦС*/ВЦС МКС симулатор

Генерисање дизајна

За генерисање дизајна нпрampле из уређивача ИП параметара:

1. Направите пројекат који циља Интел Агилек Ф-тиле породицу уређаја и изаберите жељени уређај.
2. У ИП каталогу, Тоолс ➤ ИП Цаталог, изаберите Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП.
3. Наведите назив највишег нивоа и фасциклу за вашу прилагођену варијацију ИП адресе. Кликните ОК. Едитор параметара додаје .ип највишег нивоа file на тренутни пројекат аутоматски. Ако се од вас затражи да ручно додате .ип file до пројекта, кликните на Пројекат ➤ Додај/уклони Fileс у пројекту да бисте додали file.
4. Под Екampна картици Дизајн, наведите дизајн прampле параметри као што је описано у Десигн Екampле Параметерс.
5. Кликните на Генериши прampле Десигн.

Софтвер генерише сав дизајн fileс у поддиректоријумима. Ове fileс су потребни за покретање симулације и компилације.

Десигн Екampле Параметерс
Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП уређивач параметара укључује Екampле Картица Дизајн за вас да одредите одређене параметре пре генерисања дизајна нпрampле.

Табела 6. Параметри у Екampле Дизајн Таб

Параметар	Опције	Опис
Изаберите Дизајн	Контрола системске конзоле Ниједан	Изаберите контролу системске конзоле да бисте приступили дизајну нпрampле пут података кроз системску конзолу.
Симулација	Укључено, искључено	Укључите за ИП да генерише неопходну fileс за симулацију дизајна нпрampле.
Синтеза	Укључено, искључено	Укључите за ИП да генерише неопходну fileс за Интел Куартус Приме компилацију и демонстрацију хардвера.
ХДЛ формат (за симулацију)	Верилог ВДХЛ	Изаберите ХДЛ формат РТЛ-а fileс за симулацију.
ХДЛ формат (за синтезу)	Верилог онли	Изаберите ХДЛ формат РТЛ-а fileс за синтезу.

Параметар	Опције	Опис
Генеришите 3-жични СПИ модул	Укључено, искључено	Укључите да бисте омогућили 3-жични СПИ интерфејс уместо 4-жичног.
Сисреф режим	Један ударац Периодично Гаппед периодиц	Изаберите да ли желите да СИСРЕФ поравнање буде једнократни импулсни режим, периодично или периодично са прекидима, на основу ваших захтева дизајна и флексибилности времена. Једнократни – изаберите ову опцију да бисте омогућили да СИСРЕФ буде једнократни пулсни режим. Вредност бита регистра сисреф_цтрл[17] је 0. Након што Ф-Тиле ЈЕСД204Ц ИП ресетовање поништи, промените вредност регистра сисреф_цтрл[17] са 0 на 1, затим на 0, за једнократни СИСРЕФ импулс. Периодично—СИСРЕФ у периодичном режиму има радни циклус 50:50. СИСРЕФ период је Е*СИСРЕФ_МУЛП. Периодични прекиди—СИСРЕФ има програмабилни радни циклус грануларности од 1 циклуса такта везе. СИСРЕФ период је Е*СИСРЕФ_МУЛП. За подешавање радног циклуса ван опсега, блок генерисања СИСРЕФ треба аутоматски да закључи радни циклус 50:50. Погледајте на СИСРЕФ Генератор одељак за више информација о СИСРЕФ-у период.
Изаберите плочу	Ниједан	Изаберите плочу за дизајн нпрampле. Ништа—Ова опција искључује хардверске аспекте за дизајн нпрampле. Све доделе пинова ће бити постављене на виртуелне пинове.
Тест Паттерн	ПРБС-7 ПРБС-9 ПРБС-15 ПРБС-23 Ramp	Изаберите генератор шаблона и тест образац за проверу. Генератор шаблона—ЈЕСД204Ц подржава ПРБС генератор шаблона по подацима сampле. То значи да је ширина података опција Н+ЦС. Генератор и провера ПРБС образаца су корисни за креирање податакаampле стимулус за тестирање и није компатибилан са ПРБС режимом тестирања на АДЦ/ДАЦ претварачу. Ramp Генератор шаблона — ЈЕСД204Ц слој везе ради нормално, али је каснији транспорт онемогућен и унос из формататора се игнорише. Свака трака преноси идентичан октет ток који се повећава од 0к00 до 0кФФ, а затим се понавља. Рamp тест шаблона је омогућен од стране прбс_тест_цтл. ПРБС Паттерн Цхецкер—ЈЕСД204Ц ПРБС скремблер се самосинхронизује и очекује се да када ИП језгро буде у стању да декодира везу, сеед за кодирање је већ синхронизован. ПРБС шифровано семе ће заузети 8 октета за самоиницијализацију. Ramp Паттерн Цхецкер — ЈЕСД204Ц шифровање се самосинхронизује и очекује се да када ИП језгро буде у стању да декодира везу, семе кодирања је већ синхронизовано. Први важећи октет се учитава као рamp Почетна вредност. Наредни подаци морају да се повећају до 0кФФ и да се пребаце на 0к00. Рamp провера узорака треба да провери да ли постоји идентичан образац у свим тракама.
Омогући интерну серијску петљу	Укључено, искључено	Изаберите интерну серијску петљу.
Омогућите командни канал	Укључено, искључено	Изаберите образац командног канала.

Структура именика
Ф-Тиле ЈЕСД204Ц дизајн екampдиректоријуми садрже генерисане fileс за дизајн прampлес.

Слика 3. Структура директоријума за Ф-Тиле ЈЕСД204Ц Интел Агилек Десигн Екample

Табела 7. Именик Files

Фасцикле	Files
ед/ртл	tx ј204ц_ф_тк_ип.ксис ј204ц_ф тк_сс.ксис алтера_с10_усер_рст_цлкгате_0.ип ј204ц ф_се_оутбуф_1бит.ип
симулација/ментор	моделсим_сим.тцл тб_топ_вавеформ.до
симулација/синопсис	вцс вцс_сим.сх тб_топ_ваве_ед.до вцсмк вцсмк_сим.сх тб_топ_ваве_ед.до

Симулација Десигн Екampле Тестбенцх

Дизајн прampле тестбенцх симулира ваш генерисани дизајн.

Слика 4. Поступак

Да бисте симулирали дизајн, извршите следеће кораке:

1. Промените радни директоријум уampле_десигн_дирецтори>/симулатион/ .
2. У командној линији покрените скрипту за симулацију. Табела испод показује команде за покретање подржаних симулатора.

Симулатор	Цомманд
Куеста/МоделСим	всим -до моделсим_сим.тцл
	всим -ц -до моделсим_сим.тцл (без Куеста/ МоделСим ГУИ)
ВЦС	сх вцс_сим.сх
ВЦС МКС	сх вцсмк_сим.сх

Симулација се завршава порукама које показују да ли је трчање било успешно или не.

Слика 5. Успешна симулација
Ова слика приказује успешну поруку симулације за ВЦС симулатор.

Састављање Десигн Екample

За компајлирање екampза пројекат, пратите ове кораке:

1. Осигурајте дизајн компилације нпрampгенерација је комплетна.
2. У софтверу Интел Куартус Приме Про Едитион отворите пројекат Интел Куартус Приме Про Едитионampле_ десигн_ дирецтори>/ед/куартус.
3. У менију Обрада кликните на Старт Цомпилатион.

Детаљан опис за Ф-Тиле ЈЕСД204Ц Десигн Екample

Ф-Тиле ЈЕСД204Ц дизајн екampле демонстрира функционалност стримовања података помоћу режима повратне петље.
Можете одредити подешавања параметара по свом избору и генерисати дизајн прampле.
Дизајн прampле је доступан само у дуплекс режиму и за основну и за ПХИ варијанту. Можете одабрати само Басе или ПХИ варијанту, али ИП ће генерисати дизајн нпрampле за Басе и ПХИ.

Напомена:  Неке конфигурације високе брзине преноса података можда неће успети да одмере време. Да бисте избегли отказивање времена, размислите о специфицирању вредности нижег множитеља фреквенције такта оквира (ФЦЛК_МУЛП) на картици Конфигурације Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП уређивача параметара.

Системске компоненте

Ф-Тиле ЈЕСД204Ц дизајн екampле обезбеђује софтверски базиран контролни ток који користи чврсту контролну јединицу са или без подршке системске конзоле.

Дизајн прampле омогућава аутоматско повезивање у интерном и екстерном режиму повратне петље.

JTAG до главног моста Авалон
Тхе ЈTAG на Авалон Мастер Бридге обезбеђује везу између хост система за приступ меморијском мапираном Ф-Тиле ЈЕСД204Ц ИП и периферним ИП контролним и статусним регистрима преко ЈTAG интерфејс.

Слика 6. Систем са ЈTAG до Авалон Мастер Бридге Цоре

Напомена:  Системски сат мора бити најмање 2к бржи од ЈTAG сат. Системски такт је мгмт_цлк (100МХз) у овом дизајну нпрampле.

Параллел И/О (ПИО) Цоре
Паралелно улазно/излазно (ПИО) језгро са Авалон интерфејсом обезбеђује меморијски мапирани интерфејс између Авалон меморијског мапираног славе порта и И/О портова опште намене. И/О портови се повезују или на корисничку логику на чипу или на И/О пинове који се повезују са уређајима који су ван ФПГА.

Слика 7. ПИО језгро са улазним портовима, излазним портовима и подршком за ИРК
Подразумевано, компонента Платформ Десигнер онемогућава Интеррупт Сервице Лине (ИРК).

ПИО И/О портови су додељени на највишем нивоу ХДЛ file ( ио_ статус за улазне портове, ио_ контрола за излазне портове).

Табела испод описује везу сигнала за статусне и контролне И/О портове на ДИП прекидач и ЛЕД на развојном комплету.

Табела 8. ПИО језгро И/О портови

Порт	Бит	Сигнал
Оут_порт	0	УСЕР_ЛЕД СПИ програмирање је завршено
	31:1	Резервисано
Ин_порт	0	УСЕР_ДИП омогућава интерну серијску петљу искључено = 1 Укључено = 0
	1	УСЕР_ДИП СИСРЕФ генерисан ФПГА омогућава Искључено = 1 Укључено = 0
	31:2	Резервисано.

СПИ Мастер
СПИ мастер модул је стандардна компонента Платформ Десигнер у стандардној библиотеци ИП Каталога. Овај модул користи СПИ протокол да олакша конфигурацију екстерних претварача (нпрampле, АДЦ, ДАЦ и екстерни генератор такта) преко структурираног регистарског простора унутар ових уређаја.

СПИ мастер има Авалон меморијски мапиран интерфејс који се повезује са Авалон мастер (ЈTAG на Авалон мастер бридге) преко Авалон меморијске мапиране интерконекције. СПИ мастер прима упутства за конфигурацију од Авалон мастера.

СПИ мастер модул контролише до 32 независна СПИ славе-а. СЦЛК брзина преноса је конфигурисана на 20 МХз (дељиво са 5).
Овај модул је конфигурисан за 4-жични интерфејс ширине 24 бита. Ако је изабрана опција Генерате 3-Вире СПИ Модуле, инстанцира се додатни модул за претварање 4-жичног излаза СПИ мастера у 3-жични.

ИОПЛЛ
ИОПЛЛ генерише сат потребан за генерисање фраме_цлк и линк_цлк. Референтни сат за ПЛЛ се може конфигурисати, али је ограничен на брзину преноса података/фактор од 33.

• За дизајн нпрampдатотека која подржава брзину преноса података од 24.33024 Гбпс, брзина такта за фраме_цлк и линк_цлк је 368.64 МХз.
• За дизајн нпрampдатотека која подржава брзину преноса података од 32 Гбпс, брзина такта за фраме_цлк и линк_цлк је 484.848 МХз.

СИСРЕФ Генератор
СИСРЕФ је критичан временски сигнал за претвараче података са Ф-Тиле ЈЕСД204Ц интерфејсом.

Генератор СИСРЕФ у дизајну прampле се користи само у сврху демонстрације иницијализације ИП везе дуплекс ЈЕСД204Ц. У апликацији на нивоу система ЈЕСД204Ц подкласе 1, морате генерисати СИСРЕФ из истог извора као и сат уређаја.

За Ф-Тиле ЈЕСД204Ц ИП, СИСРЕФ множилац (СИСРЕФ_МУЛП) контролног регистра СИСРЕФ дефинише СИСРЕФ период, који је н-цео вишеструки Е параметар.

Морате осигурати Е*СИСРЕФ_МУЛП ≤16. Фор екampле, ако је Е=1, законска поставка за СИСРЕФ_МУЛП мора бити унутар 1–16, а ако је Е=3, легална поставка за СИСРЕФ_МУЛП мора бити унутар 1–5.

Напомена:  Ако поставите СИСРЕФ_МУЛП изван опсега, СИСРЕФ генератор ће поправити поставку на СИСРЕФ_МУЛП=1.
Можете да изаберете да ли желите да тип СИСРЕФ буде једнократни импулс, периодични или периодични период са прекидима кроз Екampле Картица Дизајн у Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП уређивачу параметара.

Табела 9. Exampлес оф Периодиц анд Гаппед Периодиц СИСРЕФ Цоунтер

E	СИСРЕФ_МУЛП	СИСРЕФ ПЕРИОД (Е*СИСРЕФ_МУЛП* 32)	Дути Цицле	Опис
1	1	32	1..31 (програмабилно)	Гаппед Периодиц
1	1	32	16 (поправљено)	Периодично
1	2	64	1..63 (програмабилно)	Гаппед Периодиц
1	2	64	32 (поправљено)	Периодично
1	16	512	1..511 (програмабилно)	Гаппед Периодиц
1	16	512	256 (поправљено)	Периодично
2	3	19	1..191 (програмабилно)	Гаппед Периодиц
2	3	192	96 (поправљено)	Периодично
2	8	512	1..511 (програмабилно)	Гаппед Периодиц
2	8	512	256 (поправљено)	Периодично
2	9 (незаконито)	64	32 (поправљено)	Гаппед Периодиц
2	9 (незаконито)	64	32 (поправљено)	Периодично

 

Табела 10. Контролни регистри СИСРЕФ
Можете динамички реконфигурисати СИСРЕФ контролне регистре ако се поставка регистра разликује од поставке коју сте навели када сте генерисали дизајн пр.ampле. Конфигуришите СИСРЕФ регистре пре него што се Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП ресетује. Ако изаберете екстерни СИСРЕФ генератор преко
сисреф_цтрл[7] регистарски бит, можете занемарити подешавања за СИСРЕФ тип, множилац, радни циклус и фазу.

Битс	Подразумевана вредност	Опис
сисреф_цтрл[1:0]	2'б00: Један ударац 2'б01: Периодично 2'б10: Гаппед периодично	СИСРЕФ тип. Подразумевана вредност зависи од подешавања режима СИСРЕФ у Exampле Десигн картицу у Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП уређивачу параметара.
сисреф_цтрл[6:2]	5'б00001	СИСРЕФ мултипликатор. Ово поље СИСРЕФ_МУЛП је применљиво на периодични и периодични СИСРЕФ тип СИСРЕФ. Морате да конфигуришете вредност множитеља да бисте били сигурни да је вредност Е*СИСРЕФ_МУЛП између 1 и 16 пре него што се Ф-Тиле ЈЕСД204Ц ИП ресетује. Ако је вредност Е*СИСРЕФ_МУЛП ван овог опсега, вредност множитеља подразумевано је 5'б00001.
сисреф_цтрл[7]	Дуплек датапатх: 1'б1 Симплекс ТКС или РКС датапатх: 1'б0	СИСРЕФ изаберите. Подразумевана вредност зависи од подешавања путање података у Екampле Картица Дизајн у Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП уређивачу параметара. 0: Симплекс ТКС или РКС (екстерни СИСРЕФ) 1: Дуплекс (интерни СИСРЕФ)
сисреф_цтрл[16:8]	9'х0	СИСРЕФ радни циклус када је тип СИСРЕФ периодичан или периодичан са прекидима. Морате да конфигуришете радни циклус пре него што се Ф-Тиле ЈЕСД204Ц ИП ресетује. Максимална вредност = (Е*СИСРЕФ_МУЛП*32)-1 На примерampле: 50% радни циклус = (Е*СИСРЕФ_МУЛП*32)/2 Радни циклус је подразумевано подешен на 50% ако не конфигуришете ово поље регистра, или ако конфигуришете поље регистра на 0 или више од максимално дозвољене вредности.
сисреф_цтрл[17]	1'б0	Ручна контрола када је тип СИСРЕФ једнократан. Упишите 1 да бисте поставили СИСРЕФ сигнал на високу вредност. Упишите 0 да бисте поставили СИСРЕФ сигнал на низак ниво. Морате да напишете 1, а затим 0 да бисте креирали СИСРЕФ импулс у режиму једног ударца.
сисреф_цтрл[31:18]	22'х0	Резервисано.

Ресетујте секвенцере
Овај дизајн прampле се састоји од два секвенцера ресетовања:

• Ресет Секуенце 0—Рукује ресетовање на ТКС/РКС Авалон стриминг домен, Авалон меморијски мапиран домен, ПЛЛ језгра, ТКС ПХИ, ТКС језгро и СИСРЕФ генератор.
• Секвенца ресетовања 1—Управља ресетовањем на РКС ПХИ и РКС Цоре.

3-Вире СПИ
Овај модул је опциони за претварање СПИ интерфејса у 3-жични.

Систем ПЛЛ
Ф-плочица има три ПЛЛ система на плочи. Ови системски ПЛЛ-ови су примарни извор такта за хард ИП (МАЦ, ПЦС и ФЕЦ) и ЕМИБ укрштање. То значи да, када користите системски режим ПЛЛ такта, блокови се не тактирају ПМА тактом и не зависе од такта који долази из ФПГА језгра. Сваки системски ПЛЛ генерише само сат повезан са једним фреквентним интерфејсом. Фор екampДакле, потребна су вам два системска ПЛЛ-а да бисте покренули један интерфејс на 1 ГХз и један интерфејс на 500 МХз. Коришћење системског ПЛЛ-а вам омогућава да користите сваку траку независно без промене сата траке која утиче на суседну траку.
Сваки системски ПЛЛ може да користи било који од осам ФГТ референтних тактова. Системски ПЛЛ могу да деле референтни сат или да имају различите референтне тактове. Сваки интерфејс може да изабере који систем ПЛЛ користи, али, када се једном одабере, он је фиксан, не може се реконфигурисати коришћењем динамичке реконфигурације.

Повезане информације
Ф-тиле архитектура и ПМА и ФЕЦ Дирецт ПХИ ИП кориснички приручник

Више информација о режиму системског ПЛЛ такта у Интел Агилек Ф-тиле уређајима.

Генератор шаблона и провера
Генератор шаблона и контролор су корисни за креирање података сampлес и праћење у сврхе тестирања.
Табела 11. Подржани генератор шаблона

Паттерн Генератор	Опис
Генератор ПРБС шаблона	Ф-Тиле ЈЕСД204Ц дизајн екampле ПРБС генератор шаблона подржава следеће степене полинома: ПРБС23: Кс23+Кс18+1 ПРБС15: Кс15+Кс14+1 ПРБС9: Кс9+Кс5+1 ПРБС7: Кс7+Кс6+1
Ramp генератор шаблона	Тхе рamp вредност шаблона се повећава за 1 за сваки следећи сampле са ширином генератора од Н, и пребацује се на 0 када су сви битови у сampсу 1. Омогућите рamp генератор шаблона писањем од 1 до бита 2 тст_цтл регистра ЕД контролног блока.
Командни канал рamp генератор шаблона	Ф-Тиле ЈЕСД204Ц дизајн екampле подржава командни канал рamp генератор шаблона по траци. Тхе рamp вредност шаблона се повећава за 1 на 6 битова командних речи. Почетно семе је шаблон прираста у свим тракама.

Табела 12. Подржана провера узорака

Паттерн Цхецкер	Опис
ПРБС образац за проверу	Семе за шифровање у контролору шаблона се самосинхронизује када Ф-Тиле ЈЕСД204Ц ИП постигне поравнање искривљеног угла. Провера шаблона захтева 8 октета да би се шифровано семе самосинхронисало.
Ramp провера узорака	Први валидни подаци сampле за сваки претварач (М) се учитава као почетна вредност рamp шаблон. Накнадни подаци сampвредности леса морају да се повећају за 1 у сваком циклусу такта до максимума, а затим да се пребаце на 0.

Паттерн Цхецкер	Опис
	Фор екampле, када је С=1, Н=16 и ВИДТХ_МУЛП = 2, ширина података по претварачу је С * ВИДТХ_МУЛП * Н = 32. Максимални подаци сampле вредност је 0кФФФФ. Тхе рamp провера образаца проверава да ли су идентични обрасци примљени у свим претварачима.
Командни канал рamp провера узорака	Ф-Тиле ЈЕСД204Ц дизајн екampле подржава командни канал рamp провера узорака. Прва примљена командна реч (6 битова) се учитава као почетна вредност. Наредне командне речи у истој траци морају се повећати до 0к3Ф и преокренути на 0к00. Командни канал рamp провера узорака за рamp шаре у свим тракама.

Ф-Тиле ЈЕСД204Ц ТКС и РКС ИП
Овај дизајн прampле вам омогућава да конфигуришете сваки ТКС/РКС у симплекс режиму или дуплекс режиму.
Дуплекс конфигурације омогућавају демонстрацију ИП функционалности користећи интерну или екстерну серијску петљу. ЦСР-ови унутар ИП-а нису оптимизовани да би се омогућила ИП контрола и посматрање статуса.

Ф-Тиле ЈЕСД204Ц Дизајн Екampле Сат и ресетовање

Ф-Тиле ЈЕСД204Ц дизајн екampле има скуп сигнала сата и ресетовања.

Табела 13.Десигн Екampле Цлоцкс

Цлоцк Сигнал	Правац	Опис
мгмт_цлк	Инпут	ЛВДС диференцијални такт са фреквенцијом од 100 МХз.
рефцлк_кцвр	Инпут	Референтни сат примопредајника са фреквенцијом брзине преноса података/фактора 33.
рефцлк_цоре	Инпут	Референтни такт језгра са истом фреквенцијом као рефцлк_кцвр.
ин_сисреф	Инпут	СИСРЕФ сигнал. Максимална СИСРЕФ фреквенција је брзина преноса података/(66к32кЕ).
сисреф_оут	Излаз
тклинк_цлк рклинк_цлк	Унутрашње	ТКС и РКС такт везе са фреквенцијом брзине преноса података/66.
ткфраме_цлк ркфраме_цлк	Унутрашње	ТКС и РКС такт оквира са фреквенцијом брзине преноса података/33 (ФЦЛК_МУЛП=2) ТКС и РКС такт оквира са фреквенцијом брзине преноса података/66 (ФЦЛК_МУЛП=1)
тк_фцлк рк_фцлк	Унутрашње	ТКС и РКС фазни такт са фреквенцијом брзине преноса података/66 (ФЦЛК_МУЛП=2) ТКС и РКС фазни такт је увек висок (1'б1) када је ФЦЛК_МУЛП=1
спи_СЦЛК	Излаз	СПИ такт брзине преноса са фреквенцијом од 20 МХз.

Када учитате дизајн прampу ФПГА уређај, интерни догађај нинит_доне обезбеђује да ЈTAG до Авалон Мастер моста је у ресетовању као и сви остали блокови.

Генератор СИСРЕФ има своје независно ресетовање да би убацио намеран асинхрони однос за сатове тклинк_цлк и рклинк_цлк. Овај метод је свеобухватнији у емулацији СИСРЕФ сигнала са екстерног чипа сата.

Табела 14. Десигн Екampле Ресетс

Ресет сигнал	Правац	Опис
глобал_рст_н	Инпут	Глобално ресетовање дугмета за све блокове, осим за ЈTAG до Авалон Мастер моста.
нинит_доне	Унутрашње	Излаз из Ресет Релеасе ИП за ЈTAG до Авалон Мастер моста.
едцтл_рст_н	Унутрашње	Контролни блок ЕД ресетује ЈTAG до Авалон Мастер моста. Портови хв_рст и глобал_рст_н не ресетују ЕД контролни блок.
хв_рст	Унутрашње	Потврдите и поништите хв_рст писањем у регистар рст_цтл ЕД контролног блока. мгмт_рст_ин_н потврђује када је хв_рст потврђен.
мгмт_рст_ин_н	Унутрашње	Ресетовање за Авалон меморијско мапиране интерфејсе различитих ИП адреса и улаза секвенцера за ресетовање:  ј20ц_рецонфиг_ресет за Ф-Тиле ЈЕСД204Ц ИП дуплекс Нативе ПХИ спи_рст_н за СПИ мастер пио_рст_н за ПИО статус и контролу ресет_ин0 порт секвенцера за ресетовање 0 и 1 Порт глобал_рст_н, хв_рст или едцтл_рст_н потврђује ресетовање на мгмт_рст_ин_н.
сисреф_рст_н	Унутрашње	Ресет за СИСРЕФ блок генератора у ЕД контролном блоку користећи порт секвенцера ресетовања 0 ресет_оут2. Ресет секвенцер 0 ресет_оут2 порт поништава ресетовање ако је језгро ПЛЛ закључан.
цоре_плл_рст	Унутрашње	Ресетује ПЛЛ језгра преко порта ресет_оут0 секвенцера ресетовања 0. ПЛЛ језгра се ресетује када се потврди ресетовање мгмт_рст_ин_н.
ј204ц_тк_авс_рст_н	Унутрашње	Ресетује Ф-Тиле ЈЕСД204Ц ТКС Авалон меморијски мапирани интерфејс преко секвенцера за ресетовање 0. Интерфејс мапиран меморијом ТКС Авалон потврђује када се потврди мгмт_рст_ин_н.
ј204ц_рк_авс_рст_н	Унутрашње	Ресетује Ф-Тиле ЈЕСД204Ц ТКС Авалон меморијски мапирани интерфејс преко секвенцера за ресетовање 1. РКС Авалон меморијско мапирани интерфејс потврђује када се потврди мгмт_рст_ин_н.
ј204ц_тк_рст_н	Унутрашње	Ресетује Ф-Тиле ЈЕСД204Ц ТКС слојеве везе и транспорта у доменима тклинк_цлк и ткфраме_цлк. Порт за ресетовање секвенцера 0 ресет_оут5 ресетује ј204ц_тк_рст_н. Ово ресетовање се поништава ако је ПЛЛ језгра закључан, а сигнали тк_пма_реади и тк_реади су потврђени.
ј204ц_рк_рст_н	Унутрашње	Ресетује Ф-Тиле ЈЕСД204Ц РКС везу и транспортне слојеве у доменима рклинк_цлк и ркфраме_цлк.

Ресет сигнал	Правац	Опис
		Ресет секвенцер 1 ресет_оут4 порт ресетује ј204ц_рк_рст_н. Ово ресетовање се поништава ако је ПЛЛ језгра закључан, а сигнали рк_пма_реади и рк_реади су потврђени.
ј204ц_тк_рст_ацк_н	Унутрашње	Ресетујте сигнал руковања помоћу ј204ц_тк_рст_н.
ј204ц_рк_рст_ацк_н	Унутрашње	Ресетујте сигнал руковања са ј204ц_рк_рст_н.

Слика 8. Временски дијаграм за Десигн Екampле Ресетс

Ф-Тиле ЈЕСД204Ц Дизајн Екampле Сигналс

Табела 15. Сигнали системског интерфејса

Сигнал	Правац	Опис
Сатови и ресетовања
мгмт_цлк	Инпут	100 МХз такт за управљање системом.
рефцлк_кцвр	Инпут	Референтни сат за Ф-тиле УКС КУАД и системски ПЛЛ. Еквивалентно брзини преноса података/фактору 33.
рефцлк_цоре	Инпут	Језгро ПЛЛ референтног такта. Примењује исту фреквенцију такта као рефцлк_кцвр.
ин_сисреф	Инпут	СИСРЕФ сигнал са екстерног СИСРЕФ генератора за имплементацију ЈЕСД204Ц подкласе 1.
сисреф_оут	Излаз	СИСРЕФ сигнал за имплементацију подкласе 204 ЈЕСД1Ц генерисан од стране ФПГА уређаја за пројектовање нпр.ampсамо за сврху иницијализације везе.

 

Сигнал	Правац	Опис
СПИ
спи_СС_н[2:0]	Излаз	Активан низак, СПИ славе избор сигнала.
спи_СЦЛК	Излаз	СПИ серијски сат.
спи_сдио	Улаз/Излаз	Излаз података са главног на екстерни славе. Улазни подаци са екстерног славе-а на мастер.

Сигнал	Правац	Опис
Напомена:Када је омогућена опција Генерате 3-Вире СПИ Модуле.
спи_МИСО Напомена: Када опција Генерате 3-Вире СПИ Модуле није омогућена.	Инпут	Улазни подаци са екстерног славе-а на СПИ мастер.
спи_МОСИ Напомена: Када опција Генерате 3-Вире СПИ Модуле није омогућена.	Излаз	Излаз података са СПИ мастер-а на екстерни славе.

 

Сигнал	Правац	Опис
АДЦ / ДАЦ
тк_сериал_дата[ЛИНК*Л-1:0]	Излаз	Диференцијални серијски излазни подаци велике брзине за ДАЦ. Сат је уграђен у серијски ток података.
тк_сериал_дата_н[ЛИНК*Л-1:0]
рк_сериал_дата[ЛИНК*Л-1:0]	Инпут	Диференцијални брзи серијски улазни подаци из АДЦ-а. Сат се обнавља из серијског тока података.
рк_сериал_дата_н[ЛИНК*Л-1:0]

 

Сигнал	Правац	Опис
У/И опште намене
усер_лед[3:0]	Излаз	Указује на статус за следеће услове: [0]: СПИ програмирање је завршено [1]: грешка ТКС везе [2]: Грешка у вези са пријемом [3]: Грешка у провери шаблона за Авалон стримовање података
усер_дип[3:0]	Инпут	Улаз ДИП прекидача за кориснички режим: [0]: Омогућавање интерне серијске петље [1]: Омогућавање СИСРЕФ генерисаног ФПГА [3:2]: Резервисано

 

Сигнал	Правац	Опис
Ван опсега (ООБ) и Статус
рк_патцхк_дата_еррор[ЛИНК-1:0]	Излаз	Када је овај сигнал потврђен, то указује да је провера шаблона открила грешку.
рк_линк_еррор[ЛИНК-1:0]	Излаз	Када је овај сигнал потврђен, то указује да је ЈЕСД204Ц РКС ИП потврдио прекид.
тк_линк_еррор[ЛИНК-1:0]	Излаз	Када је овај сигнал потврђен, то указује да је ЈЕСД204Ц ТКС ИП потврдио прекид.
емб_лоцк_оут	Излаз	Када се овај сигнал потврди, то указује да је ЈЕСД204Ц РКС ИП постигао ЕМБ закључавање.
сх_лоцк_оут	Излаз	Када се овај сигнал потврди, то указује да је ЈЕСД204Ц РКС ИП синхронизационо заглавље закључано.

 

Сигнал	Правац	Опис
Авалон Стреаминг
рк_авст_валид[ЛИНК-1:0]	Инпут	Означава да ли је претварач сampле подаци у слоју апликације су важећи или неважећи. 0: Подаци су неважећи 1: Подаци су валидни
рк_авст_дата[(ТОТАЛ_СAMPЛЕ*Н)-1:0 ]	Инпут	Цонвертер сampпренесите податке у слој апликације.

Ф-Тиле ЈЕСД204Ц Дизајн Екampле Контролни регистри

Ф-Тиле ЈЕСД204Ц дизајн екampЛе регистри у ЕД Цонтрол блоку користе бајт-адресирање (32 бита).

Табела 16. Десигн Екampле Адресна карта
Ови 32-битни ЕД Цонтрол блок регистри су у домену мгмт_цлк.

Компонента	Адреса
Ф-Тиле ЈЕСД204Ц ТКС ИП	0x000C_0000 – 0x000C_03FF
Ф-Тиле ЈЕСД204Ц РКС ИП	0x000D_0000 – 0x000D_03FF
СПИ Цонтрол	0x0102_0000 – 0x0102_001F
ПИО Цонтрол	0x0102_0020 – 0x0102_002F
ПИО Статус	0x0102_0040 – 0x0102_004F
Ресетујте секвенцер 0	0x0102_0100 – 0x0102_01FF
Ресетујте секвенцер 1	0x0102_0200 – 0x0102_02FF
ЕД Цонтрол	0x0102_0400 – 0x0102_04FF
Ф-Тиле ЈЕСД204Ц ИП примопредајник ПХИ Рецонфиг	0x0200_0000 – 0x023F_FFFF

Табела 17. Тип приступа регистру и дефиниција
Ова табела описује тип приступа регистру за Интел ФПГА ИП.

Врста приступа	Дефиниција
РО/В	Софтвер само за читање (нема утицаја на писање). Вредност може да варира.
RW	Софтвер чита и враћа тренутну вредност бита. Софтвер уписује и поставља бит на жељену вредност.
РВ1Ц	Софтвер чита и враћа тренутну вредност бита. Софтвер пише 0 и нема ефекта. Софтвер уписује 1 и брише бит на 0 ако је бит постављен на 1 од стране хардвера. Хардвер поставља бит на 1. Софтвер Цлеар има већи приоритет од хардверског подешеног.

Табела 18. Мапа контролне адресе ЕД

Оффсет	Регистер Наме
0к00	рст_цтл
0к04	рст_стс0
наставио…

Оффсет	Регистер Наме
0к10	рст_стс_детецтед0
0к40	сисреф_цтл
0к44	сисреф_стс
0к80	тст_цтл
0к8ц	тст_ерр0

Табела 19. Контролни и статусни регистри ЕД контролног блока

Бите Оффсет	Региструјте се	Име	Приступ	Ресетуј	Опис
0к00	рст_цтл	рст_ассерт	RW	0к0	Ресетуј контролу. [0]: Упишите 1 да бисте потврдили ресетовање. (хв_рст) Поново упишите 0 да бисте поништили ресетовање. [31:1]: Резервисано.
0к04	рст_стс0	рст_статус	РО/В	0к0	Ресетуј статус. [0]: Статус језгре ПЛЛ закључан. [31:1]: Резервисано.
0к10	рст_стс_дете цтед0	рст_стс_сет	РВ1Ц	0к0	Статус детекције ивице СИСРЕФ за интерни или екстерни СИСРЕФ генератор. [0]: Вредност 1 Означава да је СИСРЕФ растућа ивица откривена за операцију подкласе 1. Софтвер може да упише 1 да обрише овај бит како би омогућио нову детекцију ивице СИСРЕФ. [31:1]: Резервисано.
0к40	сисреф_цтл	сисреф_цонтр ол	RW	Дуплек датапатх Оне-схот: 0к00080	СИСРЕФ контрола. Погледајте Табела 10 на страни 17 за више информација о коришћењу овог регистра.
				Периодично:	Напомена: Вредност ресетовања зависи од
				0к00081	тип СИСРЕФ и Ф-плочица
				Гаппед- периодично:	Подешавања параметара путање ИП података ЈЕСД204Ц.
				0к00082
				ТКС или РКС подаци
				пут
				Један ударац:
				0к00000
				Периодично:
				0к00001
				Гаппед-
				периодично:
				0к00002
0к44	сисреф_стс	сисреф_стату с	РО/В	0к0	СИСРЕФ статус. Овај регистар садржи најновије поставке СИСРЕФ периода и радног циклуса интерног СИСРЕФ генератора. Погледајте Табела 9 на страни 16 за правну вредност СИСРЕФ периода и радног циклуса.
наставио…

Бите Оффсет	Региструјте се	Име	Приступ	Ресетуј	Опис
					[8:0]: СИСРЕФ период. Када је вредност 0кФФ, СИСРЕФ период = 255 Када је вредност 0к00, период СИСРЕФ = 256. [17:9]: СИСРЕФ радни циклус. [31:18]: Резервисано.
0к80	тст_цтл	тст_цонтрол	RW	0к0	Тест контрола. Користите овај регистар да бисте омогућили различите тестне обрасце за генератор шаблона и контролор. [1:0] = Резервисано поље [2] = рamp_тест_цтл 1'б0 = Омогућава генератор ПРБС шаблона и проверу 1'б1 = Омогућава рamp генератор образаца и провера [31:3]: Резервисано.
0к8ц	тст_ерр0	тст_еррор	РВ1Ц	0к0	Заставица грешке за Линк 0. Када је бит 1'b1, то указује да је дошло до грешке. Требало би да решите грешку пре него што упишете 1'b1 у одговарајући бит да бисте обрисали заставицу грешке. [0] = Грешка провере шаблона [1] = tx_link_error [2] = rx_link_error [3] = Грешка провере шаблона команде [31:4]: Резервисано.

Историја ревизије документа за Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП Десигн Екampле Корисничко упутство

Верзија документа	Интел Куартус Приме верзија	ИП верзија	Промене
2021.10.11	21.3	1.0.0	Првобитно издање.

Документи / Ресурси

интел Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП Десигн Екample [пдф] Упутство за кориснике Ф-Тиле ЈЕСД204Ц Интел ФПГА ИП Десигн Екampле, Ф-Тиле ЈЕСД204Ц, Интел ФПГА ИП Десигн Екampле, ИП Десигн Екampле, Десигн Екample

Референце

• Упутство за употребу