F-Tile JESD204C Intel FPGA IP Design Example

ስለ F-Tile JESD204C Intel® FPGA IP ንድፍ Example የተጠቃሚ መመሪያ

ይህ የተጠቃሚ መመሪያ ስለ ንድፍ የቀድሞ ባህሪያትን, የአጠቃቀም መመሪያዎችን እና ዝርዝር መግለጫዎችን ያቀርባልamples ለF-Tile JESD204C Intel® FPGA IP የIntel Agilex ™ መሳሪያዎችን በመጠቀም።

የታሰበ ታዳሚ

ይህ ሰነድ የታሰበው ለ፡-

• የንድፍ አርክቴክት በስርዓት ደረጃ የንድፍ እቅድ ወቅት የአይፒ ምርጫን ለማድረግ
• የሃርድዌር ዲዛይነሮች አይፒውን ወደ የስርዓት ደረጃ ዲዛይናቸው ሲያዋህዱ
• የማረጋገጫ መሐንዲሶች በስርዓት ደረጃ የማስመሰል እና የሃርድዌር ማረጋገጫ ደረጃ

ተዛማጅ ሰነዶች
የሚከተለው ሠንጠረዥ ከF-Tile JESD204C Intel FPGA IP ጋር የተያያዙ ሌሎች የማመሳከሪያ ሰነዶችን ይዘረዝራል።

ሠንጠረዥ 1. ተዛማጅ ሰነዶች

ማጣቀሻ	መግለጫ
F-Tile JESD204C Intel FPGA IP የተጠቃሚ መመሪያ	ስለ F-Tile JESD204C Intel FPGA IP መረጃ ያቀርባል።
F-Tile JESD204C Intel FPGA IP የመልቀቂያ ማስታወሻዎች	በተወሰነ ልቀት ለF-Tile JESD204C F-Tile JESD204C የተደረጉ ለውጦችን ይዘረዝራል።
Intel Agilex የመሣሪያ ውሂብ ሉህ	ይህ ሰነድ ለIntel Agilex መሳሪያዎች የኤሌክትሪክ ባህሪያትን, የመቀየሪያ ባህሪያትን, የውቅረት ዝርዝሮችን እና ጊዜን ይገልጻል.

ምህፃረ ቃላት እና መዝገበ ቃላት

ሠንጠረዥ 2. ምህጻረ ቃል ዝርዝር

ምህጻረ ቃል	መስፋፋት
LEMC	አካባቢያዊ የተራዘመ ባለብዙ እገዳ ሰዓት
FC	የፍሬም ሰዓት ፍጥነት
ኤ.ዲ.ሲ	አናሎግ ወደ ዲጂታል መለወጫ
ዲኤሲ	ዲጂታል ወደ አናሎግ መለወጫ
DSP	ዲጂታል ሲግናል ፕሮሰሰር
TX	አስተላላፊ
RX	ተቀባይ

ምህጻረ ቃል	መስፋፋት
ዲኤልኤል	የውሂብ አገናኝ ንብርብር
CSR	የቁጥጥር እና የሁኔታ መመዝገቢያ
CRU	ሰዓት እና ዳግም አስጀምር ክፍል
አይኤስአር	አገልግሎት ማቋረጥ መደበኛ አገልግሎት
FIFO	መጀመሪያ-በመጀመሪያ-ውጭ
SERDES	Serializer Deserializer
ኢ.ሲ.ሲ	ኮድን ማስተካከል ላይ ስህተት
FEC	አስተላልፍ ስህተት ማስተካከያ
SERR	ነጠላ ስህተት ፈልጎ ማግኘት (በኢ.ሲ.ሲ.፣ ሊስተካከል የሚችል)
DERR	ድርብ ስህተት ማወቂያ (በ ECC ውስጥ፣ ገዳይ)
PRBS	የሐሰት የሁለትዮሽ ቅደም ተከተል
ማክ	የሚዲያ መዳረሻ መቆጣጠሪያ። MAC የፕሮቶኮል ንዑስ ተከፋይ፣ የትራንስፖርት ንብርብር እና የውሂብ ማገናኛ ንብርብርን ያካትታል።
PHY	አካላዊ ንብርብር. PHY በተለምዶ አካላዊ ንብርብርን፣ SERDESን፣ ሾፌሮችን፣ ተቀባዮችን እና ሲዲአርን ያካትታል።
PCS	አካላዊ ኮድ ንኡስ ንብርብር
PMA	አካላዊ መካከለኛ አባሪ
አርቢዲ	RX Buffer መዘግየት
UI	ክፍል ክፍተት = ተከታታይ ቢት ቆይታ
RBD ብዛት	RX Buffer መዘግየት የቅርብ መስመር መድረሻ
RBD ማካካሻ	RX Buffer መዘግየት የመልቀቂያ ዕድል
SH	ራስጌ አስምር
TL	የትራንስፖርት ንብርብር
ኢ.ም.ቢ	የተከተተ ባለብዙ-ዳይ Interconnect ድልድይ

ሠንጠረዥ 3. የቃላት ዝርዝር

ጊዜ	መግለጫ
መለወጫ መሳሪያ	ADC ወይም DAC መቀየሪያ
የሎጂክ መሳሪያ	FPGA ወይም ASIC
ጥቅምት	የ8 ቢት ቡድን፣ ለ64/66 ኢንኮደር ግብዓት ሆኖ የሚያገለግል እና ከዲኮደር ውፅዓት
ኒብል	የJESD4C መመዘኛዎች መሰረታዊ የስራ ክፍል የሆነው 204 ቢት ስብስብ
አግድ	በ66/64 ኢንኮዲንግ እቅድ የተፈጠረ ባለ 66-ቢት ምልክት
የመስመር ደረጃ	የመለያ አገናኝ ውጤታማ የውሂብ መጠን የሌይን መስመር ተመን = (Mx Sx N'x 66/64 x FC) / L
የአገናኝ ሰዓት	የአገናኝ ሰዓት = የሌይን መስመር ተመን/66።
ፍሬም	የክፈፍ አሰላለፍ ምልክትን በማጣቀስ የእያንዳንዱ octet አቀማመጥ ሊታወቅ የሚችልበት ተከታታይ octets ስብስብ።
የፍሬም ሰዓት	በፍሬም ፍጥነት የሚሰራ የሥርዓት ሰዓት፣ ያ 1x እና 2x አገናኝ ሰዓት መሆን አለበት።

ጊዜ	መግለጫ
Samples በእያንዳንዱ ክፈፍ ሰዓት	Sampያነሰ በሰዓት፣ ጠቅላላ sampለመቀየሪያ መሳሪያው በፍሬም ሰዓት ውስጥ።
LEMC	የተዘረጋውን የብዝሃ ማገጃ ወሰን በመስመሮች መካከል እና ወደ ውጫዊ ማጣቀሻዎች (SYSREF ወይም ንኡስ ክፍል 1) ለማስማማት የሚያገለግል የውስጥ ሰዓት።
ንዑስ መስታወት 0	የመወሰኛ መዘግየት ምንም ድጋፍ የለም። መረጃው በተቀባዩ ላይ ባለው ሌይን ወደ መስመር ዴስኬው ወዲያውኑ መለቀቅ አለበት።
ንዑስ መስታወት 1	SYSREF ን በመጠቀም የመወሰን መዘግየት።
ባለብዙ ነጥብ አገናኝ	ከ 2 ወይም ከዚያ በላይ የመቀየሪያ መሳሪያዎች ያላቸው የኢንተር-መሣሪያ አገናኞች።
64 ቢ / 66 ቢ ኢንኮዲንግ	ብሎክ ለመመስረት የ64-ቢት ዳታ ወደ 66 ቢት ካርታ የሚሰጥ የመስመር ኮድ። የመሠረት ደረጃ የውሂብ መዋቅር በ2-ቢት ማመሳሰል ራስጌ የሚጀምር ብሎክ ነው።

ሠንጠረዥ 4. ምልክቶች

ጊዜ	መግለጫ
L	የመንገዶች ብዛት በመቀየሪያ መሳሪያ
M	የመቀየሪያዎች ብዛት በመሳሪያ
F	በነጠላ ሌይን ላይ በአንድ ፍሬም የ octets ብዛት
S	የኤስamples የሚተላለፍ በአንድ ነጠላ መቀየሪያ በእያንዳንዱ ክፈፍ ዑደት
N	የመቀየሪያ ጥራት
ኤን'	ጠቅላላ የቢት ብዛት በሰከንድample በተጠቃሚ ውሂብ ቅርጸት
CS	በአንድ ልወጣ s የቁጥጥር ቢት ብዛትample
CF	የፍሬም ሰዓት ጊዜ በአንድ አገናኝ የቁጥጥር ቃላት ብዛት
HD	ከፍተኛ ትፍገት የተጠቃሚ ውሂብ ቅርጸት
E	በተዘረጋ ባለብዙ ብሎክ ውስጥ ያለው የብዝሃ እገዳ ብዛት

F-Tile JESD204C Intel FPGA IP Design Exampፈጣን ጅምር መመሪያ

የ F-Tile JESD204C Intel FPGA IP ንድፍ ምሳሌamples ለኢንቴል አጊሊክስ መሳሪያዎች የማስመሰል ቴስትቤንች እና የሃርድዌር ዲዛይን ማጠናቀር እና የሃርድዌር ሙከራን ይደግፋል።
የ F-Tile JESD204C ንድፍ ማመንጨት ይችላሉ exampበ Intel Quartus® Prime Pro እትም ሶፍትዌር ውስጥ ባለው የአይፒ ካታሎግ በኩል።

ምስል 1. ልማት ኤስtages ለዲዛይን Example

ንድፍ Example Block ዲያግራም

ምስል 2. F-Tile JESD204C ንድፍ Example የከፍተኛ ደረጃ እገዳ ንድፍ

ንድፍ example የሚከተሉትን ሞጁሎች ያቀፈ ነው-

• መድረክ ዲዛይነር ስርዓት
  • F-Tile JESD204C Intel FPGA IP
  • JTAG ወደ አቫሎን ማስተር ድልድይ
  • ትይዩ I/O (PIO) መቆጣጠሪያ
  • የመለያ ወደብ በይነገጽ (SPI) - ዋና ሞጁል - IOPLL
  • SYSREF ጄኔሬተር
  • Example ንድፍ (ED) ቁጥጥር CSR
  • ተከታታዮችን ዳግም አስጀምር
• ስርዓት PLL
• ስርዓተ-ጥለት ጀነሬተር
• ስርዓተ-ጥለት አራሚ

ሠንጠረዥ 5. ንድፍ Example ሞጁሎች

አካላት	መግለጫ
መድረክ ዲዛይነር ስርዓት	የፕላትፎርም ዲዛይነር ሲስተም የF-Tile JESD204C IP ውሂብ ዱካ እና ደጋፊ ክፍሎችን ያፋጥናል።
F-Tile JESD204C Intel FPGA IP	ይህ የፕላትፎርም ዲዛይነር ንዑስ ስርዓት TX እና RX F-Tile JESD204C አይፒዎችን ከ Duplex PHY ጋር በቅጽበት ይዟል።
JTAG ወደ አቫሎን ማስተር ድልድይ	ይህ ድልድይ የስርዓት ኮንሶል አስተናጋጅ በዲዛይኑ ውስጥ ያለውን የማህደረ ትውስታ ካርታ በጄTAG በይነገጽ.
ትይዩ I/O (PIO) መቆጣጠሪያ	ይህ መቆጣጠሪያ የማህደረ ትውስታ ካርታ ለ s በይነገጽ ያቀርባልampling እና መንዳት አጠቃላይ ዓላማ I / O ወደቦች.
SPI ዋና	ይህ ሞጁል የመቀየሪያውን ጫፍ ወደ SPI በይነገጽ ተከታታይ የማስተላለፍ ሂደት ያስተናግዳል።
SYSREF ጄኔሬተር	የ SYSREF ጀነሬተር የማገናኛ ሰዓቱን እንደ ማመሳከሪያ ሰዓት ይጠቀማል እና ለF-Tile JESD204C IP የ SYSREF ጥራዞችን ያመነጫል። ማስታወሻ፡- ይህ ንድፍ example duplex F-Tile JESD204C IP አገናኝ አጀማመርን ለማሳየት SYSREF ጄኔሬተር ይጠቀማል። በF-Tile JESD204C ንኡስ ክፍል 1 የሥርዓት ደረጃ አፕሊኬሽን ውስጥ፣ SYSREFን ከመሳሪያው ሰዓት ጋር ከተመሳሳይ ምንጭ ማመንጨት አለቦት።
IOPLL	ይህ ንድፍ example መረጃን ወደ F-Tile JESD204C IP ለማስተላለፍ የተጠቃሚ ሰዓት ለማመንጨት IOPLL ይጠቀማል።
ED ቁጥጥር CSR	ይህ ሞጁል የSYSREF ማወቂያ ቁጥጥር እና ሁኔታን እና የስርዓተ-ጥለት ቁጥጥር እና ሁኔታን ይፈትሻል።
ተከታታዮችን ዳግም አስጀምር	ይህ ንድፍ example 2 ዳግም ማስጀመሪያዎችን ያቀፈ ነው- ቅደም ተከተል 0ን ዳግም አስጀምር—ዳግም ማስጀመርን ወደ TX/RX Avalon® ዥረት ጎራ፣ አቫሎን ሜሞሪ ካርታ የተሰራ ጎራ፣ ኮር PLL፣ TX PHY፣ TX ኮር እና SYSREF ጀነሬተርን ያስተናግዳል። ቅደም ተከተል 1ን ዳግም አስጀምር—ዳግም ማስጀመርን ወደ RX PHY እና RX ኮር ያስተናግዳል።
ስርዓት PLL	ለF-tile hard IP እና EMIB መሻገሪያ ዋና የሰዓት ምንጭ።
ስርዓተ-ጥለት ጀነሬተር	የስርዓተ ጥለት ጀነሬተር PRBS ወይም r ያመነጫል።amp ስርዓተ-ጥለት.
ስርዓተ-ጥለት አራሚ	ስርዓተ ጥለት አራሚው PRBS ወይም አርን ያረጋግጣልamp ስርዓተ ጥለት ተቀብሏል፣ እና የውሂብ አለመዛመድ ሲያገኝ ስህተትን ያሳያልampለ.

የሶፍትዌር መስፈርቶች

ኢንቴል ዲዛይኑን ለመፈተሽ የሚከተለውን ሶፍትዌር ይጠቀማልampበሊኑክስ ሲስተም ውስጥ፡-

• Intel Quartus Prime Pro እትም ሶፍትዌር
• Questa */ModelSim* ወይም VCS*/VCS MX ማስመሰያ

ንድፉን በማመንጨት ላይ

ንድፍ ለማመንጨት exampከ IP መለኪያ አርታዒ፡-

1. የIntel Agilex F-tile መሣሪያ ቤተሰብን ያነጣጠረ ፕሮጀክት ይፍጠሩ እና የሚፈልጉትን መሣሪያ ይምረጡ።
2. በአይፒ ካታሎግ፣ Tools ➤ IP ካታሎግ፣ F-Tile JESD204C Intel FPGA IP የሚለውን ይምረጡ።
3. ለእርስዎ ብጁ የአይፒ ልዩነት የከፍተኛ ደረጃ ስም እና አቃፊ ይግለጹ። እሺን ጠቅ ያድርጉ። የመለኪያ አርታዒው ከፍተኛ ደረጃን .ip ያክላል file ወደ የአሁኑ ፕሮጀክት በራስ-ሰር. .ip ን እራስዎ ለመጨመር ከተጠየቁ file ወደ ፕሮጀክቱ ፕሮጀክት ➤ አክል/አስወግድ የሚለውን ይንኩ። Fileለመጨመር በፕሮጀክት ውስጥ file.
4. በ Example ንድፍ ትር, ንድፍ example መለኪያዎች በዲዛይን Example መለኪያዎች.
5. ፍጠርን ጠቅ ያድርጉ Example ንድፍ.

ሶፍትዌሩ ሁሉንም ንድፎች ያመነጫል fileበንዑስ ማውጫዎች ውስጥ s. እነዚህ fileሲሙሌሽን እና ማጠናቀርን ለማስኬድ s ያስፈልጋል።

ንድፍ Example መለኪያዎች
የF-Tile JESD204C Intel FPGA IP መለኪያ አርታዒ የ Example ንድፍ ትር እርስዎ ዲዛይኑን ከማፍለቅዎ በፊት የተወሰኑ መለኪያዎችን እንዲገልጹampለ.

ሠንጠረዥ 6. መለኪያዎች በኤክስample ንድፍ ትር

መለኪያ	አማራጮች	መግለጫ
ንድፍ ይምረጡ	የስርዓት ኮንሶል መቆጣጠሪያ ምንም	ዲዛይኑን ለመድረስ የስርዓት ኮንሶል መቆጣጠሪያውን ይምረጡ exampበስርዓት ኮንሶል በኩል የውሂብ መንገድ።
ማስመሰል	አብራ ፣ አጥፋ	አስፈላጊውን ለማመንጨት አይፒውን ያብሩ fileዲዛይኑን ለመምሰል s exampለ.
ውህደት	አብራ ፣ አጥፋ	አስፈላጊውን ለማመንጨት አይፒውን ያብሩ files ለ Intel Quartus Prime ጥንቅር እና የሃርድዌር ማሳያ።
HDL ቅርጸት (ለማስመሰል)	ቬሪሎግ ቪዲኤችኤል	የ RTL የ HDL ቅርጸት ይምረጡ files ለ ማስመሰል.
HDL ቅርጸት (ለማዋሃድ)	Verilog ብቻ	የ RTL የ HDL ቅርጸት ይምረጡ files ለ ጥንቅር.

መለኪያ	አማራጮች	መግለጫ
ባለ 3-የሽቦ SPI ሞጁል ይፍጠሩ	አብራ ፣ አጥፋ	ከ 3-ሽቦ ይልቅ ባለ 4-ሽቦ SPI በይነገጽን ለማንቃት ያብሩ።
Sysref ሁነታ	አንድ ሙከራ በየጊዜው የተከፋፈለ ወቅታዊ	በእርስዎ የንድፍ መስፈርቶች እና የጊዜ ተለዋዋጭነት ላይ በመመስረት የSYSREF አሰላለፍ የአንድ-ምት ምት ሁነታ፣ ወቅታዊ ወይም ክፍተት ያለው ጊዜያዊ እንዲሆን ይፈልጉ እንደሆነ ይምረጡ። አንድ-ሾት— SYSREF የአንድ-ምት ምት ሁነታ እንዲሆን ይህን አማራጭ ይምረጡ። የ sysref_ctrl[17] መመዝገቢያ ቢት ዋጋ 0 ነው። ከF-Tile JESD204C IP ድጋሚ ጣፋጮች በኋላ የ sysref_ctrl[17] መመዝገቢያ ዋጋን ከ0 ወደ 1 ከዚያም ወደ 0 ለአንድ ምት SYSREF ምት ይለውጡ። በየጊዜው—SYSREF በየወቅቱ ሁነታ 50፡50 የግዴታ ዑደት አለው። የSYSREF ጊዜ E*SYSREF_MULP ነው። ክፍተት በየጊዜው - SYSREF በፕሮግራም ሊሠራ የሚችል የ 1 አገናኝ የሰዓት ዑደት የጥራጥሬነት ዑደት አለው። የSYSREF ጊዜ E*SYSREF_MULP ነው። ከክልል ውጭ ለሆነ የግዴታ ዑደት መቼት፣ የSYSREF ትውልድ ብሎክ 50፡50 የግዴታ ዑደት በራስ-ሰር መገመት አለበት። የሚለውን ተመልከት SYSREF ጀነሬተር ስለ SYSREF ተጨማሪ መረጃ ለማግኘት ክፍል ጊዜ.
ሰሌዳ ይምረጡ	ምንም	ለዲዛይኑ የቀድሞ ሰሌዳውን ይምረጡampለ. ምንም—ይህ አማራጭ ለዲዛይን የቀድሞ የሃርድዌር ገጽታዎችን አያካትትም።ampለ. ሁሉም የፒን ስራዎች ወደ ምናባዊ ፒን ይቀናበራሉ.
የሙከራ ንድፍ	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	የስርዓተ-ጥለት ጀነሬተር እና የፍተሻ ሙከራ ስርዓተ-ጥለትን ይምረጡ። ስርዓተ-ጥለት ጀነሬተር-JESD204C የ PRBS ጥለት አመንጪን በአንድ ውሂብ ይደግፋሉampለ. ይህ ማለት የመረጃው ስፋት N+CS አማራጭ ነው። PRBS ጥለት ጄኔሬተር እና አረጋጋጭ መረጃን ለመፍጠር ጠቃሚ ናቸው።ample stimulus ለሙከራ እና በADC/DAC መቀየሪያ ላይ ከPRBS ሙከራ ሁነታ ጋር ተኳሃኝ አይደለም። Ramp ስርዓተ-ጥለት ጀነሬተር-JESD204C አገናኝ ንብርብር በመደበኛነት ይሰራል ነገር ግን በኋላ ማጓጓዣው ተሰናክሏል እና ከቅርጸቱ የሚመጣው ግቤት ችላ ይባላል። እያንዳንዱ መስመር ከ0x00 ወደ 0xFF የሚጨምር እና ከዚያም የሚደጋገም ተመሳሳይ የኦክቴት ዥረት ያስተላልፋል። አርamp የስርዓተ ጥለት ሙከራ በprbs_test_ctl ነቅቷል። PRBS Pattern Checker—JESD204C PRBS scrambler እራሱን የሚያመሳስል ነው እና የአይፒ ኮር ማገናኛን መፍታት ሲችል የሚፈጨው ዘር አስቀድሞ ተመሳስሏል ተብሎ ይጠበቃል። የ PRBS የዝርፊያ ዘር እራስን ለመጀመር 8 octets ይወስዳል። Ramp ስርዓተ ጥለት አረጋጋጭ—JESD204C ማጭበርበር በራሱ ይመሳሰላል እና የአይፒ ኮር ማያያዣውን መፍታት ሲችል፣ የሚሽከረከረው ዘር አስቀድሞ ተመሳስሏል ተብሎ ይጠበቃል። የመጀመሪያው ትክክለኛ ኦክቴት እንደ አርamp የመጀመሪያ እሴት. የሚቀጥለው ውሂብ እስከ 0xFF መጨመር እና ወደ 0x00 መዞር አለበት። አርamp ስርዓተ-ጥለት አራሚ በሁሉም መስመሮች ላይ አንድ አይነት ስርዓተ-ጥለት መኖሩን ማረጋገጥ አለበት።
የውስጥ ተከታታይ loopback አንቃ	አብራ ፣ አጥፋ	የውስጥ ተከታታይ loopback ይምረጡ።
የትእዛዝ ቻናልን አንቃ	አብራ ፣ አጥፋ	የትእዛዝ ሰርጥ ስርዓተ-ጥለትን ይምረጡ።

ማውጫ መዋቅር
የF-Tile JESD204C ንድፍ ምሳሌample ማውጫዎች የመነጩ ይይዛሉ files ለ ንድፍ exampሌስ.

ምስል 3. ማውጫ መዋቅር ለ F-Tile JESD204C Intel Agilex ንድፍ Example

ሠንጠረዥ 7. ማውጫ Files

አቃፊዎች	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_ተጠቃሚ_የመጀመሪያው_clkgate_0.ip j204c f_se_outbuf_1bit.ip
ማስመሰል / መካሪ	modelim_sim.tcl tb_top_waveform.do
ማስመሰል / synopsys	ቪሲኤስ vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

ዲዛይኑን ማስመሰል Example Testbench

ንድፍ example testbench የእርስዎን የመነጨ ንድፍ ያስመስላል።

ምስል 4. የአሰራር ሂደት

ንድፉን ለማስመሰል የሚከተሉትን ደረጃዎች ያከናውኑ።

1. የስራ ማውጫውን ወደዚህ ቀይርample_design_directory>/ ማስመሰል/ .
2. በትእዛዝ መስመር ውስጥ የማስመሰል ስክሪፕቱን ያሂዱ። ከታች ያለው ሠንጠረዥ የሚደገፉትን አስመሳይዎችን ለማስኬድ ትእዛዞችን ያሳያል።

አስመሳይ	ትዕዛዝ
Questa/ModelSim	vsim -do modelim_sim.tcl
	vsim -c -do modelim_sim.tcl (ያለ Questa/ModelSim GUI)
ቪሲኤስ	sh vcs_sim.sh
ቪሲኤስ ኤምኤክስ	sh vcsmx_sim.sh

የማስመሰል ስራው የሚጠናቀቀው ሩጫው የተሳካ ነበር ወይም እንዳልሆነ በሚጠቁሙ መልእክቶች ነው።

ምስል 5. የተሳካ ማስመሰል
ይህ አኃዝ ለቪሲኤስ ሲሙሌተር የተሳካ የማስመሰል መልእክት ያሳያል።

ንድፉን በማጠናቀር ላይ Example

ማጠናቀር-ብቻ exampፕሮጄክት የሚከተሉትን ደረጃዎች ይከተሉ

1. የማጠናቀር ንድፍ ያረጋግጡ exampትውልድ ሙሉ ነው.
2. በIntel Quartus Prime Pro Edition ሶፍትዌር ውስጥ የIntel Quartus Prime Pro እትም ፕሮጄክትን ይክፈቱample_ design_ ማውጫ>/ed/quartus.
3. በማቀነባበሪያ ምናሌው ላይ ጀምር ማጠናቀርን ጠቅ ያድርጉ።

ዝርዝር መግለጫ ለF-Tile JESD204C ንድፍ Example

የF-Tile JESD204C ንድፍ ምሳሌample loopback ሁነታን በመጠቀም የውሂብ ማስተላለፍን ተግባራዊነት ያሳያል።
የመረጡትን የመለኪያ ቅንጅቶች መግለጽ እና የንድፍ ማመንጨት ይችላሉ exampለ.
ንድፍ example ለሁለቱም Base እና PHY ልዩነት በሁለትፕሌክስ ሁነታ ብቻ ይገኛል። ቤዝ ብቻ ወይም PHY ብቻ ተለዋጭ መምረጥ ይችላሉ ነገር ግን አይፒው ዲዛይኑን ያመነጫል።ample ለሁለቱም Base እና PHY.

ማስታወሻ፡-  አንዳንድ ከፍተኛ የውሂብ ተመን ውቅሮች ጊዜን ላይሳኩ ይችላሉ። የጊዜ አለመሳካትን ለማስወገድ በF-Tile JESD204C ኢንቴል FPGA IP ፓራሜትር አርታዒ ውስጥ ዝቅተኛ የፍሬም ሰዓት ድግግሞሽ ብዜት (FCLK_MULP) እሴትን በመግለጽ ያስቡበት።

የስርዓት ክፍሎች

የF-Tile JESD204C ንድፍ ምሳሌample የሶፍትዌር-ተኮር የቁጥጥር ፍሰትን ያቀርባል የሃርድ መቆጣጠሪያ አሃዱን ከሲስተም ኮንሶል ድጋፍ ጋር ወይም ከሌለው ይጠቀማል።

ንድፍ example በራስ-ሰር ማገናኘት በውስጣዊ እና ውጫዊ መልሶ መመለሻ ሁነታዎች ላይ ያስችላል።

JTAG ወደ አቫሎን ማስተር ድልድይ
ጄTAG ወደ አቫሎን ማስተር ብሪጅ በማህደረ ትውስታ-ካርታ የተሰራውን F-Tile JESD204C IP እና የፔሪፈራል IP ቁጥጥር እና ሁኔታ በጄ በኩል ለመድረስ በአስተናጋጁ ስርዓት መካከል ያለውን ግንኙነት ያቀርባልTAG በይነገጽ.

ምስል 6. ስርዓት ከጄTAG ወደ አቫሎን ማስተር ድልድይ ኮር

ማስታወሻ፡-  የስርዓት ሰዓት ከጄ ቢያንስ 2X ፈጣን መሆን አለበት።TAG ሰዓት. በዚህ ንድፍ ውስጥ የስርዓት ሰዓቱ mgmt_clk (100MHz) ነው።ampለ.

ትይዩ I/O (PIO) ኮር
ከአቫሎን በይነገጽ ጋር ያለው ትይዩ ግብዓት/ውፅዓት (PIO) አንኳር በአቫሎን ሜሞሪ ካርታ የተሰራ ባሪያ ወደብ እና አጠቃላይ ዓላማ I/O ወደቦች መካከል የማህደረ ትውስታ ካርታ በይነገፅ ያቀርባል። የ I/O ወደቦች ከቺፕ ተጠቃሚ አመክንዮ ወይም ከFPGA ውጪ ካሉ መሳሪያዎች ጋር ከሚገናኙ ከአይ/ኦ ፒን ጋር ይገናኛሉ።

ምስል 7. ፒኦ ኮር ከግቤት ወደቦች፣ የውጤት ወደቦች እና የ IRQ ድጋፍ
በነባሪ የፕላትፎርም ዲዛይነር አካል የማቋረጥ አገልግሎት መስመርን (IRQ) ያሰናክላል።

የPIO I/O ወደቦች በከፍተኛ ደረጃ HDL ላይ ተመድበዋል። file ( io_ ሁኔታ ለግቤት ወደቦች፣ io_ ለውጤት ወደቦች ቁጥጥር)።

ከዚህ በታች ያለው ሰንጠረዥ ለሁኔታ እና ቁጥጥር I/O ወደቦች ወደ DIP ማብሪያና ኤልኢዲ በልማት ኪት ላይ ያለውን የሲግናል ግንኙነት ይገልጻል።

ሠንጠረዥ 8. ፒኦ ኮር I / O ወደቦች

ወደብ	ቢት	ሲግናል
ወደብ_ውጭ	0	USER_LED SPI ፕሮግራሚንግ ተከናውኗል
	31፡1	የተያዘ
ወደብ_ውስጥ	0	USER_DIP የውስጥ ተከታታይ loopback አጥፋ = 1 ላይ = 0
	1	USER_DIP FPGA-የመነጨ SYSREF አንቃ ጠፍቷል = 1 ላይ = 0
	31፡2	የተያዘ

SPI ማስተር
የ SPI ዋና ሞጁል በአይፒ ካታሎግ መደበኛ ቤተ-መጽሐፍት ውስጥ መደበኛ የመሳሪያ ስርዓት ዲዛይነር አካል ነው። ይህ ሞጁል የውጪ ለዋጮችን ውቅር ለማመቻቸት የ SPI ፕሮቶኮልን ይጠቀማል (ለምሳሌample፣ ADC፣ DAC እና ውጫዊ የሰዓት ማመንጫዎች) በእነዚህ መሳሪያዎች ውስጥ ባለው የተዋቀረ የመመዝገቢያ ቦታ።

የ SPI ጌታው ከአቫሎን ማስተር (ጄTAG ወደ አቫሎን ማስተር ድልድይ) በአቫሎን ማህደረ ትውስታ-ካርታ ያለው ትስስር። SPI ጌታው ከአቫሎን ማስተር የማዋቀር መመሪያዎችን ይቀበላል።

የ SPI ማስተር ሞጁል እስከ 32 የሚደርሱ ነጻ የ SPI ባሪያዎችን ይቆጣጠራል። የ SCLK baud ፍጥነቱ ወደ 20 ሜኸር (በ5 የሚካፈል) ተዋቅሯል።
ይህ ሞጁል ወደ ባለ 4-ሽቦ፣ 24-ቢት ስፋት በይነገጽ ተዋቅሯል። ባለ 3-ዋይር SPI ሞዱል አማራጭ ከተመረጠ፣ ተጨማሪ ሞጁል በቅጽበት የSPI ጌታውን ባለ 4 ሽቦ ውፅዓት ወደ 3-ሽቦ ለመቀየር ነው።

IOPLL
IOPLL frame_clk እና link_clkን ለመፍጠር የሚያስፈልገውን ሰዓት ያመነጫል። የ PLL ማመሳከሪያ ሰዓቱ ሊዋቀር የሚችል ነው ነገር ግን በ 33 የውሂብ መጠን / ምክንያት የተገደበ ነው.

• ለዲዛይን ለምሳሌampየ24.33024 Gbps የውሂብ መጠንን የሚደግፍ፣የፍሬም_clk እና link_clk የሰዓት መጠን 368.64 ሜኸዝ ነው።
• ለዲዛይን ለምሳሌampየ32 Gbps የውሂብ መጠንን የሚደግፍ፣የፍሬም_clk እና link_clk የሰዓት መጠን 484.848 ሜኸዝ ነው።

SYSREF ጄኔሬተር
SYSREF ከF-Tile JESD204C በይነገጽ ጋር ለመረጃ ቀያሪዎች ወሳኝ የጊዜ ምልክት ነው።

የ SYSREF ጄኔሬተር በንድፍ ውስጥ example ለዱፕሌክስ JESD204C IP አገናኝ ማስጀመሪያ ማሳያ ዓላማ ብቻ ጥቅም ላይ ይውላል። በ JESD204C ንኡስ ክፍል 1 የሥርዓት ደረጃ አፕሊኬሽን ውስጥ SYSREF ከመሳሪያው ሰዓት ጋር ከተመሳሳዩ ምንጭ ማመንጨት አለብዎት።

ለF-Tile JESD204C IP፣ የSYSREF ማባዣ (SYSREF_MULP) የSYSREF ቁጥጥር መመዝገቢያ የSYSREF ጊዜን ይገልፃል፣ ይህም የE መለኪያው n-ኢንቲጀር ብዜት ነው።

E*SYSREF_MULP ≤16 ማረጋገጥ አለብህ። ለ example፣ E=1 ከሆነ፣ የSYSREF_MULP ህጋዊ መቼት በ1-16 ውስጥ መሆን አለበት፣ እና E=3 ከሆነ፣ የSYSREF_MULP ህጋዊ መቼት በ1-5 ውስጥ መሆን አለበት።

ማስታወሻ፡-  ከክልል ውጭ SYSREF_MULP ካዘጋጁ፣ የSYSREF ጀነሬተር ቅንብሩን ወደ SYSREF_MULP=1 ያስተካክለዋል።
የ SYSREF አይነት የአንድ-ምት ምት፣ ወቅታዊ ወይም የተከፋፈለ ጊዜያዊ እንዲሆን ከፈለጉ በ Ex በኩል መምረጥ ይችላሉ።ampበ F-Tile JESD204C ኢንቴል FPGA IP መለኪያ አርታዒ ውስጥ የንድፍ ትር።

ሠንጠረዥ 9. Exampወቅታዊ እና ክፍተት ያለበት የ SYSREF ቆጣሪ

E	SYSREF_MULP	የ SYSREF PERIOD (ኢ*SYSREF_MULP* 32)	የግዴታ ዑደት	መግለጫ
1	1	32	1..31 (ፕሮግራም ሊሆን የሚችል)	የተከፋፈለ ጊዜ
1	1	32	16 (ቋሚ)	በየጊዜው
1	2	64	1..63 (ፕሮግራም ሊሆን የሚችል)	የተከፋፈለ ጊዜ
1	2	64	32 (ቋሚ)	በየጊዜው
1	16	512	1..511 (ፕሮግራም ሊሆን የሚችል)	የተከፋፈለ ጊዜ
1	16	512	256 (ቋሚ)	በየጊዜው
2	3	19	1..191 (ፕሮግራም ሊሆን የሚችል)	የተከፋፈለ ጊዜ
2	3	192	96 (ቋሚ)	በየጊዜው
2	8	512	1..511 (ፕሮግራም ሊሆን የሚችል)	የተከፋፈለ ጊዜ
2	8	512	256 (ቋሚ)	በየጊዜው
2	9 (ህገ-ወጥ)	64	32 (ቋሚ)	የተከፋፈለ ጊዜ
2	9 (ህገ-ወጥ)	64	32 (ቋሚ)	በየጊዜው

 

ሠንጠረዥ 10. የ SYSREF መቆጣጠሪያ መመዝገቢያዎች
የቀድሞውን ንድፍ ሲፈጥሩ የመመዝገቢያ መቼት ከገለጹት መቼት የተለየ ከሆነ የ SYSREF መቆጣጠሪያ መዝገቦችን በተለዋዋጭ ማዋቀር ይችላሉampለ. የF-Tile JESD204C Intel FPGA IP ዳግም ከመጀመሩ በፊት የSYSREF መዝገቦችን ያዋቅሩ። ውጫዊውን የ SYSREF ጄነሬተር በ
sysref_ctrl[7] መመዝገቢያ ቢት ፣ የ SYSREF አይነት ፣ ማባዣ ፣ የግዴታ ዑደት እና ደረጃ ቅንጅቶችን ችላ ማለት ይችላሉ።

ቢትስ	ነባሪ እሴት	መግለጫ
sysref_ctrl[1:0]	2'b00: አንድ-ምት 2'b01: በየጊዜው 2'b10: ክፍተት ያለው ወቅታዊ	የ SYSREF አይነት። ነባሪ እሴቱ በ SYSREF ሁነታ ቅንብር ላይ ይወሰናል Example ንድፍ ትር በF-Tile JESD204C Intel FPGA IP መለኪያ አርታዒ።
sysref_ctrl[6:2]	5'b00001	SYSREF ማባዣ። ይህ የSYSREF_MULP መስክ በየጊዜው እና ክፍተት ላለው የSYSREF አይነት ተፈጻሚ ይሆናል። የF-Tile JESD1C IP ዳግም ከመጀመሩ በፊት የE*SYSREF_MULP ዋጋ ከ16 እስከ 204 መሆኑን ለማረጋገጥ የማባዣውን እሴት ማዋቀር አለቦት። የE*SYSREF_MULP ዋጋ ከዚህ ክልል ውጭ ከሆነ፣የማባዣው ዋጋ ነባሪው 5'b00001 ነው።
sysref_ctrl[7]	ባለ ሁለትዮሽ ዳታ መንገድ፡ 1'b1 Simplex TX ወይም RX የውሂብ ዱካ፡ 1'b0	SYSREF ይምረጡ። ነባሪ እሴቱ በ Exampበ F-Tile JESD204C ኢንቴል FPGA IP መለኪያ አርታዒ ውስጥ የንድፍ ትር። 0፡ Simplex TX ወይም RX (ውጫዊ SYSREF) 1፡ Duplex (ውስጣዊ SYSREF)
sysref_ctrl[16:8]	9፡0፡	የSYSREF የግዴታ ዑደት የ SYSREF አይነት ወቅታዊ ወይም ክፍተት ያለው ጊዜያዊ ነው። የF-Tile JESD204C IP ዳግም ከመጀመሩ በፊት የግዴታ ዑደቱን ማዋቀር አለቦት። ከፍተኛው ዋጋ = (E*SYSREF_MULP*32)-1 ለምሳሌampላይ: 50% የግዴታ ዑደት = (ኢ * SYSREF_MULP * 32)/2 ይህንን የመመዝገቢያ መስክ ካላዋቀሩ ወይም የመመዝገቢያ መስኩን ከተፈቀደው ከፍተኛ እሴት ወደ 50 ወይም ከዚያ በላይ ካዋቀሩት የግዳጅ ዑደቱ ወደ 0% ይደርሳል።
sysref_ctrl[17]	1'b0	የ SYSREF አይነት አንድ-ምት ሲሆን በእጅ መቆጣጠሪያ። የ SYSREF ምልክትን ወደ ከፍተኛ ለማዘጋጀት 1 ይፃፉ። የ SYSREF ምልክትን ወደ ዝቅተኛ ለማድረግ 0 ይፃፉ። የSYSREF pulse በአንድ ሾት ሁነታ ለመፍጠር 1 ከዚያም 0 መፃፍ ያስፈልግዎታል።
sysref_ctrl[31:18]	22፡0፡	የተያዘ

ተከታታዮችን ዳግም አስጀምር
ይህ ንድፍ example ሁለት ዳግም ማስጀመሪያ ቅደም ተከተሎችን ያቀፈ ነው-

• ቅደም ተከተል 0ን ዳግም አስጀምር—ዳግም ማስጀመርን ወደ TX/RX አቫሎን ዥረት ጎራ፣ አቫሎን ሜሞሪ ካርታ የተሰራ ጎራ፣ ኮር PLL፣ TX PHY፣ TX ኮር እና SYSREF ጀነሬተርን ያስተናግዳል።
• ቅደም ተከተል 1ን ዳግም አስጀምር—ዳግም ማስጀመርን ወደ RX PHY እና RX Core ያስተናግዳል።

3-የሽቦ SPI
ይህ ሞጁል የSPI በይነገጽን ወደ 3-ሽቦ ለመቀየር አማራጭ ነው።

ስርዓት PLL
F-tile በቦርድ ላይ ሶስት ሲስተም PLLs አለው። እነዚህ የስርዓት PLLs የሃርድ IP (MAC፣ PCS እና FEC) እና EMIB መሻገሪያ ዋና የሰዓት ምንጭ ናቸው። ይህ ማለት የስርዓቱን PLL ክሎቲንግ ሁነታን ሲጠቀሙ, ብሎኮች በ PMA ሰዓት አልተከፈቱም እና ከ FPGA ኮር በሚመጣው ሰዓት ላይ የተመኩ አይደሉም. እያንዳንዱ ስርዓት PLL ከአንድ ድግግሞሽ በይነገጽ ጋር የተያያዘውን ሰዓት ብቻ ያመነጫል. ለ example, አንድ በይነገጽ በ 1 GHz እና አንድ በይነገጽ በ 500 ሜኸር ለማሄድ ሁለት የስርዓት PLL ዎች ያስፈልጉዎታል. የስርዓት PLLን መጠቀም የጎረቤት መስመርን ሳይነካ የሌይን ሰዓት ለውጥ ሳይኖር እያንዳንዱን መስመር በተናጥል እንዲጠቀሙ ይፈቅድልዎታል።
እያንዳንዱ ስርዓት PLL ከስምንቱ የFGT ማጣቀሻ ሰዓቶች አንዱን መጠቀም ይችላል። የስርዓት PLLs የማጣቀሻ ሰዓት ማጋራት ወይም የተለያዩ የማጣቀሻ ሰዓቶች ሊኖራቸው ይችላል። እያንዳንዱ በይነገጽ የትኛውን ስርዓት PLL እንደሚጠቀም መምረጥ ይችላል, ነገር ግን, ከተመረጠ በኋላ, ተስተካክሏል, ተለዋዋጭ ዳግም ማዋቀርን በመጠቀም እንደገና ማዋቀር አይቻልም.

ተዛማጅ መረጃ
F-tile Architecture እና PMA እና FEC ቀጥተኛ የPHY IP የተጠቃሚ መመሪያ

በIntel Agilex F-tile መሳሪያዎች ውስጥ ስለ ስርዓቱ የ PLL ክሎኪንግ ሁነታ ተጨማሪ መረጃ።

ስርዓተ-ጥለት ጀነሬተር እና አረጋጋጭ
የስርዓተ ጥለት ጀነሬተር እና አረጋጋጭ መረጃን ለመፍጠር ጠቃሚ ናቸው።amples እና ለሙከራ ዓላማዎች ክትትል.
ሠንጠረዥ 11. የሚደገፍ ስርዓተ-ጥለት ጀነሬተር

ስርዓተ-ጥለት ጀነሬተር	መግለጫ
PRBS ጥለት ጄኔሬተር	የF-Tile JESD204C ንድፍ ምሳሌample PRBS ስርዓተ-ጥለት ጄኔሬተር የሚከተሉትን የፖሊኖሚሎች ደረጃ ይደግፋል። PRBS23: X23 + X18 + 1 PRBS15: X15 + X14 + 1 PRBS9: X9 + X5 + 1 PRBS7: X7 + X6 + 1
Ramp ስርዓተ-ጥለት ጀነሬተር	የ ramp የስርዓተ ጥለት ዋጋ በ 1 ይጨምራል ለእያንዳንዱ ተከታይ ዎችample ከጄነሬተር ስፋት N ጋር፣ እና ሁሉም ቢት በ s ውስጥ ሲሆኑ ወደ 0 ይንከባለልampሌ 1 ናቸው. r ን አንቃamp ስርዓተ-ጥለት ጄኔሬተር ከ 1 እስከ 2 ያለውን የ tst_ctl የ ED መቆጣጠሪያ መዝገብ በመፃፍ።
የትእዛዝ ቻናል ramp ስርዓተ-ጥለት ጀነሬተር	የF-Tile JESD204C ንድፍ ምሳሌample ትእዛዝ ሰርጥ r ይደግፋልamp ስርዓተ-ጥለት ጄኔሬተር በአንድ መስመር። የ ramp የስርዓተ ጥለት እሴት በ1 በ6 ቢት የትዕዛዝ ቃላት ይጨምራል። የመነሻ ዘር በሁሉም መስመሮች ላይ የመጨመር ንድፍ ነው።

ሠንጠረዥ 12. የተደገፈ ስርዓተ-ጥለት አረጋጋጭ

ስርዓተ-ጥለት አራሚ	መግለጫ
PRBS ጥለት አራሚ	የF-Tile JESD204C IP የዴስኬው አሰላለፍ ሲያገኝ በስርዓተ-ጥለት አራሚው ውስጥ ያለው የተዘበራረቀ ዘር በራሱ ይመሳሰላል። የስርዓተ ጥለት አራሚው የሚንከባለል ዘር በራሱ እንዲመሳሰል 8 octets ያስፈልገዋል።
Ramp ስርዓተ-ጥለት አራሚ	የመጀመሪያው ትክክለኛ ውሂብ sample ለእያንዳንዱ መቀየሪያ (M) እንደ የ r የመጀመሪያ እሴት ይጫናልamp ስርዓተ-ጥለት. ቀጣይ ውሂብ samples ዋጋዎች በእያንዳንዱ የሰዓት ዑደት ውስጥ በ 1 እስከ ከፍተኛው ድረስ መጨመር እና ከዚያም ወደ 0 መዞር አለባቸው።

ስርዓተ-ጥለት አራሚ	መግለጫ
	ለ example, S=1, N=16 እና WIDTH_MULP = 2 ሲሆኑ የውሂብ ስፋት በአንድ መቀየሪያ S * WIDTH_MULP * N = 32. ከፍተኛው ውሂብ s ነው.ample ዋጋው 0xFFFF ነው። የ ramp ስርዓተ-ጥለት አራሚ ተመሳሳይ ቅጦች በሁሉም ለዋጮች ላይ መቀበላቸውን ያረጋግጣል።
የትእዛዝ ቻናል ramp ስርዓተ-ጥለት አራሚ	የF-Tile JESD204C ንድፍ ምሳሌample ትእዛዝ ሰርጥ r ይደግፋልamp ስርዓተ-ጥለት አራሚ. የተቀበለው የመጀመሪያው የትእዛዝ ቃል (6 ቢት) እንደ መጀመሪያው እሴት ተጭኗል። ቀጣይ የትዕዛዝ ቃላቶች በተመሳሳይ መስመር እስከ 0x3F መጨመር እና ወደ 0x00 መዞር አለባቸው። የትእዛዝ ቻናል ramp ስርዓተ ጥለት አራሚ ቼኮች ለ ramp በሁሉም መስመሮች ላይ ቅጦች.

F-Tile JESD204C TX እና RX IP
ይህ ንድፍ example እያንዳንዱን TX/RX በ simplex mode ወይም duplex mode እንድታዋቅሩ ይፈቅድልሃል።
የዱፕሌክስ ውቅሮች ውስጣዊም ሆነ ውጫዊ ተከታታይ loopbackን በመጠቀም የአይፒ ተግባርን ማሳየት ይፈቅዳሉ። በአይፒ ውስጥ ያሉ CSRዎች የአይፒ ቁጥጥርን እና የሁኔታን ምልከታ ለመፍቀድ የተመቻቹ አይደሉም።

F-Tile JESD204C ንድፍ Example ሰዓት እና ዳግም አስጀምር

የF-Tile JESD204C ንድፍ ምሳሌample የሰዓት ስብስብ አለው እና ምልክቶችን ዳግም ያስጀምሩ።

ሠንጠረዥ 13.ንድፍ Example ሰዓቶች

የሰዓት ምልክት	አቅጣጫ	መግለጫ
mgmt_clk	ግቤት	የLVDS ልዩነት ሰዓት ከ100 ሜኸር ድግግሞሽ ጋር።
refclk_xcvr	ግቤት	የትራንሴቨር ማመሳከሪያ ሰዓት ከዳታ ፍጥነት/የ 33 ድግግሞሽ ጋር።
refclk_core	ግቤት	የኮር ማመሳከሪያ ሰዓት ልክ እንደ ተመሳሳይ ድግግሞሽ refclk_xcvr.
in_sysref	ግቤት	የ SYSREF ምልክት ከፍተኛው የSYSREF ድግግሞሽ የውሂብ መጠን/(66x32xE) ነው።
sysref_out	ውፅዓት
txlink_clk rxlink_clk	ውስጣዊ	TX እና RX አገናኝ ሰዓት ከዳታ መጠን ድግግሞሽ/66 ጋር።
txframe_clk rxframe_clk	ውስጣዊ	TX እና RX የፍሬም ሰዓት ከዳታ ፍጥነት/33 ድግግሞሽ ጋር (FCLK_MULP=2) TX እና RX የፍሬም ሰዓት ከዳታ ፍጥነት/66 ድግግሞሽ ጋር (FCLK_MULP=1)
tx_fclk rx_fclk	ውስጣዊ	TX እና RX ደረጃ ሰዓት ከዳታ ፍጥነት/66 ድግግሞሽ ጋር (FCLK_MULP=2) TX እና RX ምዕራፍ ሰዓት ሁልጊዜ ከፍ ያለ ነው (1'b1) FCLK_MULP=1 ነው።
spi_SCLK	ውፅዓት	የSPI baud ተመን ሰዓት ከ20 ሜኸዝ ድግግሞሽ ጋር።

ንድፍ ሲጭኑ exampወደ FPGA መሣሪያ ውስጥ መግባት፣ የውስጣዊ niit_ተከናውኗል ክስተት የጄTAG ወደ አቫሎን ማስተር ድልድይ እና ሌሎች ሁሉም ብሎኮች እንደገና በመጀመር ላይ ነው።

ለ txlink_clk እና rxlink_clk ሰዓቶች ሆን ተብሎ ያልተመሳሰለ ግንኙነትን ለማስገባት የSYSREF ጄኔሬተር የራሱ የሆነ ዳግም ማስጀመር አለው። ይህ ዘዴ የ SYSREF ምልክትን ከውጫዊ የሰዓት ቺፕ ለመምሰል የበለጠ ሰፊ ነው።

ሠንጠረዥ 14. ንድፍ Example ዳግም ያስጀምራል

ሲግናልን ዳግም አስጀምር	አቅጣጫ	መግለጫ
ዓለም አቀፍ_የመጀመሪያው_n	ግቤት	የግፋ አዝራር ሁለንተናዊ ዳግም ማስጀመር ከጄ በስተቀርTAG ወደ አቫሎን ማስተር ድልድይ።
ተፈጸመ	ውስጣዊ	ከዳግም ማስጀመሪያ የተለቀቀው IP ለጄTAG ወደ አቫሎን ማስተር ድልድይ።
edctl_rst_n	ውስጣዊ	የኤዲ መቆጣጠሪያ እገዳ በጄTAG ወደ አቫሎን ማስተር ድልድይ። የhw_rst እና global_rst_n ወደቦች የኤዲ መቆጣጠሪያ ብሎክን ዳግም አያስጀምሩትም።
hw_መጀመሪያ	ውስጣዊ	ለ ED Control block ወደ rst_ctl መመዝገቢያ በመፃፍ hw_rst አስረክብ እና ያጣፍጡ። mgmt_rst_in_n hw_rst ሲረጋገጥ ያስረግጣል።
mgmt_rst_in_n	ውስጣዊ	ለተለያዩ አይፒዎች እና ዳግም ማስጀመሪያ ተከታታዮች ግብዓቶች ለአቫሎን ማህደረ ትውስታ-ካርታ የተሰሩ በይነገጾች ዳግም ያስጀምሩ፡-  j20c_reconfig_reset ለF-Tile JESD204C IP duplex ቤተኛ PHY spi_rst_n ለ SPI ማስተር pio_rst_n ለ PIO ሁኔታ እና ቁጥጥር reset_in0 የዳግም ማስጀመሪያ ተከታይ 0 እና 1 ግሎባል_rst_n፣ hw_rst ወይም edctl_rst_n ወደብ በmgmt_rst_in_n ላይ ዳግም ተጀምሯል።
sysref_rst_n	ውስጣዊ	የዳግም ማስጀመሪያ ተከታይ 0 reset_out2 ወደብ በመጠቀም በED Control block ውስጥ ለSYSREF ጄኔሬተር ብሎክ ዳግም አስጀምር። የዳግም ማስጀመሪያ ተከታታዮች 0 reset_out2 ወደብ ዋናው PLL ከተቆለፈ ዳግም ማስጀመሪያውን ጣፋጭ ያደርገዋል።
ዋና_pll_መጀመሪያ	ውስጣዊ	ኮር PLLን በዳግም ማስጀመሪያው 0 reset_out0 ወደብ በኩል ዳግም ያስጀምራል። mgmt_rst_in_n ዳግም ማስጀመር ከተረጋገጠ ዋናው PLL ዳግም ይጀምራል።
j204c_tx_avs_rst_n	ውስጣዊ	የF-Tile JESD204C TX አቫሎን ሜሞሪ-ካርታ የተደረገ በይነገጽን በዳግም ማስጀመሪያ ተከታታይ 0 ዳግም ያስጀምራል።
j204c_rx_avs_rst_n	ውስጣዊ	የF-Tile JESD204C TX አቫሎን ሜሞሪ-ካርታ የተደረገ በይነገጽን በዳግም ማስጀመሪያ ተከታታይ ዳግም ያስጀምራል 1. የ RX አቫሎን ሜሞሪ-ካርታ ያለው በይነገጽ mgmt_rst_in_n ሲረጋገጥ ያረጋግጣል።
j204c_tx_rst_n	ውስጣዊ	የF-Tile JESD204C TX አገናኝ እና የትራንስፖርት ንብርብሮችን በtxlink_clk እና txframe_clk፣ ጎራዎች ውስጥ ዳግም ያስጀምራል። ዳግም ማስጀመሪያው 0 reset_out5 ወደብ j204c_tx_rst_nን ዳግም ያስጀምራል። ዋናው PLL ከተቆለፈ እና tx_pma_ready እና tx_ready ሲግናሎች ከተረጋገጡ ይህ የጣፋጭ ምግቦችን ዳግም ያስጀምራል።
j204c_rx_rst_n	ውስጣዊ	የF-Tile JESD204C RX አገናኝ እና የማጓጓዣ ንብርብሮችን በ rxlink_clk እና rxframe_clk ጎራዎች ዳግም ያስጀምራል።

ሲግናልን ዳግም አስጀምር	አቅጣጫ	መግለጫ
		የዳግም ማስጀመሪያ ተከታታዩ 1 reset_out4 ወደብ j204c_rx_rst_n ዳግም ያስጀምራል። ዋናው PLL ከተቆለፈ እና rx_pma_ready እና rx_ready ሲግናሎች ከተረጋገጡ ይህ የጣፋጭ ምግብ ዳግም ያስጀምራል።
j204c_tx_rst_ack_n	ውስጣዊ	የመጨባበጥ ምልክትን በ j204c_tx_rst_n ዳግም አስጀምር።
j204c_rx_rst_ack_n	ውስጣዊ	የመጨባበጥ ምልክትን በ j204c_rx_rst_n ዳግም አስጀምር።

ምስል 8. የንድፍ ጊዜ ዲያግራም Example ዳግም ያስጀምራል

F-Tile JESD204C ንድፍ Example ሲግናሎች

ሠንጠረዥ 15. የስርዓት በይነገጽ ምልክቶች

ሲግናል	አቅጣጫ	መግለጫ
ሰዓቶች እና ዳግም ማስጀመር
mgmt_clk	ግቤት	ለስርዓት አስተዳደር 100 ሜኸር ሰዓት።
refclk_xcvr	ግቤት	የማጣቀሻ ሰዓት ለF-tile UX QUAD እና System PLL። ከ 33 የውሂብ መጠን / ምክንያት ጋር እኩል ነው።
refclk_core	ግቤት	ኮር PLL ማጣቀሻ ሰዓት. እንደ refclk_xcvr ተመሳሳይ የሰዓት ድግግሞሽ ይተገበራል።
in_sysref	ግቤት	የSYSREF ምልክት ከውጫዊ የ SYSREF ጀነሬተር ለJESD204C ንዑስ ክፍል 1 ትግበራ።
sysref_out	ውፅዓት	SYSREF ምልክት ለ JESD204C ንዑስ ክፍል 1 ትግበራ በFPGA መሣሪያ የመነጨ ለዲዛይን የቀድሞampየመነሻ ዓላማ ብቻ።

 

ሲግናል	አቅጣጫ	መግለጫ
SPI
spi_SS_n[2:0]	ውፅዓት	ገባሪ ዝቅተኛ፣ SPI ባሪያ ምረጥ ምልክት።
spi_SCLK	ውፅዓት	SPI ተከታታይ ሰዓት
spi_sdio	ግቤት/ውፅዓት	የውጤት ውሂብ ከጌታ ወደ ውጫዊ ባሪያ. የግቤት ውሂብ ከውጭ ባሪያ ወደ ጌታ።

ሲግናል	አቅጣጫ	መግለጫ
ማስታወሻ፡-ባለ 3-ዋይር SPI ሞዱል አማራጭ ሲነቃ።
spi_MISO ማስታወሻ: ባለ 3-ዋይር SPI ሞዱል አማራጭ አልነቃም።	ግቤት	የግቤት ውሂብ ከውጫዊ ባሪያ ወደ SPI ጌታ።
spi_MOSI ማስታወሻ፡- ባለ 3-ዋይር SPI ሞዱል አማራጭ አልነቃም።	ውፅዓት	የውጤት ውሂብ ከ SPI ጌታ ወደ ውጫዊ ባሪያ።

 

ሲግናል	አቅጣጫ	መግለጫ
ADC / DAC
tx_serial_data[LINK*L-1:0]	ውፅዓት	ልዩነት ከፍተኛ ፍጥነት ተከታታይ የውጤት ውሂብ ወደ DAC. ሰዓቱ በተከታታይ የውሂብ ዥረቱ ውስጥ ተካትቷል።
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	ግቤት	ልዩነት ከፍተኛ ፍጥነት ተከታታይ ግቤት ውሂብ ከ ADC. ሰዓቱ ከተከታታይ የውሂብ ዥረቱ ተመልሷል።
rx_serial_data_n[LINK*L-1:0]

 

ሲግናል	አቅጣጫ	መግለጫ
አጠቃላይ ዓላማ I/O
ተጠቃሚ_ሊድ[3:0]	ውፅዓት	ለሚከተሉት ሁኔታዎች ሁኔታን ያመለክታል: [0]፡ የ SPI ፕሮግራም ተከናውኗል [1]: TX አገናኝ ስህተት [2]: RX አገናኝ ስህተት [3]፡ የስርዓተ ጥለት አራሚ ስህተት ለአቫሎን ዥረት ውሂብ
ተጠቃሚ_ዲፕ[3:0]	ግቤት	የተጠቃሚ ሁነታ DIP መቀየሪያ ግቤት፡- [0]: የውስጥ ተከታታይ loopback አንቃ [1]፡ በFPGA የመነጨ SYSREF ማንቃት [3:2]: የተያዘ

 

ሲግናል	አቅጣጫ	መግለጫ
ከባንዱ ውጪ (OOB) እና ሁኔታ
rx_patchk_data_ስህተት[LINK-1:0]	ውፅዓት	ይህ ምልክት ከተረጋገጠ የስርዓተ-ጥለት አራሚ ስህተት እንደተገኘ ያሳያል።
rx_link_ስህተት[LINK-1:0]	ውፅዓት	ይህ ምልክት ሲገለጥ፣ JESD204C RX IP መቋረጥን እንዳረጋገጠ ያሳያል።
tx_link_ስህተት[LINK-1:0]	ውፅዓት	ይህ ምልክት ሲገለጥ፣ JESD204C TX IP ማቋረጥን እንዳረጋገጠ ያሳያል።
emb_መቆለፊያ_አውጣ	ውፅዓት	ይህ ምልክት ሲገለጽ፣ JESD204C RX IP የ EMB መቆለፊያን እንዳሳካ ያሳያል።
ተቆልፏል	ውፅዓት	ይህ ምልክት ከተረጋገጠ የJESD204C RX IP ማመሳሰል ራስጌ መቆለፉን ያሳያል።

 

ሲግናል	አቅጣጫ	መግለጫ
አቫሎን ዥረት
rx_avst_valid[LINK-1:0]	ግቤት	መቀየሪያው sampየመተግበሪያው ንብርብር ያለው ውሂብ ልክ ወይም ልክ ያልሆነ ነው። 0፡ ውሂብ ልክ ያልሆነ ነው። 1፡ መረጃ ትክክለኛ ነው።
rx_avst_ዳታ[(TOTAL_SAMPLE*N)-1:0 ]	ግቤት	መለወጫ ኤስample ውሂብ ወደ መተግበሪያ ንብርብር.

F-Tile JESD204C ንድፍ Exampየመቆጣጠሪያ መመዝገቢያዎች

የF-Tile JESD204C ንድፍ ምሳሌampበ ED Control block አጠቃቀም ባይት-አድራሻ (32 ቢት) ውስጥ ይመዘገባል.

ሠንጠረዥ 16. ንድፍ Exampየአድራሻ ካርታ
እነዚህ ባለ 32-ቢት ኢዲ ቁጥጥር ብሎክ መዝገቦች በmgmt_clk ጎራ ውስጥ ናቸው።

አካል	አድራሻ
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
የ SPI ቁጥጥር	0x0102_0000 – 0x0102_001F
PIO ቁጥጥር	0x0102_0020 – 0x0102_002F
PIO ሁኔታ	0x0102_0040 – 0x0102_004F
ተከታይ 0ን ዳግም አስጀምር	0x0102_0100 – 0x0102_01FF
ተከታይ 1ን ዳግም አስጀምር	0x0102_0200 – 0x0102_02FF
ED ቁጥጥር	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

ሠንጠረዥ 17. የመዳረሻ አይነት እና ፍቺ ይመዝገቡ
ይህ ሰንጠረዥ የኢንቴል FPGA አይፒዎችን የመመዝገቢያ አይነት ይገልጻል።

የመዳረሻ አይነት	ፍቺ
ሮ/ቪ	የሶፍትዌር ንባብ-ብቻ (በመጻፍ ላይ ምንም ተጽእኖ የለውም). ዋጋው ሊለያይ ይችላል.
RW	ሶፍትዌር አንብቦ የአሁኑን የቢት እሴት ይመልሳል። ሶፍትዌር ይጽፋል እና ቢት ወደሚፈለገው እሴት ያዘጋጃል።
RW1C	ሶፍትዌር አንብቦ የአሁኑን የቢት እሴት ይመልሳል። ሶፍትዌር 0 ይጽፋል እና ምንም ተጽእኖ የለውም. ሶፍትዌሩ 1 ይጽፋል እና ቢት በሃርድዌር ወደ 0 ከተዋቀረ ቢት ወደ 1 ያጸዳል። ሃርድዌር ትንሽ ወደ 1 ያዘጋጃል። የሶፍትዌር ግልፅ ከሃርድዌር ስብስብ የበለጠ ቅድሚያ አለው።

ሠንጠረዥ 18. የ ED መቆጣጠሪያ አድራሻ ካርታ

ማካካሻ	የመመዝገቢያ ስም
0x00	የመጀመሪያው_ctl
0x04	የመጀመሪያ_sts0
ቀጠለ…

ማካካሻ	የመመዝገቢያ ስም
0x10	የመጀመሪያ_sts_ተገኝቷል0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

ሠንጠረዥ 19. የ ED መቆጣጠሪያ አግድ ቁጥጥር እና ሁኔታ መመዝገቢያዎች

ባይት ማካካሻ	ይመዝገቡ	ስም	መዳረሻ	ዳግም አስጀምር	መግለጫ
0x00	የመጀመሪያው_ctl	የመጀመሪያ_ማስረጃ	RW	0x0	መቆጣጠሪያን ዳግም አስጀምር. [0]፡ ዳግም ለማስጀመር 1 ጻፍ። (hw_rst) ዳግም ለማስጀመር 0 እንደገና ይፃፉ። [31:1]: የተያዘ
0x04	የመጀመሪያ_sts0	የመጀመሪያ_ሁኔታ	ሮ/ቪ	0x0	ሁኔታን ዳግም አስጀምር። [0]፡ ኮር PLL የተቆለፈበት ሁኔታ። [31:1]: የተያዘ
0x10	የመጀመሪያ_sts_dete cted0	የመጀመሪያ_sts_ስብስብ	RW1C	0x0	የSYSREF የጠርዝ ማወቂያ ሁኔታ ለውስጣዊም ሆነ ውጫዊ የSYSREF ጄኔሬተር። [0]: የ 1 ዋጋ SYSREF ንኡስ ክፍል 1 ወደ ላይ ከፍ ያለ ጠርዝ ተገኝቷል ያሳያል. አዲስ የSYSREF የጠርዝ ማወቂያን ለማንቃት ይህንን ቢት ለማጽዳት ሶፍትዌር 1 ሊጽፍ ይችላል። [31:1]: የተያዘ
0x40	sysref_ctl	sysref_contr ol	RW	ባለ ሁለትዮሽ የውሂብ ዱካ አንድ-ምት: 0x00080	የ SYSREF ቁጥጥር ተመልከት ሠንጠረዥ 10 በገጽ 17 ላይ ስለዚህ መዝገብ አጠቃቀም ለበለጠ መረጃ።
				ወቅታዊ ፦	ማስታወሻ፡- የዳግም ማስጀመሪያ ዋጋው በዚህ ላይ የተመሰረተ ነው።
				0x00081	የ SYSREF አይነት እና F-Tile
				ክፍተቱ - በየጊዜው;	JESD204C IP ውሂብ መንገድ መለኪያ ቅንብሮች.
				0x00082
				TX ወይም RX ውሂብ
				መንገድ
				አንድ ሙከራ:
				0x00000
				ወቅታዊ ፦
				0x00001
				ክፍተት -
				ወቅታዊ፡
				0x00002
0x44	sysref_sts	sysref_statu s	ሮ/ቪ	0x0	የ SYSREF ሁኔታ ይህ መመዝገቢያ የውስጥ SYSREF ጄኔሬተር የቅርብ ጊዜውን የSYSREF ክፍለ ጊዜ እና የግዴታ ዑደት ቅንብሮችን ይዟል። ተመልከት ሠንጠረዥ 9 በገጽ 16 ላይ ለ SYSREF ጊዜ እና የግዴታ ዑደት ህጋዊ ዋጋ።
ቀጠለ…

ባይት ማካካሻ	ይመዝገቡ	ስም	መዳረሻ	ዳግም አስጀምር	መግለጫ
					[8:0]፡ የSYSREF ወቅት። እሴቱ 0xFF ሲሆን, የ SYSREF ጊዜ = 255 እሴቱ 0x00 ከሆነ፣ የSYSREF ጊዜ = 256. [17፡9]፡ SYSREF የግዴታ ዑደት። [31:18]፡ የተያዘ።
0x80	tst_ctl	tst_መቆጣጠሪያ	RW	0x0	የሙከራ ቁጥጥር. ለስርዓተ ጥለት ጀነሬተር እና አረጋጋጭ የተለያዩ የሙከራ ቅጦችን ለማንቃት ይህንን መዝገብ ይጠቀሙ። [1:0] = የተያዘ መስክ [2] = ramp_ሙከራ_ctl 1'b0 = የ PRBS ጥለት አመንጪ እና አረጋጋጭን ያነቃል። 1'b1 = አርን ያነቃል።amp ስርዓተ-ጥለት ጀነሬተር እና አረጋጋጭ [31:3]፡ የተያዘ።
0x8c	tst_err0	tst_ስህተት	RW1C	0x0	ለሊንክ 0 ስህተት ጠቁሟል። ቢት 1'b1 ሲሆን ይህ ስህተት መከሰቱን ያሳያል። የስህተት ባንዲራውን ለማጽዳት 1'b1 ለየብቻው ከመጻፍዎ በፊት ስህተቱን መፍታት አለብዎት። [0] = የስርዓተ-ጥለት አራሚ ስህተት [1] = tx_link_error [2] = rx_link_error [3] = የትዕዛዝ ጥለት አራሚ ስህተት [31:4]: የተያዘ።

የሰነድ ማሻሻያ ታሪክ ለF-Tile JESD204C Intel FPGA IP Design Example የተጠቃሚ መመሪያ

የሰነድ ሥሪት	ኢንቴል ኳርትስ ዋና ስሪት	የአይፒ ስሪት	ለውጦች
2021.10.11	21.3	1.0.0	የመጀመሪያ ልቀት

ሰነዶች / መርጃዎች

intel F-Tile JESD204C Intel FPGA IP ንድፍ Example [pdf] የተጠቃሚ መመሪያ F-Tile JESD204C Intel FPGA IP Design Example፣ F-Tile JESD204C፣ Intel FPGA IP Design Example, IP ንድፍ Example, ንድፍ Example

ዋቢዎች

• የተጠቃሚ መመሪያ