F-Tile JESD204C இன்டெல் FPGA IP வடிவமைப்பு Example

F-Tile JESD204C Intel® FPGA IP வடிவமைப்பு Ex பற்றிample பயனர் வழிகாட்டி

இந்த பயனர் வழிகாட்டி அம்சங்கள், பயன்பாட்டு வழிகாட்டுதல்கள் மற்றும் வடிவமைப்பு முன்னாள் பற்றிய விரிவான விளக்கத்தை வழங்குகிறதுampIntel Agilex™ சாதனங்களைப் பயன்படுத்தி F-Tile JESD204C Intel® FPGA IP க்கான les.

நோக்கம் கொண்ட பார்வையாளர்கள்

இந்த ஆவணம் நோக்கம் கொண்டது:

• சிஸ்டம் லெவல் டிசைன் திட்டமிடல் கட்டத்தில் ஐபி தேர்வு செய்ய டிசைன் ஆர்க்கிடெக்ட்
• வன்பொருள் வடிவமைப்பாளர்கள் தங்கள் கணினி நிலை வடிவமைப்பில் ஐபியை ஒருங்கிணைக்கும் போது
• கணினி நிலை உருவகப்படுத்துதல் மற்றும் வன்பொருள் சரிபார்ப்பு கட்டத்தில் சரிபார்ப்பு பொறியாளர்கள்

தொடர்புடைய ஆவணங்கள்
F-Tile JESD204C Intel FPGA IP உடன் தொடர்புடைய பிற குறிப்பு ஆவணங்களை பின்வரும் அட்டவணை பட்டியலிடுகிறது.

அட்டவணை 1. தொடர்புடைய ஆவணங்கள்

குறிப்பு	விளக்கம்
F-Tile JESD204C இன்டெல் FPGA IP பயனர் கையேடு	F-Tile JESD204C இன்டெல் FPGA IP பற்றிய தகவலை வழங்குகிறது.
F-Tile JESD204C இன்டெல் FPGA ஐபி வெளியீட்டு குறிப்புகள்	ஒரு குறிப்பிட்ட வெளியீட்டில் F-Tile JESD204C F-Tile JESD204C க்காக செய்யப்பட்ட மாற்றங்களை பட்டியலிடுகிறது.
Intel Agilex சாதன தரவு தாள்	இந்த ஆவணம் Intel Agilex சாதனங்களுக்கான மின் பண்புகள், மாறுதல் பண்புகள், கட்டமைப்பு விவரக்குறிப்புகள் மற்றும் நேரத்தை விவரிக்கிறது.

சுருக்கெழுத்துகள் மற்றும் சொற்களஞ்சியம்

அட்டவணை 2. சுருக்கப் பட்டியல்

சுருக்கம்	விரிவாக்கம்
LEMC	உள்ளூர் நீட்டிக்கப்பட்ட மல்டிபிளாக் கடிகாரம்
FC	பிரேம் கடிகார வீதம்
ஏடிசி	அனலாக் டு டிஜிட்டல் மாற்றி
டிஏசி	டிஜிட்டல் முதல் அனலாக் மாற்றி
டிஎஸ்பி	டிஜிட்டல் சிக்னல் செயலி
TX	டிரான்ஸ்மிட்டர்
RX	பெறுபவர்

சுருக்கம்	விரிவாக்கம்
டிஎல்எல்	தரவு இணைப்பு அடுக்கு
CSR	கட்டுப்பாடு மற்றும் நிலை பதிவு
CRU	கடிகாரம் மற்றும் மீட்டமை அலகு
ஐ.எஸ்.ஆர்	சேவை வழக்கத்தை குறுக்கிடவும்
FIFO	ஃபர்ஸ்ட்-இன்-ஃபர்ஸ்ட்-அவுட்
SERDES	சீரியலைசர் டிசீரியலைசர்
ECC	குறியீட்டைத் திருத்துவதில் பிழை
FEC	முன்னர் பிழை திருத்தம்
எஸ்.ஆர்.ஆர்	ஒற்றைப் பிழை கண்டறிதல் (ECC இல், திருத்தக்கூடியது)
DERR	இரட்டைப் பிழை கண்டறிதல் (ECC இல், அபாயகரமானது)
PRBS	சூடோராண்டம் பைனரி வரிசை
MAC	ஊடக அணுகல் கட்டுப்படுத்தி. MAC நெறிமுறை துணை அடுக்கு, போக்குவரத்து அடுக்கு மற்றும் தரவு இணைப்பு அடுக்கு ஆகியவற்றை உள்ளடக்கியது.
PHY	இயற்பியல் அடுக்கு. PHY பொதுவாக இயற்பியல் அடுக்கு, SERDES, இயக்கிகள், பெறுநர்கள் மற்றும் CDR ஆகியவற்றை உள்ளடக்கியது.
பிசிஎஸ்	இயற்பியல் குறியீட்டு துணை அடுக்கு
PMA	உடல் நடுத்தர இணைப்பு
RBD	RX தாங்கல் தாமதம்
UI	அலகு இடைவெளி = தொடர் பிட்டின் காலம்
RBD எண்ணிக்கை	RX பஃபர் தாமதம் சமீபத்திய லேன் வருகை
RBD ஆஃப்செட்	RX பஃபர் தாமத வெளியீட்டு வாய்ப்பு
SH	ஒத்திசைவு தலைப்பு
TL	போக்குவரத்து அடுக்கு
EMIB	உட்பொதிக்கப்பட்ட மல்டி-டை இன்டர்கனெக்ட் பாலம்

அட்டவணை 3. சொற்களஞ்சியம் பட்டியல்

கால	விளக்கம்
மாற்றி சாதனம்	ADC அல்லது DAC மாற்றி
தர்க்க சாதனம்	FPGA அல்லது ASIC
அக்டெட்	8 பிட்கள் கொண்ட குழு, 64/66 குறியாக்கிக்கு உள்ளீடாகவும், டிகோடரில் இருந்து வெளியீட்டாகவும் செயல்படுகிறது
நிப்பிள்	JESD4C விவரக்குறிப்புகளின் அடிப்படை வேலை அலகு 204 பிட்களின் தொகுப்பு
தடு	66/64 குறியாக்கத் திட்டத்தால் உருவாக்கப்பட்ட 66-பிட் குறியீடு
வரி விகிதம்	தொடர் இணைப்பின் பயனுள்ள தரவு வீதம் லேன் லைன் வீதம் = (Mx Sx N'x 66/64 x FC) / L
இணைப்பு கடிகாரம்	இணைப்பு கடிகாரம் = லேன் லைன் வீதம்/66.
சட்டகம்	ஃபிரேம் சீரமைப்பு சிக்னலைக் குறிப்பதன் மூலம் ஒவ்வொரு ஆக்டெட்டின் நிலையையும் அடையாளம் காணக்கூடிய தொடர்ச்சியான ஆக்டெட்டுகளின் தொகுப்பு.
பிரேம் கடிகாரம்	சட்டகத்தின் விகிதத்தில் இயங்கும் சிஸ்டம் கடிகாரம், அது 1x மற்றும் 2x இணைப்புக் கடிகாரமாக இருக்க வேண்டும்.

கால	விளக்கம்
Sampஒரு பிரேம் கடிகாரத்திற்கு லெஸ்	Sampஒரு கடிகாரத்திற்கு les, மொத்த sampமாற்றி சாதனத்திற்கான சட்டக் கடிகாரத்தில் les.
LEMC	பாதைகள் மற்றும் வெளிப்புற குறிப்புகளுக்கு இடையே நீட்டிக்கப்பட்ட மல்டிபிளாக்கின் எல்லையை சீரமைக்க பயன்படுத்தப்படும் உள் கடிகாரம் (SYSREF அல்லது துணைப்பிரிவு 1).
துணைப்பிரிவு 0	உறுதியான தாமதத்திற்கு ஆதரவு இல்லை. ரிசீவரில் லேன் முதல் லேன் டெஸ்க்யூ வரை தரவு உடனடியாக வெளியிடப்பட வேண்டும்.
துணைப்பிரிவு 1	SYSREF ஐப் பயன்படுத்தி தீர்மானிக்கும் தாமதம்.
பலமுனை இணைப்பு	2 அல்லது அதற்கு மேற்பட்ட மாற்றி சாதனங்களுடன் சாதனங்களுக்கு இடையேயான இணைப்புகள்.
64B/66B குறியாக்கம்	ஒரு தொகுதியை உருவாக்க 64-பிட் தரவை 66 பிட்களுக்கு வரைபடமாக்கும் வரிக் குறியீடு. அடிப்படை நிலை தரவு அமைப்பு என்பது 2-பிட் ஒத்திசைவு தலைப்புடன் தொடங்கும் ஒரு தொகுதி ஆகும்.

அட்டவணை 4. சின்னங்கள்

கால	விளக்கம்
L	மாற்றி சாதனத்திற்கான பாதைகளின் எண்ணிக்கை
M	ஒரு சாதனத்திற்கு மாற்றிகளின் எண்ணிக்கை
F	ஒற்றைப் பாதையில் ஒரு சட்டத்திற்கு ஆக்டெட்டுகளின் எண்ணிக்கை
S	கள் எண்ணிக்கைampலெஸ் ஒரு பிரேம் சுழற்சிக்கு ஒற்றை மாற்றி ஒன்றுக்கு அனுப்பப்படுகிறது
N	மாற்றி தீர்மானம்
N'	ஒரு வினாடிக்கு மொத்த பிட்களின் எண்ணிக்கைampபயனர் தரவு வடிவத்தில் le
CS	ஒரு மாற்றத்திற்கான கட்டுப்பாட்டு பிட்களின் எண்ணிக்கை sample
CF	ஒரு ஃபிரேம் க்ளாக் காலத்தின் ஒரு இணைப்புக்கான கட்டுப்பாட்டு வார்த்தைகளின் எண்ணிக்கை
HD	உயர் அடர்த்தி பயனர் தரவு வடிவம்
E	நீட்டிக்கப்பட்ட மல்டிபிளாக்கில் உள்ள மல்டிபிளாக்கின் எண்ணிக்கை

F-Tile JESD204C இன்டெல் FPGA IP வடிவமைப்பு Example விரைவு தொடக்க வழிகாட்டி

F-Tile JESD204C இன்டெல் FPGA ஐபி வடிவமைப்பு முன்னாள்ampIntel Agilex சாதனங்களுக்கான les, ஒரு சிமுலேட்டிங் டெஸ்ட்பெஞ்ச் மற்றும் தொகுத்தல் மற்றும் வன்பொருள் சோதனையை ஆதரிக்கும் வன்பொருள் வடிவமைப்பு ஆகியவற்றைக் கொண்டுள்ளது.
நீங்கள் F-Tile JESD204C வடிவமைப்பை உருவாக்கலாம்ampIntel Quartus® Prime Pro பதிப்பு மென்பொருளில் உள்ள IP அட்டவணை மூலம் les.

படம் 1. வளர்ச்சி எஸ்tagவடிவமைப்பு Example

வடிவமைப்பு முன்னாள்ample தொகுதி வரைபடம்

படம் 2. F-டைல் JESD204C வடிவமைப்பு Example உயர்நிலை தொகுதி வரைபடம்

வடிவமைப்பு முன்னாள்ample பின்வரும் தொகுதிக்கூறுகளைக் கொண்டுள்ளது:

• பிளாட்ஃபார்ம் டிசைனர் சிஸ்டம்
  • F-Tile JESD204C இன்டெல் FPGA ஐபி
  • JTAG அவலோன் மாஸ்டர் பாலத்திற்கு
  • இணை I/O (PIO) கட்டுப்படுத்தி
  • தொடர் போர்ட் இடைமுகம் (SPI)—மாஸ்டர் தொகுதி— IOPLL
  • SYSREF ஜெனரேட்டர்
  • Example வடிவமைப்பு (ED) CSR கட்டுப்பாடு
  • சீக்வென்சர்களை மீட்டமைக்கவும்
• சிஸ்டம் பிஎல்எல்
• பேட்டர்ன் ஜெனரேட்டர்
• வடிவ சரிபார்ப்பு

அட்டவணை 5. வடிவமைப்பு Example தொகுதிகள்

கூறுகள்	விளக்கம்
பிளாட்ஃபார்ம் டிசைனர் சிஸ்டம்	பிளாட்ஃபார்ம் டிசைனர் சிஸ்டம் F-Tile JESD204C IP தரவு பாதை மற்றும் துணை சாதனங்களை நிறுவுகிறது.
F-Tile JESD204C இன்டெல் FPGA ஐபி	இந்த பிளாட்ஃபார்ம் டிசைனர் துணை அமைப்பில் TX மற்றும் RX F-Tile JESD204C IPகள் டூப்ளக்ஸ் PHY உடன் இணைக்கப்பட்டுள்ளன.
JTAG அவலோன் மாஸ்டர் பாலத்திற்கு	இந்த பிரிட்ஜ் ஜே மூலம் வடிவமைப்பில் உள்ள மெமரி-மேப் செய்யப்பட்ட ஐபிக்கு சிஸ்டம் கன்சோல் ஹோஸ்ட் அணுகலை வழங்குகிறதுTAG இடைமுகம்.
இணை I/O (PIO) கட்டுப்படுத்தி	இந்த கட்டுப்படுத்தி s க்கான நினைவக-வரைபட இடைமுகத்தை வழங்குகிறதுampலிங் மற்றும் டிரைவிங் பொது நோக்கம் I/O போர்ட்கள்.
SPI மாஸ்டர்	இந்த தொகுதியானது மாற்றியின் முனையில் உள்ள SPI இடைமுகத்திற்கு உள்ளமைவு தரவின் தொடர் பரிமாற்றத்தை கையாளுகிறது.
SYSREF ஜெனரேட்டர்	SYSREF ஜெனரேட்டர் இணைப்பு கடிகாரத்தை ஒரு குறிப்பு கடிகாரமாகப் பயன்படுத்துகிறது மற்றும் F-Tile JESD204C IPக்கான SYSREF பருப்புகளை உருவாக்குகிறது. குறிப்பு: இந்த வடிவமைப்பு முன்னாள்ample டூப்ளக்ஸ் F-Tile JESD204C IP இணைப்பு துவக்கத்தை நிரூபிக்க SYSREF ஜெனரேட்டரைப் பயன்படுத்துகிறது. F-Tile JESD204C சப்கிளாஸ் 1 சிஸ்டம் லெவல் அப்ளிகேஷனில், சாதன கடிகாரத்தின் அதே மூலத்திலிருந்து SYSREF ஐ உருவாக்க வேண்டும்.
IOPLL	இந்த வடிவமைப்பு முன்னாள்ampF-Tile JESD204C ஐபியில் தரவை அனுப்புவதற்கு ஒரு பயனர் கடிகாரத்தை உருவாக்க le ஒரு IOPLL ஐப் பயன்படுத்துகிறது.
ED கட்டுப்பாடு CSR	இந்த தொகுதி SYSREF கண்டறிதல் கட்டுப்பாடு மற்றும் நிலை மற்றும் சோதனை முறை கட்டுப்பாடு மற்றும் நிலையை வழங்குகிறது.
சீக்வென்சர்களை மீட்டமைக்கவும்	இந்த வடிவமைப்பு முன்னாள்ample 2 ரீசெட் சீக்வென்சர்களைக் கொண்டுள்ளது: வரிசையை மீட்டமை 0—TX/RX Avalon® ஸ்ட்ரீமிங் டொமைன், Avalon நினைவக-மேப் செய்யப்பட்ட டொமைன், கோர் PLL, TX PHY, TX கோர் மற்றும் SYSREF ஜெனரேட்டருக்கு மீட்டமைப்பைக் கையாளுகிறது. வரிசையை மீட்டமை 1—RX PHY மற்றும் RX மையத்திற்கு மீட்டமைப்பைக் கையாளுகிறது.
சிஸ்டம் பிஎல்எல்	எஃப்-டைல் ஹார்ட் ஐபி மற்றும் ஈஎம்ஐபி கிராசிங்கிற்கான முதன்மை கடிகார ஆதாரம்.
பேட்டர்ன் ஜெனரேட்டர்	பேட்டர்ன் ஜெனரேட்டர் ஒரு PRBS அல்லது r ஐ உருவாக்குகிறதுamp முறை.
வடிவ சரிபார்ப்பு	பேட்டர்ன் செக்கர் PRBS அல்லது r ஐச் சரிபார்க்கிறதுamp பேட்டர்ன் பெறப்பட்டது மற்றும் தரவுகள் பொருந்தாததைக் கண்டறியும் போது பிழையைக் கொடியிடுகிறதுampலெ.

மென்பொருள் தேவைகள்

இன்டெல் வடிவமைப்பை சோதிக்க பின்வரும் மென்பொருளைப் பயன்படுத்துகிறதுampலினக்ஸ் அமைப்பில் les:

• Intel Quartus Prime Pro பதிப்பு மென்பொருள்
• Questa*/ModelSim* அல்லது VCS*/VCS MX சிமுலேட்டர்

வடிவமைப்பை உருவாக்குதல்

வடிவமைப்பை உருவாக்க முன்னாள்ampஐபி அளவுரு எடிட்டரிலிருந்து le:

1. Intel Agilex F-tile சாதனக் குடும்பத்தைக் குறிவைத்து ஒரு திட்டத்தை உருவாக்கி, விரும்பிய சாதனத்தைத் தேர்ந்தெடுக்கவும்.
2. IP அட்டவணையில், கருவிகள் ➤ IP அட்டவணையில், F-Tile JESD204C Intel FPGA IP ஐத் தேர்ந்தெடுக்கவும்.
3. உங்கள் தனிப்பயன் ஐபி மாறுபாட்டிற்கான உயர்மட்ட பெயரையும் கோப்புறையையும் குறிப்பிடவும். சரி என்பதைக் கிளிக் செய்யவும். அளவுரு எடிட்டர் மேல்-நிலை .ip ஐ சேர்க்கிறது file தற்போதைய திட்டத்திற்கு தானாகவே. .ip ஐ கைமுறையாக சேர்க்கும்படி கேட்கப்பட்டால் file திட்டத்திற்கு, திட்டம் ➤ சேர்/நீக்கு என்பதைக் கிளிக் செய்யவும் Fileசேர்ப்பதற்கான திட்டத்தில் கள் file.
4. முன்னாள் கீழ்ample டிசைன் டேப், டிசைன் எக்ஸ் குறிப்பிடவும்ampவடிவமைப்பு Ex இல் விவரிக்கப்பட்டுள்ள அளவுருக்கள்ample அளவுருக்கள்.
5. Ex ஐ உருவாக்கு என்பதைக் கிளிக் செய்யவும்ample வடிவமைப்பு.

மென்பொருள் அனைத்து வடிவமைப்புகளையும் உருவாக்குகிறது fileதுணை அடைவுகளில் கள். இவை fileஉருவகப்படுத்துதல் மற்றும் தொகுப்பை இயக்க கள் தேவை.

வடிவமைப்பு முன்னாள்ample அளவுருக்கள்
F-Tile JESD204C Intel FPGA IP அளவுரு எடிட்டரில் Exampவடிவமைப்பை உருவாக்கும் முன் சில அளவுருக்களைக் குறிப்பிட டிசைன் டேப்ampலெ.

அட்டவணை 6. Ex இல் உள்ள அளவுருக்கள்ample வடிவமைப்பு தாவல்

அளவுரு	விருப்பங்கள்	விளக்கம்
வடிவமைப்பைத் தேர்ந்தெடுக்கவும்	சிஸ்டம் கன்சோல் கட்டுப்பாடு இல்லை	வடிவமைப்பை அணுகுவதற்கு கணினி கன்சோல் கட்டுப்பாட்டைத் தேர்ந்தெடுக்கவும்ampகணினி கன்சோல் வழியாக le தரவு பாதை.
உருவகப்படுத்துதல்	ஆன், ஆஃப்	தேவையானதை உருவாக்க ஐபியை இயக்கவும் fileவடிவமைப்பை உருவகப்படுத்துவதற்காக sampலெ.
தொகுப்பு	ஆன், ஆஃப்	தேவையானதை உருவாக்க ஐபியை இயக்கவும் fileஇன்டெல் குவார்டஸ் பிரைம் தொகுப்பு மற்றும் வன்பொருள் செயல்விளக்கத்திற்கான கள்.
HDL வடிவம் (உருவகப்படுத்துதலுக்காக)	வெரிலோக் VDHL	RTL இன் HDL வடிவமைப்பைத் தேர்ந்தெடுக்கவும் fileஉருவகப்படுத்துதலுக்கான கள்.
HDL வடிவம் (தொகுப்புக்காக)	வெரிலாக் மட்டும்	RTL இன் HDL வடிவமைப்பைத் தேர்ந்தெடுக்கவும் fileதொகுப்புக்கான கள்.

அளவுரு	விருப்பங்கள்	விளக்கம்
3- கம்பி SPI தொகுதியை உருவாக்கவும்	ஆன், ஆஃப்	3-வயர்களுக்குப் பதிலாக 4-வயர் SPI இடைமுகத்தை இயக்க ஆன் செய்யவும்.
சிஸ்ரெஃப் பயன்முறை	ஒரு ஷாட் காலமுறை இடைவெளி இடைவெளி	உங்கள் வடிவமைப்புத் தேவைகள் மற்றும் நேர நெகிழ்வுத்தன்மையின் அடிப்படையில், SYSREF சீரமைப்பு ஒரு-ஷாட் பல்ஸ் பயன்முறையாக, குறிப்பிட்ட கால இடைவெளியில் அல்லது இடைவெளியில் இடைவெளியாக இருக்க வேண்டுமா என்பதைத் தேர்ந்தெடுக்கவும். ஒன்-ஷாட் - SYSREF ஐ ஒரு-ஷாட் பல்ஸ் பயன்முறையாக இயக்க இந்த விருப்பத்தைத் தேர்ந்தெடுக்கவும். sysref_ctrl[17] பதிவு பிட்டின் மதிப்பு 0. F-Tile JESD204C IP ரீசெட் டீஸர்ட்களுக்குப் பிறகு, sysref_ctrl[17] பதிவின் மதிப்பை 0 இலிருந்து 1 ஆகவும், பின்னர் 0 ஆகவும், ஒரு ஷாட் SYSREF துடிப்புக்கு மாற்றவும். கால - SYSREF காலமுறை பயன்முறையில் 50:50 கடமை சுழற்சியைக் கொண்டுள்ளது. SYSREF காலம் E*SYSREF_MULP. இடைவெளி கால இடைவெளி - SYSREF ஆனது 1 இணைப்பு கடிகார சுழற்சியின் கிரானுலாரிட்டியின் நிரல்படுத்தக்கூடிய கடமை சுழற்சியைக் கொண்டுள்ளது. SYSREF காலம் E*SYSREF_MULP. வரம்பிற்கு வெளியே கடமை சுழற்சி அமைப்பிற்கு, SYSREF தலைமுறைத் தொகுதி தானாகவே 50:50 கடமை சுழற்சியை ஊகிக்க வேண்டும். பார்க்கவும் SYSREF ஜெனரேட்டர் SYSREF பற்றிய கூடுதல் தகவலுக்கு பிரிவு காலம்.
பலகையைத் தேர்ந்தெடுக்கவும்	இல்லை	வடிவமைப்பிற்கான பலகையைத் தேர்ந்தெடுக்கவும் முன்னாள்ampலெ. எதுவுமில்லை - இந்த விருப்பம் வடிவமைப்பிற்கான வன்பொருள் அம்சங்களை விலக்குகிறதுampலெ. அனைத்து பின் ஒதுக்கீடுகளும் மெய்நிகர் பின்களுக்கு அமைக்கப்படும்.
சோதனை முறை	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	பேட்டர்ன் ஜெனரேட்டர் மற்றும் செக்கர் டெஸ்ட் பேட்டர்னைத் தேர்ந்தெடுக்கவும். பேட்டர்ன் ஜெனரேட்டர்-JESD204C ஆதரவு PRBS பேட்டர்ன் ஜெனரேட்டர் ஒரு டேட்டாவிற்குampலெ. இதன் பொருள் தரவின் அகலம் N+CS விருப்பமாகும். தரவுகளை உருவாக்க PRBS பேட்டர்ன் ஜெனரேட்டர் மற்றும் செக்கர் பயனுள்ளதாக இருக்கும்ampசோதனைக்கான தூண்டுதல் மற்றும் இது ADC/DAC மாற்றியில் PRBS சோதனை முறையில் பொருந்தாது. Ramp பேட்டர்ன் ஜெனரேட்டர்-JESD204C இணைப்பு அடுக்கு சாதாரணமாக இயங்குகிறது ஆனால் பின்னர் போக்குவரத்து முடக்கப்படும் மற்றும் வடிவமைப்பிலிருந்து உள்ளீடு புறக்கணிக்கப்படும். ஒவ்வொரு பாதையும் ஒரே மாதிரியான ஆக்டெட் ஸ்ட்ரீமை கடத்துகிறது, அது 0x00 இலிருந்து 0xFF வரை அதிகரித்து, மீண்டும் மீண்டும் நிகழ்கிறது. ஆர்amp மாதிரி சோதனை prbs_test_ctl மூலம் செயல்படுத்தப்படுகிறது. PRBS பேட்டர்ன் செக்கர்-JESD204C PRBS ஸ்க்ராம்ப்ளர் சுய ஒத்திசைவு மற்றும் IP கோர் இணைப்பை டிகோட் செய்ய முடிந்தால், ஸ்க்ராம்ப்ளிங் விதை ஏற்கனவே ஒத்திசைக்கப்படும் என்று எதிர்பார்க்கப்படுகிறது. PRBS துருவல் விதை சுய துவக்கத்திற்கு 8 ஆக்டெட்களை எடுக்கும். Ramp பேட்டர்ன் செக்கர்-JESD204C ஸ்கிராம்பிளிங் சுய ஒத்திசைவு மற்றும் IP கோர் இணைப்பை டிகோட் செய்ய முடிந்தால், ஸ்க்ராம்ப்ளிங் விதை ஏற்கனவே ஒத்திசைக்கப்படும் என்று எதிர்பார்க்கப்படுகிறது. முதல் செல்லுபடியாகும் ஆக்டெட் r ஆக ஏற்றப்பட்டதுamp ஆரம்ப மதிப்பு. அடுத்தடுத்த தரவு 0xFF வரை அதிகரிக்க வேண்டும் மற்றும் 0x00 வரை உருட்ட வேண்டும். ஆர்amp பேட்டர்ன் செக்கர் அனைத்து பாதைகளிலும் ஒரே மாதிரியான வடிவத்தை சரிபார்க்க வேண்டும்.
உள் தொடர் சுழற்சியை இயக்கு	ஆன், ஆஃப்	உள் தொடர் சுழற்சியைத் தேர்ந்தெடுக்கவும்.
கட்டளை சேனலை இயக்கவும்	ஆன், ஆஃப்	கட்டளை சேனல் வடிவத்தைத் தேர்ந்தெடுக்கவும்.

அடைவு அமைப்பு
F-டைல் JESD204C வடிவமைப்பு முன்னாள்ample கோப்பகங்கள் உருவாக்கப்பட்டுள்ளன fileகள் வடிவமைப்பிற்கான முன்னாள்ampலெஸ்.

படம் 3. F-Tile JESD204C இன்டெல் அஜிலெக்ஸ் டிசைனுக்கான கோப்பக அமைப்பு Example

அட்டவணை 7. அடைவு Files

கோப்புறைகள்	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
உருவகப்படுத்துதல் / வழிகாட்டி	modelsim_sim.tcl tb_top_waveform.do
உருவகப்படுத்துதல் / சுருக்கம்	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

வடிவமைப்பை உருவகப்படுத்துதல் Example டெஸ்ட்பெஞ்ச்

வடிவமைப்பு முன்னாள்ample testbench நீங்கள் உருவாக்கிய வடிவமைப்பை உருவகப்படுத்துகிறது.

படம் 4. நடைமுறை

வடிவமைப்பை உருவகப்படுத்த, பின்வரும் படிகளைச் செய்யவும்:

1. வேலை செய்யும் கோப்பகத்தை இதற்கு மாற்றவும்ample_design_directory>/simulation/ .
2. கட்டளை வரியில், உருவகப்படுத்துதல் ஸ்கிரிப்டை இயக்கவும். கீழே உள்ள அட்டவணை ஆதரிக்கப்படும் சிமுலேட்டர்களை இயக்குவதற்கான கட்டளைகளைக் காட்டுகிறது.

சிமுலேட்டர்	கட்டளை
குவெஸ்டா/மாடல் சிம்	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUI இல்லாமல்)
வி.சி.எஸ்	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

ரன் வெற்றிகரமாக இருந்ததா இல்லையா என்பதைக் குறிக்கும் செய்திகளுடன் உருவகப்படுத்துதல் முடிவடைகிறது.

படம் 5. வெற்றிகரமான உருவகப்படுத்துதல்
இந்த எண்ணிக்கை VCS சிமுலேட்டருக்கான வெற்றிகரமான உருவகப்படுத்துதல் செய்தியைக் காட்டுகிறது.

வடிவமைப்பை தொகுத்தல் Example

தொகுப்பை மட்டும் தொகுக்க முன்னாள்ampதிட்டம், இந்த வழிமுறைகளைப் பின்பற்றவும்:

1. தொகுத்தல் வடிவமைப்பை உறுதி செய்யவும் example தலைமுறை முடிந்தது.
2. Intel Quartus Prime Pro பதிப்பு மென்பொருளில், Intel Quartus Prime Pro பதிப்புத் திட்டத்தைத் திறக்கவும்ample_ design_ அடைவு>/ed/quartus.
3. செயலாக்க மெனுவில், தொகுப்பைத் தொடங்கு என்பதைக் கிளிக் செய்யவும்.

எஃப்-டைல் JESD204C வடிவமைப்புக்கான விரிவான விளக்கம் Example

F-டைல் JESD204C வடிவமைப்பு முன்னாள்ampலூப்பேக் பயன்முறையைப் பயன்படுத்தி தரவு ஸ்ட்ரீமிங்கின் செயல்பாட்டை le நிரூபிக்கிறது.
உங்கள் விருப்பப்படி அளவுருக்கள் அமைப்புகளைக் குறிப்பிடலாம் மற்றும் வடிவமைப்பை உருவாக்கலாம்ampலெ.
வடிவமைப்பு முன்னாள்ampஅடிப்படை மற்றும் PHY ஆகிய இரண்டிற்கும் டூப்ளக்ஸ் பயன்முறையில் மட்டுமே le கிடைக்கிறது. நீங்கள் அடிப்படை மட்டும் அல்லது PHY மட்டும் மாறுபாட்டை தேர்வு செய்யலாம் ஆனால் IP வடிவமைப்பை உருவாக்கும்ampஅடிப்படை மற்றும் PHY இரண்டிற்கும் le.

குறிப்பு:  சில உயர் தரவு வீத உள்ளமைவுகள் நேரத்தைத் தவறவிடலாம். நேர தோல்வியைத் தவிர்க்க, F-Tile JESD204C Intel FPGA IP அளவுரு எடிட்டரின் உள்ளமைவுகள் தாவலில் குறைந்த சட்ட கடிகார அதிர்வெண் பெருக்கி (FCLK_MULP) மதிப்பைக் குறிப்பிடவும்.

கணினி கூறுகள்

F-டைல் JESD204C வடிவமைப்பு முன்னாள்ampகணினி கன்சோல் ஆதரவுடன் அல்லது இல்லாமல் ஹார்ட் கண்ட்ரோல் யூனிட்டைப் பயன்படுத்தும் மென்பொருள் அடிப்படையிலான கட்டுப்பாட்டு ஓட்டத்தை le வழங்குகிறது.

வடிவமைப்பு முன்னாள்ample உள் மற்றும் வெளிப்புற லூப்பேக் முறைகளில் ஒரு தன்னியக்க இணைப்பை செயல்படுத்துகிறது.

JTAG அவலோன் மாஸ்டர் பாலத்திற்கு
ஜேTAG Avalon Master Bridge ஆனது நினைவகம்-மேப் செய்யப்பட்ட F-Tile JESD204C IP மற்றும் புற IP கட்டுப்பாடு மற்றும் நிலைப் பதிவேடுகளை J மூலம் அணுக ஹோஸ்ட் அமைப்புக்கு இடையே ஒரு இணைப்பை வழங்குகிறது.TAG இடைமுகம்.

படம் 6. ஜே கொண்ட அமைப்புTAG அவலோன் மாஸ்டர் பிரிட்ஜ் கோருக்கு

குறிப்பு:  சிஸ்டம் கடிகாரம் J ஐ விட குறைந்தது 2 மடங்கு வேகமாக இருக்க வேண்டும்TAG கடிகாரம். இந்த வடிவமைப்பில் கணினி கடிகாரம் mgmt_clk (100MHz) ஆகும்ampலெ.

பேரலல் I/O (PIO) கோர்
Avalon இடைமுகத்துடன் இணையான உள்ளீடு/வெளியீடு (PIO) மையமானது, Avalon நினைவக-மேப் செய்யப்பட்ட ஸ்லேவ் போர்ட் மற்றும் பொது நோக்கத்திற்கான I/O போர்ட்களுக்கு இடையே ஒரு நினைவக-வரைபட இடைமுகத்தை வழங்குகிறது. I/O போர்ட்கள் ஆன்-சிப் பயனர் லாஜிக்குடன் அல்லது FPGA க்கு வெளியில் உள்ள சாதனங்களுடன் இணைக்கும் I/O பின்களுடன் இணைக்கப்படும்.

படம் 7. உள்ளீட்டு துறைமுகங்கள், வெளியீடு துறைமுகங்கள் மற்றும் IRQ ஆதரவுடன் PIO கோர்
இயல்பாக, பிளாட்ஃபார்ம் டிசைனர் கூறு குறுக்கீடு சேவை வரியை (IRQ) முடக்குகிறது.

PIO I/O போர்ட்கள் உயர்மட்ட HDL இல் ஒதுக்கப்பட்டுள்ளன file (இன்புட் போர்ட்களுக்கான io_ நிலை, அவுட்புட் போர்ட்களுக்கான io_ கட்டுப்பாடு).

டிஐபி சுவிட்ச் மற்றும் டெவலப்மெண்ட் கிட்டில் எல்இடிக்கான நிலை மற்றும் கட்டுப்பாட்டு I/O போர்ட்களுக்கான சமிக்ஞை இணைப்பை கீழே உள்ள அட்டவணை விவரிக்கிறது.

அட்டவணை 8. PIO கோர் I/O போர்ட்கள்

துறைமுகம்	பிட்	சிக்னல்
அவுட்_போர்ட்	0	USER_LED SPI நிரலாக்கம் முடிந்தது
	31:1	ஒதுக்கப்பட்டது
இன்_போர்ட்	0	USER_DIP இன்டர்னல் சீரியல் லூப்பேக் ஆஃப் = 1 அன்று = 0
	1	USER_DIP FPGA-உருவாக்கிய SYSREF ஆஃப் = 1ஐ இயக்குகிறது அன்று = 0
	31:2	ஒதுக்கப்பட்டது.

எஸ்பிஐ மாஸ்டர்
SPI மாஸ்டர் தொகுதி என்பது ஐபி கேடலாக் நிலையான நூலகத்தில் உள்ள நிலையான பிளாட்ஃபார்ம் டிசைனர் கூறு ஆகும். இந்த தொகுதி SPI நெறிமுறையைப் பயன்படுத்தி வெளிப்புற மாற்றிகளின் உள்ளமைவை எளிதாக்குகிறது (முன்னாள்.ample, ADC, DAC மற்றும் வெளிப்புற கடிகார ஜெனரேட்டர்கள்) இந்த சாதனங்களுக்குள் கட்டமைக்கப்பட்ட பதிவு இடம் வழியாக.

SPI மாஸ்டரில் அவலோன் மெமரி-மேப் செய்யப்பட்ட இடைமுகம் உள்ளது, அது அவலோன் மாஸ்டருடன் (ஜேTAG அவலோன் மாஸ்டர் பிரிட்ஜ் வரை) அவலோன் நினைவக-மேப் செய்யப்பட்ட இன்டர்கனெக்ட் வழியாக. SPI மாஸ்டர் Avalon மாஸ்டரிடமிருந்து உள்ளமைவு வழிமுறைகளைப் பெறுகிறது.

SPI முதன்மை தொகுதி 32 சுயாதீன SPI அடிமைகளை கட்டுப்படுத்துகிறது. SCLK பாட் வீதம் 20 மெகா ஹெர்ட்ஸ் (5 ஆல் வகுபடும்) என கட்டமைக்கப்பட்டுள்ளது.
இந்த தொகுதி 4-கம்பி, 24-பிட் அகல இடைமுகமாக கட்டமைக்கப்பட்டுள்ளது. Generate 3-Wire SPI Module விருப்பத்தேர்வு தேர்ந்தெடுக்கப்பட்டால், SPI மாஸ்டரின் 4-வயர் வெளியீட்டை 3-வயர்களாக மாற்ற கூடுதல் தொகுதி ஒன்று நிறுவப்படும்.

IOPLL
IOPLL ஆனது frame_clk மற்றும் link_clk ஐ உருவாக்க தேவையான கடிகாரத்தை உருவாக்குகிறது. PLLக்கான குறிப்பு கடிகாரம் உள்ளமைக்கக்கூடியது ஆனால் தரவு வீதம்/காரணி 33க்கு மட்டுப்படுத்தப்பட்டுள்ளது.

• வடிவமைப்பிற்கு முன்னாள்ample 24.33024 Gbps தரவு வீதத்தை ஆதரிக்கிறது, frame_clk மற்றும் link_clkக்கான கடிகார வீதம் 368.64 MHz ஆகும்.
• வடிவமைப்பிற்கு முன்னாள்ample 32 Gbps தரவு வீதத்தை ஆதரிக்கிறது, frame_clk மற்றும் link_clkக்கான கடிகார வீதம் 484.848 MHz ஆகும்.

SYSREF ஜெனரேட்டர்
SYSREF என்பது F-Tile JESD204C இடைமுகம் கொண்ட தரவு மாற்றிகளுக்கான முக்கியமான நேர சமிக்ஞையாகும்.

வடிவமைப்பில் SYSREF ஜெனரேட்டர் முன்னாள்ample டூப்ளக்ஸ் JESD204C ஐபி இணைப்பு துவக்க விளக்க நோக்கத்திற்காக மட்டுமே பயன்படுத்தப்படுகிறது. JESD204C துணைப்பிரிவு 1 கணினி நிலை பயன்பாட்டில், நீங்கள் சாதன கடிகாரத்தின் அதே மூலத்திலிருந்து SYSREF ஐ உருவாக்க வேண்டும்.

F-Tile JESD204C IPக்கு, SYSREF கட்டுப்பாட்டுப் பதிவேட்டின் SYSREF பெருக்கி (SYSREF_MULP) SYSREF காலத்தை வரையறுக்கிறது, இது E அளவுருவின் n-integer மடங்கு ஆகும்.

நீங்கள் E*SYSREF_MULP ≤16ஐ உறுதிசெய்ய வேண்டும். உதாரணமாகample, E=1 எனில், SYSREF_MULPக்கான சட்ட அமைப்பு 1–16க்குள் இருக்க வேண்டும், E=3 எனில், SYSREF_MULPக்கான சட்ட அமைப்பு 1–5க்குள் இருக்க வேண்டும்.

குறிப்பு:  நீங்கள் வரம்பிற்கு அப்பாற்பட்ட SYSREF_MULP ஐ அமைத்தால், SYSREF ஜெனரேட்டர் அமைப்பை SYSREF_MULP=1 என சரிசெய்யும்.
SYSREF வகையானது ஒரு முறை துடிப்பாக இருக்க வேண்டுமா, குறிப்பிட்ட கால இடைவெளியில் இருக்க வேண்டுமா அல்லது Ex மூலம் இடைவெளியில் இருக்க வேண்டுமா என்பதை நீங்கள் தேர்ந்தெடுக்கலாம்.ampF-Tile JESD204C Intel FPGA IP அளவுரு எடிட்டரில் வடிவமைப்பு தாவல்.

அட்டவணை 9. Exampகால மற்றும் இடைவெளி கால SYSREF கவுண்டர்

E	SYSREF_MULP	SYSREF காலம் (இ*SYSREF_MULP* 32)	கடமை சுழற்சி	விளக்கம்
1	1	32	1..31 (நிரல்படுத்தக்கூடியது)	இடைவெளி இடைவெளி
1	1	32	16 (நிலையானது)	காலமுறை
1	2	64	1..63 (நிரல்படுத்தக்கூடியது)	இடைவெளி இடைவெளி
1	2	64	32 (நிலையானது)	காலமுறை
1	16	512	1..511 (நிரல்படுத்தக்கூடியது)	இடைவெளி இடைவெளி
1	16	512	256 (நிலையானது)	காலமுறை
2	3	19	1..191 (நிரல்படுத்தக்கூடியது)	இடைவெளி இடைவெளி
2	3	192	96 (நிலையானது)	காலமுறை
2	8	512	1..511 (நிரல்படுத்தக்கூடியது)	இடைவெளி இடைவெளி
2	8	512	256 (நிலையானது)	காலமுறை
2	9 (சட்டவிரோதம்)	64	32 (நிலையானது)	இடைவெளி இடைவெளி
2	9 (சட்டவிரோதம்)	64	32 (நிலையானது)	காலமுறை

 

அட்டவணை 10. SYSREF கட்டுப்பாட்டுப் பதிவுகள்
நீங்கள் வடிவமைப்பை உருவாக்கியபோது நீங்கள் குறிப்பிட்ட அமைப்பை விட பதிவு அமைப்பு வேறுபட்டால், SYSREF கட்டுப்பாட்டுப் பதிவேடுகளை நீங்கள் மாறும் வகையில் மறுகட்டமைக்கலாம்.ampலெ. F-Tile JESD204C Intel FPGA IP மீட்டமைக்கப்படுவதற்கு முன் SYSREF பதிவேடுகளை உள்ளமைக்கவும். நீங்கள் வெளிப்புற SYSREF ஜெனரேட்டரைத் தேர்ந்தெடுத்தால்
sysref_ctrl[7] பதிவு பிட், SYSREF வகை, பெருக்கி, கடமை சுழற்சி மற்றும் கட்டத்திற்கான அமைப்புகளை நீங்கள் புறக்கணிக்கலாம்.

பிட்கள்	இயல்புநிலை மதிப்பு	விளக்கம்
sysref_ctrl[1:0]	2'b00: ஒரு-ஷாட் 2'b01: அவ்வப்போது 2'b10: இடைவெளி இடைவெளி	SYSREF வகை. இயல்புநிலை மதிப்பு SYSREF பயன்முறை அமைப்பைப் பொறுத்தது Example வடிவமைப்பு F-Tile JESD204C Intel FPGA IP அளவுரு எடிட்டரில் உள்ள டேப்.
sysref_ctrl[6:2]	5'b00001	SYSREF பெருக்கி. இந்த SYSREF_MULP புலம் குறிப்பிட்ட கால மற்றும் இடைவெளியில் உள்ள SYSREF வகைக்கு பொருந்தும். F-Tile JESD1C IP மீட்டமைக்கப்படாமல் இருப்பதற்கு முன், E*SYSREF_MULP மதிப்பு 16 முதல் 204 வரை இருப்பதை உறுதிசெய்ய, பெருக்கி மதிப்பை உள்ளமைக்க வேண்டும். E*SYSREF_MULP மதிப்பு இந்த வரம்பிற்கு வெளியே இருந்தால், பெருக்கி மதிப்பு இயல்புநிலையாக 5'b00001 ஆக இருக்கும்.
sysref_ctrl[7]	இரட்டை தரவு பாதை: 1'b1 சிம்ப்ளக்ஸ் TX அல்லது RX டேட்டாபாத்: 1'b0	SYSREF தேர்ந்தெடுக்கவும். இயல்புநிலை மதிப்பு Ex இல் உள்ள தரவு பாதை அமைப்பைப் பொறுத்ததுampF-Tile JESD204C Intel FPGA IP அளவுரு எடிட்டரில் வடிவமைப்பு தாவல். 0: சிம்ப்ளக்ஸ் TX அல்லது RX (வெளிப்புற SYSREF) 1: டூப்ளக்ஸ் (உள் SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF வகை காலமுறை அல்லது இடைவெளி இடைவெளியில் இருக்கும் போது SYSREF கடமை சுழற்சி. F-Tile JESD204C ஐபி மீட்டமைக்கப்படுவதற்கு முன்பு நீங்கள் கடமை சுழற்சியை உள்ளமைக்க வேண்டும். அதிகபட்ச மதிப்பு = (E*SYSREF_MULP*32)-1 உதாரணமாகampலெ: 50% கடமை சுழற்சி = (E*SYSREF_MULP*32)/2 இந்தப் பதிவுப் புலத்தை நீங்கள் கட்டமைக்கவில்லை என்றால், அல்லது பதிவுப் புலத்தை அனுமதிக்கப்பட்ட அதிகபட்ச மதிப்பை விட 50 அல்லது அதற்கு அதிகமாக உள்ளமைத்தால், கடமைச் சுழற்சி 0% ஆக இருக்கும்.
sysref_ctrl[17]	1'b0	SYSREF வகை ஒரு ஷாட் ஆகும் போது கைமுறை கட்டுப்பாடு. SYSREF சமிக்ஞையை உயர்வாக அமைக்க 1 ஐ எழுதவும். SYSREF சமிக்ஞையை குறைவாக அமைக்க 0 ஐ எழுதவும். ஒரு ஷாட் முறையில் SYSREF துடிப்பை உருவாக்க நீங்கள் 1 ஐயும் பின்னர் 0 ஐயும் எழுத வேண்டும்.
sysref_ctrl[31:18]	22'h0	ஒதுக்கப்பட்டது.

சீக்வென்சர்களை மீட்டமைக்கவும்
இந்த வடிவமைப்பு முன்னாள்ample இரண்டு ரீசெட் சீக்வென்சர்களைக் கொண்டுள்ளது:

• வரிசையை மீட்டமை 0—TX/RX Avalon ஸ்ட்ரீமிங் டொமைன், Avalon நினைவக-மேப் செய்யப்பட்ட டொமைன், கோர் PLL, TX PHY, TX கோர் மற்றும் SYSREF ஜெனரேட்டருக்கு மீட்டமைப்பைக் கையாளுகிறது.
• வரிசை 1 ஐ மீட்டமை - RX PHY மற்றும் RX கோர் மீட்டமைப்பைக் கையாளுகிறது.

3-கம்பி SPI
SPI இடைமுகத்தை 3-வயர்களாக மாற்ற இந்த தொகுதி விருப்பமானது.

சிஸ்டம் பிஎல்எல்
எஃப்-டைல் மூன்று ஆன்-போர்டு சிஸ்டம் பிஎல்எல்களைக் கொண்டுள்ளது. இந்த அமைப்பு PLLகள் கடினமான IP (MAC, PCS மற்றும் FEC) மற்றும் EMIB கிராசிங்கிற்கான முதன்மை கடிகார ஆதாரமாகும். இதன் பொருள், நீங்கள் கணினி PLL க்ளாக்கிங் பயன்முறையைப் பயன்படுத்தும் போது, ​​தொகுதிகள் PMA கடிகாரத்தால் கடிகாரம் செய்யப்படவில்லை மற்றும் FPGA மையத்திலிருந்து வரும் கடிகாரத்தைச் சார்ந்து இருக்காது. ஒவ்வொரு கணினி PLL ஆனது ஒரு அதிர்வெண் இடைமுகத்துடன் தொடர்புடைய கடிகாரத்தை மட்டுமே உருவாக்குகிறது. உதாரணமாகample, 1 GHz இல் ஒரு இடைமுகத்தையும் 500 MHz இல் ஒரு இடைமுகத்தையும் இயக்க இரண்டு கணினி PLLகள் தேவை. PLL அமைப்பைப் பயன்படுத்துவதன் மூலம், ஒவ்வொரு பாதையையும் தனித்தனியாகப் பயன்படுத்த முடியும்.
ஒவ்வொரு சிஸ்டமும் பிஎல்எல் எட்டு FGT குறிப்பு கடிகாரங்களில் ஏதேனும் ஒன்றைப் பயன்படுத்தலாம். கணினி PLLகள் ஒரு குறிப்பு கடிகாரத்தைப் பகிரலாம் அல்லது வெவ்வேறு குறிப்புக் கடிகாரங்களைக் கொண்டிருக்கலாம். ஒவ்வொரு இடைமுகமும் எந்த கணினி PLL ஐப் பயன்படுத்துகிறது என்பதைத் தேர்வு செய்யலாம், ஆனால், தேர்வு செய்தவுடன், அது நிலையானது, டைனமிக் மறுகட்டமைப்பைப் பயன்படுத்தி மறுகட்டமைக்க முடியாது.

தொடர்புடைய தகவல்
F-டைல் கட்டிடக்கலை மற்றும் PMA மற்றும் FEC நேரடி PHY IP பயனர் வழிகாட்டி

Intel Agilex F-tile சாதனங்களில் கணினி PLL க்ளாக்கிங் பயன்முறையைப் பற்றிய கூடுதல் தகவல்.

பேட்டர்ன் ஜெனரேட்டர் மற்றும் செக்கர்
பேட்டர்ன் ஜெனரேட்டர் மற்றும் செக்கர் ஆகியவை தரவுகளை உருவாக்க பயனுள்ளதாக இருக்கும்ampசோதனை நோக்கங்களுக்காக les மற்றும் கண்காணிப்பு.
அட்டவணை 11. ஆதரிக்கப்படும் பேட்டர்ன் ஜெனரேட்டர்

பேட்டர்ன் ஜெனரேட்டர்	விளக்கம்
PRBS பேட்டர்ன் ஜெனரேட்டர்	F-டைல் JESD204C வடிவமைப்பு முன்னாள்ample PRBS பேட்டர்ன் ஜெனரேட்டர் பின்வரும் அளவு பல்லுறுப்புக்கோவைகளை ஆதரிக்கிறது: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp மாதிரி ஜெனரேட்டர்	ஆர்amp ஒவ்வொரு அடுத்த வினாடிக்கும் மாதிரி மதிப்பு 1 ஆல் அதிகரிக்கிறதுampN இன் ஜெனரேட்டர் அகலத்துடன் le, மற்றும் s இல் உள்ள அனைத்து பிட்களும் 0 ஆக உருளும்ampஅவை 1. r ஐ இயக்குamp ED கட்டுப்பாட்டு தொகுதியின் tst_ctl பதிவேட்டில் 1 முதல் பிட் 2 வரை எழுதுவதன் மூலம் பேட்டர்ன் ஜெனரேட்டர்.
கட்டளை சேனல் ஆர்amp மாதிரி ஜெனரேட்டர்	F-டைல் JESD204C வடிவமைப்பு முன்னாள்ample கட்டளை சேனல் r ஐ ஆதரிக்கிறதுamp ஒரு பாதைக்கு மாதிரி ஜெனரேட்டர். ஆர்amp கட்டளை வார்த்தைகளின் 1 பிட்களுக்கு 6 மாதிரி மதிப்பு அதிகரிக்கிறது. தொடக்க விதையானது அனைத்து பாதைகளிலும் ஒரு அதிகரிப்பு வடிவமாகும்.

அட்டவணை 12. ஆதரிக்கப்படும் பேட்டர்ன் செக்கர்

பேட்டர்ன் செக்கர்	விளக்கம்
PRBS பேட்டர்ன் செக்கர்	F-Tile JESD204C IP ஆனது டெஸ்க்யூ சீரமைப்பை அடையும்போது பேட்டர்ன் செக்கரில் உள்ள துருவல் விதை சுயமாக ஒத்திசைக்கப்படுகிறது. பேட்டர்ன் செக்கருக்கு துருவல் விதை சுயமாக ஒத்திசைக்க 8 ஆக்டெட்டுகள் தேவை.
Ramp மாதிரி சரிபார்ப்பு	முதல் சரியான தரவு எஸ்ampஒவ்வொரு மாற்றிக்கும் (M) le என்பது r இன் ஆரம்ப மதிப்பாக ஏற்றப்படுகிறதுamp முறை. அடுத்தடுத்த தரவு எஸ்amples மதிப்புகள் ஒவ்வொரு கடிகார சுழற்சியிலும் அதிகபட்சமாக 1 ஆக அதிகரிக்க வேண்டும், பின்னர் 0 க்கு மேல் செல்ல வேண்டும்.

பேட்டர்ன் செக்கர்	விளக்கம்
	உதாரணமாகample, S=1, N=16 மற்றும் WIDTH_MULP = 2 என இருக்கும்போது, ​​ஒரு மாற்றியின் தரவு அகலம் S * WIDTH_MULP * N = 32. அதிகபட்ச தரவு sample மதிப்பு 0xFFFF. ஆர்amp பேட்டர்ன் செக்கர் அனைத்து மாற்றிகளிலும் ஒரே மாதிரியான வடிவங்கள் பெறப்படுகின்றன என்பதை சரிபார்க்கிறது.
கட்டளை சேனல் ஆர்amp மாதிரி சரிபார்ப்பு	F-டைல் JESD204C வடிவமைப்பு முன்னாள்ample கட்டளை சேனல் r ஐ ஆதரிக்கிறதுamp மாதிரி சரிபார்ப்பு. பெறப்பட்ட முதல் கட்டளை வார்த்தை (6 பிட்கள்) ஆரம்ப மதிப்பாக ஏற்றப்படுகிறது. அதே பாதையில் அடுத்தடுத்த கட்டளை வார்த்தைகள் 0x3F வரை அதிகரிக்க வேண்டும் மற்றும் 0x00 வரை உருட்ட வேண்டும். கட்டளை சேனல் ஆர்amp r க்கான மாதிரி சரிபார்ப்பு சோதனைகள்amp அனைத்து பாதைகளிலும் வடிவங்கள்.

F-டைல் JESD204C TX மற்றும் RX IP
இந்த வடிவமைப்பு முன்னாள்ampஒவ்வொரு TX/RXஐயும் சிம்ப்ளக்ஸ் முறையில் அல்லது டூப்ளக்ஸ் முறையில் கட்டமைக்க le உங்களை அனுமதிக்கிறது.
டூப்ளக்ஸ் உள்ளமைவுகள் உள் அல்லது வெளிப்புற சீரியல் லூப்பேக்கைப் பயன்படுத்தி ஐபி செயல்பாடு விளக்கத்தை அனுமதிக்கின்றன. IP கட்டுப்பாடு மற்றும் நிலை கண்காணிப்பை அனுமதிக்கும் வகையில் IPக்குள் உள்ள CSRகள் மேம்படுத்தப்படவில்லை.

F-டைல் JESD204C வடிவமைப்பு Example கடிகாரம் மற்றும் மீட்டமை

F-டைல் JESD204C வடிவமைப்பு முன்னாள்ample கடிகாரம் மற்றும் ரீசெட் சிக்னல்களை கொண்டுள்ளது.

அட்டவணை 13.வடிவமைப்பு முன்னாள்ampலெ கடிகாரங்கள்

கடிகார சமிக்ஞை	திசை	விளக்கம்
mgmt_clk	உள்ளீடு	100 மெகா ஹெர்ட்ஸ் அதிர்வெண் கொண்ட LVDS வேறுபட்ட கடிகாரம்.
refclk_xcvr	உள்ளீடு	தரவு வீதம்/காரணி 33 இன் அதிர்வெண் கொண்ட டிரான்ஸ்ஸீவர் குறிப்பு கடிகாரம்.
refclk_core	உள்ளீடு	அதே அதிர்வெண் கொண்ட முக்கிய குறிப்பு கடிகாரம் refclk_xcvr.
in_sysref	உள்ளீடு	SYSREF சமிக்ஞை. அதிகபட்ச SYSREF அதிர்வெண் தரவு வீதம்/(66x32xE).
sysref_out	வெளியீடு
txlink_clk rxlink_clk	உள்	தரவு வீதத்தின் அதிர்வெண்/66 உடன் TX மற்றும் RX இணைப்பு கடிகாரம்.
txframe_clk rxframe_clk	உள்	தரவு வீதம்/33 அதிர்வெண் கொண்ட TX மற்றும் RX சட்டக் கடிகாரம் (FCLK_MULP=2) தரவு வீதம்/66 அதிர்வெண் கொண்ட TX மற்றும் RX சட்டக் கடிகாரம் (FCLK_MULP=1)
tx_fclk rx_fclk	உள்	தரவு வீதம்/66 அதிர்வெண் கொண்ட TX மற்றும் RX கட்ட கடிகாரம் (FCLK_MULP=2) FCLK_MULP=1 போது TX மற்றும் RX கட்ட கடிகாரம் எப்போதும் அதிகமாக இருக்கும் (1'b1)
spi_SCLK	வெளியீடு	20 மெகா ஹெர்ட்ஸ் அதிர்வெண் கொண்ட SPI பாட் வீத கடிகாரம்.

நீங்கள் வடிவமைப்பை ஏற்றும்போது முன்னாள்ampஒரு FPGA சாதனத்தில், ஒரு உள் ninit_done நிகழ்வு ஜேTAG அவலோன் மாஸ்டர் பிரிட்ஜ் மற்ற எல்லா பிளாக்குகளும் மீட்டமைக்கப்பட்டுள்ளது.

SYSREF ஜெனரேட்டர் txlink_clk மற்றும் rxlink_clk கடிகாரங்களுக்கான வேண்டுமென்றே ஒத்திசைவற்ற உறவை உட்செலுத்த அதன் சுயாதீன மீட்டமைப்பைக் கொண்டுள்ளது. வெளிப்புற கடிகார சிப்பில் இருந்து SYSREF சிக்னலைப் பின்பற்றுவதில் இந்த முறை மிகவும் விரிவானது.

அட்டவணை 14. வடிவமைப்பு முன்னாள்ample மீட்டமைக்கிறது

சிக்னலை மீட்டமைக்கவும்	திசை	விளக்கம்
உலகளாவிய_rst_n	உள்ளீடு	ஜே தவிர, அனைத்து தொகுதிகளுக்கும் புஷ் பட்டன் உலகளாவிய மீட்டமைப்புTAG அவலோன் மாஸ்டர் பாலத்திற்கு.
ninit_done	உள்	J க்கான ரீசெட் ரிலீஸ் ஐபியிலிருந்து வெளியீடுTAG அவலோன் மாஸ்டர் பாலத்திற்கு.
edctl_rst_n	உள்	ED கட்டுப்பாட்டு தொகுதி J ஆல் மீட்டமைக்கப்பட்டதுTAG அவலோன் மாஸ்டர் பாலத்திற்கு. hw_rst மற்றும் global_rst_n போர்ட்கள் ED கண்ட்ரோல் பிளாக்கை மீட்டமைக்கவில்லை.
hw_rst	உள்	ED கண்ட்ரோல் பிளாக்கின் rst_ctl பதிவேட்டில் எழுதுவதன் மூலம் hw_rst ஐ வலியுறுத்தவும் மற்றும் நிறுத்தவும். mgmt_rst_in_n, hw_rst உறுதிப்படுத்தப்படும்போது உறுதிப்படுத்துகிறது.
mgmt_rst_in_n	உள்	பல்வேறு IPகளின் Avalon நினைவக-மேப் செய்யப்பட்ட இடைமுகங்கள் மற்றும் ரீசெட் சீக்வென்சர்களின் உள்ளீடுகளுக்கு மீட்டமைக்கவும்:  எஃப்-டைல் JESD20C ஐபி டூப்ளக்ஸ் நேட்டிவ் PHYக்கான j204c_reconfig_reset SPI மாஸ்டருக்கான spi_rst_n PIO நிலை மற்றும் கட்டுப்பாட்டுக்கு pio_rst_n reset_in0 போர்ட் ஆஃப் ரீசெட் சீக்வென்சர் 0 மற்றும் 1 உலகளாவிய_rst_n, hw_rst அல்லது edctl_rst_n போர்ட் mgmt_rst_in_n இல் மீட்டமைக்கப்படுவதை உறுதிப்படுத்துகிறது.
sysref_rst_n	உள்	ரீசெட் சீக்வென்சர் 0 reset_out2 போர்ட்டைப் பயன்படுத்தி ED கண்ட்ரோல் பிளாக்கில் SYSREF ஜெனரேட்டர் தொகுதியை மீட்டமைக்கவும். கோர் பிஎல்எல் பூட்டப்பட்டிருந்தால், ரீசெட் சீக்வென்சர் 0 reset_out2 போர்ட் மீட்டமைப்பை முடக்குகிறது.
core_pll_rst	உள்	ரீசெட் சீக்வென்சர் 0 reset_out0 போர்ட் மூலம் கோர் PLL ஐ மீட்டமைக்கிறது. mgmt_rst_in_n மீட்டமைப்பு வலியுறுத்தப்படும்போது கோர் PLL மீட்டமைக்கப்படும்.
j204c_tx_avs_rst_n	உள்	ரீசெட் சீக்வென்சர் 204 மூலம் F-Tile JESD0C TX Avalon நினைவகம்-மேப் செய்யப்பட்ட இடைமுகத்தை மீட்டமைக்கிறது. mgmt_rst_in_n வலியுறுத்தப்படும்போது TX Avalon நினைவக-மேப் செய்யப்பட்ட இடைமுகம் உறுதிப்படுத்துகிறது.
j204c_rx_avs_rst_n	உள்	ரீசெட் சீக்வென்சர் மூலம் F-Tile JESD204C TX Avalon மெமரி-மேப் செய்யப்பட்ட இடைமுகத்தை மீட்டமைக்கிறது.
j204c_tx_rst_n	உள்	txlink_clk மற்றும் txframe_clk, டொமைன்களில் F-Tile JESD204C TX இணைப்பு மற்றும் போக்குவரத்து அடுக்குகளை மீட்டமைக்கிறது. ரீசெட் சீக்வென்சர் 0 reset_out5 போர்ட் j204c_tx_rst_n மீட்டமைக்கிறது. கோர் PLL பூட்டப்பட்டிருந்தால், tx_pma_ready மற்றும் tx_ready சிக்னல்கள் உறுதிப்படுத்தப்பட்டால், இந்த மீட்டமைப்பு செயலிழக்கச் செய்யும்.
j204c_rx_rst_n	உள்	F-Tile JESD204C RX இணைப்பு மற்றும் போக்குவரத்து அடுக்குகளை rxlink_clk மற்றும் rxframe_clk டொமைன்களில் மீட்டமைக்கிறது.

சிக்னலை மீட்டமைக்கவும்	திசை	விளக்கம்
		ரீசெட் சீக்வென்சர் 1 reset_out4 போர்ட் j204c_rx_rst_n மீட்டமைக்கிறது. கோர் PLL பூட்டப்பட்டிருந்தால், rx_pma_ready மற்றும் rx_ready சிக்னல்கள் உறுதிப்படுத்தப்பட்டால், இந்த மீட்டமைப்பு செயலிழக்கச் செய்கிறது.
j204c_tx_rst_ack_n	உள்	j204c_tx_rst_n உடன் ஹேண்ட்ஷேக் சிக்னலை மீட்டமைக்கவும்.
j204c_rx_rst_ack_n	உள்	j204c_rx_rst_n உடன் ஹேண்ட்ஷேக் சிக்னலை மீட்டமைக்கவும்.

படம் 8. வடிவமைப்பிற்கான நேர வரைபடம்ample மீட்டமைக்கிறது

F-டைல் JESD204C வடிவமைப்பு Example சிக்னல்கள்

அட்டவணை 15. கணினி இடைமுக சமிக்ஞைகள்

சிக்னல்	திசை	விளக்கம்
கடிகாரங்கள் மற்றும் மீட்டமைப்புகள்
mgmt_clk	உள்ளீடு	கணினி நிர்வாகத்திற்கான 100 மெகா ஹெர்ட்ஸ் கடிகாரம்.
refclk_xcvr	உள்ளீடு	F-tile UX QUAD மற்றும் System PLL க்கான குறிப்பு கடிகாரம். தரவு வீதம்/காரணி 33க்கு சமம்.
refclk_core	உள்ளீடு	கோர் பிஎல்எல் குறிப்பு கடிகாரம். refclk_xcvr இன் அதே கடிகார அதிர்வெண்ணைப் பயன்படுத்துகிறது.
in_sysref	உள்ளீடு	JESD204C துணைப்பிரிவு 1 செயலாக்கத்திற்கான வெளிப்புற SYSREF ஜெனரேட்டரிலிருந்து SYSREF சமிக்ஞை.
sysref_out	வெளியீடு	JESD204C துணைப்பிரிவு 1 செயல்படுத்தலுக்கான SYSREF சிக்னல் முன்னாள் வடிவமைப்பிற்காக FPGA சாதனத்தால் உருவாக்கப்பட்டதுample இணைப்பு துவக்க நோக்கம் மட்டுமே.

 

சிக்னல்	திசை	விளக்கம்
எஸ்பிஐ
spi_SS_n[2:0]	வெளியீடு	குறைந்த செயலில், SPI அடிமை தேர்வு சமிக்ஞை.
spi_SCLK	வெளியீடு	SPI தொடர் கடிகாரம்.
spi_sdio	உள்ளீடு/வெளியீடு	எஜமானரிடமிருந்து வெளிப்புற அடிமைக்கு தரவு வெளியீடு. வெளிப்புற அடிமையிலிருந்து மாஸ்டருக்கு தரவை உள்ளிடவும்.

சிக்னல்	திசை	விளக்கம்
குறிப்பு:ஜெனரேட் 3-வயர் SPI தொகுதி விருப்பம் இயக்கப்படும் போது.
spi_MISO குறிப்பு: ஜெனரேட் 3-வயர் SPI தொகுதி விருப்பம் இயக்கப்படாமல் இருக்கும்போது.	உள்ளீடு	வெளிப்புற அடிமையிலிருந்து SPI மாஸ்டருக்கு தரவு உள்ளீடு.
spi_MOSI குறிப்பு: ஜெனரேட் 3-வயர் SPI தொகுதி விருப்பம் இயக்கப்படாமல் இருக்கும்போது.	வெளியீடு	எஸ்பிஐ மாஸ்டரிடமிருந்து வெளிப்புற அடிமைக்கு வெளியீடு தரவு.

 

சிக்னல்	திசை	விளக்கம்
ADC / DAC
tx_serial_data[LINK*L-1:0]	வெளியீடு	டிஏசிக்கு மாறுபட்ட அதிவேக தொடர் வெளியீட்டுத் தரவு. கடிகாரம் தொடர் தரவு ஸ்ட்ரீமில் உட்பொதிக்கப்பட்டுள்ளது.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	உள்ளீடு	ADC இலிருந்து மாறுபட்ட அதிவேக தொடர் உள்ளீட்டு தரவு. தொடர் தரவு ஸ்ட்ரீமில் இருந்து கடிகாரம் மீட்கப்பட்டது.
rx_serial_data_n[LINK*L-1:0]

 

சிக்னல்	திசை	விளக்கம்
பொது நோக்கம் I/O
user_led[3:0]	வெளியீடு	பின்வரும் நிபந்தனைகளுக்கான நிலையைக் குறிக்கிறது: [0]: SPI நிரலாக்கம் முடிந்தது [1]: TX இணைப்பு பிழை [2]: RX இணைப்பு பிழை [3]: Avalon ஸ்ட்ரீமிங் தரவுக்கான பேட்டர்ன் செக்கர் பிழை
பயனர்_டிப்[3:0]	உள்ளீடு	பயனர் பயன்முறை டிஐபி சுவிட்ச் உள்ளீடு: [0]: உள் தொடர் லூப்பேக் இயக்கம் [1]: FPGA-உருவாக்கிய SYSREF செயல்படுத்துகிறது [3:2]: ஒதுக்கப்பட்டது

 

சிக்னல்	திசை	விளக்கம்
அவுட்-ஆஃப்-பேண்ட் (OOB) மற்றும் நிலை
rx_patchk_data_error[LINK-1:0]	வெளியீடு	இந்த சமிக்ஞை வலியுறுத்தப்படும் போது, ​​முறை சரிபார்ப்பவர் பிழையைக் கண்டறிந்ததைக் குறிக்கிறது.
rx_link_error[LINK-1:0]	வெளியீடு	இந்த சமிக்ஞை வலியுறுத்தப்படும்போது, ​​JESD204C RX IP குறுக்கீட்டை உறுதிப்படுத்தியதைக் குறிக்கிறது.
tx_link_error[LINK-1:0]	வெளியீடு	இந்த சிக்னல் வலியுறுத்தப்படும்போது, ​​JESD204C TX IP குறுக்கீட்டை வலியுறுத்தியுள்ளது என்பதைக் குறிக்கிறது.
emb_lock_out	வெளியீடு	இந்த சமிக்ஞை வலியுறுத்தப்படும் போது, ​​இது JESD204C RX IP EMB பூட்டை அடைந்துள்ளது என்பதைக் குறிக்கிறது.
sh_lock_out	வெளியீடு	இந்த சமிக்ஞை வலியுறுத்தப்படும்போது, ​​JESD204C RX IP ஒத்திசைவு தலைப்பு பூட்டப்பட்டிருப்பதைக் குறிக்கிறது.

 

சிக்னல்	திசை	விளக்கம்
அவலோன் ஸ்ட்ரீமிங்
rx_avst_valid[LINK-1:0]	உள்ளீடு	மாற்றி கள் என்பதை குறிக்கிறதுampபயன்பாட்டு அடுக்குக்கான le தரவு செல்லுபடியாகும் அல்லது தவறானது. 0: தரவு தவறானது 1: தரவு செல்லுபடியாகும்
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	உள்ளீடு	மாற்றி எஸ்ampபயன்பாட்டு அடுக்குக்கு le தரவு.

F-டைல் JESD204C வடிவமைப்பு Example கட்டுப்பாட்டு பதிவுகள்

F-டைல் JESD204C வடிவமைப்பு முன்னாள்ampLE ரெஜிஸ்டர்கள் ED கண்ட்ரோல் பிளாக்கில் பைட்-அட்ரஸ்ஸிங்கைப் பயன்படுத்துகின்றன (32 பிட்கள்).

அட்டவணை 16. வடிவமைப்பு முன்னாள்ample முகவரி வரைபடம்
இந்த 32-பிட் ED கட்டுப்பாட்டு தொகுதி பதிவுகள் mgmt_clk டொமைனில் உள்ளன.

கூறு	முகவரி
F-டைல் JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-டைல் JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI கட்டுப்பாடு	0x0102_0000 – 0x0102_001F
PIO கட்டுப்பாடு	0x0102_0020 – 0x0102_002F
PIO நிலை	0x0102_0040 – 0x0102_004F
சீக்வென்சர் 0 ஐ மீட்டமைக்கவும்	0x0102_0100 – 0x0102_01FF
சீக்வென்சர் 1 ஐ மீட்டமைக்கவும்	0x0102_0200 – 0x0102_02FF
ED கட்டுப்பாடு	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP டிரான்ஸ்ஸீவர் PHY Reconfig	0x0200_0000 – 0x023F_FFFF

அட்டவணை 17. பதிவு அணுகல் வகை மற்றும் வரையறை
இந்த அட்டவணை Intel FPGA IPகளுக்கான பதிவு அணுகல் வகையை விவரிக்கிறது.

அணுகல் வகை	வரையறை
RO/V	மென்பொருள் படிக்க மட்டும் (எழுதுவதில் எந்த பாதிப்பும் இல்லை). மதிப்பு மாறுபடலாம்.
RW	மென்பொருள் தற்போதைய பிட் மதிப்பைப் படித்துத் திருப்பித் தருகிறது. மென்பொருள் எழுதி பிட்டை விரும்பிய மதிப்பிற்கு அமைக்கிறது.
RW1C	மென்பொருள் தற்போதைய பிட் மதிப்பைப் படித்துத் திருப்பித் தருகிறது. மென்பொருள் 0 ஐ எழுதுகிறது மற்றும் எந்த விளைவையும் ஏற்படுத்தாது. வன்பொருள் மூலம் பிட் 1 ஆக அமைக்கப்பட்டிருந்தால் மென்பொருள் 0 ஐ எழுதுகிறது மற்றும் பிட்டை 1 ஆக அழிக்கிறது. வன்பொருள் பிட்டை 1 ஆக அமைக்கிறது. வன்பொருள் தொகுப்பை விட மென்பொருள் தெளிவானது அதிக முன்னுரிமை கொண்டது.

அட்டவணை 18. ED கட்டுப்பாட்டு முகவரி வரைபடம்

ஆஃப்செட்	பதிவு பெயர்
0x00	rst_ctl
0x04	rst_sts0
தொடர்ந்தது…

ஆஃப்செட்	பதிவு பெயர்
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8 சி	tst_err0

அட்டவணை 19. ED கட்டுப்பாடு தொகுதி கட்டுப்பாடு மற்றும் நிலை பதிவுகள்

பைட் ஆஃப்செட்	பதிவு செய்யுங்கள்	பெயர்	அணுகல்	மீட்டமை	விளக்கம்
0x00	rst_ctl	rst_assert	RW	0x0	கட்டுப்பாட்டை மீட்டமைக்கவும். [0]: மீட்டமைப்பை உறுதிப்படுத்த 1 ஐ எழுதவும். (hw_rst) மீட்டமைப்பைச் செயலிழக்க மீண்டும் 0 எழுதவும். [31:1]: ஒதுக்கப்பட்டது.
0x04	rst_sts0	முதல்_நிலை	RO/V	0x0	நிலையை மீட்டமை. [0]: கோர் பிஎல்எல் பூட்டப்பட்ட நிலை. [31:1]: ஒதுக்கப்பட்டது.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	உள் அல்லது வெளிப்புற SYSREF ஜெனரேட்டருக்கான SYSREF விளிம்பு கண்டறிதல் நிலை. [0]: 1 இன் மதிப்பு, துணைப்பிரிவு 1 செயல்பாட்டிற்கு SYSREF உயரும் விளிம்பு கண்டறியப்பட்டதைக் குறிக்கிறது. புதிய SYSREF விளிம்பு கண்டறிதலை இயக்க இந்த பிட்டை அழிக்க மென்பொருள் 1 ஐ எழுதலாம். [31:1]: ஒதுக்கப்பட்டது.
0x40	sysref_ctl	sysref_contr ol	RW	இரட்டை தரவுப்பாதை ஒரு ஷாட்: 0x00080	SYSREF கட்டுப்பாடு. பார்க்கவும் அட்டவணை 10 இந்தப் பதிவேட்டின் பயன்பாடு பற்றிய கூடுதல் தகவலுக்கு பக்கம் 17 இல்.
				அவ்வப்போது:	குறிப்பு: மீட்டமைப்பு மதிப்பு சார்ந்துள்ளது
				0x00081	SYSREF வகை மற்றும் F-டைல்
				இடைவெளி - அவ்வப்போது:	JESD204C IP தரவு பாதை அளவுரு அமைப்புகள்.
				0x00082
				TX அல்லது RX தரவு
				பாதை
				ஒரு ஷாட்:
				0x00000
				அவ்வப்போது:
				0x00001
				இடைவெளி -
				கால இடைவெளி:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF நிலை. இந்த பதிவேட்டில் உள்ளக SYSREF ஜெனரேட்டரின் சமீபத்திய SYSREF காலம் மற்றும் கடமை சுழற்சி அமைப்புகள் உள்ளன. பார்க்கவும் அட்டவணை 9 பக்கம் 16 இல் SYSREF காலம் மற்றும் கடமைச் சுழற்சியின் சட்டப்பூர்வ மதிப்பு.
தொடர்ந்தது…

பைட் ஆஃப்செட்	பதிவு செய்யுங்கள்	பெயர்	அணுகல்	மீட்டமை	விளக்கம்
					[8:0]: SYSREF காலம். மதிப்பு 0xFF ஆக இருக்கும்போது, ​​தி SYSREF காலம் = 255 மதிப்பு 0x00 என்றால், SYSREF காலம் = 256. [17:9]: SYSREF கடமை சுழற்சி. [31:18]: ஒதுக்கப்பட்டது.
0x80	tst_ctl	tst_control	RW	0x0	சோதனை கட்டுப்பாடு. பேட்டர்ன் ஜெனரேட்டர் மற்றும் செக்கருக்கு வெவ்வேறு சோதனை வடிவங்களை இயக்க இந்தப் பதிவேட்டைப் பயன்படுத்தவும். [1:0] = ஒதுக்கப்பட்ட புலம் [2] = ஆர்amp_test_ctl 1'b0 = PRBS பேட்டர்ன் ஜெனரேட்டர் மற்றும் செக்கரை இயக்குகிறது 1'b1 = r ஐ செயல்படுத்துகிறதுamp மாதிரி ஜெனரேட்டர் மற்றும் செக்கர் [31:3]: ஒதுக்கப்பட்டது.
0x8 சி	tst_err0	tst_error	RW1C	0x0	இணைப்பு 0 க்கான பிழைக் கொடி. பிட் 1'b1 ஆக இருக்கும்போது, ​​அது ஒரு பிழை ஏற்பட்டதைக் குறிக்கிறது. பிழைக் கொடியை அழிக்க, 1'b1 ஐ அந்தந்த பிட்டிற்கு எழுதுவதற்கு முன் பிழையைத் தீர்க்க வேண்டும். [0] = பேட்டர்ன் செக்கர் பிழை [1] = tx_link_error [2] = rx_link_error [3] = கட்டளை பேட்டர்ன் செக்கர் பிழை [31:4]: ஒதுக்கப்பட்டது.

F-Tile JESD204C இன்டெல் FPGA IP வடிவமைப்புக்கான ஆவண திருத்த வரலாறு முன்னாள்ample பயனர் வழிகாட்டி

ஆவணப் பதிப்பு	இன்டெல் குவார்டஸ் பிரைம் பதிப்பு	ஐபி பதிப்பு	மாற்றங்கள்
2021.10.11	21.3	1.0.0	ஆரம்ப வெளியீடு.

ஆவணங்கள் / ஆதாரங்கள்

intel F-Tile JESD204C Intel FPGA IP வடிவமைப்பு Example [pdf] பயனர் வழிகாட்டி F-Tile JESD204C இன்டெல் FPGA IP வடிவமைப்பு Example, F-Tile JESD204C, Intel FPGA IP வடிவமைப்பு Example, IP வடிவமைப்பு Example, வடிவமைப்பு Example

குறிப்புகள்

• பயனர் கையேடு