F-Tile JESD204C Intel FPGA IP Design Example

וועגן די F-Tile JESD204C Intel® FPGA IP Design Exampדער באַניצער גייד

דער באַניצער פירער גיט די פֿעיִקייטן, באַניץ גיידליינז און דיטיילד באַשרייַבונג וועגן דעם פּלאַן עקסampלייס פֿאַר די F-Tile JESD204C Intel® FPGA IP ניצן Intel Agilex ™ דעוויסעס.

בדעה וילעם

דער דאָקומענט איז בדעה פֿאַר:

• פּלאַן אַרכיטעקט צו מאַכן IP סעלעקציע בעשאַס די פּלאַן פּלאַנירונג פאַסע פון ​​די סיסטעם מדרגה
• ייַזנוואַרג דיזיינערז ווען ינטאַגרייטינג די IP אין זייער סיסטעם מדרגה פּלאַן
• וואַלאַדיישאַן ענדזשאַנירז בעשאַס סיסטעם מדרגה סימיאַליישאַן און ייַזנוואַרג וואַלאַדיישאַן פאַסע

פֿאַרבונדענע דאָקומענטן
די פאלגענדע טיש ליסטעד אנדערע רעפֿערענץ דאָקומענטן וואָס זענען שייַכות צו די F-Tile JESD204C Intel FPGA IP.

טיש 1. שייַכות דאָקומענטן

רעפערענץ	באַשרייַבונג
F-Tile JESD204C Intel FPGA IP באַניצער גייד	גיט אינפֿאָרמאַציע וועגן די F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP מעלדונג נאָטעס	ליסטעד די ענדערונגען געמאכט פֿאַר די F-Tile JESD204C F-Tie JESD204C אין אַ באַזונדער מעלדונג.
Intel Agilex Device Data Sheet	דער דאָקומענט באשרייבט די עלעקטריקאַל קעראַקטעריסטיקס, סוויטשינג קעראַקטעריסטיקס, קאַנפיגיעריישאַן ספּעסאַפאַקיישאַנז און טיימינג פֿאַר Intel Agilex דעוויסעס.

אַקראַנימז און גלאָסאַר

טיש 2. אַקראָנים רשימה

אַקראַנים	יקספּאַנשאַן
LEMC	לאקאלע עקסטענדעד מולטיבלאָקק זייגער
FC	ראַם זייגער קורס
אַדק	אַנאַלאָג צו דיגיטאַל קאָנווערטער
DAC	דיגיטאַל צו אַנאַלאָג קאָנווערטער
דספּ	דיגיטאַל סיגנאַל פּראַסעסער
TX	טראַנסמיטער
RX	ופנעמער

אַקראַנים	יקספּאַנשאַן
דלל	דאַטן לינק שיכטע
קסר	קאָנטראָל און סטאַטוס רעגיסטרירן
CRU	זייגער און באַשטעטיק אַפּאַראַט
יסר	יבעררייַסן סערוויס רוטין
FIFO	ערשטער-אין-ערשטער-אויס
SERDES	סעריאַליזער דעסעריאַליזער
ECC	טעות קאָררעקטינג קאָד
פעק	פֿאָרווערטס טעות קערעקשאַן
SERR	איין טעות דעטעקשאַן (אין ECC, קערעקטאַבאַל)
DERR	טאָפּל טעות דעטעקשאַן (אין ECC, פאַטאַל)
PRBS	פּסעודאָראַנדאָם ביינערי סיקוואַנס
MAC	מעדיע אַקסעס קאָנטראָללער. MAC כולל פּראָטאָקאָל סובלייַער, אַריבערפירן שיכטע און דאַטן לינק שיכטע.
PHY	גשמיות שיכטע. PHY טיפּיקלי כולל די גשמיות שיכטע, SERDES, דריווערס, ראַסיווערז און CDR.
פּקס	גשמיות קאָודינג סאַב-שיכטע
PMA	פיזיש מיטל אַטאַטשמאַנט
רבד	RX Buffer Delay
UI	אַפּאַראַט ינטערוואַל = געדויער פון סיריאַל ביסל
RBD ציילן	RX Buffer Delay לעצטע ליין אָנקומען
רבד אָפסעט	RX Buffer Delay מעלדונג געלעגנהייט
SH	סינק כעדער
TL	אַריבערפירן שיכטע
EMIB	עמבעדיד מולטי-שטאַרבן ינטערקאַנעקט בריק

טיש 3. גלאָסאַר רשימה

טערמין	באַשרייַבונג
קאָנווערטער מיטל	ADC אָדער DAC קאַנווערטער
לאָגיק מיטל	FPGA אָדער ASIC
אָקטעט	א גרופּע פון ​​8 ביץ, סערווינג ווי אַרייַנשרייַב צו 64/66 ענקאָדער און רעזולטאַט פון די דיקאָודער
ניבלען	א סכום פון 4 ביץ וואָס איז די באַזע ארבעטן אַפּאַראַט פון JESD204C ספּעסאַפאַקיישאַנז
פאַרשפּאַרן	א 66-ביסל סימבאָל דזשענערייטאַד דורך די 64/66 קאָדירונג סכעמע
שורה רייץ	עפעקטיוו דאַטן קורס פון סיריאַל לינק ליין ליניע קורס = (מקס סקס נ'קס 66/64 רענטגענ פק) / ל
לינק זייגער	לינק זייגער = ליין ליניע קורס / 66.
ראַם	א סכום פון קאָנסעקוטיווע אָקטעץ אין וואָס די שטעלע פון ​​יעדער אָקטעט קענען זיין יידענאַפייד דורך דערמאָנען צו אַ ראַם אַליינמאַנט סיגנאַל.
ראַם זייגער	א סיסטעם זייגער וואָס לויפט מיט די ראַם קורס, וואָס מוזן זיין 1 קס און 2 קס לינק זייגער.

טערמין	באַשרייַבונג
Sampליי פּער ראַם זייגער	Sampליי פּער זייגער, די גאַנץ sampליי אין ראַם זייגער פֿאַר די קאַנווערטער מיטל.
LEMC	ינערלעך זייגער געניצט צו ייַנרייען די גרענעץ פון די עקסטענדעד מולטיבלאָקק צווישן ליינז און אין די פונדרויסנדיק באַווייַזן (SYSREF אָדער סובקלאַסס 1).
סובקלאַס 0	קיין שטיצן פֿאַר דיטערמאַניסטיק לייטאַנסי. דאַטן זאָל זיין גלייך באפרייט אויף שטעג צו שטעג דעסקיו אויף ופנעמער.
סובקלאַס 1	דיטערמאַניסטיק לייטאַנסי ניצן SYSREF.
מולטיפּאָינט לינק	ינטער-מיטל פֿאַרבינדונגען מיט 2 אָדער מער קאַנווערטער דעוויסעס.
64ב/66ב קאָדירונג	שורה קאָד וואָס מאַפּס 64-ביסל דאַטן צו 66 ביץ צו פאָרעם אַ בלאָק. די באַזע מדרגה דאַטן סטרוקטור איז אַ בלאָק וואָס סטאַרץ מיט 2-ביסל סינק כעדער.

טיש 4. סימבאָלס

טערמין	באַשרייַבונג
L	נומער פון ליינז פּער קאַנווערטער מיטל
M	נומער פון קאַנווערטערז פּער מיטל
F	נומער פון אָקטעץ פּער ראַם אויף אַ איין שטעג
S	נומער פון סampליי טראַנסמיטטעד פּער איין קאַנווערטער פּער ראַם ציקל
N	קאָנווערטער האַכלאָטע
נ'	גאַנץ נומער פון ביטן פּער סample אין די באַניצער דאַטן פֿאָרמאַט
CS	נומער פון קאָנטראָל ביטן פּער קאַנווערזשאַן סample
CF	נומער פון קאָנטראָל ווערטער פּער ראַם זייגער פּעריאָד פּער לינק
HD	הויך דענסיטי באַניצער דאַטן פֿאָרמאַט
E	נומער פון מולטיבלאָקק אין אַן עקסטענדעד מולטיבלאָקק

F-Tile JESD204C Intel FPGA IP Design Exampדי שנעל אָנהייב גייד

די F-Tile JESD204C Intel FPGA IP פּלאַן עקסampלייס פֿאַר Intel Agilex דעוויסעס פֿעיִקייטן אַ סימיאַלייטינג טעסטבענטש און אַ ייַזנוואַרג פּלאַן וואָס שטיצט זאַמלונג און ייַזנוואַרג טעסטינג.
איר קענען דזשענערייט די F-Tile JESD204C פּלאַן עקסampדורך די IP קאַטאַלאָג אין די Intel Quartus® Prime Pro Edition ווייכווארג.

פיגורע 1. אַנטוויקלונג שtagעס פֿאַר די פּלאַן עקסample

פּלאַן עקסampדי בלאָק דיאַגראַמע

פיגורע 2. F-Tile JESD204C Design Exampדי הויך-מדרגה בלאַק דיאַגראַמע

דער פּלאַן עקסampעס באשטייט פון די פאלגענדע מאַדזשולז:

• פּלאַטפאָרמע דיזיינער סיסטעם
  • F-Tile JESD204C Intel FPGA IP
  • JTAG צו אַוואַלאָן האר בריק
  • פּאַראַלעל I/O (PIO) קאָנטראָללער
  • סיריאַל פּאָרט צובינד (SPI) - בעל מאָדולע - IOPLL
  • SYSREF גענעראַטאָר
  • Exampדי פּלאַן (עד) קאָנטראָל קסר
  • באַשטעטיק סיקוואַנסערז
• סיסטעם PLL
• מוסטער גענעראַטאָר
• מוסטער טשעקער

טיש 5. פּלאַן עקסampדי מאָדולעס

קאַמפּאָונאַנץ	באַשרייַבונג
פּלאַטפאָרמע דיזיינער סיסטעם	די פּלאַטפאָרמע דיזיינער סיסטעם ינסטאַנטייץ די F-Tile JESD204C IP דאַטן דרך און שטיצן פּעריפעראַלס.
F-Tile JESD204C Intel FPGA IP	דעם פּלאַטפאָרם דיזיינער סאַבסיסטאַם כּולל די TX און RX F-Tile JESD204C IPs ינסטאַנטיישאַנז צוזאַמען מיט די דופּלעקס PHY.
JTAG צו אַוואַלאָן האר בריק	דער בריק גיט סיסטעם קאַנסאָול באַלעבאָס אַקסעס צו די זכּרון-מאַפּט IP אין די פּלאַן דורך די JTAG צובינד.
פּאַראַלעל I/O (PIO) קאָנטראָללער	דעם קאָנטראָללער גיט אַ זכּרון-מאַפּט צובינד פֿאַר sampלינג און דרייווינג אַלגעמיינע י / אָ פּאָרץ.
SPI בעל	דער מאָדולע כאַנדאַלז די סיריאַל אַריבערפירן פון קאַנפיגיעריישאַן דאַטן צו די SPI צובינד אויף די קאַנווערטער סוף.
SYSREF גענעראַטאָר	די SYSREF גענעראַטאָר ניצט די לינק זייגער ווי אַ רעפֿערענץ זייגער און דזשענערייץ SYSREF פּאַלסיז פֿאַר די F-Tile JESD204C IP. באַמערקונג: דעם פּלאַן עקסample ניצט די SYSREF גענעראַטאָר צו באַווייַזן די דופּלעקס F-Tile JESD204C IP לינק יניטיאַליזיישאַן. אין די F-Tile JESD204C סאַבקלאַס 1 סיסטעם מדרגה אַפּלאַקיישאַן, איר מוזן דזשענערייט די SYSREF פֿון דער זעלביקער מקור ווי די מיטל זייגער.
IOPLL	דעם פּלאַן עקסample ניצט אַן IOPLL צו דזשענערייט אַ באַניצער זייגער פֿאַר טראַנסמיטינג דאַטן אין די F-Tile JESD204C IP.
עד קאָנטראָל קסר	דער מאָדולע גיט SYSREF דיטעקשאַן קאָנטראָל און סטאַטוס, און פּרובירן מוסטער קאָנטראָל און סטאַטוס.
באַשטעטיק סיקוואַנסערז	דעם פּלאַן עקסampעס באשטייט פון 2 באַשטעטיק סיקוואַנסערז: באַשטעטיק סיקוואַנס 0 - כאַנדאַלז די באַשטעטיק צו TX / RX Avalon® סטרימינג פעלד, Avalon זכּרון-מאַפּט פעלד, האַרץ PLL, TX PHY, TX האַרץ און SYSREF גענעראַטאָר. באַשטעטיק סיקוואַנס 1 - כאַנדאַלז די באַשטעטיק צו RX PHY און RX האַרץ.
סיסטעם PLL	ערשטיק זייגער מקור פֿאַר די F-טייל שווער IP און EMIB אַריבער.
מוסטער גענעראַטאָר	דער מוסטער גענעראַטאָר דזשענערייץ אַ PRBS אָדער ramp מוסטער.
מוסטער טשעקער	דער מוסטער טשעקער וועראַפייז די PRBS אָדער ramp מוסטער באקומען, און פלאַגס אַ טעות ווען עס געפינט אַ מיסמאַטש פון דאַטן sample.

ווייכווארג רעקווירעמענץ

Intel ניצט די פאלגענדע ווייכווארג צו פּרובירן דעם פּלאַן עקסampליי אין אַ לינוקס סיסטעם:

• Intel Quartus Prime Pro Edition ווייכווארג
• Questa * / ModelSim * אָדער VCS * / VCS MX סימיאַלייטער

שאַפֿן די פּלאַן

צו דזשענערייט די פּלאַן עקסampפון די IP פּאַראַמעטער רעדאַקטאָר:

1. שאַפֿן אַ פּרויעקט טאַרגאַטינג Intel Agilex F-tile מיטל משפּחה און סעלעקטירן דעם געוואלט מיטל.
2. אין די IP קאַטאַלאָג, מכשירים ➤ IP קאַטאַלאָג, סעלעקטירן F-Tile JESD204C Intel FPGA IP.
3. ספּעציפיצירן אַ שפּיץ-מדרגה נאָמען און דער טעקע פֿאַר דיין מנהג IP ווערייישאַן. דריקט OK. דער פּאַראַמעטער רעדאַקטאָר מוסיף די שפּיץ-מדרגה .יפּ file צו דעם קראַנט פּרויעקט אויטאָמאַטיש. אויב איר זענט פּראַמפּטיד צו מאַניואַלי לייגן די .יפּ file צו די פּרויעקט, גיט פּראָיעקט ➤ לייג / אַראָפּנעמען Files אין פּראָיעקט צו לייגן די file.
4. אונטער די עקסampדי פּלאַן קוויטל, ספּעציפיצירן די פּלאַן עקסampדי פּאַראַמעטערס ווי דיסקרייבד אין פּלאַן עקסampדי פּאַראַמעטערס.
5. דריקט Generate Exampלאַ פּלאַן.

די ווייכווארג דזשענערייץ אַלע פּלאַן files אין די סאַב-דירעקטאָריעס. די fileס זענען פארלאנגט צו לויפן סימיאַליישאַן און זאַמלונג.

פּלאַן עקסampדי פּאַראַמעטערס
די F-Tile JESD204C Intel FPGA IP פּאַראַמעטער רעדאַקטאָר כולל די עקסampדי פּלאַן קוויטל פֿאַר איר צו ספּעציפיצירן זיכער פּאַראַמעטערס איידער דזשענערייטינג די פּלאַן עקסample.

טיש 6. פּאַראַמעטערס אין די עקסampדי פּלאַן טאַב

פּאַראַמעטער	אָפּציעס	באַשרייַבונג
אויסקלייַבן דיזיין	סיסטעם קאַנסאָול קאָנטראָל קיינער	אויסקלייַבן די סיסטעם קאַנסאָול קאָנטראָל צו אַקסעס די פּלאַן עקסampדי דאַטן דרך דורך די סיסטעם קאַנסאָול.
סימיאַליישאַן	אנצינדן אויסלעשן	קער אויף פֿאַר די IP צו דזשענערייט די נייטיק files פֿאַר סימיאַלייטינג די פּלאַן עקסample.
סינטעז	אנצינדן אויסלעשן	קער אויף פֿאַר די IP צו דזשענערייט די נייטיק files פֿאַר Intel Quartus Prime זאַמלונג און ייַזנוואַרג דעמאַנסטריישאַן.
HDL פֿאָרמאַט (פֿאַר סימיאַליישאַן)	ווערילאָג VDHL	אויסקלייַבן די HDL פֿאָרמאַט פון די RTL fileס פֿאַר סימיאַליישאַן.
HDL פֿאָרמאַט (פֿאַר סינטעז)	בלויז ווערילאָג	אויסקלייַבן די HDL פֿאָרמאַט פון די RTL fileס פֿאַר סינטעז.

פּאַראַמעטער	אָפּציעס	באַשרייַבונג
דזשענערייט 3-דראָט SPI מאָדולע	אנצינדן אויסלעשן	קער אויף צו געבן 3-דראָט SPI צובינד אַנשטאָט פון 4-דראָט.
Sysref מאָדע	איין שאס פּעריאָדיש פּעריאָדיש געשטאָרבן	אויסקלייַבן צי איר ווילן די SYSREF אַליינמאַנט צו זיין אַ איין-שאָס דויפעק מאָדע, פּעריאָדיש אָדער גאַפּט פּעריאָדיש, באזירט אויף דיין פּלאַן רעקווירעמענץ און טיימינג בייגיקייט. איין-שאָס-סעלעקטירן דעם אָפּציע צו געבן SYSREF צו זיין אַ איין-שאָס דויפעק מאָדע. די ווערט פון די sysref_ctrl[17] רעדזשיסטער ביסל איז 0. נאָך די F-Tile JESD204C IP באַשטעטיק דיאַסערץ, טוישן די ווערט פון די sysref_ctrl[17] רעדזשיסטער פון 0 צו 1, דערנאָך צו 0, פֿאַר אַ איין-שאָס SYSREF דויפעק. פּעריאָדיש - SYSREF אין פּעריאָדיש מאָדע האט 50:50 פליכט ציקל. SYSREF פּעריאָד איז E*SYSREF_MULP. פּעריאָדיש גאַפּט - SYSREF האט פּראָוגראַמאַבאַל פליכט ציקל פון גראַנולאַריטי פון 1 לינק זייגער ציקל. SYSREF פּעריאָד איז E*SYSREF_MULP. פֿאַר אויס-פון-קייט פליכט ציקל באַשטעטיקן, די SYSREF דור בלאָק זאָל אויטאָמאַטיש אָנווייַזן 50:50 פליכט ציקל. אָפּשיקן צו די SYSREF גענעראַטאָר אָפּטיילונג פֿאַר מער אינפֿאָרמאַציע וועגן די SYSREF צייַט.
אויסקלייַבן ברעט	קיינער	אויסקלייַבן די ברעט פֿאַר די פּלאַן עקסample. גאָרניט - די אָפּציע יקסקלודז ייַזנוואַרג אַספּעקץ פֿאַר די פּלאַן עקסample. אַלע שטיפט אַסיינמאַנץ וועט זיין געשטעלט צו ווירטואַל פּינס.
טעסט מוסטער	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	אויסקלייַבן מוסטער גענעראַטאָר און טשעקער פּרובירן מוסטער. מוסטער גענעראַטאָר - JESD204C שטיצן PRBS מוסטער גענעראַטאָר פֿאַר דאַטן סample. דעם מיטל אַז די ברייט פון די דאַטן איז N + CS אָפּציע. PRBS מוסטער גענעראַטאָר און טשעקער זענען נוציק פֿאַר קריייטינג דאַטן סampדי סטימול פֿאַר טעסטינג און עס איז נישט קאַמפּאַטאַבאַל מיט PRBS פּרובירן מאָדע אויף די ADC / DAC קאַנווערטער. Ramp מוסטער גענעראַטאָר - JESD204C לינק שיכטע אַפּערייץ נאָרמאַלי אָבער די אַריבערפירן שפּעטער איז פאַרקריפּלט און די אַרייַנשרייַב פון די פאָרמאַטטער איז איגנאָרירט. יעדער שטעג טראַנסמיטט אַ יידעניקאַל אָקטעט טייַך וואָס ינקראַמאַנץ פון 0x00 צו 0xFF און דעמאָלט ריפּיץ. רamp מוסטער פּרובירן איז געבן דורך prbs_test_ctl. PRBS מוסטער טשעקער - JESD204C PRBS סקראַמבלער איז זיך סינגקראַנייזינג און עס איז דערוואַרט אַז ווען די IP האַרץ איז ביכולת צו דעקאָדע פֿאַרבינדונג, די סקראַמבאַלינג זוימען איז שוין סינגקראַנייזד. PRBS סקראַמבאַלינג זוימען וועט נעמען אַרויף צו 8 אָקטעץ צו זיך ינישאַלייז. Ramp מוסטער טשעקער - JESD204C סקראַמבאַלינג איז זיך סינגקראַנייזינג און עס איז דערוואַרט אַז ווען די IP האַרץ איז ביכולת צו דעקאָדע פֿאַרבינדונג, די סקראַמבאַלינג זוימען איז שוין סינגקראַנייזד. דער ערשטער גילטיק אָקטעט איז לאָודיד ווי די רamp ערשט ווערט. סאַבסאַקוואַנט דאַטן מוזן ינקראַמאַנט אַרויף צו 0xFF און ראָולד צו 0x00. רamp מוסטער טשעקער זאָל קאָנטראָלירן פֿאַר יידעניקאַל מוסטער אין אַלע ליינז.
געבן ינערלעך סיריאַל לופּבאַקק	אנצינדן אויסלעשן	אויסקלייַבן ינערלעך סיריאַל לופּבאַקק.
געבן קאַמאַנד טשאַננעל	אנצינדן אויסלעשן	אויסקלייַבן באַפֿעל קאַנאַל מוסטער.

Directory סטרוקטור
די F-Tile JESD204C פּלאַן עקסampדי דירעקטעריז אַנטהאַלטן דזשענערייטאַד fileס פֿאַר די פּלאַן עקסamples.

פיגורע 3. Directory סטרוקטור פֿאַר F-Tile JESD204C Intel Agilex Design Example

טיש 7. Directory Files

פאָלדערס	Files
עד/רטל	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
סימיאַליישאַן / מאַדרעך	modelsim_sim.tcl tb_top_waveform.do
סימיאַליישאַן / סינאָפּסיס	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

סימולאַטינג די פּלאַן עקסample Testbench

דער פּלאַן עקסampדי טעסטבענטש סימיאַלייץ דיין דזשענערייטאַד פּלאַן.

פיגורע 4. פּראָצעדור

צו סימולירן די פּלאַן, דורכפירן די פאלגענדע סטעפּס:

1. טוישן די אַרבעט וועגווייַזער צוample_design_directory>/סימולאַטיאָן/ .
2. אין די באַפֿעלן שורה, לויפן די סימיאַליישאַן שריפט. די טיש אונטן ווייַזן די קאַמאַנדז צו לויפן די שטיצט סימיאַלייטערז.

סימיאַלייטער	באַפֿעל
Questa / ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (אָן Questa / ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

די סימיאַליישאַן ענדס מיט אַרטיקלען וואָס אָנווייַזן צי די לויפן איז געראָטן אָדער נישט.

פיגורע 5. געראָטן סימיאַליישאַן
דער פיגור ווייזט די געראָטן סימיאַליישאַן אָנזאָג פֿאַר VCS סימיאַלייטער.

קאַמפּיילינג די פּלאַן עקסample

צו זאַמלען די זאַמלונג-בלויז עקסampאין די פּרויעקט, נאָכגיין די סטעפּס:

1. פאַרזיכערן זאַמלונג פּלאַן עקסampדער דור איז גאַנץ.
2. אין די Intel Quartus Prime Pro Edition ווייכווארג, עפֿענען די Intel Quartus Prime Pro Edition פּרויעקטample_design_directory>/ed/quartus.
3. אין די פּראַסעסינג מעניו, גיט אָנהייב זאַמלונג.

דיטיילד באַשרייַבונג פֿאַר די F-Tile JESD204C פּלאַן עקסample

די F-Tile JESD204C פּלאַן עקסample דעמאַנסטרייץ די פאַנגקשאַנאַליטי פון דאַטן סטרימינג ניצן לופּבאַקק מאָדע.
איר קענען ספּעציפיצירן די פּאַראַמעטערס סעטטינגס פון דיין ברירה און דזשענערייט די פּלאַן עקסample.
דער פּלאַן עקסample איז בנימצא בלויז אין דופּלעקס מאָדע פֿאַר ביידע באַסע און PHY וואַריאַנט. איר קענען קלייַבן בלויז Base אָדער PHY בלויז וואַריאַנט אָבער די IP וואָלט דזשענערייט די פּלאַן עקסample פֿאַר ביידע באַזע און PHY.

באַמערקונג:  עטלעכע הויך דאַטן קורס קאַנפיגיעריישאַנז קען פאַרלאָזן טיימינג. צו ויסמיידן טיימינג דורכפאַל, באַטראַכטן ספּעציפיצירן די נידעריקער ראַם זייגער אָפטקייַט מאַלטאַפּלייער (FCLK_MULP) ווערט אין די קאַנפיגיעריישאַנז קוויטל פון די F-Tile JESD204C Intel FPGA IP פּאַראַמעטער רעדאַקטאָר.

סיסטעם קאַמפּאָונאַנץ

די F-Tile JESD204C פּלאַן עקסample גיט אַ ווייכווארג-באזירט קאָנטראָל לויפן וואָס ניצט די שווער קאָנטראָל אַפּאַראַט מיט אָדער אָן סיסטעם קאַנסאָול שטיצן.

דער פּלאַן עקסample ינייבאַלז אַן אַוטאָ פֿאַרבינדונג אין ינערלעך און פונדרויסנדיק לופּבאַקק מאָדעס.

JTAG צו אַוואַלאָן האר בריק
די JTAG צו Avalon Master Bridge גיט אַ פֿאַרבינדונג צווישן די באַלעבאָס סיסטעם צו אַקסעס די זיקאָרן-מאַפּט F-Tile JESD204C IP און די פּעריפעראַל IP קאָנטראָל און סטאַטוס רעדזשיסטערז דורך די JTAG צובינד.

פיגורע 6. סיסטעם מיט אַ JTAG צו אַוואַלאָן האר בריק קאָר

באַמערקונג:  סיסטעם זייגער מוזן זיין בייַ מינדסטער 2X פאַסטער ווי די JTAG זייגער. די סיסטעם זייגער איז mgmt_clk (100MHz) אין דעם פּלאַן עקסample.

פּאַראַלעל I/O (PIO) קאָר
די פּאַראַלעל אַרייַנשרייַב / רעזולטאַט (PIO) האַרץ מיט אַוואַלאָן צובינד גיט אַ זכּרון-מאַפּט צובינד צווישן אַ Avalon זכּרון-מאַפּט שקלאַף פּאָרט און גענעראַל י / אָ פּאָרץ. די י / אָ פּאָרץ פאַרבינדן אָדער צו אויף-שפּאָן באַניצער לאָגיק, אָדער צו י / אָ פּינס וואָס פאַרבינדן צו דעוויסעס פונדרויסנדיק צו די FPGA.

פיגורע 7. PIO קאָר מיט ינפּוט פּאָרץ, רעזולטאַט פּאָרץ און IRQ שטיצן
דורך פעליקייַט, די פּלאַטפאָרם דיזיינער קאָמפּאָנענט דיסייבאַלז די ינטעראַפּט סערוויס ליניע (IRQ).

די PIO I / O פּאָרץ זענען אַסיינד אין די העכסטן שטאַפּל HDL file (יאָ_ סטאַטוס פֿאַר אַרייַנשרייַב פּאָרץ, io_ קאָנטראָל פֿאַר רעזולטאַט פּאָרץ).

די טיש אונטן באשרייבט די סיגנאַל קאַנעקטיוויטי פֿאַר די סטאַטוס און קאָנטראָל י / אָ פּאָרץ צו די טונקען באַשטימען און געפירט אין די אַנטוויקלונג ינווענטאַר.

טיש 8. PIO Core I/O פּאָרץ

פּאָרט	ביסל	סיגנאַל
אָוט_פּאָרט	0	USER_LED SPI פּראָגראַממינג געטאן
	31:1	רעזערווירט
אין_פּאָרט	0	USER_DIP ינערלעך סיריאַל לופּבאַקק געבן אַוועק = 1 אויף = 0
	1	USER_DIP פפּגאַ-דזשענערייטאַד SYSREF געבן אַוועק = 1 אויף = 0
	31:2	רעזערווירט.

ספּי האר
די SPI בעל מאָדולע איז אַ נאָרמאַל פּלאַטפאָרם דיזיינער קאָמפּאָנענט אין די IP קאַטאַלאָג נאָרמאַל ביבליאָטעק. דער מאָדולע ניצט די SPI פּראָטאָקאָל צו פאַסילאַטייט די קאַנפיגיעריישאַן פון פונדרויסנדיק קאַנווערטערז (למשלample, ADC, DAC און פונדרויסנדיק זייגער גענעראַטאָרס) דורך אַ סטראַקטשערד רעגיסטרירן פּלאַץ אין די דעוויסעס.

די SPI בעל האט אַ Avalon זכּרון-מאַפּט צובינד וואָס קאַנעקץ צו די Avalon בעל (JTAG צו Avalon בעל בריק) דורך די Avalon זכּרון-מאַפּט ינטערקאַנעקט. די SPI בעל נעמט קאַנפיגיעריישאַן ינסטראַקשאַנז פון די אַוואַלאָן בעל.

די SPI בעל מאָדולע קאָנטראָלס אַרויף צו 32 פרייַ SPI סלאַוועס. די SCLK באַוד קורס איז קאַנפיגיערד צו 20 מהז (דיוויזאַבאַל דורך 5).
דער מאָדולע איז קאַנפיגיערד צו אַ 4-דראָט, 24-ביסל ברייט צובינד. אויב די גענעראַטע 3-דראָט SPI מאָדולע אָפּציע איז אויסגעקליבן, אַן נאָך מאָדולע איז ינסטאַנטיאַטעד צו גער די 4-דראָט רעזולטאַט פון די SPI בעל צו 3-דראָט.

IOPLL
די IOPLL דזשענערייץ די זייגער פארלאנגט צו דזשענערייט frame_clk און link_clk. דער רעפֿערענץ זייגער צו די PLL איז קאָנפיגוראַבלע אָבער לימיטעד צו די דאַטן קורס / פאַקטאָר פון 33.

• פֿאַר פּלאַן עקסampדי זייגער קורס פֿאַר frame_clk און link_clk איז 24.33024 מהז וואָס שטיצט דאַטן קורס פון 368.64 גבפּס.
• פֿאַר פּלאַן עקסampדי זייגער קורס פֿאַר frame_clk און link_clk איז 32 מהז וואָס שטיצט דאַטן קורס פון 484.848 גבפּס.

SYSREF גענעראַטאָר
SYSREF איז אַ קריטיש טיימינג סיגנאַל פֿאַר דאַטן קאַנווערטערז מיט F-Tile JESD204C צובינד.

די SYSREF גענעראַטאָר אין די פּלאַן עקסample איז בלויז געניצט פֿאַר די דעמאַנסטריישאַן ציל פון די דופּלעקס JESD204C IP לינק יניטיאַליזאַטיאָן. אין די JESD204C סאַבקלאַס 1 סיסטעם מדרגה אַפּלאַקיישאַן, איר מוזן דזשענערייט SYSREF פֿון דער זעלביקער מקור ווי די מיטל זייגער.

פֿאַר די F-Tile JESD204C IP, די SYSREF מאַלטאַפּלייער (SYSREF_MULP) פון די SYSREF קאָנטראָל רעגיסטרירן דיפיינז די SYSREF פּעריאָד, וואָס איז n-ינטאַדזשער קייפל פון די E פּאַראַמעטער.

איר מוזן ענשור E*SYSREF_MULP ≤16. פֿאַר עקסample, אויב E=1, די לעגאַל באַשטעטיקן פֿאַר SYSREF_MULP מוזן זיין ין 1-16, און אויב E=3, די לעגאַל באַשטעטיקן פֿאַר SYSREF_MULP מוזן זיין ין 1-5.

באַמערקונג:  אויב איר שטעלן אַן אויס-פון-קייט SYSREF_MULP, די SYSREF גענעראַטאָר וועט פאַרריכטן די באַשטעטיקן צו SYSREF_MULP=1.
איר קענען אויסקלייַבן צי איר ווילן די SYSREF טיפּ צו זיין אַ איין-שאָס דויפעק, פּעריאָדיש אָדער גאַפּפּט פּעריאָדיש דורך די עקסampדי פּלאַן קוויטל אין די F-Tile JESD204C Intel FPGA IP פּאַראַמעטער רעדאַקטאָר.

טיש 9. Exampליי פון פּעריאָדיש און גאַפּט פּעריאָדיש SYSREF קאָונטער

E	SYSREF_MULP	SYSREF PERIOD (E*SYSREF_MULP* 32)	פליכט ציקל	באַשרייַבונג
1	1	32	1..31 (פּראָגראַמאַבלע)	פּעריאָדיש געשטאַלט
1	1	32	16 (פאַרפעסטיקט)	פּעריאָדיש
1	2	64	1..63 (פּראָגראַמאַבלע)	פּעריאָדיש געשטאַלט
1	2	64	32 (פאַרפעסטיקט)	פּעריאָדיש
1	16	512	1..511 (פּראָגראַמאַבלע)	פּעריאָדיש געשטאַלט
1	16	512	256 (פאַרפעסטיקט)	פּעריאָדיש
2	3	19	1..191 (פּראָגראַמאַבלע)	פּעריאָדיש געשטאַלט
2	3	192	96 (פאַרפעסטיקט)	פּעריאָדיש
2	8	512	1..511 (פּראָגראַמאַבלע)	פּעריאָדיש געשטאַלט
2	8	512	256 (פאַרפעסטיקט)	פּעריאָדיש
2	9 (ומלעגאַל)	64	32 (פאַרפעסטיקט)	פּעריאָדיש געשטאַלט
2	9 (ומלעגאַל)	64	32 (פאַרפעסטיקט)	פּעריאָדיש

 

טיש 10. SYSREF קאָנטראָל רעדזשיסטערס
איר קענט דינאַמיקאַללי ריקאַנפיגיער די SYSREF קאָנטראָל רעדזשיסטערז אויב די רעגיסטרירן באַשטעטיקן איז אַנדערש ווי די באַשטעטיקן איר ספּעסיפיעד ווען איר דזשענערייטאַד די פּלאַן עקס.ample. קאַנפיגיער די SYSREF רעדזשיסטערז איידער די F-Tile JESD204C Intel FPGA IP איז נישט באַשטעטיק. אויב איר אויסקלייַבן די פונדרויסנדיק SYSREF גענעראַטאָר דורך די
sysref_ctrl[7] רעגיסטרירן ביסל, איר קענען איגנאָרירן די סעטטינגס פֿאַר SYSREF טיפּ, מאַלטאַפּלייער, פליכט ציקל און פאַסע.

ביטס	פעליקייַט ווערט	באַשרייַבונג
sysref_ctrl[1:0]	2'ב00: איין-שאָס 2'ב01: פּעריאָדיש 2'ב10: גאַפּט פּעריאָדיש	SYSREF טיפּ. די פעליקייַט ווערט דעפּענדס אויף די SYSREF מאָדע באַשטעטיקן אין די Exampלאַ פּלאַן קוויטל אין די F-Tile JESD204C Intel FPGA IP פּאַראַמעטער רעדאַקטאָר.
sysref_ctrl[6:2]	5'ב00001	SYSREF מאַלטאַפּלייער. דעם SYSREF_MULP פעלד איז אָנווענדלעך צו פּעריאָדיש און גאַפּט-פּעריאָדיש SYSREF טיפּ. איר מוזן קאַנפיגיער די מאַלטאַפּלייער ווערט צו ענשור אַז די E * SYSREF_MULP ווערט איז צווישן 1 און 16 איידער די F-Tile JESD204C IP איז נישט באַשטעטיק. אויב די E * SYSREF_MULP ווערט איז אויס פון דעם קייט, די מאַלטאַפּלייער ווערט דיפאָלץ צו 5'b00001.
sysref_ctrl[7]	דופּלעקס דאַטאַפּאַט: 1'ב1 סימפּלעקס טקס אָדער רקס דאַטאַפּאַט: 1'ב0	SYSREF אויסקלייַבן. די פעליקייַט ווערט דעפּענדס אויף די דאַטן דרך באַשטעטיקן אין די עקסampדי פּלאַן קוויטל אין די F-Tile JESD204C Intel FPGA IP פּאַראַמעטער רעדאַקטאָר. 0: סימפּלעקס טקס אָדער רקס (עקסטערנאַל SYSREF) 1: דופּלעקס (ינערלעך SYSREF)
sysref_ctrl[16:8]	9'ה0	SYSREF פליכט ציקל ווען SYSREF טיפּ איז פּעריאָדיש אָדער גאַפּט פּעריאָדיש. איר מוזן קאַנפיגיער די פליכט ציקל איידער די F-Tile JESD204C IP איז נישט באַשטעטיק. מאַקסימום ווערט = (E*SYSREF_MULP*32)-1 פֿאַר עקסampלאַ: 50% פליכט ציקל = (E*SYSREF_MULP*32)/2 די פליכט ציקל דיפאָלץ צו 50% אויב איר טאָן ניט קאַנפיגיער דעם רעגיסטרירן פעלד, אָדער אויב איר קאַנפיגיער די רעגיסטרירן פעלד צו 0 אָדער מער ווי די מאַקסימום ערלויבט ווערט.
sysref_ctrl[17]	1'ב0	מאַנואַל קאָנטראָל ווען SYSREF טיפּ איז איין-שאָס. שרייב 1 צו שטעלן די SYSREF סיגנאַל צו הויך. שרייב 0 צו שטעלן די SYSREF סיגנאַל צו נידעריק. איר דאַרפֿן צו שרייַבן אַ 1 און אַ 0 צו שאַפֿן אַ SYSREF דויפעק אין איין-שאָס מאָדע.
sysref_ctrl[31:18]	22'ה0	רעזערווירט.

באַשטעטיק סיקוואַנסערז
דעם פּלאַן עקסampדי באשטייט פון צוויי באַשטעטיק סיקוואַנסערז:

• באַשטעטיק סיקוואַנס 0 - האַנדלט די באַשטעטיק צו TX / RX Avalon סטרימינג פעלד, Avalon זכּרון-מאַפּט פעלד, האַרץ PLL, TX PHY, TX core און SYSREF גענעראַטאָר.
• באַשטעטיק סיקוואַנס 1 - כאַנדאַלז די באַשטעטיק צו RX PHY און RX Core.

3-דראָט ספּי
דעם מאָדולע איז אַפּשאַנאַל צו בייַטן SPI צובינד צו 3-דראָט.

סיסטעם PLL
F-טייל האט דריי PLLs אויף-באָרד סיסטעם. די סיסטעם PLLs זענען די ערשטיק זייגער מקור פֿאַר שווער IP (MAC, PCS און FEC) און EMIB אַריבער. דעם מיטל אַז ווען איר נוצן די סיסטעם PLL קלאַקינג מאָדע, די בלאַקס זענען נישט קלאַקט דורך די PMA זייגער און טאָן ניט אָפענגען אויף אַ זייגער פֿון די FPGA האַרץ. יעדער סיסטעם PLL דזשענערייץ בלויז די זייגער פֿאַרבונדן מיט איין אָפטקייַט צובינד. פֿאַר עקסampאָבער, איר דאַרפֿן צוויי סיסטעם PLLs צו לויפן איין צובינד ביי 1 GHz און איין צובינד ביי 500 MHz. ניצן אַ סיסטעם PLL אַלאַוז איר צו נוצן יעדער שטעג ינדיפּענדאַנטלי אָן אַ שטעג זייגער טוישן וואָס ווירקן אַ ארומיקע שטעג.
יעדער סיסטעם PLL קענען נוצן קיין איינער פון אַכט FGT רעפֿערענץ קלאַקס. סיסטעם פּלס קענען טיילן אַ רעפֿערענץ זייגער אָדער האָבן פאַרשידענע רעפֿערענץ קלאַקס. יעדער צובינד קענען קלייַבן וואָס סיסטעם PLL עס ניצט, אָבער, אַמאָל אויסדערוויילט, עס איז פאַרפעסטיקט, ניט רעקאָנפיגוראַבלע ניצן דינאַמיש ריקאַנפיגיעריישאַן.

פֿאַרבונדענע אינפֿאָרמאַציע
F-טייל אַרקאַטעקטשער און PMA און FEC Direct PHY IP באַניצער גייד

מער אינפֿאָרמאַציע וועגן די סיסטעם PLL קלאַקינג מאָדע אין Intel Agilex F-tile דעוויסעס.

מוסטער גענעראַטאָר און טשעקער
די מוסטער גענעראַטאָר און טשעקער זענען נוציק פֿאַר קריייטינג דאַטן סampאון מאָניטאָרינג פֿאַר טעסטינג צוועקן.
טיש 11. שטיצט מוסטער גענעראַטאָר

מוסטער גענעראַטאָר	באַשרייַבונג
PRBS מוסטער גענעראַטאָר	די F-Tile JESD204C פּלאַן עקסample PRBS מוסטער גענעראַטאָר שטיצט די פאלגענדע גראַד פון פּאָלינאָמיאַלס: פּרבס23: X23+X18+1 פּרבס15: X15+X14+1 פּרבס9: X9+X5+1 פּרבס7: X7+X6+1
Ramp מוסטער גענעראַטאָר	דער רamp מוסטער ווערט ינקראַמאַנץ מיט 1 פֿאַר יעדער סאַבסאַקוואַנט סample מיט די גענעראַטאָר ברייט פון N, און ראָללס איבער צו 0 ווען אַלע ביטן אין די sampזיי זענען 1. געבן די רamp מוסטער גענעראַטאָר דורך שרייבן אַ 1 צו ביסל 2 פון די tst_ctl רעגיסטרירן פון די עד קאָנטראָל בלאָק.
באַפֿעל קאַנאַל רamp מוסטער גענעראַטאָר	די F-Tile JESD204C פּלאַן עקסample שטיצט באַפֿעל קאַנאַל רamp מוסטער גענעראַטאָר פּער שטעג. דער רamp מוסטער ווערט ינקראַמאַנץ מיט 1 פּער 6 ביטן פון באַפֿעלן ווערטער. דער אָנהייב זוימען איז אַ ינקראַמאַנט מוסטער אַריבער אַלע ליינז.

טיש 12. שטיצט מוסטער טשעקער

מוסטער טשעקער	באַשרייַבונג
PRBS מוסטער טשעקער	די סקראַמבאַלינג זוימען אין די מוסטער טשעקער איז זיך-סינגקראַנייזד ווען די F-Tile JESD204C IP אַטשיווז דעסקעוו אַליינמאַנט. דער מוסטער טשעקער ריקווייערז 8 אָקטעץ פֿאַר די סקראַמבאַלינג זוימען צו זיך-סינגקראַנייז.
Ramp מוסטער טשעקער	דער ערשטער גילטיק דאַטן סample פֿאַר יעדער קאַנווערטער (M) איז לאָודיד ווי דער ערשט ווערט פון די רamp מוסטער. סאַבסאַקוואַנט דאַטן סampדי וואַלועס מוזן פאַרגרעסערן מיט 1 אין יעדער זייגער ציקל אַרויף צו די מאַקסימום און דאַן ראָולד צו 0.

מוסטער טשעקער	באַשרייַבונג
	פֿאַר עקסample, ווען S=1, N=16 און WIDTH_MULP = 2, די דאַטן ברייט פּער קאַנווערטער איז S * WIDTH_MULP * N = 32. די מאַקסימום דאַטן sampדי ווערט איז 0xFFFF. דער רamp מוסטער טשעקער וועראַפייז אַז יידעניקאַל פּאַטערנז זענען באקומען אין אַלע קאַנווערטערז.
באַפֿעל קאַנאַל רamp מוסטער טשעקער	די F-Tile JESD204C פּלאַן עקסample שטיצט באַפֿעל קאַנאַל רamp מוסטער טשעקער. דער ערשטער באַפֿעל וואָרט (6 ביטן) באקומען איז לאָודיד ווי דער ערשט ווערט. סאַבסאַקוואַנט באַפֿעלן ווערטער אין דער זעלביקער שטעג מוזן ינקראַמאַנט אַרויף צו 0x3F און ראָולד איבער צו 0x00. דער באַפֿעל קאַנאַל רamp מוסטער טשעקער טשעקס פֿאַר רamp מוסטער אויף אַלע ליינז.

F-Tile JESD204C TX און RX IP
דעם פּלאַן עקסampדער אַלאַוז איר צו קאַנפיגיער יעדער טקס / רקס אין סימפּלעקס מאָדע אָדער דופּלעקס מאָדע.
דופּלעקס קאַנפיגיעריישאַנז לאָזן יפּ פאַנגקשאַנאַליטי דעמאַנסטריישאַן מיט ינערלעך אָדער פונדרויסנדיק סיריאַל לופּבאַקק. CSRs אין די IP זענען נישט אָפּטימיזעד צו לאָזן פֿאַר IP קאָנטראָל און סטאַטוס אָבסערוואַציע.

F-Tile JESD204C פּלאַן עקסampדי זייגער און באַשטעטיק

די F-Tile JESD204C פּלאַן עקסampעס האט אַ גאַנג פון זייגער און באַשטעטיק סיגנאַלז.

טיש 13.פּלאַן עקסample קלאַקס

זייגער סיגנאַל	ריכטונג	באַשרייַבונג
mgmt_clk	אַרייַנשרייַב	LVDS דיפערענטשאַל זייגער מיט אָפטקייַט פון 100 מהז.
refclk_xcvr	אַרייַנשרייַב	טראַנססעיווער רעפֿערענץ זייגער מיט די אָפטקייַט פון דאַטן קורס / פאַקטאָר פון 33.
refclk_core	אַרייַנשרייַב	האַרץ רעפֿערענץ זייגער מיט דער זעלביקער אָפטקייַט ווי refclk_xcvr.
in_sysref	אַרייַנשרייַב	SYSREF סיגנאַל. מאַקסימום SYSREF אָפטקייַט איז דאַטן קורס / (66x32xE).
sysref_out	רעזולטאַט
טקסלינק_קלק rxlink_clk	אינערלעכער	TX און RX פֿאַרבינדונג זייגער מיט די אָפטקייַט פון דאַטן קורס / 66.
טקספראַמע_קלק רקספראַמע_קלק	אינערלעכער	TX און RX ראַם זייגער מיט אָפטקייַט פון דאַטן קורס / 33 (FCLK_MULP = 2) TX און RX ראַם זייגער מיט אָפטקייַט פון דאַטן קורס / 66 (FCLK_MULP = 1)
tx_fclk רקס_פקלק	אינערלעכער	TX און RX פאַסע זייגער מיט אָפטקייַט פון דאַטן קורס / 66 (FCLK_MULP = 2) TX און RX פאַסע זייגער איז שטענדיק הויך (1'b1) ווען FCLK_MULP = 1
spi_SCLK	רעזולטאַט	SPI באַוד קורס זייגער מיט אָפטקייַט פון 20 מהז.

ווען איר לאָדן די פּלאַן עקסampאין אַ FPGA מיטל, אַן ינערלעך ninit_done געשעעניש ינשורז אַז די JTAG צו אַוואַלאָן האר בריק איז באַשטעטיק ווי געזונט ווי אַלע די אנדערע בלאַקס.

די SYSREF גענעראַטאָר האט זיין פרייַ באַשטעטיק צו אַרייַנשפּריצן ינטענשאַנאַל ייסינגקראַנאַס שייכות פֿאַר די txlink_clk און rxlink_clk קלאַקס. דער אופֿן איז מער פולשטענדיק אין עמיאַלייטינג די SYSREF סיגנאַל פון אַ פונדרויסנדיק זייגער שפּאָן.

טיש 14. פּלאַן עקסampדי ריסעץ

באַשטעטיק סיגנאַל	ריכטונג	באַשרייַבונג
global_rst_n	אַרייַנשרייַב	פּוש קנעפּל גלאבאלע באַשטעטיק פֿאַר אַלע בלאַקס, אַחוץ די JTAG צו אַוואַלאָן האר בריק.
ninit_done	אינערלעכער	רעזולטאַט פון באַשטעטיק מעלדונג IP פֿאַר די JTAG צו אַוואַלאָן האר בריק.
edctl_rst_n	אינערלעכער	די עד קאָנטראָל בלאָק איז באַשטעטיק דורך JTAG צו אַוואַלאָן האר בריק. די hw_rst און global_rst_n פּאָרץ טאָן ניט באַשטעטיק די עד קאָנטראָל בלאָק.
hw_rst	אינערלעכער	באַשטעטיקן און פאַרמינערן hw_rst דורך שרייבן צו די rst_ctl רעגיסטרירן פון די עד קאָנטראָל בלאָק. mgmt_rst_in_n טענהט ווען hw_rst איז באַשטימט.
mgmt_rst_in_n	אינערלעכער	באַשטעטיק פֿאַר Avalon זכּרון-מאַפּט ינטערפייסיז פון פאַרשידן IPs און ינפּוץ פון באַשטעטיק סיקוואַנסערז:  j20c_reconfig_reset פֿאַר F-Tile JESD204C IP דופּלעקס געבוירן PHY spi_rst_n פֿאַר SPI בעל pio_rst_n פֿאַר PIO סטאַטוס און קאָנטראָל reset_in0 פּאָרט פון באַשטעטיק סיקוואַנסער 0 און 1 די global_rst_n, hw_rst, אָדער edctl_rst_n פּאָרט באַשטעטיקט באַשטעטיק אויף mgmt_rst_in_n.
sysref_rst_n	אינערלעכער	באַשטעטיק פֿאַר SYSREF גענעראַטאָר בלאָק אין די עד קאָנטראָל בלאָק ניצן די באַשטעטיק סעקווענסער 0 reset_out2 פּאָרט. די באַשטעטיק סיקוואַנסער 0 reset_out2 פּאָרט דיאַסערץ די באַשטעטיק אויב די האַרץ פּלל איז פארשפארט.
core_pll_rst	אינערלעכער	רעסעץ די האַרץ PLL דורך די באַשטעטיק סעקווענסער 0 reset_out0 פּאָרט. די האַרץ PLL באַשטעטיקט ווען mgmt_rst_in_n באַשטעטיק.
j204c_tx_avs_rst_n	אינערלעכער	באַשטעטיק די F-Tile JESD204C TX אַוואַלאָן זכּרון-מאַפּט צובינד דורך באַשטעטיק סעקווענסער 0. די TX Avalon זכּרון-מאַפּט צובינד אַסערץ ווען mgmt_rst_in_n איז אַססעססעד.
j204c_rx_avs_rst_n	אינערלעכער	באַשטעטיק די F-Tile JESD204C TX אַוואַלאָן זכּרון-מאַפּט צובינד דורך באַשטעטיק סעקווענסער 1. די RX Avalon זכּרון-מאַפּט צובינד אַסערץ ווען mgmt_rst_in_n איז אַסערטייטיד.
j204c_tx_rst_n	אינערלעכער	ריסעץ די F-Tile JESD204C TX לינק און אַריבערפירן לייַערס אין txlink_clk, און txframe_clk, דאָומיינז. די באַשטעטיק סיקוואַנסער 0 reset_out5 פּאָרט רעסעץ j204c_tx_rst_n. דעם באַשטעטיק דיאַסערץ אויב די האַרץ PLL איז פארשפארט, און די tx_pma_ready און tx_ready סיגנאַלז זענען באשטעטיקט.
j204c_rx_rst_n	אינערלעכער	ריסעץ די F-Tile JESD204C RX לינק און אַריבערפירן לייַערס אין, rxlink_clk און rxframe_clk דאָומיינז.

באַשטעטיק סיגנאַל	ריכטונג	באַשרייַבונג
		די באַשטעטיק סיקוואַנסער 1 reset_out4 פּאָרט ריסעץ j204c_rx_rst_n. דעם באַשטעטיק דיאַסערץ אויב די האַרץ PLL איז פארשפארט, און די rx_pma_ready און rx_ready סיגנאַלז זענען באשטעטיקט.
j204c_tx_rst_ack_n	אינערלעכער	באַשטעטיק כאַנדשייקס סיגנאַל מיט j204c_tx_rst_n.
j204c_rx_rst_ack_n	אינערלעכער	באַשטעטיק כאַנדשייקס סיגנאַל מיט j204c_rx_rst_n.

פיגורע 8. טיימינג דיאַגראַמע פֿאַר די פּלאַן עקסampדי ריסעץ

F-Tile JESD204C פּלאַן עקסampדי סיגנאַלז

טיש 15. סיסטעם צובינד סיגנאַלז

סיגנאַל	ריכטונג	באַשרייַבונג
קלאַקס און ריסעץ
mgmt_clk	אַרייַנשרייַב	100 מהז זייגער פֿאַר סיסטעם פאַרוואַלטונג.
refclk_xcvr	אַרייַנשרייַב	רעפערענץ זייגער פֿאַר F-tile UX QUAD און System PLL. עקוויוואַלענט צו דאַטן קורס / פאַקטאָר פון 33.
refclk_core	אַרייַנשרייַב	קאָר פּלל רעפֿערענץ זייגער. אַפּלייז די זעלבע זייגער אָפטקייַט ווי refclk_xcvr.
in_sysref	אַרייַנשרייַב	SYSREF סיגנאַל פֿון פונדרויסנדיק SYSREF גענעראַטאָר פֿאַר ימפּלאַמענטיישאַן פון JESD204C סובקלאַסס 1.
sysref_out	רעזולטאַט	SYSREF סיגנאַל פֿאַר JESD204C סובקלאַסס 1 ימפּלאַמענטיישאַן דזשענערייטאַד דורך די FPGA מיטל פֿאַר פּלאַן עקסampדי לינק יניטיאַליזאַטיאָן ציל בלויז.

 

סיגנאַל	ריכטונג	באַשרייַבונג
ספּי
ספּי_סס_ן[2:0]	רעזולטאַט	אַקטיוו נידעריק, ספּי שקלאַף אויסקלייַבן סיגנאַל.
spi_SCLK	רעזולטאַט	SPI סיריאַל זייגער.
spi_sdio	אַרייַנשרייַב / רעזולטאַט	רעזולטאַט דאַטן פון די בעל צו פונדרויסנדיק שקלאַף. אַרייַנשרייַב דאַטן פון פונדרויסנדיק שקלאַף צו בעל.

סיגנאַל	ריכטונג	באַשרייַבונג
באַמערקונג:ווען גענעראַטע 3-ווירע ספּי מאָדולע אָפּציע איז ענייבאַלד.
spi_MISO באַמערקונג: ווען גענעראַטע 3-ווירע ספּי מאָדולע אָפּציע איז נישט ענייבאַלד.	אַרייַנשרייַב	אַרייַנשרייַב דאַטן פון פונדרויסנדיק שקלאַף צו די SPI בעל.
spi_MOSI באַמערקונג: ווען גענעראַטע 3-ווירע ספּי מאָדולע אָפּציע איז נישט ענייבאַלד.	רעזולטאַט	רעזולטאַט דאַטן פון SPI בעל צו די פונדרויסנדיק שקלאַף.

 

סיגנאַל	ריכטונג	באַשרייַבונג
אַדק / דאַק
tx_serial_data[LINK*L-1:0]	רעזולטאַט	דיפערענטשאַל הויך גיכקייַט סיריאַל רעזולטאַט דאַטן צו דאַק. דער זייגער איז עמבעדיד אין די סיריאַל דאַטן טייַך.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	אַרייַנשרייַב	דיפערענטשאַל הויך-גיכקייַט סיריאַל אַרייַנשרייַב דאַטן פון אַדק. דער זייגער איז ריקאַווערד פון די סיריאַל דאַטן טייַך.
rx_serial_data_n[LINK*L-1:0]

 

סיגנאַל	ריכטונג	באַשרייַבונג
אַלגעמיינע ציל איך / אָ
user_led[3:0]	רעזולטאַט	ינדיקייץ די סטאַטוס פֿאַר די פאלגענדע טנאָים: [0]: SPI פּראָגראַממינג געטאן [1]: טקס לינק טעות [2]: RX לינק טעות [3]: מוסטער טשעקער טעות פֿאַר Avalon סטרימינג דאַטן
user_dip[3:0]	אַרייַנשרייַב	באַניצער מאָדע דיפּ באַשטימען אַרייַנשרייַב: [0]: ינערלעך סיריאַל לופּבאַקק געבן [1]: FPGA-דזשענערייטאַד SYSREF געבן [3:2] : רעזערווירט

 

סיגנאַל	ריכטונג	באַשרייַבונג
אויס-פון-באַנד (אָאָב) און סטאַטוס
rx_patchk_data_error[LINK-1:0]	רעזולטאַט	ווען דער סיגנאַל איז באַשטעטיקט, עס ינדיקייץ די מוסטער טשעקער האט דיטעקטאַד טעות.
rx_link_error[LINK-1:0]	רעזולטאַט	ווען דער סיגנאַל איז באשטעטיקט, עס ינדיקייץ אַז JESD204C RX IP האט אַ יבעררייַס.
tx_link_error[LINK-1:0]	רעזולטאַט	ווען דער סיגנאַל איז באשטעטיקט, עס ינדיקייץ אַז JESD204C TX IP האט אַ יבעררייַס.
emb_lock_out	רעזולטאַט	ווען דער סיגנאַל איז באשטעטיקט, עס ינדיקייץ אַז JESD204C RX IP האט אַטשיווד EMB שלאָס.
sh_lock_out	רעזולטאַט	ווען דער סיגנאַל איז באשטעטיקט, עס ינדיקייץ אַז די JESD204C RX IP סינק כעדער איז פארשפארט.

 

סיגנאַל	ריכטונג	באַשרייַבונג
אַוואַלאָן סטרימינג
rx_avst_valid[LINK-1:0]	אַרייַנשרייַב	ינדיקייץ צי די קאַנווערטער sampדי דאַטן צו די אַפּלאַקיישאַן שיכטע זענען גילטיק אָדער פאַרקריפּלט. 0: דאַטן איז פאַרקריפּלט 1: דאַטן זענען גילטיק
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	אַרייַנשרייַב	קאָנווערטער sampדי דאַטן צו די אַפּלאַקיישאַן שיכטע.

F-Tile JESD204C פּלאַן עקסampדי קאָנטראָל רעדזשיסטערס

די F-Tile JESD204C פּלאַן עקסampדי רעדזשיסטערז אין די עד קאָנטראָל בלאָק נוצן בייט-אַדרעסינג (32 ביץ).

טיש 16. פּלאַן עקסample אַדרעס מאַפּע
די 32-ביסל עד קאָנטראָל בלאָק רעדזשיסטערז זענען אין די mgmt_clk פעלד.

קאָמפּאָנענט	אַדרעס
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
ספּי קאָנטראָל	0x0102_0000 – 0x0102_001F
PIO קאָנטראָל	0x0102_0020 – 0x0102_002F
PIO סטאַטוס	0x0102_0040 – 0x0102_004F
באַשטעטיק סיקוואַנסער 0	0x0102_0100 – 0x0102_01FF
באַשטעטיק סיקוואַנסער 1	0x0102_0200 – 0x0102_02FF
עד קאָנטראָל	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP טראַנססעיווער PHY Reconfig	0x0200_0000 – 0x023F_FFFF

טיש 17. רעגיסטרירן אַקסעס טיפּ און דעפֿיניציע
דער טיש באשרייבט די טיפּ פון רעגיסטרירן אַקסעס פֿאַר Intel FPGA IPs.

אַקסעס טיפּ	דעפֿיניציע
RO/V	ווייכווארג לייענען בלויז (קיין ווירקונג אויף שרייַבן). די ווערט קען בייַטן.
RW	ווייכווארג לייענט און קערט די קראַנט ביסל ווערט. ווייכווארג שרייבט און שטעלט די ביסל צו די געבעטן ווערט.
RW1C	ווייכווארג לייענט און קערט די קראַנט ביסל ווערט. ווייכווארג שרייבט 0 און האט קיין ווירקונג. ווייכווארג שרייבט 1 און קלירז די ביסל צו 0 אויב די ביסל איז באַשטימט צו 1 דורך ייַזנוואַרג. ייַזנוואַרג שטעלט די ביסל צו 1. ווייכווארג קלאָר האט העכער בילכערקייַט ווי ייַזנוואַרג שטעלן.

טיש 18. עד קאָנטראָל אַדרעס מאַפּע

אָפסעט	רעגיסטרירן נאָמען
0x00	rst_ctl
0x04	rst_sts0
פארבליבן...

אָפסעט	רעגיסטרירן נאָמען
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

טיש 19. עד קאָנטראָל בלאָק קאָנטראָל און סטאַטוס רעדזשיסטערס

ביטע אָפסעט	רעגיסטרירן	נאָמען	אַקסעס	באַשטעטיק	באַשרייַבונג
0x00	rst_ctl	rst_assert	RW	0x0	באַשטעטיק קאָנטראָל. [0]: שרייב 1 צו באַשטעטיקן באַשטעטיק. (hw_rst) שרייב 0 ווידער צו באַשטעטיקן באַשטעטיק. [31:1] : שמורה.
0x04	rst_sts0	rst_status	RO/V	0x0	באַשטעטיק סטאַטוס. [0]: קאָר פּלל פארשפארט סטאַטוס. [31:1] : שמורה.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	SYSREF ברעג דיטעקשאַן סטאַטוס פֿאַר ינערלעך אָדער פונדרויסנדיק SYSREF גענעראַטאָר. [0]: ווערט פון 1 ינדיקייץ אַ SYSREF רייזינג ברעג איז דיטעקטאַד פֿאַר סאַבקלאַס 1 אָפּעראַציע. ווייכווארג קען שרייַבן 1 צו ויסמעקן דעם ביסל צו געבן נייַ SYSREF ברעג דיטעקשאַן. [31:1] : שמורה.
0x40	sysref_ctl	sysref_contr ol	RW	דופּלעקס דאַטאַפּאַט איין-שאָס: 0x00080	SYSREF קאָנטראָל. אָפּשיקן צו טיש 10 אויף בלאַט 17 פֿאַר מער אינפֿאָרמאַציע וועגן די נוצן פון דעם רעגיסטרירן.
				פּעריאָדיש:	באַמערקונג: די באַשטעטיק ווערט דעפּענדס אויף
				0x00081	די SYSREF טיפּ און F-Tile
				פּעריאָדיש:	JESD204C IP דאַטן דרך פּאַראַמעטער סעטטינגס.
				0x00082
				TX אָדער RX דאַטן
				דרך
				איין שאס:
				0x00000
				פּעריאָדיש:
				0x00001
				געפאלן —
				פּעריאָדיש:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF סטאַטוס. דער רעדזשיסטער כּולל די לעצטע SYSREF פּעריאָד און פליכט ציקל סעטטינגס פון די ינערלעך SYSREF גענעראַטאָר. אָפּשיקן צו טיש 9 אויף בלאַט 16 פֿאַר די לעגאַל ווערט פון די SYSREF פּעריאָד און פליכט ציקל.
פארבליבן...

ביטע אָפסעט	רעגיסטרירן	נאָמען	אַקסעס	באַשטעטיק	באַשרייַבונג
					[8:0]: SYSREF פּעריאָד. ווען די ווערט איז 0xFF, די SYSREF פּעריאָד = 255 ווען די ווערט אויב 0קס00, די SYSREF צייַט = 256. [17:9]: SYSREF פליכט ציקל. [31:18] שמורה.
0x80	tst_ctl	tst_control	RW	0x0	פּרובירן קאָנטראָל. ניצן דעם רעגיסטרירן צו געבן פאַרשידענע פּרובירן פּאַטערנז פֿאַר די מוסטער גענעראַטאָר און טשעקער. [1:0] = רעזערווירט פעלד [2] = רamp_test_ctl 1'b0 = ינייבאַלז PRBS מוסטער גענעראַטאָר און טשעקער 1'b1 = ינייבאַלז רamp מוסטער גענעראַטאָר און טשעקער [31:3] שמורה.
0x8c	tst_err0	tst_error	RW1C	0x0	טעות פאָן פֿאַר לינק 0. ווען דער ביט איז 1'b1, ווײַזט עס אָן אַז אַ טעות איז געשען. איר זאָלט פאַרריכטן דעם טעות איידער איר שרײַבט 1'b1 צו דעם באַטרעפֿנדיקן ביט צו ויסמעקן דעם טעות פאָן. [0] = מוסטער קאָנטראָליר טעות [1] = tx_link_error [2] = rx_link_error [3] = באַפֿעל מוסטער קאָנטראָליר טעות [31:4]: רעזערווירט.

דאָקומענט רעוויזיע געשיכטע פֿאַר די F-Tile JESD204C Intel FPGA IP Design Exampדער באַניצער גייד

דאָקומענט ווערסיע	Intel Quartus Prime ווערסיע	IP ווערסיע	ענדערונגען
2021.10.11	21.3	1.0.0	ערשט מעלדונג.

דאָקומענטן / רעסאָורסעס

Intel F-Tile JESD204C Intel FPGA IP Design Example [pdfבאַניצער גייד F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, פּלאַן עקסample

רעפערענצן

• באַניצער מאַנואַל