F-Tile JESD204C Intel FPGA IP Design Example

Sobre o F-Tile JESD204C Intel® FPGA IP Design Example Guia do usuário

Este guia do usuário fornece os recursos, diretrizes de uso e descrição detalhada sobre o ex de designamparquivos para o F-Tile JESD204C Intel® FPGA IP usando dispositivos Intel Agilex™.

Público-alvo

Este documento se destina a:

• Arquiteto de design para fazer a seleção de IP durante a fase de planejamento do design no nível do sistema
• Designers de hardware ao integrar o IP em seu design de nível de sistema
• Engenheiros de validação durante a fase de simulação de nível de sistema e validação de hardware

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A tabela a seguir lista outros documentos de referência relacionados ao F-Tile JESD204C Intel FPGA IP.

Tabela 1. Documentos Relacionados

Referência	Descrição
F-Tile JESD204C Intel FPGA IP Guia do usuário	Fornece informações sobre o F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Notas de versão	Lista as alterações feitas para o F-Tile JESD204C F-Tile JESD204C em uma versão específica.
Folha de dados do dispositivo Intel Agilex	Este documento descreve as características elétricas, características de comutação, especificações de configuração e temporização para dispositivos Intel Agilex.

Siglas e Glossário

Tabela 2. Lista de Siglas

Acrônimo	Expansão
LEMC	Relógio Multibloco Estendido Local
FC	Taxa de clock do quadro
ADC	Conversor analógico para digital
DAC	Conversor digital para analógico
DSP	Processador de sinal digital
TX	Transmissor
RX	Receptor

Acrônimo	Expansão
DLL	Camada de link de dados
RSE	Registro de controle e status
CRU	Relógio e unidade de reinicialização
ISR	Interromper a rotina de serviço
FIFO	Primeiro a entrar, primeiro a sair
SERDES	serializador desserializador
ECC	Código de correção de erros
FEC	Continue Correção de Erro
SERR	Detecção de erro único (em ECC, corrigível)
DERR	Detecção de erro duplo (em ECC, fatal)
PRBS	Sequência binária pseudo-aleatória
MAC	Controlador de acesso à mídia. MAC inclui subcamada de protocolo, camada de transporte e camada de enlace de dados.
FÍSICA	Camada física. PHY normalmente inclui a camada física, SERDES, drivers, receptores e CDR.
PCs	Subcamada de Codificação Física
PMA	Anexo de meio físico
RBD	Atraso do Buffer RX
UI	Intervalo unitário = duração do bit serial
contagem de RBD	RX Buffer Delay última chegada na faixa
Deslocamento RBD	Oportunidade de lançamento do RX Buffer Delay
SH	Cabeçalho de sincronização
TL	Camada de transporte
EMIB	Ponte de interconexão multidie incorporada

Tabela 3. Lista de Glossário

Prazo	Descrição
Dispositivo Conversor	Conversor ADC ou DAC
Dispositivo Lógico	FPGA ou ASIC
Octeto	Um grupo de 8 bits, servindo como entrada para o codificador 64/66 e saída para o decodificador
Mordidela	Um conjunto de 4 bits que é a unidade de trabalho básica das especificações JESD204C
Bloquear	Um símbolo de 66 bits gerado pelo esquema de codificação 64/66
Taxa de linha	Taxa de dados efetiva do link serial Taxa de linha de pista = (Mx Sx N'x 66/64 x FC) / L
relógio de link	Relógio de link = Taxa de linha de faixa/66.
Quadro	Um conjunto de octetos consecutivos em que a posição de cada octeto pode ser identificada por referência a um sinal de alinhamento de quadro.
Frame Clock	Um clock do sistema que roda na taxa do quadro, que deve ser 1x e 2x o clock do link.

Prazo	Descrição
Samprelógio de arquivos por quadro	Samples por clock, o total samparquivos em frame clock para o dispositivo conversor.
LEMC	Relógio interno usado para alinhar o limite do multiblock estendido entre as pistas e nas referências externas (SYSREF ou Subclasse 1).
Subclasse 0	Sem suporte para latência determinística. Os dados devem ser liberados imediatamente após o enquadramento pista a pista no receptor.
Subclasse 1	Latência determinística usando SYSREF.
Link Multiponto	Links entre dispositivos com 2 ou mais dispositivos conversores.
Codificação 64B / 66B	Código de linha que mapeia dados de 64 bits para 66 bits para formar um bloco. A estrutura de dados de nível básico é um bloco que começa com um cabeçalho de sincronização de 2 bits.

Tabela 4. Símbolos

Prazo	Descrição
L	Número de pistas por dispositivo conversor
M	Número de conversores por dispositivo
F	Número de octetos por quadro em uma única pista
S	Número de samparquivos transmitidos por único conversor por ciclo de quadro
N	Resolução do conversor
Não	Número total de bits por samparquivo no formato de dados do usuário
CS	Número de bits de controle por conversão sample
CF	Número de palavras de controle por período de frame clock por link
HD	Formato de dados do usuário de alta densidade
E	Número de multiblock em um multiblock estendido

F-Tile JESD204C Intel FPGA IP Design Example Guia de início rápido

O design IP F-Tile JESD204C Intel FPGA exampOs arquivos para dispositivos Intel Agilex apresentam um banco de testes de simulação e um design de hardware que suporta compilação e teste de hardware.
Você pode gerar o projeto F-Tile JESD204C examparquivos através do catálogo IP no software Intel Quartus® Prime Pro Edition.

Figura 1. Desenvolvimento Stages para o Design Example

Projeto Exampo Diagrama de Blocos

Figura 2. Projeto F-Tile JESD204C Exampo diagrama de blocos de alto nível

o projeto example consiste nos seguintes módulos:

• Sistema de designer de plataforma
  • F-Tile JESD204C Intel FPGA IP
  • JTAG para a ponte Avalon Master
  • Controlador de E/S paralela (PIO)
  • Serial Port Interface (SPI)—módulo mestre— IOPLL
  • gerador SYSREF
  • Example Design (ED) Controle CSR
  • Redefinir sequenciadores
• Sistema PLL
• Gerador de padrões
• Verificador de padrões

Tabela 5. Projeto Exampmódulos le

Componentes	Descrição
Sistema de designer de plataforma	O sistema Platform Designer instancia o caminho de dados IP F-Tile JESD204C e os periféricos de suporte.
F-Tile JESD204C Intel FPGA IP	Este subsistema Platform Designer contém os IPs TX e RX F-Tile JESD204C instanciados junto com o PHY duplex.
JTAG para a ponte Avalon Master	Essa ponte fornece acesso do host do console do sistema ao IP mapeado na memória no design por meio do JTAG interface.
Controlador de E/S paralela (PIO)	Este controlador fornece uma interface mapeada em memória para sampling e condução de portas de E/S de uso geral.
mestre SPI	Este módulo lida com a transferência serial de dados de configuração para a interface SPI na extremidade do conversor.
gerador SYSREF	O gerador SYSREF usa o link clock como um clock de referência e gera pulsos SYSREF para o F-Tile JESD204C IP. Observação: Este projeto example usa o gerador SYSREF para demonstrar a inicialização do link IP duplex F-Tile JESD204C. No aplicativo de nível de sistema F-Tile JESD204C subclasse 1, você deve gerar o SYSREF da mesma fonte que o relógio do dispositivo.
IOPLL	Este projeto example usa um IOPLL para gerar um relógio de usuário para transmitir dados para o F-Tile JESD204C IP.
Controle de ED CSR	Este módulo fornece controle e status de detecção SYSREF e controle e status de padrão de teste.
Redefinir sequenciadores	Este projeto example consiste em 2 sequenciadores de reset: Sequência de redefinição 0 — Lida com a redefinição do domínio de streaming TX/RX Avalon®, domínio mapeado em memória Avalon, núcleo PLL, TX PHY, núcleo TX e gerador SYSREF. Sequência de redefinição 1 — Lida com a redefinição para RX PHY e núcleo RX.
Sistema PLL	Fonte de clock primária para o IP rígido F-tile e cruzamento EMIB.
Gerador de padrões	O gerador de padrão gera um PRBS ou ramp padrão.
Verificador de padrões	O verificador de padrão verifica o PRBS ou ramp padrão recebido e sinaliza um erro quando encontra uma incompatibilidade de dados sampeu.

Requisitos de software

A Intel usa o seguinte software para testar o projeto examparquivos em um sistema Linux:

• Software Intel Quartus Prime Pro Edition
• Simulador Questa*/ModelSim* ou VCS*/VCS MX

Gerando o projeto

Para gerar o desenho examparquivo do editor de parâmetros IP:

1. Crie um projeto visando a família de dispositivos Intel Agilex F-tile e selecione o dispositivo desejado.
2. No Catálogo de IP, Ferramentas ➤ Catálogo de IP, selecione F-Tile JESD204C Intel FPGA IP.
3. Especifique um nome de nível superior e a pasta para sua variação de IP personalizada. Clique OK. O editor de parâmetros adiciona o .ip de nível superior file ao projeto atual automaticamente. Se você for solicitado a adicionar manualmente o .ip file ao projeto, clique em Projeto ➤ Adicionar/Remover Files no Projeto para adicionar o file.
4. Sob o Exampguia Design, especifique o design exampParâmetros de arquivo conforme descrito no Projeto Example Parâmetros.
5. Clique em Gerar Exampo Design.

O software gera todo o design files nos subdiretórios. Esses files são necessários para executar simulação e compilação.

Projeto ExampLe Parâmetros
O editor de parâmetros F-Tile JESD204C Intel FPGA IP inclui o Exampguia Design para você especificar determinados parâmetros antes de gerar o design exampeu.

Tabela 6. Parâmetros no ExampAba Design

Parâmetro	Opções	Descrição
Selecionar projeto	Controle do console do sistema Nenhum	Selecione o controle do console do sistema para acessar o projeto exampcaminho de dados do arquivo através do console do sistema.
Simulação	Ligado, desligado	Ligue para o IP gerar o necessário files para simular o projeto exampeu.
Síntese	Ligado, desligado	Ligue para o IP gerar o necessário files para compilação e demonstração de hardware do Intel Quartus Prime.
formato HDL (para simulação)	Verilog VDHL	Selecione o formato HDL do RTL files para simulação.
formato HDL (para síntese)	Somente Verilog	Selecione o formato HDL do RTL files para síntese.

Parâmetro	Opções	Descrição
Gerar módulo SPI de 3 fios	Ligado, desligado	Ligue para ativar a interface SPI de 3 fios em vez de 4 fios.
modo Sysref	Um disparo Periódico periódico com intervalo	Selecione se você deseja que o alinhamento SYSREF seja um modo de pulso único, periódico ou periódico com intervalo, com base em seus requisitos de projeto e flexibilidade de tempo. One-shot—Selecione esta opção para habilitar o SYSREF para ser um modo de pulso one-shot. O valor do bit do registro sysref_ctrl[17] é 0. Depois que a reinicialização IP do F-Tile JESD204C for desativada, altere o valor do registro sysref_ctrl[17] de 0 para 1, depois para 0, para um pulso SYSREF único. Periódico—SYSREF no modo periódico tem um ciclo de trabalho de 50:50. O período SYSREF é E*SYSREF_MULP. Intervalo periódico—SYSREF tem ciclo de trabalho programável de granularidade de 1 ciclo de clock de link. O período SYSREF é E*SYSREF_MULP. Para configuração de ciclo de trabalho fora da faixa, o bloco de geração SYSREF deve inferir automaticamente o ciclo de trabalho 50:50. Consulte o REF. DO SISTEMA Gerador seção para obter mais informações sobre o SYSREF período.
Selecione a placa	Nenhum	Selecione a placa para o projeto exampeu. Nenhum—Esta opção exclui aspectos de hardware para o projeto example. Todas as atribuições de pinos serão definidas como pinos virtuais.
Padrão de teste	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Selecione o gerador de padrão e o padrão de teste do verificador. Gerador de padrão — JESD204C suporta gerador de padrão PRBS por data sample. Isso significa que a largura dos dados é a opção N+CS. O gerador e verificador de padrão PRBS são úteis para criar s de dadosample estímulo para teste e não é compatível com o modo de teste PRBS no conversor ADC/DAC. Ramp Gerador de padrão — a camada de link JESD204C opera normalmente, mas o transporte posterior é desabilitado e a entrada do formatador é ignorada. Cada pista transmite um fluxo de octetos idêntico que aumenta de 0x00 a 0xFF e depois se repete. Ramp teste de padrão é ativado por prbs_test_ctl. Verificador de padrão PRBS—JESD204C O embaralhador PRBS é auto-sincronizado e espera-se que, quando o núcleo IP for capaz de decodificar o link, a semente de embaralhamento já esteja sincronizada. A semente de embaralhamento PRBS ocupará 8 octetos para inicializar automaticamente. Ramp Verificador de padrão — A codificação JESD204C é autosincronizada e espera-se que, quando o núcleo IP for capaz de decodificar o link, a semente de codificação já esteja sincronizada. O primeiro octeto válido é carregado como o ramp valor inicial. Os dados subseqüentes devem aumentar até 0xFF e passar para 0x00. Ramp o verificador de padrão deve verificar se há padrão idêntico em todas as pistas.
Habilitar loopback serial interno	Ligado, desligado	Selecione loopback serial interno.
Ativar canal de comando	Ligado, desligado	Selecione o padrão do canal de comando.

Estrutura de Diretório
O design F-Tile JESD204C exampos diretórios de arquivos contêm gerados files para o projeto examples.

Figura 3. Estrutura de diretório para F-Tile JESD204C Intel Agilex Design Example

Tabela 7. Diretório Files

Pastas	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulação/mentor	modelosim_sim.tcl tb_top_waveform.do
simulação/sinopse	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulando o Projeto Exampo Testbench

o projeto example testbench simula seu projeto gerado.

Figura 4. Procedimento

Para simular o projeto, execute as seguintes etapas:

1. Altere o diretório de trabalho paraample_design_directory>/simulação/ .
2. Na linha de comando, execute o script de simulação. A tabela abaixo mostra os comandos para executar os simuladores suportados.

Simulador	Comando
Este/ModelSim	vsim -do modelosim_sim.tcl
	vsim -c -do modelsim_sim.tcl (sem GUI do Questa/ ModelSim)
VCS	sh vcs_sim.sh
VC MX	sh vcsmx_sim.sh

A simulação termina com mensagens que indicam se a execução foi bem-sucedida ou não.

Figura 5. Simulação bem-sucedida
Esta figura mostra a mensagem de simulação bem-sucedida para o simulador VCS.

Compilando o projeto Example

Para compilar o ex somente de compilaçãoample projeto, siga estas etapas:

1. Garantir o projeto de compilação exampa geração está completa.
2. No software Intel Quartus Prime Pro Edition, abra o projeto Intel Quartus Prime Pro Editionample_design_directory>/ed/quartus.
3. No menu Processamento, clique em Iniciar Compilação.

Descrição detalhada para o F-Tile JESD204C Design Example

O design F-Tile JESD204C example demonstra a funcionalidade de streaming de dados usando o modo loopback.
Você pode especificar as configurações de parâmetros de sua escolha e gerar o projeto exampeu.
o projeto exampO arquivo está disponível apenas no modo duplex para a variante Base e PHY. Você pode escolher apenas a variante Base ou PHY, mas o IP geraria o design example para Base e PHY.

Observação:  Algumas configurações de alta taxa de dados podem falhar no tempo. Para evitar falha de temporização, considere especificar o valor do multiplicador de frequência de clock de quadro inferior (FCLK_MULP) na guia Configurações do editor de parâmetros IP FPGA Intel F-Tile JESD204C.

Componentes do sistema

O design F-Tile JESD204C example fornece um fluxo de controle baseado em software que usa a unidade de controle rígido com ou sem suporte do console do sistema.

o projeto example permite um link automático nos modos de loopback interno e externo.

JTAG para Avalon Master Bridge
O JTAG para Avalon Master Bridge fornece uma conexão entre o sistema host para acessar o F-Tile JESD204C IP mapeado em memória e o controle IP periférico e os registros de status por meio do JTAG interface.

Figura 6. Sistema com um JTAG para Avalon Master Bridge Core

Observação:  O relógio do sistema deve ser pelo menos 2 vezes mais rápido que o JTAG relógio. O clock do sistema é mgmt_clk (100MHz) neste projeto exampeu.

Núcleo de E/S Paralela (PIO)
O núcleo de entrada/saída paralela (PIO) com interface Avalon fornece uma interface mapeada em memória entre uma porta slave mapeada em memória Avalon e portas I/O de uso geral. As portas de E/S conectam-se à lógica do usuário no chip ou aos pinos de E/S que se conectam a dispositivos externos ao FPGA.

Figura 7. PIO Core com portas de entrada, portas de saída e suporte a IRQ
Por padrão, o componente Platform Designer desativa a linha de serviço de interrupção (IRQ).

As portas PIO I/O são atribuídas no nível superior HDL file ( status io_ para portas de entrada, controle io_ para portas de saída).

A tabela abaixo descreve a conectividade do sinal para as portas de E/S de controle e status para a chave DIP e LED no kit de desenvolvimento.

Tabela 8. Portas de E/S do Núcleo PIO

Porta	Pedaço	Sinal
Porta de saída	0	Programação USER_LED SPI concluída
	31:1	Reservado
Porto de entrada	0	USER_DIP habilitação de loopback serial interno Desativado = 1 Ligado = 0
	1	USER_DIP SYSREF gerado por FPGA ativado Desativado = 1 Ligado = 0
	31:2	Reservado.

Mestre SPI
O módulo mestre SPI é um componente padrão do Platform Designer na biblioteca padrão do IP Catalog. Este módulo utiliza o protocolo SPI para facilitar a configuração de conversores externos (por exemploample, ADC, DAC e geradores de relógio externo) por meio de um espaço de registro estruturado dentro desses dispositivos.

O mestre SPI tem uma interface mapeada em memória Avalon que se conecta ao mestre Avalon (JTAG para a ponte mestre Avalon) através da interconexão mapeada em memória Avalon. O mestre SPI recebe instruções de configuração do mestre Avalon.

O módulo mestre SPI controla até 32 escravos SPI independentes. A taxa de transmissão do SCLK está configurada para 20 MHz (divisível por 5).
Este módulo é configurado para uma interface de 4 fios e largura de 24 bits. Se a opção Gerar módulo SPI de 3 fios for selecionada, um módulo adicional será instanciado para converter a saída de 4 fios do mestre SPI em 3 fios.

IOPLL
O IOPLL gera o relógio necessário para gerar frame_clk e link_clk. O clock de referência para o PLL é configurável, mas limitado à taxa de dados/fator de 33.

• Para projeto example que suporta taxa de dados de 24.33024 Gbps, a taxa de clock para frame_clk e link_clk é de 368.64 MHz.
• Para projeto example que suporta taxa de dados de 32 Gbps, a taxa de clock para frame_clk e link_clk é de 484.848 MHz.

Gerador SYSREF
SYSREF é um sinal de tempo crítico para conversores de dados com interface F-Tile JESD204C.

O gerador SYSREF no projeto exampO arquivo é usado apenas para fins de demonstração de inicialização de link IP duplex JESD204C. No aplicativo de nível de sistema JESD204C subclasse 1, você deve gerar SYSREF da mesma fonte que o relógio do dispositivo.

Para o F-Tile JESD204C IP, o multiplicador SYSREF (SYSREF_MULP) do registro de controle SYSREF define o período SYSREF, que é o múltiplo inteiro n do parâmetro E.

Você deve garantir que E*SYSREF_MULP ≤16. por example, se E=1, a configuração legal para SYSREF_MULP deve estar entre 1–16, e se E=3, a configuração legal para SYSREF_MULP deve estar entre 1–5.

Observação:  Se você definir um SYSREF_MULP fora do intervalo, o gerador SYSREF corrigirá a configuração para SYSREF_MULP=1.
Você pode selecionar se deseja que o tipo SYSREF seja um pulso único, periódico ou periódico com intervalo por meio do Exampguia Design no editor de parâmetros IP do F-Tile JESD204C Intel FPGA.

Tabela 9. ExampArquivos do contador SYSREF periódico e periódico com lacunas

E	SYSREF_MULP	PERÍODO SYSREF (E*SYSREF_MULP* 32)	Ciclo de trabalho	Descrição
1	1	32	1..31 (Programável)	Periódico Intervalo
1	1	32	16 (Fixo)	Periódico
1	2	64	1..63 (Programável)	Periódico Intervalo
1	2	64	32 (Fixo)	Periódico
1	16	512	1..511 (Programável)	Periódico Intervalo
1	16	512	256 (Fixo)	Periódico
2	3	19	1..191 (Programável)	Periódico Intervalo
2	3	192	96 (Fixo)	Periódico
2	8	512	1..511 (Programável)	Periódico Intervalo
2	8	512	256 (Fixo)	Periódico
2	9 (Ilegal)	64	32 (Fixo)	Periódico Intervalo
2	9 (Ilegal)	64	32 (Fixo)	Periódico

 

Tabela 10. Registros de Controle SYSREF
Você pode reconfigurar dinamicamente os registros de controle SYSREF se a configuração do registro for diferente da configuração que você especificou quando gerou o projeto example. Configure os registros SYSREF antes que o F-Tile JESD204C Intel FPGA IP esteja fora do reset. Se você selecionar o gerador SYSREF externo através do
sysref_ctrl[7] bit de registro, você pode ignorar as configurações de tipo SYSREF, multiplicador, ciclo de trabalho e fase.

Pedaços	Valor Padrão	Descrição
sysref_ctrl[1:0]	2'b00: Tiro único 2'b01: Periódico 2'b10: Intervalo periódico	tipo SYSREF. O valor padrão depende da configuração do modo SYSREF no ExampLe Design guia no editor de parâmetro F-Tile JESD204C Intel FPGA IP.
sysref_ctrl[6:2]	5'b00001	multiplicador SYSREF. Este campo SYSREF_MULP é aplicável ao tipo SYSREF periódica e periódica com intervalos. Você deve configurar o valor do multiplicador para garantir que o valor E*SYSREF_MULP esteja entre 1 a 16 antes que o F-Tile JESD204C IP esteja fora do reset. Se o valor E*SYSREF_MULP estiver fora desse intervalo, o valor do multiplicador assume como padrão 5'b00001.
sysref_ctrl[7]	Caminho de dados duplex: 1'b1 Caminho de dados Simplex TX ou RX: 1'b0	SYSREF selecione. O valor padrão depende da configuração do caminho de dados no Exampguia Design no editor de parâmetros IP do F-Tile JESD204C Intel FPGA. 0: Simplex TX ou RX (SYSREF externo) 1: Duplex (SYSREF Interno)
sysref_ctrl[16:8]	9h0	Ciclo de trabalho SYSREF quando o tipo SYSREF é periódico ou intervalo periódico. Você deve configurar o ciclo de trabalho antes que o F-Tile JESD204C IP esteja fora do reset. Valor máximo = (E*SYSREF_MULP*32)-1 Por exampem: Ciclo de trabalho de 50% = (E*SYSREF_MULP*32)/2 O ciclo de trabalho assume como padrão 50% se você não configurar este campo de registro ou se configurar o campo de registro como 0 ou mais do que o valor máximo permitido.
sysref_ctrl[17]	1'b0	Controle manual quando o tipo SYSREF é one-shot. Escreva 1 para definir o sinal SYSREF para alto. Escreva 0 para definir o sinal SYSREF para baixo. Você precisa escrever um 1 e depois um 0 para criar um pulso SYSREF no modo one-shot.
sysref_ctrl[31:18]	22h0	Reservado.

Redefinir Sequenciadores
Este projeto example consiste em dois sequenciadores de reinicialização:

• Sequência de redefinição 0 — Lida com a redefinição do domínio de streaming TX/RX Avalon, domínio mapeado em memória Avalon, núcleo PLL, TX PHY, núcleo TX e gerador SYSREF.
• Sequência de redefinição 1 — Lida com a redefinição para RX PHY e RX Core.

SPI de 3 fios
Este módulo é opcional para converter a interface SPI para 3 fios.

Sistema PLL
O F-tile possui três PLLs de sistema integrados. Esses PLLs do sistema são a fonte primária de relógio para cruzamento de IP rígido (MAC, PCS e FEC) e EMIB. Isso significa que, quando você usa o modo de clock PLL do sistema, os blocos não são sincronizados pelo clock PMA e não dependem de um clock vindo do núcleo do FPGA. Cada PLL do sistema gera apenas o relógio associado a uma interface de frequência. por example, você precisa de dois PLLs de sistema para executar uma interface em 1 GHz e uma interface em 500 MHz. O uso de um sistema PLL permite que você use todas as faixas independentemente, sem que uma mudança no relógio da faixa afete uma faixa vizinha.
Cada sistema PLL pode usar qualquer um dos oito relógios de referência FGT. Os PLLs do sistema podem compartilhar um relógio de referência ou ter relógios de referência diferentes. Cada interface pode escolher qual sistema PLL usar, mas, uma vez escolhido, ele é fixo, não reconfigurável usando reconfiguração dinâmica.

Informações relacionadas
Arquitetura F-tile e Guia do Usuário PMA e FEC Direct PHY IP

Mais informações sobre o modo de clock PLL do sistema em dispositivos Intel Agilex F-tile.

Gerador e verificador de padrões
O gerador de padrões e o verificador são úteis para criar s de dadosamparquivos e monitoramento para fins de teste.
Tabela 11. Gerador de padrões suportados

Gerador de padrões	Descrição
Gerador de padrão PRBS	O design F-Tile JESD204C exampO gerador de padrão PRBS suporta o seguinte grau de polinômios: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp gerador de padrões	O ramp o valor do padrão aumenta em 1 para cada s subsequenteamparquivo com a largura do gerador de N, e rola para 0 quando todos os bits no sample são 1. habilite o ramp gerador de padrões escrevendo um 1 no bit 2 do registrador tst_ctl do bloco de controle ED.
Canal de comando ramp gerador de padrões	O design F-Tile JESD204C example suporta o canal de comando ramp gerador de padrão por pista. o ramp o valor padrão aumenta em 1 por 6 bits de palavras de comando. A semente inicial é um padrão de incremento em todas as pistas.

Tabela 12. Verificador de padrões suportados

Verificador de padrão	Descrição
Verificador de padrão PRBS	A semente de embaralhamento no verificador de padrão é auto-sincronizada quando o F-Tile JESD204C IP atinge o alinhamento de alinhamento. O verificador de padrão requer 8 octetos para a semente de embaralhamento se auto-sincronizar.
Ramp verificador de padrão	Os primeiros dados válidos sample para cada conversor (M) é carregado como o valor inicial do ramp padrão. Dados subseqüentesampOs valores de arquivos devem aumentar em 1 em cada ciclo de clock até o máximo e, em seguida, rolar para 0.

Verificador de padrão	Descrição
	Por exemploample, quando S=1, N=16 e WIDTH_MULP = 2, a largura de dados por conversor é S * WIDTH_MULP * N = 32. Os dados máximos sampo valor do arquivo é 0xFFFF. o ramp o verificador de padrões verifica se os padrões idênticos são recebidos em todos os conversores.
Canal de comando ramp verificador de padrão	O design F-Tile JESD204C example suporta o canal de comando ramp verificador de padrão. A primeira palavra de comando (6 bits) recebida é carregada como valor inicial. As palavras de comando subseqüentes na mesma pista devem aumentar até 0x3F e passar para 0x00. O canal de comando ramp verificador de padrão verifica ramp padrões em todas as pistas.

F-Tile JESD204C TX e RX IP
Este projeto example permite configurar cada TX/RX no modo simplex ou no modo duplex.
As configurações duplex permitem a demonstração da funcionalidade IP usando loopback serial interno ou externo. Os CSRs dentro do IP não são otimizados para permitir o controle do IP e a observação do status.

Projeto F-Tile JESD204C Example Relógio e Reiniciar

O design F-Tile JESD204C example tem um conjunto de relógio e sinais de reset.

Tabela 13.Projeto Example Relógios

Sinal do Relógio	Direção	Descrição
mgmt_clk	Entrada	Relógio diferencial LVDS com frequência de 100 MHz.
refclk_xcvr	Entrada	Relógio de referência do transceptor com frequência de taxa de dados/fator de 33.
refclk_core	Entrada	Relógio de referência do núcleo com a mesma frequência que refclk_xcvr.
em_sysref	Entrada	sinal SYSREF. A frequência máxima de SYSREF é taxa de dados/(66x32xE).
saída do sistema	Saída
txlink_clk	Interno	Relógio de link TX e RX com frequência de taxa de dados/66.
txframe_clk	Interno	Frame clock TX e RX com frequência de data rate/33 (FCLK_MULP=2) Frame clock TX e RX com frequência de data rate/66 (FCLK_MULP=1)
tx_fclk	Interno	Relógio de fase TX e RX com frequência de taxa de dados/66 (FCLK_MULP=2) O clock de fase TX e RX é sempre alto (1'b1) quando FCLK_MULP=1
spi_SCLK	Saída	Relógio de taxa de transmissão SPI com frequência de 20 MHz.

Quando você carrega o design examparquivo em um dispositivo FPGA, um evento ninit_done interno garante que o JTAG para Avalon Master bridge está em reset assim como todos os outros blocos.

O gerador SYSREF tem seu reset independente para injetar relacionamento assíncrono intencional para os relógios txlink_clk e rxlink_clk. Este método é mais abrangente na emulação do sinal SYSREF de um chip de relógio externo.

Tabela 14. Projeto Example Redefinir

Redefinir Sinal	Direção	Descrição
global_primeiro_n	Entrada	Pressione o botão reset global para todos os blocos, exceto o JTAG para a ponte Avalon Master.
ninit_feito	Interno	Saída do Reset Release IP para o JTAG para a ponte Avalon Master.
edctl_rst_n	Interno	O bloco de controle ED é redefinido por JTAG para a ponte Avalon Master. As portas hw_rst e global_rst_n não redefinem o bloco de controle ED.
hw_primeiro	Interno	Ative e desative hw_rst escrevendo no registro rst_ctl do bloco de controle ED. mgmt_rst_in_n afirma quando hw_rst é afirmado.
gestão_primeira_em_n	Interno	Redefinir para interfaces mapeadas em memória Avalon de vários IPs e entradas de sequenciadores de redefinição:  j20c_reconfig_reset para F-Tile JESD204C IP duplex Nativo PHY spi_rst_n para mestre SPI pio_rst_n para status e controle PIO porta reset_in0 do sequenciador de reinicialização 0 e 1 A porta global_rst_n, hw_rst ou edctl_rst_n ativa a redefinição em mgmt_rst_in_n.
sysref_rst_n	Interno	Redefinir para o bloco do gerador SYSREF no bloco de controle ED usando a porta reset_out0 do sequenciador de reinicialização 2. A porta reset_out0 do sequenciador de reset 2 desativa o reset se o núcleo PLL estiver bloqueado.
núcleo_pll_rst	Interno	Redefine o núcleo PLL por meio da porta reset_out0 do sequenciador de redefinição 0. O PLL principal é redefinido quando a redefinição mgmt_rst_in_n é ativada.
j204c_tx_avs_rst_n	Interno	Redefine a interface mapeada em memória TX Avalon F-Tile JESD204C por meio do sequenciador 0 de reinicialização. A interface mapeada em memória TX Avalon é ativada quando mgmt_rst_in_n é ativada.
j204c_rx_avs_rst_n	Interno	Redefine a interface mapeada em memória do F-Tile JESD204C TX Avalon por meio do sequenciador de redefinição 1. A interface mapeada em memória RX Avalon é ativada quando mgmt_rst_in_n é ativada.
j204c_tx_rst_n	Interno	Redefine o link TX F-Tile JESD204C e as camadas de transporte nos domínios txlink_clk e txframe_clk. A porta reset_out0 do sequenciador de reset 5 redefine j204c_tx_rst_n. Esta reinicialização é desativada se o núcleo PLL estiver bloqueado e os sinais tx_pma_ready e tx_ready forem ativados.
j204c_rx_rst_n	Interno	Redefine o link F-Tile JESD204C RX e as camadas de transporte nos domínios rxlink_clk e rxframe_clk.

Redefinir Sinal	Direção	Descrição
		A porta reset_out1 do sequenciador de reset 4 redefine j204c_rx_rst_n. Esta reinicialização é desativada se o núcleo PLL estiver bloqueado e os sinais rx_pma_ready e rx_ready forem ativados.
j204c_tx_rst_ack_n	Interno	Redefina o sinal de handshakes com j204c_tx_rst_n.
j204c_rx_rst_ack_n	Interno	Redefina o sinal de handshakes com j204c_rx_rst_n.

Figura 8. Diagrama de tempo para o projeto Example Redefinir

Projeto F-Tile JESD204C ExampLe Signals

Tabela 15. Sinais de interface do sistema

Sinal	Direção	Descrição
Relógios e reinicializações
mgmt_clk	Entrada	Relógio de 100 MHz para gerenciamento do sistema.
refclk_xcvr	Entrada	Relógio de referência para F-tile UX QUAD e System PLL. Equivalente à taxa de dados/fator de 33.
refclk_core	Entrada	Relógio de referência do núcleo PLL. Aplica a mesma frequência de clock que refclk_xcvr.
em_sysref	Entrada	Sinal SYSREF do gerador SYSREF externo para implementação JESD204C Subclasse 1.
saída do sistema	Saída	Sinal SYSREF para implementação JESD204C Subclasse 1 gerada pelo dispositivo FPGA para projeto exampfinalidade de inicialização do link apenas.

 

Sinal	Direção	Descrição
SPI
spi_SS_n[2:0]	Saída	Ativo baixo, sinal de seleção de escravo SPI.
spi_SCLK	Saída	Relógio serial SPI.
spi_sdio	Entrada/Saída	Dados de saída do mestre para o escravo externo. Dados de entrada do escravo externo para o mestre.

Sinal	Direção	Descrição
Observação:Quando a opção Gerar módulo SPI de 3 fios está habilitada.
spi_MISO Observação: Quando a opção Gerar módulo SPI de 3 fios não está habilitada.	Entrada	Dados de entrada do escravo externo para o mestre SPI.
spi_MOSI Observação: Quando a opção Gerar módulo SPI de 3 fios não está habilitada.	Saída	Dados de saída do mestre SPI para o escravo externo.

 

Sinal	Direção	Descrição
ADC / DAC
dados_serial_tx[LINK*L-1:0]	Saída	Dados de saída serial de alta velocidade diferencial para DAC. O relógio está embutido no fluxo de dados serial.
dados_serial_tx_n[LINK*L-1:0]
dados_serial_rx[LINK*L-1:0]	Entrada	Dados de entrada serial de alta velocidade diferencial do ADC. O relógio é recuperado do fluxo de dados seriais.
dados_serial_rx_n[LINK*L-1:0]

 

Sinal	Direção	Descrição
E/S de uso geral
guiado pelo usuário[3:0]	Saída	Indica o status para as seguintes condições: [0]: programação SPI concluída [1]: erro de link TX [2]: erro de link RX [3]: Erro do verificador de padrão para dados de streaming Avalon
usuário_dip[3:0]	Entrada	Entrada do interruptor DIP do modo de usuário: [0]: Loopback serial interno ativado [1]: Habilitação de SYSREF gerada por FPGA [3:2]: Reservado

 

Sinal	Direção	Descrição
Fora de banda (OOB) e status
erro_de_dados_do_patchk_rx[LINK-1:0]	Saída	Quando este sinal é ativado, indica que o verificador de padrão detectou um erro.
erro_de_link_rx[LINK-1:0]	Saída	Quando este sinal é ativado, indica que o JESD204C RX IP ativou a interrupção.
erro_de_link_tx[LINK-1:0]	Saída	Quando este sinal é ativado, indica que o JESD204C TX IP ativou a interrupção.
bloqueio_emb	Saída	Quando este sinal é ativado, indica que o JESD204C RX IP alcançou o bloqueio EMB.
bloqueio_sh	Saída	Quando este sinal é ativado, ele indica que o cabeçalho de sincronização IP JESD204C RX está bloqueado.

 

Sinal	Direção	Descrição
Streaming de Avalon
rx_avst_válido[LINK-1:0]	Entrada	Indica se o conversor sampos dados de arquivo para a camada de aplicativo são válidos ou inválidos. 0: os dados são inválidos 1: Os dados são válidos
dados_rx_avst[(TOTAL_SAMPLE*N)-1:0 ]	Entrada	Conversorample dados para a camada de aplicação.

Projeto F-Tile JESD204C ExampRegistros de Controle

O design F-Tile JESD204C exampOs registradores de arquivo no bloco de controle ED usam endereçamento de byte (32 bits).

Tabela 16. Projeto Exampmapa de endereços
Esses registradores de bloco de controle ED de 32 bits estão no domínio mgmt_clk.

Componente	Endereço
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Controle SPI	0x0102_0000 – 0x0102_001F
Controle PIO	0x0102_0020 – 0x0102_002F
Status PIO	0x0102_0040 – 0x0102_004F
Redefinir Sequenciador 0	0x0102_0100 – 0x0102_01FF
Redefinir Sequenciador 1	0x0102_0200 – 0x0102_02FF
Controle ED	0x0102_0400 – 0x0102_04FF
Reconfiguração PHY do transceptor IP F-Tile JESD204C	0x0200_0000 – 0x023F_FFFF

Tabela 17. Tipo e Definição de Acesso ao Registro
Esta tabela descreve o tipo de acesso de registro para IPs Intel FPGA.

Tipo de acesso	Definição
RO/V	Software somente leitura (sem efeito na gravação). O valor pode variar.
RW	O software lê e retorna o valor do bit atual. O software grava e define o bit para o valor desejado.
RW1C	O software lê e retorna o valor do bit atual. O software grava 0 e não tem efeito. O software grava 1 e limpa o bit para 0 se o bit tiver sido definido como 1 pelo hardware. O hardware define o bit como 1. A limpeza de software tem prioridade mais alta do que a configuração de hardware.

Tabela 18. Mapa de endereço de controle ED

Desvio	Nome de registro
0x00	primeiro_ctl
0x04	rst_sts0
continuou…

Desvio	Nome de registro
0x10	rst_sts_detectado0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabela 19. Registros de status e controle do bloco de controle ED

Byte Desvio	Registrar	Nome	Acesso	Reiniciar	Descrição
0x00	primeiro_ctl	primeira afirmação	RW	0x0	Redefinir o controle. [0]: Escreva 1 para confirmar a redefinição. (hw_rst) Escreva 0 novamente para desativar a redefinição. [31:1]: Reservado.
0x04	rst_sts0	primeiro_status	RO/V	0x0	Reinicie status. [0]: Status bloqueado do PLL principal. [31:1]: Reservado.
0x10	rst_sts_detetado0	conjunto_de_sts_rst	RW1C	0x0	Status de detecção de borda SYSREF para gerador SYSREF interno ou externo. [0]: Valor 1 Indica que uma borda ascendente SYSREF foi detectada para operação na subclasse 1. O software pode escrever 1 para limpar este bit e permitir a nova detecção de borda SYSREF. [31:1]: Reservado.
0x40	sysref_ctl	sysref_control ol	RW	caminho de dados duplex Único: 0x00080	controle SYSREF. Consulte Tabela 10 na página 17 para maiores informações sobre o uso deste registrador.
				Periódico:	Observação: O valor de reinicialização depende
				0x00081	o tipo SYSREF e F-Tile
				Gapped- periódico:	Configurações de parâmetro do caminho de dados IP JESD204C.
				0x00082
				Dados TX ou RX
				caminho
				Um disparo:
				0x00000
				Periódico:
				0x00001
				Lacuna-
				periódica:
				0x00002
0x44	sysref_sts	sysref_status	RO/V	0x0	estado SYSREF. Este registro contém o período SYSREF mais recente e as configurações de ciclo de trabalho do gerador SYSREF interno. Consulte Tabela 9 na página 16 para o valor legal do período SYSREF e ciclo de trabalho.
continuou…

Byte Desvio	Registrar	Nome	Acesso	Reiniciar	Descrição
					[8:0]: período SYSREF. Quando o valor é 0xFF, o Período SYSREF = 255 Quando o valor for 0x00, o período SYSREF = 256. [17:9]: Ciclo de trabalho SYSREF. [31:18]: Reservado.
0x80	tst_ctl	controle_tst	RW	0x0	Controle de teste. Use este registro para habilitar diferentes padrões de teste para o gerador e verificador de padrões. [1:0] = Campo reservado [2] = ramp_teste_ctl 1'b0 = Ativa o gerador e verificador de padrão PRBS 1'b1 = Habilita ramp gerador de padrão e verificador [31:3]: Reservado.
0x8c	tst_err0	erro_tst	RW1C	0x0	Sinalizador de erro para o Link 0. Quando o bit é 1'b1, indica que ocorreu um erro. Você deve resolver o erro antes de escrever 1'b1 no bit correspondente para limpar o sinalizador de erro. [0] = Erro do verificador de padrões [1] = tx_link_error [2] = rx_link_error [3] = Erro do verificador de padrões de comando [31:4]: Reservado.

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2021.10.11	21.3	1.0.0	Lançamento inicial.

Documentos / Recursos

Intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Guia do Usuário F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Projeto de IP Intel FPGA Example, IP Design ExampLe, Design Example

Referências

• Manual do usuário