F-Tile JESD204C 英特尔 FPGA IP 设计示例amp用户指南

参考	描述
F-Tile JESD204C 英特尔 FPGA IP 用户指南	提供有关 F-Tile JESD204C Intel FPGA IP 的信息。
F-Tile JESD204C 英特尔 FPGA IP 发行说明	列出特定版本中对 F-Tile JESD204C F-Tile JESD204C 所做的更改。
英特尔 Agilex 设备数据表	本文档描述了 Intel Agilex 设备的电气特性、开关特性、配置规范和时序。

首字母缩略词和词汇表

表 2. 首字母缩略词列表

缩写	扩张
莱姆霍利医学中心	本地扩展多块时钟
FC	帧时钟速率
模数转换器	模拟数字转换器
数模转换器	数字模拟转换器
数字信号处理器	数字信号处理器
TX	发射机
RX	接收者

缩写	扩张
动态链接库	数据链路层
企业社会责任	控制和状态寄存器
加拿大皇家大学	时钟和复位单元
情报、监视与侦察	中断服务程序
先进先出	先进先出
串化器	序列化器反序列化器
椭圆曲线密码	错误纠正码
前向纠错	前向纠错
塞拉利昂	单一错误检测（在 ECC 中，可纠正）
错误率	双重错误检测（在 ECC 中，致命）
伪随机序列	伪随机二进制序列
苹果	媒体访问控制器。 MAC包括协议子层、传输层和数据链路层。
物理层	物理层。 PHY 通常包括物理层、SERDES、驱动程序、接收器和 CDR。
件	物理编码子层
聚甲基丙烯酸甲酯	物理介质附件
再生医学研究委员会	RX 缓冲延迟
UI	单位间隔 = 串行位的持续时间
RBD 计数	RX Buffer Delay 最新通道到达
RBD 偏移量	RX Buffer Delay释放机会
SH	同步头
TL	传输层
电磁干扰	嵌入式多管芯互连桥

表 3. 词汇表

学期	描述
转换装置	ADC 或 DAC 转换器
逻辑器件	FPGA 或 ASIC
八位字节	一组8位，作为64/66编码器的输入和解码器的输出
蚕食	一组4位，是JESD204C规范的基本工作单元
堵塞	由 66/64 编码方案生成的 66 位符号
线速	串行链路的有效数据速率通道线速率 = (Mx Sx N'x 66/64 x FC) / L
链接时钟	链路时钟 = 通道线路速率/66。
框架	一组连续的八位字节，其中每个八位字节的位置可以通过参考帧对齐信号来识别。
帧时钟	以帧速率运行的系统时钟，必须是 1x 和 2x 链路时钟。

学期	描述
Samp每帧时钟的文件数	Samp每时钟 les，总 samp转换器设备的帧时钟文件。
莱姆霍利医学中心	内部时钟用于对齐通道之间扩展多块的边界并与外部参考（SYSREF 或子类 1）对齐。
子类别0	不支持确定性延迟。数据应在接收器上的通道到通道去偏移后立即发布。
子类别1	使用 SYSREF 的确定性延迟。
多点链接	与 2 个或更多转换器设备的设备间链接。
64B / 66B编码	将 64 位数据映射到 66 位以形成块的行代码。基本级数据结构是一个以 2 位同步头开头的块。

表 4. 符号

学期	描述
L	每个转换器设备的通道数
M	每个设备的转换器数量
F	单通道上每帧的八位字节数
S	数量amp每个帧周期每个转换器传输的文件
N	转换器分辨率
N'	每秒总位数amp用户数据格式的 le
CS	每次转换的控制位数 sample
CF	每条链路每帧时钟周期的控制字数
HD	高密度用户数据格式
E	扩展多块中的多块数

F-Tile JESD204C 英特尔 FPGA IP 设计示例amp快速入门指南

F-Tile JESD204C 英特尔 FPGA IP 设计示例ampIntel Agilex 设备的文件具有模拟测试平台和支持编译和硬件测试的硬件设计。
您可以生成 F-Tile JESD204C 设计示例amp通过英特尔 Quartus® Prime 专业版软件中的 IP 目录创建文件。

图 1. 开发 Stages 用于 Design Example

设计防爆amp框图

图 2. F-Tile JESD204C 设计实例amp高级框图

设计前ample由以下模块组成：

平台设计师系统
- F-Tile JESD204C 英特尔 FPGA IP
- JTAG 到阿瓦隆主桥
- 并行 I/O (PIO) 控制器
- 串口接口（SPI）—主模块—IOPLL
- SYSREF 生成器
- Example Design (ED) 控制 CSR
- 重置音序器
系统锁相环

模式生成器
模式检查器

表 5. 设计实例amp文件模块

成分	描述
平台设计师系统	Platform Designer 系统实例化 F-Tile JESD204C IP 数据路径和支持外设。
F-Tile JESD204C 英特尔 FPGA IP	该 Platform Designer 子系统包含与双工 PHY 一起实例化的 TX 和 RX F-Tile JESD204C IP。
JTAG 到阿瓦隆主桥	该桥通过 J 提供系统控制台主机对设计中内存映射 IP 的访问TAG 界面。
并行 I/O (PIO) 控制器	该控制器为 s 提供内存映射接口amp凌和驱动通用I / O端口。
SPI主机	该模块处理配置数据到转换器端 SPI 接口的串行传输。
SYSREF 生成器	SYSREF 发生器使用链路时钟作为参考时钟，并为 F-Tile JESD204C IP 生成 SYSREF 脉冲。笔记：这个设计前amp文件使用 SYSREF 生成器来演示双工 F-Tile JESD204C IP 链路初始化。在 F-Tile JESD204C 子类 1 系统级应用中，您必须从与器件时钟相同的源生成 SYSREF。
IOPLL	这个设计前ample 使用 IOPLL 生成用户时钟，用于将数据传输到 F-Tile JESD204C IP。
ED 控制 CSR	该模块提供 SYSREF 检测控制和状态，以及测试模式控制和状态。
重置音序器	这个设计前ample 由 2 个复位序列器组成： Reset Sequence 0—处理对 TX/RX Avalon® 流域、Avalon 存储器映射域、内核 PLL、TX PHY、TX 内核和 SYSREF 生成器的复位。复位序列 1—处理 RX PHY 和 RX 内核的复位。
系统锁相环	F-tile 硬 IP 和 EMIB 交叉的主时钟源。
模式生成器	模式生成器生成 PRBS 或 ramp 图案。
模式检查器	模式检查器验证 PRBS 或 ramp 接收到模式，并在发现数据不匹配时标记错误amp勒。

软件要求

Intel使用以下软件来测试design exampLinux系统中的文件：

英特尔 Quartus Prime 专业版软件
Questa*/ModelSim* 或 VCS*/VCS MX 模拟器

生成设计

生成设计前ampIP 参数编辑器中的文件：

创建一个针对 Intel Agilex F-tile 设备系列的项目并选择所需的设备。
在 IP 目录中，工具 ➤ IP 目录，选择 F-Tile JESD204C Intel FPGA IP。
为您的自定义 IP 变体指定顶级名称和文件夹。单击确定。参数编辑器添加顶级.ip file 自动添加到当前项目。如果系统提示您手动添加 .ip file 添加到项目中，单击项目 ➤ 添加/删除 Files 在项目中添加 file.
在前ample 设计选项卡，指定设计前amp设计实例中描述的文件参数amp乐参数。
单击生成示例amp乐设计。

该软件生成所有设计 files 在子目录中。这些 files 是运行仿真和编译所必需的。

设计防爆amp文件参数
F-Tile JESD204C 英特尔 FPGA IP 参数编辑器包括 Example 设计选项卡，供您在生成设计前指定某些参数amp勒。

表 6. Ex 中的参数ample 设计选项卡

范围	选项	描述
选择设计	系统控制台控制没有任何	选择系统控制台控件以访问 design examp通过系统控制台的文件数据路径。
模拟	开，关	开启为IP生成必要的 files 用于模拟设计前amp勒。
合成	开，关	开启为IP生成必要的 files 用于 Intel Quartus Prime 编译和硬件演示。
高密度脂蛋白格式（用于模拟）	Verilog VDHL	选择RTL的HDL格式 file用于模拟。
高密度脂蛋白格式（用于合成）	仅限 Verilog	选择RTL的HDL格式 file用于合成。

范围	选项	描述
生成 3 线 SPI 模块	开，关	打开以启用 3 线 SPI 接口而不是 4 线。
系统引用模式	一枪定期间隙周期	根据您的设计要求和时序灵活性，选择您希望 SYSREF 对齐是单次脉冲模式、周期性模式还是间隔周期性模式。 One-shot—选择该选项使SYSREF成为单次脉冲模式。 sysref_ctrl[17] 寄存器位的值为 0。在 F-Tile JESD204C IP 复位无效后，将 sysref_ctrl[17] 寄存器的值从 0 更改为 1，然后再更改为 0，以获得单次 SYSREF 脉冲。周期性—周期性模式下的 SYSREF 具有 50:50 的占空比。 SYSREF 周期为 ESYSREF_MULP。间隙周期性—SYSREF 具有 1 个链路时钟周期粒度的可编程占空比。 SYSREF 周期为 ESYSREF_MULP。对于超出范围的占空比设置，SYSREF 生成块应自动推断 50:50 占空比。请参阅系统引用发电机部分了解有关 SYSREF 的更多信息时期。
选择板	没有任何	为设计前选择电路板amp勒。无 - 此选项不包括设计前的硬件方面amp乐。所有引脚分配都将设置为虚拟引脚。
测试模式	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	选择模式生成器和检查器测试模式。模式生成器——JESD204C 支持每个数据的 PRBS 模式生成器amp乐。这意味着数据的宽度是 N+CS 选项。 PRBS 模式生成器和检查器对于创建数据很有用amp用于测试的 le 激励，它与 ADC/DAC 转换器上的 PRBS 测试模式不兼容。 Ramp 模式生成器——JESD204C 链路层正常运行，但后来的传输被禁用，来自格式化器的输入被忽略。每个通道传输一个相同的八位字节流，从 0x00 递增到 0xFF，然后重复。 Ramp 模式测试由 prbs_test_ctl 启用。 PRBS 模式检查器—JESD204C PRBS 扰码器是自同步的，预计当 IP 内核能够解码链接时，扰码种子已经同步。 PRBS 加扰种子将占用 8 个八位字节进行自初始化。 Ramp 模式检查器—JESD204C 加扰是自同步的，预计当 IP 内核能够解码链接时，加扰种子已经同步。第一个有效的八位字节被加载为 ramp 初始值。后续数据必须递增到 0xFF 并翻转到 0x00。 Ramp 模式检查器应检查所有通道的相同模式。
启用内部串行环回	开，关	选择内部串行环回。
启用命令通道	开，关	选择命令通道模式。

目录结构
F-Tile JESD204C 设计实例ample 目录包含生成的 files 为设计前amp莱斯。

图 3. F-Tile JESD204C Intel Agilex Design Ex 的目录结构ample

表 7. 目录 Files

文件夹	Files
编辑/RTL	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
模拟/导师	modelsim_sim.tcl tb_top_waveform.do
模拟/新思	风险投资公司 vcs_sim.sh tb_top_wave_ed.do 虚拟机 vcsmx_sim.sh tb_top_wave_ed.do

模拟设计实例amp测试平台

设计前ample testbench 模拟您生成的设计。

图 4. 程序

要仿真设计，请执行以下步骤：

将工作目录更改为ample_design_directory>/模拟/ .
在命令行中，运行模拟脚本。下表显示了运行支持的模拟器的命令。

模拟器	命令
问题/模型模拟	vsim -do modelsim_sim.tcl
问题/模型模拟	vsim -c -do modelsim_sim.tcl（无 Questa/ModelSim GUI）
版本控制系统	sh vcs_sim.sh
风控系统MX	sh vcsmx_sim.sh

模拟以指示运行是否成功的消息结束。

图 5. 成功的仿真
此图显示 VCS 模拟器的成功模拟消息。

编译设计实例ample

编译只编译的 example 项目，请按照下列步骤操作：

确保编译设计前ample生成完成。

在Intel Quartus Prime Pro Edition软件中，打开Intel Quartus Prime Pro Edition工程ample_design_目录>/ed/quartus.
在处理菜单上，单击开始编译。

F-Tile JESD204C 设计示例的详细说明ample

F-Tile JESD204C 设计实例ample 演示了使用环回模式的数据流功能。
您可以指定您选择的参数设置并生成设计示例amp勒。
设计前amp对于 Base 和 PHY 变体，文件仅在双工模式下可用。您可以选择 Base only 或 PHY only variant 但 IP 会生成 design examp用于 Base 和 PHY 的文件。

笔记： 某些高数据速率配置可能会导致计时失败。为避免时序故障，请考虑在 F-Tile JESD204C Intel FPGA IP 参数编辑器的 Configurations 选项卡中指定较低的帧时钟倍频器 (FCLK_MULP) 值。

系统组件

F-Tile JESD204C 设计实例ample 提供了一个基于软件的控制流程，该流程使用带或不带系统控制台支持的硬控制单元。

设计前ample 在内部和外部环回模式下启用自动链接。

JTAG 到阿瓦隆主桥
JTAG 到 Avalon Master Bridge 提供主机系统之间的连接，以通过 J 访问存储器映射的 F-Tile JESD204C IP 和外设 IP 控制和状态寄存器TAG 界面。

图 6. 带J的系统TAG 至 Avalon 主桥核心

笔记： 系统时钟必须至少比 J 快 2 倍TAG 钟。系统时钟在此设计示例中为 mgmt_clk (100MHz)amp勒。

并行 I/O (PIO) 内核
带有 Avalon 接口的并行输入/输出 (PIO) 内核在 Avalon 内存映射从端口和通用 I/O 端口之间提供内存映射接口。 I/O 端口连接到片上用户逻辑，或连接到 FPGA 外部设备的 I/O 引脚。

图 7. 具有输入端口、输出端口和 IRQ 支持的 PIO 内核
默认情况下，Platform Designer 组件禁用中断服务线 (IRQ)。

PIO I/O 端口分配在顶层 HDL file （输入端口的 io_ 状态，输出端口的 io_ 控制）。

下表描述了状态和控制 I/O 端口与开发套件上的 DIP 开关和 LED 的信号连接。

表 8. PIO 内核 I/O 端口

港口	少量	信号
外港	0	USER_LED SPI 编程完成
外港	31:1	预订的
输入端口	0	USER_DIP 内部串行环回启用 Off = 1 开启 = 0
	1	USER_DIP FPGA 生成的 SYSREF 使能 Off = 1 开启 = 0
	31:2	预订的。

SPI主机
SPI 主模块是 IP Catalog 标准库中的标准 Platform Designer 组件。该模块使用 SPI 协议来方便配置外部转换器（例如ample、ADC、DAC 和外部时钟发生器）通过这些设备内部的结构化寄存器空间。

SPI master 有一个 Avalon 内存映射接口连接到 Avalon master (JTAG 到 Avalon 主桥）通过 Avalon 内存映射互连。 SPI master 从 Avalon master 接收配置指令。

SPI 主机模块控制多达 32 个独立的 SPI 从机。 SCLK 波特率配置为 20 MHz（可被 5 整除）。
该模块配置为 4 线、24 位宽接口。如果选择生成 3 线 SPI 模块选项，则会实例化一个附加模块以将 SPI 主机的 4 线输出转换为 3 线输出。

IOPLL
IOPLL 生成生成 frame_clk 和 link_clk 所需的时钟。 PLL 的参考时钟是可配置的，但限于数据速率/因子 33。

对于设计前amp支持 24.33024 Gbps 数据速率的文件，frame_clk 和 link_clk 的时钟速率为 368.64 MHz。
对于设计前amp支持 32 Gbps 数据速率的文件，frame_clk 和 link_clk 的时钟速率为 484.848 MHz。

SYSREF 生成器
SYSREF 是具有 F-Tile JESD204C 接口的数据转换器的关键时序信号。

design ex 中的 SYSREF 生成器amp文件仅用于双工 JESD204C IP 链路初始化演示目的。在 JESD204C 子类 1 系统级应用中，您必须从与器件时钟相同的源生成 SYSREF。

对于 F-Tile JESD204C IP，SYSREF 控制寄存器的 SYSREF 乘数 (SYSREF_MULP) 定义 SYSREF 周期，它是 E 参数的 n 整数倍。

您必须确保 E*SYSREF_MULP ≤16。对于前ample，如果E=1，SYSREF_MULP的合法设置必须在1-16之间，如果E=3，SYSREF_MULP的合法设置必须在1-5之间。

笔记： 如果您设置了超出范围的 SYSREF_MULP，SYSREF 生成器会将设置固定为 SYSREF_MULP=1。
您可以通过 Ex 选择您希望 SYSREF 类型是单次脉冲、周期性还是间隙周期性ampF-Tile JESD204C 英特尔 FPGA IP 参数编辑器中的设计选项卡。

表 9. Examp周期性和间隙周期性 SYSREF 计数器的文件

E	SYSREF_MULP	系统引用期间 (ESYSREF_MULP 32）	占空比	描述
1	1	32	1..31 （可编程的）	间隙周期
1	1	32	16 （固定的）	定期
1	2	64	1..63 （可编程的）	间隙周期
1	2	64	32 （固定的）	定期
1	16	512	1..511 （可编程的）	间隙周期
1	16	512	256 （固定的）	定期
2	3	19	1..191 （可编程的）	间隙周期
2	3	192	96 （固定的）	定期
2	8	512	1..511 （可编程的）	间隙周期
2	8	512	256 （固定的）	定期
2	9 （非法的）	64	32 （固定的）	间隙周期
2	9 （非法的）	64	32 （固定的）	定期

表 10. SYSREF 控制寄存器
如果寄存器设置与您在生成设计示例时指定的设置不同，您可以动态重新配置 SYSREF 控制寄存器amp乐。在 F-Tile JESD204C 英特尔 FPGA IP 未复位之前配置 SYSREF 寄存器。如果您通过选择外部 SYSREF 发生器
sysref_ctrl[7]寄存器位，可以忽略对SYSREF类型、倍频、占空比和相位的设置。

位	默认值	描述
系统引用控制[1:0]	2'b00: 一杆 2'b01：周期性 2'b10：间隙周期	SYSREF 类型。默认值取决于 SYSREF 模式设置 Examp设计 F-Tile JESD204C 英特尔 FPGA IP 参数编辑器中的选项卡。
系统引用控制[6:2]	5'b00001	SYSREF 乘数。此 SYSREF_MULP 字段适用于周期性和间隙周期性 SYSREF 类型。您必须配置乘数以确保 ESYSREF_MULP 值在 F-Tile JESD1C IP 退出复位之前介于 16 到 204 之间。如果 ESYSREF_MULP 值超出此范围，则乘数值默认为 5'b00001。
系统引用控制[7]	双工数据路径：1'b1 单工 TX 或 RX 数据路径：1'b0	SYSREF 选择。默认值取决于 Ex 中的数据路径设置ampF-Tile JESD204C 英特尔 FPGA IP 参数编辑器中的设计选项卡。 0：单工 TX 或 RX（外部 SYSREF） 1：双工（内部 SYSREF）
系统引用控制[16:8]	9 时 0 分	当 SYSREF 类型为周期性或间隙周期性时，SYSREF 占空比。您必须在 F-Tile JESD204C IP 退出复位之前配置占空比。最大值 = (ESYSREF_MULP32)-1 对于 examp乐： 50% 占空比 = (ESYSREF_MULP32)/2 如果您未配置此寄存器字段，或者如果您将寄存器字段配置为 50 或大于允许的最大值，则占空比默认为 0%。
系统引用控制[17]	1'b0	SYSREF type 为 one-shot 时手动控制。写入 1 将 SYSREF 信号设置为高电平。写入 0 将 SYSREF 信号设置为低电平。您需要写入 1，然后写入 0 以在单次模式下创建 SYSREF 脉冲。
系统引用控制[31:18]	22 时 0 分	预订的。

重置定序器
这个设计前ample 由两个复位定序器组成：

Reset Sequence 0—处理对 TX/RX Avalon 流域、Avalon 存储器映射域、内核 PLL、TX PHY、TX 内核和 SYSREF 生成器的复位。

Reset Sequence 1—处理 RX PHY 和 RX Core 的复位。

3线SPI
该模块可选，用于将 SPI 接口转换为 3 线。

系统锁相环
F-tile 具有三个板载系统 PLL。这些系统 PLL 是硬核 IP（MAC、PCS 和 FEC）和 EMIB 交叉的主要时钟源。这意味着，当您使用系统 PLL 时钟模式时，模块不由 PMA 时钟提供时钟，也不依赖于来自 FPGA 内核的时钟。每个系统 PLL 仅生成与一个频率接口关联的时钟。对于前amp例如，您需要两个系统 PLL 来运行一个 1 GHz 接口和一个 500 MHz 接口。使用系统 PLL 允许您独立使用每条通道，而通道时钟变化不会影响相邻通道。
每个系统 PLL 可以使用八个 FGT 参考时钟中的任何一个。系统 PLL 可以共享一个参考时钟或具有不同的参考时钟。每个接口都可以选择它使用的系统 PLL，但是，一旦选择，它就是固定的，不能使用动态重新配置进行重新配置。

相关信息
F-tile 架构和 PMA 和 FEC Direct PHY IP 用户指南

有关 Intel Agilex F-tile 器件中系统 PLL 时钟模式的更多信息。

模式生成器和检查器
模式生成器和检查器对于创建数据很有用amp文件和监控用于测试目的。
表 11. 支持的码型发生器

码形发生器	描述
PRBS 码型发生器	F-Tile JESD204C 设计实例ampPRBS 码型生成器支持以下多项式次数： PRBS23：X23+X18+1 PRBS15：X15+X14+1 PRBS9：X9+X5+1 PRBS7：X7+X6+1
Ramp 模式发生器	ramp 对于每个后续的 s，模式值递增 1ample 的生成器宽度为 N，并且当 s 中的所有位都翻转到 0amp是 1。启用 ramp 通过将 1 写入 ED 控制块的 tst_ctl 寄存器的位 2 来生成模式发生器。
命令通道 ramp 模式发生器	F-Tile JESD204C 设计实例ample 支持命令通道 ramp 每个通道的模式发生器。 ramp 模式值每 1 位命令字递增 6。起始种子是所有通道的增量模式。

表 12. 支持的模式检查器

模式检查器	描述
PRBS 模式检查器	当 F-Tile JESD204C IP 实现抗偏移对齐时，模式检查器中的加扰种子会自同步。模式检查器需要 8 个八位字节供加扰种子自同步。
Ramp 模式检查器	第一个有效数据samp每个转换器 (M) 的 le 被加载为 r 的初始值amp 图案。后续数据amples 值必须在每个时钟周期增加 1 直到最大值，然后翻转为 0。

模式检查器	描述
	例如ample，当S=1，N=16，WIDTH_MULP = 2时，每个转换器的数据宽度为S * WIDTH_MULP * N = 32。最大数据samp文件值为 0xFFFF。 ramp 模式检查器验证所有转换器是否接收到相同的模式。
命令通道 ramp 模式检查器	F-Tile JESD204C 设计实例ample 支持命令通道 ramp 模式检查器。接收到的第一个命令字（6 位）被加载为初始值。同一通道中的后续命令字必须递增到 0x3F 并翻转到 0x00。命令通道 ramp 模式检查器检查 ramp 所有车道上的图案。

F-Tile JESD204C TX 和 RX IP
这个设计前amp文件允许您将每个 TX/RX 配置为单工模式或双工模式。
双工配置允许使用内部或外部串行环回进行 IP 功能演示。 IP 中的 CSR 没有优化掉以允许 IP 控制和状态观察。

F-Tile JESD204C 设计实例amp时钟和复位

F-Tile JESD204C 设计实例ample有一组时钟和复位信号。

表 13.设计防爆amp乐钟

时钟信号	方向	描述
管理时钟	输入	频率为 100 MHz 的 LVDS 差分时钟。
refclk_xcvr	输入	收发器参考时钟，数据速率频率/因数为 33。
refclk_核心	输入	具有相同频率的核心参考时钟 refclk_xcvr。
in_sysref	输入	SYSREF 信号。最大 SYSREF 频率是数据速率/(66x32xE)。
系统引用输出	输出	SYSREF 信号。最大 SYSREF 频率是数据速率/(66x32xE)。
txlink_clk rxlink_clk	内部的	TX 和 RX 链路时钟，频率为数据速率/66。
txframe_clk rxframe_clk	内部的	频率为数据速率/33 (FCLK_MULP=2) 的 TX 和 RX 帧时钟频率为数据速率/66 (FCLK_MULP=1) 的 TX 和 RX 帧时钟
tx_fclk rx_fclk	内部的	频率为数据速率/66 (FCLK_MULP=2) 的 TX 和 RX 相位时钟当 FCLK_MULP=1 时，TX 和 RX 相位时钟始终为高电平 (1'b1)
spi_SCLK	输出	频率为 20 MHz 的 SPI 波特率时钟。

当你加载设计前amp文件进入 FPGA 设备时，内部 ninit_done 事件确保 JTAG 到 Avalon 主桥以及所有其他块都处于重置状态。

SYSREF 发生器有其独立的复位来为 txlink_clk 和 rxlink_clk 时钟注入有意的异步关系。这种方法在模拟来自外部时钟芯片的 SYSREF 信号方面更加全面。

表 14. 设计防爆amp乐重置

复位信号	方向	描述
全局_rst_n	输入	所有模块的按钮全局重置，J 除外TAG 到阿瓦隆大师桥。
ninit_done	内部的	J 的 Reset Release IP 的输出TAG 到阿瓦隆大师桥。
edctl_rst_n	内部的	ED 控制块由 J 复位TAG 到阿瓦隆大师桥。 hw_rst 和 global_rst_n 端口不会重置 ED 控制块。
硬件资源	内部的	通过写入 ED 控制块的 rst_ctl 寄存器来置位和置低 hw_rst。 mgmt_rst_in_n 在 hw_rst 被断言时断言。
管理_rst_in_n	内部的	各种 IP 的 Avalon 内存映射接口的复位和复位定序器的输入： F-Tile JESD20C IP 双工本机 PHY 的 j204c_reconfig_reset SPI 主机的 spi_rst_n pio_rst_n 用于 PIO 状态和控制复位定序器 0 和 0 的 reset_in1 端口 global_rst_n、hw_rst 或 edctl_rst_n 端口在 mgmt_rst_in_n 上断言复位。
系统引用_rst_n	内部的	使用重置定序器 0 reset_out2 端口重置 ED 控制块中的 SYSREF 生成器块。如果内核 PLL 被锁定，则复位定序器 0 reset_out2 端口会解除置位复位。
core_pll_rst	内部的	通过复位定序器 0 reset_out0 端口复位核心 PLL。当 mgmt_rst_in_n 复位有效时，核心 PLL 复位。
j204c_tx_avs_rst_n	内部的	通过复位定序器 204 复位 F-Tile JESD0C TX Avalon 存储器映射接口。TX Avalon 存储器映射接口在 mgmt_rst_in_n 置位时置位。
j204c_rx_avs_rst_n	内部的	通过复位定序器 204 复位 F-Tile JESD1C TX Avalon 存储器映射接口。RX Avalon 存储器映射接口在 mgmt_rst_in_n 置位时置位。
j204c_tx_rst_n	内部的	重置 txlink_clk 和 txframe_clk 域中的 F-Tile JESD204C TX 链路和传输层。复位定序器 0 reset_out5 端口复位 j204c_tx_rst_n。如果内核 PLL 被锁定并且 tx_pma_ready 和 tx_ready 信号被置位，则该复位置为无效。
j204c_rx_rst_n	内部的	重置 rxlink_clk 和 rxframe_clk 域中的 F-Tile JESD204C RX 链路和传输层。

复位信号	方向	描述
		复位定序器 1 reset_out4 端口复位 j204c_rx_rst_n。如果内核 PLL 被锁定且 rx_pma_ready 和 rx_ready 信号被置位，则此复位无效。
j204c_tx_rst_ack_n	内部的	使用 j204c_tx_rst_n 重置握手信号。
j204c_rx_rst_ack_n	内部的	使用 j204c_rx_rst_n 重置握手信号。

图 8. 设计实例的时序图amp乐重置

F-Tile JESD204C 设计实例amp信号

表 15. 系统接口信号

信号	方向	描述
时钟和复位
管理时钟	输入	用于系统管理的 100 MHz 时钟。
refclk_xcvr	输入	F-tile UX QUAD 和系统 PLL 的参考时钟。相当于数据速率/因子 33。
refclk_核心	输入	内核 PLL 参考时钟。应用与 refclk_xcvr 相同的时钟频率。
in_sysref	输入	来自外部 SYSREF 发生器的 SYSREF 信号，用于 JESD204C 子类 1 实现。
系统引用输出	输出	由 FPGA 设备生成的用于 JESD204C 子类 1 实现的 SYSREF 信号，用于设计前amp仅用于链接初始化目的。

信号	方向	描述
串行外设接口
spi_SS_n[2:0]	输出	低电平有效，SPI 从机选择信号。
spi_SCLK	输出	SPI 串行时钟。
spi_sdio	输入/输出	从主机输出数据到外部从机。从外部从站向主站输入数据。

信号	方向	描述
笔记：启用 Generate 3-Wire SPI Module 选项时。
spi_味噌笔记: 当 Generate 3-Wire SPI Module 选项未启用时。	输入	从外部从机到 SPI 主机的输入数据。
spi_MOSI 笔记：当 Generate 3-Wire SPI Module 选项未启用时。	输出	从 SPI 主机输出数据到外部从机。

信号	方向	描述
ADC / DAC
tx_serial_data[链接*L-1:0]	输出	差分高速串行输出数据到 DAC。时钟嵌入串行数据流中。
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[链接*L-1:0]	输入	来自 ADC 的差分高速串行输入数据。时钟从串行数据流中恢复。
rx_serial_data_n[链接*L-1:0]

信号	方向	描述
通用输入/输出
user_led[3:0]	输出	指示以下条件的状态： [0]：SPI编程完成 [1]：TX链接错误 [2]：RX链接错误 [3]：Avalon 流数据的模式检查器错误
user_dip[3:0]	输入	用户模式拨码开关输入： [0]：内部串行环回使能 [1]：FPGA 生成的 SYSREF 使能 [3:2]：保留

信号	方向	描述
带外 (OOB) 和状态
rx_patchk_data_error[LINK-1:0]	输出	当此信号有效时，表示模式检查器检测到错误。
rx_link_error[LINK-1:0]	输出	当此信号有效时，表示 JESD204C RX IP 已有效中断。
tx_link_error[LINK-1:0]	输出	当此信号有效时，表示 JESD204C TX IP 已有效中断。
嵌入锁定	输出	当此信号有效时，表示 JESD204C RX IP 已实现 EMB 锁定。
sh_lock_out	输出	当此信号有效时，表示 JESD204C RX IP 同步报头已锁定。

信号	方向	描述
阿瓦隆流媒体
rx_avst_valid[LINK-1:0]	输入	指示转换器是否amp到应用层的文件数据有效或无效。 0：数据无效 1：数据有效
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	输入	转换器amp将数据传给应用层。

F-Tile JESD204C 设计实例amp文件控制寄存器

F-Tile JESD204C 设计实例ampED 控制块中的文件寄存器使用字节寻址（32 位）。

表 16. 设计防爆amp地址映射
这些 32 位 ED 控制块寄存器位于 mgmt_clk 域中。

成分	地址
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI控制	0x0102_0000 – 0x0102_001F
PIO控制	0x0102_0020 – 0x0102_002F
PIO状态	0x0102_0040 – 0x0102_004F
重置定序器 0	0x0102_0100 – 0x0102_01FF
重置定序器 1	0x0102_0200 – 0x0102_02FF
ED控制	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP 收发器 PHY 重新配置	0x0200_0000 – 0x023F_FFFF

表 17. 寄存器访问类型和定义
此表描述了 Intel FPGA IP 的寄存器访问类型。

访问类型	定义
反渗透/体积	软件只读（对写入没有影响）。该值可能会有所不同。
RW	软件读取并返回当前位值。软件写入并将该位设置为所需的值。
RW1C	软件读取并返回当前位值。软件写入 0 无效。如果该位已由硬件设置为 1，则软件写入 0 并将该位清零。硬件将该位设置为 1。软件清除的优先级高于硬件设置。

表 18. ED 控制地址映射

抵消	注册名称
0x00	第一次控制
0x04	rst_sts0
*持续…*

抵消	注册名称
0x10	rst_sts_Detected0
0x40	系统引用控制
0x44	系统引用_sts
0x80	tst_ctl
0x8c	tst_err0

表 19. ED 控制块控制和状态寄存器

字节抵消	登记	姓名	使用权	重置	描述
0x00	第一次控制	第一断言	RW	0x0	重置控制。 [0]：写 1 以断言复位。 (hw_rst) 再次写入 0 以解除断言复位。 [31:1]：保留。
0x04	rst_sts0	初始状态	反渗透/体积	0x0	重置状态。 [0]：内核PLL 锁定状态。 [31:1]：保留。
0x10	rst_sts_detected0	rst_sts_set	RW1C	0x0	内部或外部 SYSREF 发生器的 SYSREF 边沿检测状态。 [0]：值为 1 表示检测到子类 1 操作的 SYSREF 上升沿。软件可以写入 1 来清除该位以启用新的 SYSREF 边沿检测。 [31:1]：保留。
0x40	系统引用控制	系统引用控制	RW	双工数据路径一次性：0x00080	SYSREF 控制。參閱表 10 在第 17 页了解有关该寄存器使用的更多信息。
				定期：	笔记：复位值取决于
				0x00081	SYSREF 类型和 F-Tile
				间隙 - 周期性：	JESD204C IP 数据路径参数设置。
				0x00082
				TX 或 RX 数据
				小路
				一枪：
				0x00000
				定期：
				0x00001
				缺口-
				周期性的：
				0x00002
0x44	系统引用_sts	系统引用状态	反渗透/体积	0x0	SYSREF 状态。该寄存器包含内部 SYSREF 发生器的最新 SYSREF 周期和占空比设置。參閱表 9 在第 16 页上了解 SYSREF 周期和占空比的合法值。
*持续…*

字节抵消	登记	姓名	使用权	重置	描述
					[8:0]：SYSREF 周期。当值为 0xFF 时， SYSREF 周期 = 255 当值为 0x00 时，SYSREF 周期 = 256。 [17:9]：SYSREF 占空比。 [31:18]：保留。
0x80	tst_ctl	测试控制	RW	0x0	测控。使用该寄存器为模式生成器和检查器启用不同的测试模式。 [1:0] = 保留字段 [2] = ramp_test_ctl 1'b0 = 使能 PRBS 模式发生器和检查器 1'b1 = 启用 ramp 模式生成器和检查器 [31:3]：保留。
0x8c	tst_err0	tst_错误	RW1C	0x0	链路 0 的错误标志。当该位为 1'b1 时，表示发生了错误。您应该先解决该错误，然后再将 1'b1 写入相应位以清除错误标志。[0] = 模式检查器错误 [1] = tx_link_error [2] = rx_link_error [3] = 命令模式检查器错误 [31:4]：保留。

F-Tile JESD204C 英特尔 FPGA IP 设计示例的文档修订历史amp用户指南

文档版本	英特尔 Quartus Prime 版本	IP版本	更改
2021.10.11	21.3	1.0.0	初始版本。

文件/资源

英特尔 F-Tile JESD204C 英特尔 FPGA IP 设计示例ample [pdf] 用户指南
F-Tile JESD204C 英特尔 FPGA IP 设计示例ample，F-Tile JESD204C，英特尔 FPGA IP 设计示例ample，IP设计Example, 设计前ample

参考

用户手册

F-Tile JESD204C 英特尔 FPGA IP 设计示例ample

关于 F-Tile JESD204C 英特尔® FPGA IP 设计实例amp用户指南

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