F-Tile JESD204C Intel FPGA IP Design Example

Babagan F-Tile JESD204C Intel® FPGA IP Design Example Pandhuan pangguna

Pandhuan pangguna iki nyedhiyakake fitur, pedoman panggunaan, lan katrangan rinci babagan eks desainamples kanggo F-Tile JESD204C Intel® FPGA IP nggunakake piranti Intel Agilex™.

Tujuwan pamirsa

Dokumen iki dimaksudaké kanggo:

• Arsitek desain nggawe pilihan IP sajrone tahap perencanaan desain level sistem
• Desainer hardware nalika nggabungake IP menyang desain level sistem
• Insinyur validasi sajrone simulasi tingkat sistem lan tahap validasi hardware

Dokumen sing gegandhengan
Tabel ing ngisor iki nampilake dokumen referensi liyane sing ana gandhengane karo F-Tile JESD204C Intel FPGA IP.

Tabel 1. Dokumen sing gegandhengan

Referensi	Katrangan
F-Tile JESD204C Intel FPGA IP User Guide	Nyedhiyakake informasi babagan F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Release Cathetan	Dhaptar owah-owahan sing digawe kanggo F-Tile JESD204C F-Tile JESD204C ing release tartamtu.
Lembar Data Piranti Intel Agilex	Dokumen iki nggambarake karakteristik listrik, karakteristik ngoper, spesifikasi konfigurasi, lan wektu kanggo piranti Intel Agilex.

Akronim lan Glosarium

Tabel 2. Daftar Akronim

Akronim	Ekspansi
LEMC	Jam Multiblock Lokal Lengkap
FC	Rate jam pigura
ADC	Konverter Analog menyang Digital
DAC	Konverter Digital menyang Analog
DSP	Prosesor Sinyal Digital
TX	Pemancar
RX	panrima

Akronim	Ekspansi
DLL	Lapisan tautan data
CSR	Kontrol lan ndhaftar status
CRU	Jam lan Reset Unit
ISR	Rutinitas Layanan Ganggu
FIFO	First-In-First-Metu
SERDES	Serializer Deserializer
ECC	Kode Mbenerake Kesalahan
FEC	Ndandani Koreksi Kesalahan
SERR	Deteksi Kesalahan Tunggal (ing ECC, bisa dikoreksi)
DERR	Deteksi Kesalahan Ganda (ing ECC, fatal)
PRBS	Urutan biner pseudorandom
MAC	Pengontrol Akses Media. MAC kalebu protokol sublayer, transport layer, lan data link layer.
PHY	Lapisan Fisik. PHY biasane kalebu lapisan fisik, SERDES, driver, panrima lan CDR.
PCS	Sub-layer Coding Fisik
PMA	Lampiran Sedheng Fisik
RBD	RX Buffer Tundha
UI	Interval Unit = durasi bit serial
Jumlah RBD	RX Buffer Delay rawuh lane paling anyar
RBD offset	RX Buffer Wektu tundha release kesempatan
SH	Header sinkronisasi
TL	Lapisan transportasi
EMIB	Jembatan Interkoneksi Multi-die sing dipasang

Tabel 3. Daftar Glosarium

istilahe	Katrangan
Piranti Konverter	Konverter ADC utawa DAC
Piranti Logika	FPGA utawa ASIC
Oktèt	Klompok 8 bit, dadi input menyang encoder 64/66 lan output saka dekoder
nyicip	Sakumpulan 4 bit sing minangka unit kerja dhasar saka spesifikasi JESD204C
Blok	Simbol 66-bit sing digawe dening skema enkoding 64/66
Tarif Baris	Tingkat data efektif saka link serial Laju Garis Lane = (Mx Sx N'x 66/64 x FC) / L
Link Jam	Link Jam = Lane Line Rate/66.
Pigura	A pesawat saka consecutive oktet kang posisi saben oktet bisa dikenali dening referensi kanggo sinyal alignment pigura.
Jam pigura	Jam sistem sing mlaku ing tingkat pigura, sing kudu jam link 1x lan 2x.

istilahe	Katrangan
Samples saben pigura jam	Samples saben jam, total samples ing jam pigura kanggo piranti konverter.
LEMC	Jam internal digunakake kanggo nyelarasake wates multiblock lengkap antarane lorong lan menyang referensi external (SYSREF utawa Subkelas 1).
Subkelas 0	Ora ana dhukungan kanggo latensi deterministik. Data kudu langsung dirilis ing lane kanggo lane deskew ing panrima.
Subkelas 1	Latensi deterministik nggunakake SYSREF.
Link Multipoint	Link antar-piranti karo 2 utawa luwih piranti konverter.
64B / 66B Encoding	Kode baris sing peta data 64-bit menyang 66 bit kanggo mbentuk blok. Struktur data tingkat dasar minangka blok sing diwiwiti kanthi header sinkronisasi 2-bit.

Tabel 4. Simbol

istilahe	Katrangan
L	Jumlah jalur saben piranti konverter
M	Jumlah konverter saben piranti
F	Jumlah oktet saben pigura ing siji lane
S	Jumlah samples ditularaké saben konverter siji saben siklus pigura
N	Résolusi konverter
N'	Jumlah total bit saben sample ing format data pangguna
CS	Jumlah bit kontrol saben konversi sample
CF	Jumlah tembung kontrol saben periode jam pigura saben pranala
HD	Format data pangguna Kapadhetan Dhuwur
E	Jumlah multiblock ing multiblock lengkap

F-Tile JESD204C Intel FPGA IP Design Example Guide cepet wiwitan

Desain F-Tile JESD204C Intel FPGA IP examples kanggo piranti Intel Agilex fitur testbench simulating lan desain hardware sing ndhukung kompilasi lan testing hardware.
Sampeyan bisa ngasilake desain F-Tile JESD204C examples liwat katalog IP ing piranti lunak Intel Quartus® Prime Pro Edition.

Gambar 1. Pangembangan Stages kanggo Design Example

Desain ExampDiagram Blok

Gambar 2. Desain F-Tile JESD204C ExampDiagram Blok Tingkat Dhuwur

Desain example kasusun saka modul ing ngisor iki:

• Sistem Desainer Platform
  • F-Tile JESD204C Intel FPGA IP
  • JTAG menyang jembatan Avalon Master
  • Parallel I / O (PIO) controller
  • Antarmuka Port Serial (SPI)—modul master— IOPLL
  • SYSREF generator
  • Example Desain (ED) Kontrol CSR
  • Reset sequencers
• Sistem PLL
• Generator pola
• Priksa pola

Tabel 5. Desain Examplan Modul

Komponen	Katrangan
Sistem Desainer Platform	Sistem Desainer Platform instantiate jalur data F-Tile JESD204C IP lan peripheral ndhukung.
F-Tile JESD204C Intel FPGA IP	Subsistem Desainer Platform iki ngemot IP TX lan RX F-Tile JESD204C sing disedhiyakake bebarengan karo duplex PHY.
JTAG menyang jembatan Avalon Master	Jembatan iki nyedhiyakake akses host console sistem menyang IP sing dipetakan memori ing desain liwat JTAG antarmuka.
Parallel I / O (PIO) controller	controller iki menehi antarmuka memori-peta kanggo sampling lan nyopir tujuan umum I / O bandar.
Guru SPI	Modul iki nangani transfer serial data konfigurasi menyang antarmuka SPI ing mburi konverter.
SYSREF generator	Generator SYSREF nggunakake jam link minangka jam referensi lan ngasilake pulsa SYSREF kanggo F-Tile JESD204C IP. Cathetan: Desain iki example nggunakake generator SYSREF kanggo nduduhake duplex F-Tile JESD204C IP link initialization. Ing aplikasi tingkat sistem F-Tile JESD204C subclass 1, sampeyan kudu ngasilake SYSREF saka sumber sing padha karo jam piranti.
IOPLL	Desain iki example nggunakake IOPLL kanggo generate jam pangguna kanggo ngirim data menyang F-Tile JESD204C IP.
ED Kontrol CSR	Modul iki nyedhiyakake kontrol lan status deteksi SYSREF, lan kontrol pola tes lan status.
Reset sequencers	Desain iki example kasusun saka 2 reset sequencers: Reset Sequence 0—Nangani reset menyang domain streaming TX/RX Avalon®, domain sing dipetakan memori Avalon, inti PLL, TX PHY, inti TX, lan generator SYSREF. Reset Sequence 1—Ngatur reset menyang RX PHY lan RX inti.
Sistem PLL	Sumber jam utami kanggo F-kothak IP hard lan EMIB nyebrang.
Generator pola	Generator pola ngasilake PRBS utawa ramp pola.
Priksa pola	Pola checker verifikasi PRBS utawa ramp pola ditampa, lan flag kesalahan nalika nemokake mismatch data sample.

Requirements piranti lunak

Intel nggunakake piranti lunak ing ngisor iki kanggo nyoba ex desainamples ing sistem Linux:

• Piranti lunak Intel Quartus Prime Pro Edition
• Questa * / ModelSim * utawa VCS * / VCS MX simulator

Nggawe Desain

Kanggo ngasilake desain example saka editor parameter IP:

1. Gawe proyek sing nargetake kulawarga piranti Intel Agilex F-tile lan pilih piranti sing dikarepake.
2. Ing Katalog IP, Alat ➤ Katalog IP, pilih F-Tile JESD204C Intel FPGA IP.
3. Nemtokake jeneng tingkat paling dhuwur lan folder kanggo variasi IP khusus sampeyan. Klik OK. Editor parameter nambah .ip tingkat paling dhuwur file menyang proyek saiki kanthi otomatis. Yen sampeyan dijaluk nambahake .ip kanthi manual file menyang proyek, klik Project ➤ Tambah/Busak Files ing Project kanggo nambah file.
4. Ing ngisor Examptab Desain, nemtokake desain example paramèter minangka diterangake ing Design Examplan Parameter.
5. Klik Generate Examplan Desain.

Piranti lunak ngasilake kabeh desain files ing sub-direktori. Iki files dibutuhake kanggo mbukak simulasi lan kompilasi.

Desain Examplan Parameter
F-Tile JESD204C Intel FPGA IP editor parameter kalebu Examptab Desain kanggo sampeyan nemtokake paramèter tartamtu sadurunge ngasilake desain example.

Tabel 6. Parameter ing ExampTab Desain Kab

Paramèter	Pilihan	Katrangan
Pilih Desain	Kontrol Konsol Sistem ora ana	Pilih kontrol console sistem kanggo ngakses ex desainample path data liwat console sistem.
Simulasi	Urip, Pateni	Aktifake kanggo IP kanggo generate perlu files kanggo simulating desain example.
Sintesis	Urip, Pateni	Aktifake kanggo IP kanggo generate perlu files kanggo kompilasi Intel Quartus Prime lan demonstrasi hardware.
format HDL (kanggo simulasi)	Verilog VDHL	Pilih format HDL saka RTL files kanggo simulasi.
format HDL (kanggo sintesis)	Verilog mung	Pilih format HDL saka RTL files kanggo sintesis.

Paramèter	Pilihan	Katrangan
Ngasilake modul SPI 3 kawat	Urip, Pateni	Aktifake kanggo ngaktifake antarmuka SPI 3-kabel tinimbang 4-kabel.
Mode Sysref	Siji-shot periodik Gapped periodik	Pilih manawa sampeyan pengin alignment SYSREF dadi mode pulsa siji-shot, periodik, utawa periodik gapped, adhedhasar syarat desain lan keluwesan wektu. One-shot—Pilih pilihan iki kanggo ngaktifake SYSREF dadi mode pulsa siji-shot. Nilai sysref_ctrl [17] ndhaftar bit 0. Sawise F-Tile JESD204C IP reset deasserts, ngganti nilai registrasi sysref_ctrl [17] saka 0 kanggo 1, banjur kanggo 0, kanggo pulsa SYSREF siji-dijupuk. Periodik—SYSREF ing mode périodik duwé siklus tugas 50:50. Periode SYSREF yaiku E * SYSREF_MULP. Gapped periodik-SYSREF nduweni siklus tugas sing bisa diprogram saka granularitas 1 siklus jam link. Periode SYSREF yaiku E * SYSREF_MULP. Kanggo setelan siklus tugas out-of-range, blok generasi SYSREF kudu kanthi otomatis nyimpulake siklus tugas 50:50. Rujuk menyang SYSREF Generator bagean kanggo informasi luwih lengkap babagan SYSREF wektu.
Pilih papan	ora ana	Pilih papan kanggo desain example. Ora Ana-Opsi iki ora kalebu aspek hardware kanggo ex desainample. Kabeh tugas pin bakal disetel menyang pin virtual.
Pola Tes	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Pilih pola generator lan pola test checker. Pola Generator-JESD204C ndhukung PRBS pola generator saben data sample. Iki tegese jembaré data iku pilihan N + CS. PRBS pola generator lan checker migunani kanggo nggawe data sample rangsangan kanggo testing lan ora kompatibel karo mode test PRBS ing ADC / DAC converter. Ramp Lapisan link Generator Pola-JESD204C beroperasi kanthi normal nanging transportasi mengko dipateni lan input saka formatter ora digatekake. Saben jalur ngirimake aliran oktet sing padha sing nambah saka 0x00 dadi 0xFF lan banjur mbaleni. Ramp test pola diaktifake dening prbs_test_ctl. Pemeriksa Pola PRBS-JESD204C PRBS scrambler wis nyinkronake dhewe lan samesthine yen inti IP bisa decode link munggah, wiji scrambling wis disinkronake. PRBS scrambling winih bakal njupuk munggah 8 oktet kanggo poto initialize. Ramp Pola Checker-JESD204C scrambling wis nyinkronake dhewe lan samesthine yen inti IP bisa decode link munggah, wiji scrambling wis diselarasake. Oktet sah pisanan dimuat minangka ramp nilai wiwitan. Data sakteruse kudu nambah nganti 0xFF lan muter nganti 0x00. Ramp pamriksa pola kudu mriksa pola sing padha ing kabeh jalur.
Aktifake loopback serial internal	Urip, Pateni	Pilih loopback serial internal.
Aktifake Saluran Command	Urip, Pateni	Pilih pola saluran perintah.

Struktur Direktori
Desain F-Tile JESD204C example direktori ngemot kui files kanggo desain examples.

Gambar 3. Struktur Direktori kanggo F-Tile JESD204C Intel Agilex Design Example

Tabel 7. Direktori Files

Folder	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulasi / mentor	modelsim_sim.tcl tb_top_waveform.do
simulasi / synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulating Design Examping Testbench

Desain example testbench simulates desain kui.

Gambar 4. Tata cara

Kanggo simulasi desain, tindakake langkah ing ngisor iki:

1. Ganti direktori kerja dadiample_design_directory>/simulasi/ .
2. Ing baris printah, mbukak script simulasi. Tabel ing ngisor iki nuduhake printah kanggo mbukak simulator sing didhukung.

Simulator	dhawuh
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (tanpa Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulasi dipungkasi kanthi pesen sing nuduhake manawa mlaku kasebut sukses utawa ora.

Gambar 5. Simulasi Sukses
Tokoh iki nuduhake pesen simulasi sing sukses kanggo simulator VCS.

Nyusun Desain Example

Kanggo ngumpulake kompilasi-mung exampproyek, tindakake langkah iki:

1. Njamin desain kompilasi example generasi lengkap.
2. Ing piranti lunak Intel Quartus Prime Pro Edition, bukak proyek Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. Ing menu Processing, klik Start Compilation.

Katrangan rinci kanggo F-Tile JESD204C Design Example

Desain F-Tile JESD204C example nduduhake fungsi streaming data nggunakake mode loopback.
Sampeyan bisa nemtokake setelan paramèter sing dipilih lan ngasilake ex desainample.
Desain example kasedhiya mung ing mode duplex kanggo loro Base lan PHY varian. Sampeyan bisa milih mung Base utawa PHY mung varian nanging IP bakal ngasilake ex desainample kanggo Base lan PHY.

Cathetan:  Sawetara konfigurasi tingkat data sing dhuwur bisa uga gagal wektu. Kanggo ngindhari kegagalan wektu, coba nemtokake nilai multiplier frekuensi jam pigura ngisor (FCLK_MULP) ing tab Konfigurasi editor parameter F-Tile JESD204C Intel FPGA IP.

Komponen Sistem

Desain F-Tile JESD204C example menehi aliran kontrol basis lunak sing nggunakake unit kontrol hard karo utawa tanpa support console sistem.

Desain example mbisakake link otomatis munggah ing mode loopback internal lan eksternal.

JTAG menyang Avalon Master Bridge
Ing JTAG menyang Avalon Master Bridge nyedhiyakake sambungan antarane sistem host kanggo ngakses F-Tile JESD204C IP sing dipetakan memori lan kontrol IP periferal lan ndhaftar status liwat JTAG antarmuka.

Gambar 6. Sistem karo JTAG menyang Avalon Master Bridge Core

Cathetan:  Jam sistem kudu paling sethithik 2X luwih cepet tinimbang jam JTAG jam. Jam sistem punika mgmt_clk (100MHz) ing desain iki example.

Inti I/O (PIO) Paralel
Input podo / output (PIO) inti karo antarmuka Avalon menehi antarmuka memori-dipetake antarane port budak memori Avalon lan tujuan umum I / bandar O. Port I / O nyambungake menyang logika pangguna on-chip, utawa menyang pin I / O sing nyambung menyang piranti njaba menyang FPGA.

Gambar 7. Inti PIO kanthi Port Input, Port Output, lan Dhukungan IRQ
Kanthi gawan, komponen Desainer Platform mateni Jalur Layanan Interrupt (IRQ).

Port PIO I/O ditugasake ing HDL tingkat paling dhuwur file (status io_ kanggo port input, kontrol io_ kanggo port output).

Tabel ing ngisor iki njlèntrèhaké panyambungan sinyal kanggo status lan kontrol I / bandar O kanggo ngalih DIP lan LED ing pembangunan kit.

Tabel 8. PIO inti I / O Ports

Pelabuhan	bit	Sinyal
Out_port	0	Pemrograman SPI USER_LED rampung
	31:1	dilindhungi
Ing_port	0	USER_DIP internal serial loopback ngaktifake Off = 1 Ing = 0
	1	SYSREF sing digawe FPGA USER_DIP ngaktifake Off = 1 Ing = 0
	31:2	dilindhungi.

Guru SPI
Modul master SPI minangka komponen Desainer Platform standar ing perpustakaan standar Katalog IP. Modul iki nggunakake protokol SPI kanggo nggampangake konfigurasi konverter eksternal (kanggo example, ADC, DAC, lan generator jam eksternal) liwat ruang register terstruktur ing piranti kasebut.

Master SPI duwe antarmuka peta memori Avalon sing nyambung menyang master Avalon (JTAG menyang jembatan master Avalon) liwat interkoneksi sing dipetakan memori Avalon. Master SPI nampa instruksi konfigurasi saka master Avalon.

Modul master SPI ngontrol nganti 32 budak SPI independen. SCLK baud rate diatur kanggo 20 MHz (dibagi 5).
Modul iki dikonfigurasi kanggo 4-kabel, antarmuka jembaré 24-dicokot. Yen pilihan Generate 3-Wire SPI Module dipilih, modul tambahan instantiated kanggo ngowahi output 4-kabel master SPI kanggo 3-kabel.

IOPLL
IOPLL ngasilake jam sing dibutuhake kanggo ngasilake frame_clk lan link_clk. Jam referensi menyang PLL bisa dikonfigurasi nanging diwatesi ing tingkat data / faktor 33.

• Kanggo desain example sing ndhukung data rate 24.33024 Gbps, tingkat jam kanggo frame_clk lan link_clk punika 368.64 MHz.
• Kanggo desain example sing ndhukung data rate 32 Gbps, tingkat jam kanggo frame_clk lan link_clk punika 484.848 MHz.

SYSREF Generator
SYSREF minangka sinyal wektu kritis kanggo konverter data kanthi antarmuka F-Tile JESD204C.

Generator SYSREF ing desain example digunakake kanggo duplex JESD204C IP link dhisikan demonstarsi waé. Ing aplikasi tingkat sistem JESD204C subclass 1, sampeyan kudu ngasilake SYSREF saka sumber sing padha karo jam piranti.

Kanggo F-Tile JESD204C IP, multiplier SYSREF (SYSREF_MULP) saka register kontrol SYSREF nemtokake periode SYSREF, yaiku pirang-pirang n-integer saka parameter E.

Sampeyan kudu njamin E*SYSREF_MULP ≤16. Kanggo example, yen E = 1, setelan legal kanggo SYSREF_MULP kudu ing 1-16, lan yen E = 3, setelan legal kanggo SYSREF_MULP kudu ing 1-5.

Cathetan:  Yen sampeyan nyetel SYSREF_MULP metu saka sawetara, generator SYSREF bakal ndandani setelan kanggo SYSREF_MULP = 1.
Sampeyan bisa milih apa sampeyan pengin jinis SYSREF dadi pulsa siji-shot, periodik, utawa gapped periodik liwat Ex.amptab Desain ing F-Tile JESD204C Intel FPGA IP editor parameter.

Tabel 9. Examples saka Periodik lan Gapped Periodik SYSREF Counter

E	SYSREF_MULP	PERIODE SYSREF (E*SYSREF_MULP* 32)	Siklus tugas	Katrangan
1	1	32	1..31 (Bisa diprogram)	Periodik Gapped
1	1	32	16 (Tetep)	periodik
1	2	64	1..63 (Bisa diprogram)	Periodik Gapped
1	2	64	32 (Tetep)	periodik
1	16	512	1..511 (Bisa diprogram)	Periodik Gapped
1	16	512	256 (Tetep)	periodik
2	3	19	1..191 (Bisa diprogram)	Periodik Gapped
2	3	192	96 (Tetep)	periodik
2	8	512	1..511 (Bisa diprogram)	Periodik Gapped
2	8	512	256 (Tetep)	periodik
2	9 (Ilegal)	64	32 (Tetep)	Periodik Gapped
2	9 (Ilegal)	64	32 (Tetep)	periodik

 

Tabel 10. Register Kontrol SYSREF
Sampeyan bisa ngonfigurasi ulang registrasi kontrol SYSREF kanthi dinamis yen setelan registrasi beda karo setelan sing sampeyan nemtokake nalika nggawe desain ex.ample. Konfigurasi registrasi SYSREF sadurunge F-Tile JESD204C Intel FPGA IP ora bisa direset. Yen sampeyan milih generator SYSREF external liwat
sysref_ctrl [7] ndhaptar bit, sampeyan bisa nglirwakake setelan kanggo jinis SYSREF, multiplier, siklus tugas lan phase.

bit	Nilai Default	Katrangan
sysref_ctrl[1:0]	2'b00: Siji-shot 2'b01: Periodik 2'b10: Gapped periodik	Tipe SYSREF. Nilai standar gumantung ing setelan mode SYSREF ing Example Desain tab ing F-Tile JESD204C Intel FPGA IP editor parameter.
sysref_ctrl[6:2]	5'b00001	SYSREF multiplier. Kolom SYSREF_MULP iki ditrapake kanggo jinis SYSREF periodik lan gapped-periodik. Sampeyan kudu ngatur nilai multiplier kanggo mesthekake E * SYSREF_MULP Nilai antarane 1 kanggo 16 sadurunge F-Tile JESD204C IP metu saka reset. Yen E * SYSREF_MULP Nilai metu saka sawetara iki, Nilai multiplier standar kanggo 5'b00001.
sysref_ctrl[7]	Jalur data dupleks: 1'b1 Simplex TX utawa RX jalur data: 1'b0	SYSREF pilih. Nilai gawan gumantung ing setelan path data ing Examptab Desain ing F-Tile JESD204C Intel FPGA IP editor parameter. 0: Simplex TX utawa RX (SYSREF Eksternal) 1: Duplex (SYSREF Internal)
sysref_ctrl[16:8]	9h0	Siklus tugas SYSREF nalika jinis SYSREF periodik utawa gapped periodik. Sampeyan kudu ngatur siklus tugas sadurunge F-Tile JESD204C IP metu saka reset. Nilai maksimum = (E*SYSREF_MULP*32)-1 Kanggo example: 50% siklus tugas = (E*SYSREF_MULP*32)/2 Siklus tugas standar kanggo 50% yen sampeyan ora ngatur iki ndhaftar lapangan, utawa yen sampeyan ngatur lapangan ndhaftar kanggo 0 utawa luwih saka nilai maksimum diijini.
sysref_ctrl[17]	1'b0	Kontrol manual nalika jinis SYSREF siji-shot. Tulis 1 kanggo nyetel sinyal SYSREF menyang dhuwur. Tulis 0 kanggo nyetel sinyal SYSREF dadi kurang. Sampeyan kudu nulis 1 banjur 0 kanggo nggawe pulsa SYSREF ing mode siji-dijupuk.
sysref_ctrl[31:18]	22h0	dilindhungi.

Reset Sequencers
Desain iki example dumadi saka rong urutan reset:

• Reset Sequence 0—Nangani reset menyang domain streaming TX/RX Avalon, domain sing dipetakan memori Avalon, inti PLL, TX PHY, inti TX, lan generator SYSREF.
• Reset Urutan 1—Nangani reset menyang RX PHY lan RX Core.

3-Kawat SPI
Modul iki opsional kanggo ngowahi antarmuka SPI dadi 3-kabel.

Sistem PLL
F-tile duwe telung PLL sistem on-board. PLL sistem iki minangka sumber jam utama kanggo IP hard (MAC, PCS, lan FEC) lan EMIB nyebrang. Iki tegese, nalika sampeyan nggunakake mode jam PLL sistem, pamblokiran ora clocked dening jam PMA lan ora gumantung ing jam teka saka inti FPGA. Saben sistem PLL mung ngasilake jam sing digandhengake karo siji antarmuka frekuensi. Kanggo example, sampeyan kudu loro PLLs sistem kanggo mbukak siji antarmuka ing 1 GHz lan siji antarmuka ing 500 MHz. Nggunakake sistem PLL ngidini sampeyan nggunakake saben jalur kanthi mandiri tanpa owah-owahan jam lane sing mengaruhi jalur tetanggan.
Saben sistem PLL bisa nggunakake salah siji saka wolung jam referensi FGT. Sistem PLL bisa nuduhake jam referensi utawa duwe jam referensi sing beda. Saben antarmuka bisa milih sistem PLL kang digunakake, nanging, yen wis dipilih, iku tetep, ora reconfigurable nggunakake reconfiguration dinamis.

Informasi sing gegandhengan
Arsitektur F-tile lan PMA lan FEC Direct PHY IP Pandhuan Pangguna

Informasi luwih lengkap babagan mode jam PLL sistem ing piranti Intel Agilex F-tile.

Pola Generator lan Checker
Generator pola lan checker migunani kanggo nggawe dataamples lan ngawasi kanggo tujuan testing.
Tabel 11. Didhukung Pola Generator

Generator Pola	Katrangan
generator pola PRBS	Desain F-Tile JESD204C exampGenerator pola PRBS ndhukung tingkat polinomial ing ngisor iki: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp generator pola	Ing ramp Nilai pola nambah 1 kanggo saben s sakteruseample karo jembaré generator N, lan muter liwat kanggo 0 nalika kabeh bit ing sampiku 1. Aktifake ramp generator pola kanthi nulis 1 kanggo dicokot 2 register tst_ctl saka pemblokiran kontrol ED.
Saluran printah ramp generator pola	Desain F-Tile JESD204C example ndhukung saluran printah ramp generator pola saben jalur. Ing ramp Nilai pola nambah 1 saben 6 bit tembung printah. Wiji wiwitan minangka pola tambahan ing kabeh jalur.

Tabel 12. Didhukung Pola Checker

Pola Priksa	Katrangan
Pemeriksa pola PRBS	Wiji scrambling ing pamriksa pola disinkronake dhewe nalika F-Tile JESD204C IP entuk keselarasan deskew. Pemeriksa pola mbutuhake 8 oktet supaya wiji scrambling bisa nyinkronake dhewe.
Ramp pamriksa pola	Data sah pisanan sample kanggo saben konverter (M) dimuat minangka nilai dhisikan saka ramp pola. Data salajengipun sampnilai les kudu nambah 1 ing saben siklus jam nganti maksimal lan banjur muter menyang 0.

Pola Priksa	Katrangan
	Kanggo example, nalika S = 1, N = 16 lan WIDTH_MULP = 2, jembaré data saben konverter S * WIDTH_MULP * N = 32. Data maksimum sampNilai iku 0xFFFF. Ing ramp pamriksa pola verifikasi manawa pola sing padha ditampa ing kabeh konverter.
Saluran printah ramp pamriksa pola	Desain F-Tile JESD204C example ndhukung saluran printah ramp pamriksa pola. Tembung perintah pisanan (6 bit) sing ditampa dimuat minangka nilai awal. Tembung prentah sakteruse ing jalur sing padha kudu nambah nganti 0x3F lan muter nganti 0x00. Saluran printah ramp pola mriksa mriksa kanggo ramp pola ing kabeh jalur.

F-Tile JESD204C TX lan RX IP
Desain iki example ngijini sampeyan kanggo ngatur saben TX / RX ing mode simplex utawa mode duplex.
Konfigurasi duplex ngidini demonstrasi fungsi IP nggunakake loopback serial internal utawa eksternal. CSR ing IP ora dioptimalake kanggo ngidini kontrol IP lan observasi status.

F-Tile JESD204C Desain Example Jam lan Reset

Desain F-Tile JESD204C example wis pesawat saka jam lan sinyal reset.

Tabel 13.Desain Examplan Jam

Sinyal Jam	arah	Katrangan
mgmt_clk	Input	Jam diferensial LVDS kanthi frekuensi 100 MHz.
refclk_xcvr	Input	Jam referensi transceiver kanthi frekuensi tingkat data / faktor 33.
refclk_core	Input	Jam referensi inti kanthi frekuensi sing padha karo refclk_xcvr.
ing_sysref	Input	Sinyal SYSREF. Frekuensi SYSREF maksimal yaiku data rate/(66x32xE).
sysref_out	Output
txlink_clk rxlink_clk	Internal	Jam link TX lan RX kanthi frekuensi data rate / 66.
txframe_clk rxframe_clk	Internal	Jam pigura TX lan RX kanthi frekuensi data rate/33 (FCLK_MULP=2) Jam pigura TX lan RX kanthi frekuensi data rate/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Internal	Jam fase TX lan RX kanthi frekuensi tingkat data/66 (FCLK_MULP=2) TX lan RX jam phase tansah dhuwur (1'b1) nalika FCLK_MULP = 1
spi_SCLK	Output	Jam baud rate SPI kanthi frekuensi 20 MHz.

Nalika sampeyan mbukak desain example menyang piranti FPGA, acara ninit_done internal njamin yen JTAG kanggo Avalon Master jembatan ing reset uga kabeh pamblokiran liyane.

Generator SYSREF duwe reset independen kanggo nyuntikake hubungan bedo sing disengojo kanggo jam txlink_clk lan rxlink_clk. Cara iki luwih lengkap kanggo niru sinyal SYSREF saka chip jam eksternal.

Tabel 14. Desain Example Reset

Reset Sinyal	arah	Katrangan
global_rst_n	Input	Push tombol global reset kanggo kabeh pamblokiran, kajaba JTAG menyang jembatan Avalon Master.
ninit_ rampung	Internal	Output saka Reset Release IP kanggo JTAG menyang jembatan Avalon Master.
edctl_rst_n	Internal	Blok Kontrol ED direset dening JTAG menyang jembatan Avalon Master. Port hw_rst lan global_rst_n ora ngreset blok Kontrol ED.
hw_rst	Internal	Negesake lan deassert hw_rst kanthi nulis menyang register rst_ctl saka blok Kontrol ED. mgmt_rst_in_n negesake nalika hw_rst ditegesake.
mgmt_rst_in_n	Internal	Reset kanggo antarmuka sing dipetakan memori Avalon saka macem-macem IP lan input saka sequencer reset:  j20c_reconfig_reset kanggo F-Tile JESD204C IP duplex Native PHY spi_rst_n kanggo master SPI pio_rst_n kanggo status lan kontrol PIO reset_in0 port saka reset sequencer 0 lan 1 Global_rst_n, hw_rst, utawa edctl_rst_n port negesake reset ing mgmt_rst_in_n.
sysref_rst_n	Internal	Reset kanggo blok generator SYSREF ing blok Kontrol ED nggunakake sequencer reset 0 reset_out2 port. Reset sequencer 0 reset_out2 port deasserts reset yen inti PLL dikunci.
inti_pll_rst	Internal	Ngreset PLL inti liwat sequencer reset 0 reset_out0 port. PLL inti ngreset nalika mgmt_rst_in_n reset ditegesake.
j204c_tx_avs_rst_n	Internal	Reset antarmuka F-Tile JESD204C TX Avalon memori-dipetake liwat reset sequencer 0. TX Avalon memori-peta antarmuka negesake nalika mgmt_rst_in_n ditegesake.
j204c_rx_avs_rst_n	Internal	Reset antarmuka F-Tile JESD204C TX Avalon memori-dipetake liwat reset sequencer 1. RX Avalon memori-peta antarmuka negesake nalika mgmt_rst_in_n ditegesake.
j204c_tx_rst_n	Internal	Reset link F-Tile JESD204C TX lan lapisan transportasi ing txlink_clk, lan txframe_clk, domain. Sequencer reset 0 reset_out5 port ngreset j204c_tx_rst_n. Reset iki deasserts yen PLL inti dikunci, lan sinyal tx_pma_ready lan tx_ready ditegesake.
j204c_rx_rst_n	Internal	Reset link F-Tile JESD204C RX lan lapisan transportasi ing, rxlink_clk, lan rxframe_clk domain.

Reset Sinyal	arah	Katrangan
		Reset sequencer 1 reset_out4 port ngreset j204c_rx_rst_n. Reset iki deasserts yen PLL inti dikunci, lan sinyal rx_pma_ready lan rx_ready ditegesake.
j204c_tx_rst_ack_n	Internal	Reset sinyal jabat tangan nganggo j204c_tx_rst_n.
j204c_rx_rst_ack_n	Internal	Reset sinyal jabat tangan nganggo j204c_rx_rst_n.

Gambar 8. Diagram Wektu kanggo Desain Example Reset

F-Tile JESD204C Desain Example Sinyal

Tabel 15. Sinyal Antarmuka Sistem

Sinyal	arah	Katrangan
Jam lan Reset
mgmt_clk	Input	Jam 100 MHz kanggo manajemen sistem.
refclk_xcvr	Input	Jam referensi kanggo F-tile UX QUAD lan System PLL. Setara karo data rate/faktor 33.
refclk_core	Input	Jam referensi PLL inti. Aplikasi frekuensi jam padha refclk_xcvr.
ing_sysref	Input	Sinyal SYSREF saka generator SYSREF external kanggo JESD204C Subclass 1 implementasine.
sysref_out	Output	Sinyal SYSREF kanggo implementasi JESD204C Subclass 1 sing digawe dening piranti FPGA kanggo desain example link initialization waé mung.

 

Sinyal	arah	Katrangan
SPI
spi_SS_n[2:0]	Output	Aktif kurang, SPI slave pilih sinyal.
spi_SCLK	Output	jam serial SPI.
spi_sdio	Input / Output	Data output saka master menyang budak eksternal. Input data saka budak eksternal menyang master.

Sinyal	arah	Katrangan
Cathetan:Nalika pilihan Generate 3-Wire SPI Modul diaktifake.
spi_MISO Cathetan: Nalika pilihan Generate 3-Wire SPI Module ora aktif.	Input	Input data saka budak eksternal menyang master SPI.
spi_MOSI Cathetan: Nalika pilihan Generate 3-Wire SPI Module ora diaktifake.	Output	Data output saka master SPI menyang budak eksternal.

 

Sinyal	arah	Katrangan
ADC / DAC
tx_serial_data[LINK*L-1:0]	Output	Diferensial data output serial kacepetan dhuwur kanggo DAC. Jam wis ditempelake ing stream data serial.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Input	Diferensial data input serial kacepetan dhuwur saka ADC. Jam wis mbalekake saka stream data serial.
rx_serial_data_n[LINK*L-1:0]

 

Sinyal	arah	Katrangan
Tujuan Umum I/O
user_led[3:0]	Output	Nuduhake status kanggo kahanan ing ngisor iki: [0]: Pemrograman SPI rampung [1]: kesalahan pranala TX [2]: kesalahan pranala RX [3]: Kesalahan pamriksa pola kanggo data streaming Avalon
panganggo_dip[3:0]	Input	Input switch DIP mode pangguna: [0]: Ngaktifake loopback serial internal [1]: FPGA-generate SYSREF ngaktifake [3:2]: dilindhungi undhang-undhang

 

Sinyal	arah	Katrangan
Out-of-band (OOB) lan Status
rx_patchk_data_error[LINK-1:0]	Output	Nalika sinyal iki ditegesake, iku nuduhake pola checker wis dideteksi kesalahan.
rx_link_error[LINK-1:0]	Output	Nalika sinyal iki ditegesake, iku nuduhake JESD204C RX IP wis negesake interupsi.
tx_link_error[LINK-1:0]	Output	Nalika sinyal iki ditegesake, nuduhake JESD204C TX IP wis negesake interupsi.
emb_lock_out	Output	Nalika sinyal iki ditegesake, nuduhake JESD204C RX IP wis entuk kunci EMB.
sh_lock_out	Output	Nalika sinyal iki ditegesake, iku nuduhake JESD204C RX IP sink header dikunci.

 

Sinyal	arah	Katrangan
Avalon Streaming
rx_avst_valid[LINK-1:0]	Input	Nuduhake manawa konverter sample data menyang lapisan aplikasi bener utawa ora bener. 0: Data ora valid 1: Data sah
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Input	Konverter sample data menyang lapisan aplikasi.

F-Tile JESD204C Desain Example Register Kontrol

Desain F-Tile JESD204C example ndhaftar ing pamblokiran ED Control nggunakake byte-addressing (32 bit).

Tabel 16. Desain Example Peta Alamat
Register blok Kontrol ED 32-bit iki ana ing domain mgmt_clk.

Komponen	alamat
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Kontrol SPI	0x0102_0000 – 0x0102_001F
Kontrol PIO	0x0102_0020 – 0x0102_002F
Status PIO	0x0102_0040 – 0x0102_004F
Reset Sequencer 0	0x0102_0100 – 0x0102_01FF
Reset Sequencer 1	0x0102_0200 – 0x0102_02FF
Kontrol ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tabel 17. Register Akses Tipe lan Definition
Tabel iki njlèntrèhaké jinis akses register kanggo Intel FPGA IPs.

Tipe Akses	definisi
RO/V	Piranti lunak mung diwaca (ora ana pengaruh kanggo nulis). Nilai bisa beda-beda.
RW	Piranti lunak maca lan ngasilake nilai bit saiki. Piranti lunak nulis lan nyetel bit menyang nilai sing dikarepake.
RW1C	Piranti lunak maca lan ngasilake nilai bit saiki. Piranti lunak nulis 0 lan ora ana efek. Piranti lunak nulis 1 lan mbusak bit dadi 0 yen bit wis disetel dadi 1 dening hardware. Hardware nyetel bit dadi 1. Software clear duwe prioritas sing luwih dhuwur tinimbang set hardware.

Tabel 18. Peta Alamat Kontrol ED

Offset	Jeneng Register
0x00	rst_ctl
0x04	pisanan_sts0
terus…

Offset	Jeneng Register
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabel 19. ED Control Block Control lan Status Register

Byte Offset	Ndaftar	jeneng	Akses	Reset	Katrangan
0x00	rst_ctl	rst_assert	RW	0x0	Reset kontrol. [0]: Tulis 1 kanggo negesake reset. (hw_rst) Tulis 0 maneh kanggo deassert reset. [31:1]: Dilindhungi.
0x04	pisanan_sts0	status_rst	RO/V	0x0	Reset status. [0]: Status kunci PLL inti. [31:1]: Dilindhungi.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Status deteksi pinggiran SYSREF kanggo generator SYSREF internal utawa eksternal. [0]: Nilai 1 Nuduhake pinggiran munggah SYSREF dideteksi kanggo subclass 1 operasi. Piranti lunak bisa nulis 1 kanggo mbusak bit iki kanggo ngaktifake deteksi pinggiran SYSREF anyar. [31:1]: Dilindhungi.
0x40	sysref_ctl	sysref_contr ol	RW	Duplex datapath Siji-shot: 0x00080	kontrol SYSREF. Rujuk menyang Tabel 10 ing kaca 17 kanggo informasi luwih lengkap babagan panggunaan register iki.
				Periodik:	Cathetan: Nilai reset gumantung ing
				0x00081	jinis SYSREF lan F-Tile
				Gapped periodik:	Setelan parameter jalur data JESD204C IP.
				0x00082
				TX utawa RX data
				dalan
				Siji-shot:
				0x00000
				Periodik:
				0x00001
				Gapped-
				periodik:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Status SYSREF. Register iki ngemot wektu SYSREF paling anyar lan setelan siklus tugas generator SYSREF internal. Rujuk menyang Tabel 9 ing kaca 16 kanggo nilai legal periode SYSREF lan siklus tugas.
terus…

Byte Offset	Ndaftar	jeneng	Akses	Reset	Katrangan
					[8:0]: Periode SYSREF. Nalika Nilai punika 0xFF, ing Periode SYSREF = 255 Nalika Nilai yen 0x00, periode SYSREF = 256. [17:9]: SYSREF siklus tugas. [31:18]: Dilindhungi.
0x80	tst_ctl	tst_kontrol	RW	0x0	Kontrol tes. Gunakake register iki kanggo ngaktifake pola test beda kanggo generator pola lan checker. [1:0] = Bidang sing dicadhangake [2] = ramp_test_ctl 1'b0 = Mbisakake generator pola PRBS lan checker 1'b1 = Mbisakake ramp generator pola lan mriksa [31:3]: Dilindhungi.
0x8c	tst_err0	tst_error	RW1C	0x0	Kesalahan flag kanggo Link 0. Nalika dicokot 1'b1, nuduhake kesalahan wis kedaden. Sampeyan kudu mutusake masalah kesalahan sadurunge nulis 1'b1 menyang bit masing-masing kanggo mbusak gendera kesalahan. [0] = Pola checker error [1] = tx_link_error [2] = rx_link_error [3] = Command pattern checker error [31:4]: Reserved.

Riwayat Revisi Dokumen kanggo F-Tile JESD204C Intel FPGA IP Design Example Pandhuan pangguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Owah-owahan
2021.10.11	21.3	1.0.0	Rilis wiwitan.

Dokumen / Sumber Daya

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Pandhuan pangguna F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, Desain IP Example, Desain Example

Referensi

• Manual pangguna