F-Tile JESD204C Intel FPGA IP dizains Example

Par F-Tile JESD204C Intel® FPGA IP Design Example Lietotāja rokasgrāmata

Šajā lietotāja rokasgrāmatā ir sniegtas funkcijas, lietošanas vadlīnijas un detalizēts dizaina apraksts, piemēramampF-Tile JESD204C Intel® FPGA IP, izmantojot Intel Agilex™ ierīces.

Paredzētā auditorija

Šis dokuments ir paredzēts:

• Projektēšanas arhitekts, lai veiktu IP izvēli sistēmas līmeņa projektēšanas plānošanas posmā
• Aparatūras dizaineri, integrējot IP savā sistēmas līmeņa dizainā
• Validācijas inženieri sistēmas līmeņa simulācijas un aparatūras validācijas fāzē

Saistītie dokumenti
Šajā tabulā ir uzskaitīti citi atsauces dokumenti, kas saistīti ar F-Tile JESD204C Intel FPGA IP.

1. tabula. Saistītie dokumenti

Atsauce	Apraksts
F-Tile JESD204C Intel FPGA IP lietotāja rokasgrāmata	Sniedz informāciju par F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP izlaišanas piezīmes	Uzskaita F-Tile JESD204C F-Tile JESD204C veiktās izmaiņas konkrētā laidienā.
Intel Agilex ierīces datu lapa	Šajā dokumentā ir aprakstīti Intel Agilex ierīču elektriskie parametri, komutācijas raksturlielumi, konfigurācijas specifikācijas un laiks.

Akronīmi un glosārijs

2. tabula. Akronīmu saraksts

Akronīms	Paplašināšanās
LEMC	Vietējais paplašinātais vairāku bloku pulkstenis
FC	Kadra takts frekvence
ADC	Analogais-digitālais pārveidotājs
DAC	Digitālais–analogais pārveidotājs
DSP	Ciparu signālu procesors
TX	Raidītājs
RX	Uztvērējs

Akronīms	Paplašināšanās
DLL	Datu saites slānis
KSA	Kontroles un statusa reģistrs
CRU	Pulkstenis un atiestatīšanas vienība
ISR	Pārtraukt pakalpojumu kārtību
FIFO	Pirmais iekšā-pirmais-ārā
SERDES	Serializer Deserializer
ECC	Kļūda labojot kodu
FEC	Pārsūtīt kļūdu labošanu
SERR	Vienas kļūdas noteikšana (ECC, labojama)
DERR	Divkāršu kļūdu noteikšana (ECC, letāla)
PRBS	Pseidogadījuma bināra secība
MAC	Multivides piekļuves kontrolieris. MAC ietver protokola apakšslāni, transporta slāni un datu saites slāni.
PHY	Fiziskais slānis. PHY parasti ietver fizisko slāni, SERDES, draiverus, uztvērējus un CDR.
PCS	Fiziskās kodēšanas apakšslānis
PMA	Fiziska vidēja pieķeršanās
UBA	RX bufera aizkave
UI	Vienības intervāls = sērijas bita ilgums
URB skaits	RX bufera aizkave ar jaunāko ierašanos joslā
UBA nobīde	RX bufera aizkaves atbrīvošanas iespēja
SH	Sinhronizēt galveni
TL	Transporta slānis
EMIB	Iegultais vairāku formu starpsavienojumu tilts

3. tabula. Glosāriju saraksts

Termiņš	Apraksts
Pārveidotāja ierīce	ADC vai DAC pārveidotājs
Loģiskā ierīce	FPGA vai ASIC
Oktets	8 bitu grupa, kas kalpo kā ievade 64/66 kodētājam un izeja no dekodētāja
Knibināt	4 bitu komplekts, kas ir JESD204C specifikāciju pamata darba vienība
Bloķēt	66 bitu simbols, ko ģenerē 64/66 kodēšanas shēma
Līnijas ātrums	Sērijas saites efektīvais datu pārraides ātrums Joslu līnijas ātrums = (Mx Sx N'x 66/64 x FC) / L
Saites pulkstenis	Saites pulkstenis = joslu līnijas ātrums/66.
Rāmis	Secīgu oktetu kopa, kurā katra okteta pozīciju var identificēt, atsaucoties uz kadra izlīdzināšanas signālu.
Rāmja pulkstenis	Sistēmas pulkstenis, kas darbojas ar kadru ātrumu, kam ir jābūt 1x un 2x saites pulkstenim.

Termiņš	Apraksts
Samples par kadru pulksteni	Samples par pulksteni, kopējais samples in kadra pulkstenis pārveidotāja ierīcei.
LEMC	Iekšējais pulkstenis, ko izmanto, lai izlīdzinātu paplašinātā vairāku bloku robežas starp joslām un ārējām atsaucēm (SYSREF vai 1. apakšklase).
0. apakšklase	Nav atbalsta deterministiskajam latentumam. Dati nekavējoties jāatbrīvo uztvērējā, mainot joslu uz joslu.
1. apakšklase	Deterministiskais latentums, izmantojot SYSREF.
Daudzpunktu saite	Savienojumi starp ierīcēm ar 2 vai vairākām pārveidotāju ierīcēm.
64B / 66B kodējums	Līnijas kods, kas kartē 64 bitu datus uz 66 bitiem, lai izveidotu bloku. Bāzes līmeņa datu struktūra ir bloks, kas sākas ar 2 bitu sinhronizācijas galveni.

4. tabula. Simboli

Termiņš	Apraksts
L	Joslu skaits uz pārveidotāja ierīci
M	Pārveidotāju skaits vienā ierīcē
F	Oktetu skaits vienā kadrā vienā joslā
S	S skaitsampmazāk pārraidīts vienam pārveidotājam vienā kadra ciklā
N	Pārveidotāja izšķirtspēja
N'	Kopējais bitu skaits sekundēample lietotāja datu formātā
CS	Kontrolbitu skaits vienā konversijā sample
CF	Kontroles vārdu skaits vienā kadra pulksteņa periodā vienā saitē
HD	Augsta blīvuma lietotāja datu formāts
E	Vairāku bloku skaits paplašinātā vairāku bloku blokā

F-Tile JESD204C Intel FPGA IP dizains Example Īsā sākuma rokasgrāmata

F-Tile JESD204C Intel FPGA IP dizains exampLes Intel Agilex ierīcēm piedāvā simulējošu testēšanas stendu un aparatūras dizainu, kas atbalsta kompilāciju un aparatūras testēšanu.
Varat ģenerēt F-Tile JESD204C dizainu, piemampizmantojot IP katalogu Intel Quartus® Prime Pro Edition programmatūrā.

1. attēls. Izstrāde Stages par Design Example

Dizains Piemample blokshēma

2. attēls. F-Tile JESD204C dizains Example Augsta līmeņa blokshēma

Dizains example sastāv no šādiem moduļiem:

• Platformas dizaineru sistēma
  • F-Tile JESD204C Intel FPGA IP
  • JTAG uz Avalon Master tiltu
  • Paralēlais I/O (PIO) kontrolieris
  • Serial Port Interface (SPI) — galvenais modulis — IOPLL
  • SYSREF ģenerators
  • Example Design (ED) Control CSR
  • Atiestatīt sekvencērus
• Sistēma PLL
• Rakstu ģenerators
• Rakstu pārbaudītājs

5. tabula. Dizains Piemample Moduļi

Sastāvdaļas	Apraksts
Platformas dizaineru sistēma	Sistēma Platform Designer izveido F-Tile JESD204C IP datu ceļu un atbalsta perifērijas ierīces.
F-Tile JESD204C Intel FPGA IP	Šajā Platform Designer apakšsistēmā ir TX un RX F-Tile JESD204C IP, kas ir instantiēti kopā ar duplekso PHY.
JTAG uz Avalon Master tiltu	Šis tilts nodrošina sistēmas konsoles resursdatora piekļuvi dizainā ar atmiņu kartētajam IP, izmantojot JTAG saskarne.
Paralēlais I/O (PIO) kontrolieris	Šis kontrolleris nodrošina atmiņas kartētu interfeisu sampvispārēja pielietojuma I/O porti.
SPI meistars	Šis modulis apstrādā konfigurācijas datu sērijveida pārsūtīšanu uz SPI interfeisu pārveidotāja galā.
SYSREF ģenerators	SYSREF ģenerators izmanto saites pulksteni kā atsauces pulksteni un ģenerē SYSREF impulsus F-Tile JESD204C IP. Piezīme: Šis dizains, piemample izmanto SYSREF ģeneratoru, lai demonstrētu dupleksās F-Tile JESD204C IP saites inicializēšanu. F-Tile JESD204C 1. apakšklases sistēmas līmeņa lietojumprogrammā jums ir jāģenerē SYSREF no tā paša avota, kā ierīces pulkstenis.
IOPLL	Šis dizains, piemample izmanto IOPLL, lai ģenerētu lietotāja pulksteni datu pārsūtīšanai uz F-Tile JESD204C IP.
ED kontroles CSR	Šis modulis nodrošina SYSREF noteikšanas kontroli un statusu, kā arī testa modeļa kontroli un statusu.
Atiestatīt sekvencērus	Šis dizains, piemample sastāv no 2 atiestatīšanas sekvenceriem: Atiestatīšanas secība 0 — veic atiestatīšanu uz TX/RX Avalon® straumēšanas domēnu, Avalon atmiņas kartētu domēnu, kodola PLL, TX PHY, TX kodolu un SYSREF ģeneratoru. 1. atiestatīšanas secība — veic atiestatīšanu uz RX PHY un RX kodolu.
Sistēma PLL	Primārais pulksteņa avots F-tile cietajam IP un EMIB krustojumam.
Rakstu ģenerators	Modeļa ģenerators ģenerē PRBS vai ramp modelis.
Rakstu pārbaudītājs	Modeļa pārbaudītājs pārbauda PRBS vai ramp saņemto paraugu un atzīmē kļūdu, kad tā konstatē datu neatbilstībuample.

Programmatūras prasības

Intel izmanto šādu programmatūru, lai pārbaudītu dizainu, piemēramamples Linux sistēmā:

• Intel Quartus Prime Pro Edition programmatūra
• Questa*/ModelSim* vai VCS*/VCS MX simulators

Dizaina ģenerēšana

Lai ģenerētu dizainu, piemample no IP parametru redaktora:

1. Izveidojiet projektu, kura mērķauditorija ir Intel Agilex F-tile ierīču saime, un atlasiet vajadzīgo ierīci.
2. IP katalogā Rīki ➤ IP katalogs atlasiet F-Tile JESD204C Intel FPGA IP.
3. Norādiet sava pielāgotā IP varianta augstākā līmeņa nosaukumu un mapi. Noklikšķiniet uz Labi. Parametru redaktors pievieno augstākā līmeņa .ip file uz pašreizējo projektu automātiski. Ja tiek prasīts manuāli pievienot .ip file uz projektu, noklikšķiniet uz Projekts ➤ Pievienot/Noņemt Files in Project, lai pievienotu file.
4. Saskaņā ar Example Dizains, norādiet dizainu piemample parametrus, kā aprakstīts Design Example Parametri.
5. Noklikšķiniet uz Ģenerēt Example dizains.

Programmatūra ģenerē visu dizainu files apakšdirektorijās. Šīs files ir nepieciešami, lai palaistu simulāciju un kompilāciju.

Dizains Piemample Parametri
F-Tile JESD204C Intel FPGA IP parametru redaktors ietver Example Design cilne, lai pirms dizaina ģenerēšanas norādītu noteiktus parametrus, piemample.

6. tabula. Parametri Example Design Tab

Parametrs	Iespējas	Apraksts
Izvēlieties Dizains	Sistēmas konsoles vadība Nav	Atlasiet sistēmas konsoles vadību, lai piekļūtu dizaina piemample datu ceļu caur sistēmas konsoli.
Simulācija	Ieslēgts Izslēgts	Ieslēdziet, lai IP ģenerētu nepieciešamo files dizaina simulācijai, piemample.
Sintēze	Ieslēgts Izslēgts	Ieslēdziet, lai IP ģenerētu nepieciešamo files Intel Quartus Prime apkopošanai un aparatūras demonstrācijai.
HDL formāts (simulācijai)	Verilog VDHL	Izvēlieties RTL HDL formātu files simulācijai.
HDL formāts (sintēzei)	Tikai Verilog	Izvēlieties RTL HDL formātu files sintēzei.

Parametrs	Iespējas	Apraksts
Izveidojiet 3 vadu SPI moduli	Ieslēgts Izslēgts	Ieslēdziet, lai iespējotu 3 vadu SPI interfeisu, nevis 4 vadu.
Sysref režīms	Viens kadrs Periodiski Nepārtraukta periodiska	Atlasiet, vai vēlaties, lai SYSREF līdzinājums būtu viena kadra impulsa režīms, periodisks vai periodisks ar intervālu, pamatojoties uz jūsu dizaina prasībām un laika elastību. One-shot — atlasiet šo opciju, lai iespējotu SYSREF kā viena kadra impulsa režīmu. Sysref_ctrl[17] reģistra bita vērtība ir 0. Pēc F-Tile JESD204C IP atiestatīšanas nomainiet sysref_ctrl[17] reģistra vērtību no 0 uz 1, pēc tam uz 0, lai iegūtu vienreizēju SYSREF impulsu. Periodisks — SYSREF periodiskajā režīmā ir 50:50 darba cikls. SYSREF periods ir E*SYSREF_MULP. Atstarpi periodiski — SYSREF ir programmējams darba cikls, kura precizitāte ir 1 saites pulksteņa cikls. SYSREF periods ir E*SYSREF_MULP. Ārpus diapazona darbības cikla iestatīšanai SYSREF ģenerēšanas blokam automātiski jāizsecina 50:50 darba cikls. Skatiet uz SYSREF Ģenerators sadaļu, lai iegūtu papildinformāciju par SYSREF periodā.
Izvēlieties dēli	Nav	Izvēlieties tāfeles dizaina piemample. Nav — šī opcija izslēdz dizaina aparatūras aspektus, piemēram,ample. Visi piespraudes piespraudes tiks iestatīti uz virtuāliem tapām.
Testa modelis	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Atlasiet paraugu ģeneratoru un pārbaudītāja testa modeli. Pattern Generator — JESD204C atbalsta PRBS modeļu ģeneratoru katrā datu sekundēample. Tas nozīmē, ka datu platums ir N+CS opcija. PRBS modeļu ģenerators un pārbaudītājs ir noderīgi datu s izveideiampir stimuls testēšanai, un tas nav saderīgs ar PRBS testa režīmu ADC/DAC pārveidotājā. Ramp Pattern Generator — JESD204C saites slānis darbojas normāli, bet vēlāk transportēšana ir atspējota un formatētāja ievade tiek ignorēta. Katra josla pārraida identisku okteta straumi, kas palielinās no 0x00 līdz 0xFF un pēc tam atkārtojas. Ramp modeļa pārbaudi iespējo prbs_test_ctl. PRBS modeļa pārbaudītājs — JESD204C PRBS kodētājs ir pašsinhronizējošs, un ir paredzams, ka tad, kad IP kodols spēj atšifrēt saiti, kodēšanas sākums jau ir sinhronizēts. PRBS kodēšanas sēkla pašinicializācijai aizņems 8 oktetus. Ramp Pattern Checker — JESD204C kodēšana ir pašsinhronizējoša, un ir paredzams, ka tad, kad IP kodols spēj atšifrēt saiti, kodēšanas sākums jau ir sinhronizēts. Pirmais derīgais oktets tiek ielādēts kā ramp sākotnējā vērtība. Turpmākajiem datiem ir jāpalielina līdz 0xFF un jāpārnes uz 0x00. Ramp modeļa pārbaudītājam ir jāpārbauda, ​​vai visās joslās ir identisks raksts.
Iespējot iekšējo seriālo cilpu	Ieslēgts Izslēgts	Atlasiet iekšējo seriālo atpakaļcilpu.
Iespējot komandu kanālu	Ieslēgts Izslēgts	Atlasiet komandu kanāla modeli.

Direktoriju struktūra
F-Tile JESD204C dizains example direktorijos ir ģenerēts files dizainam examples.

3. attēls. Direktorija struktūra F-Tile JESD204C Intel Agilex Design Example

7. tabula. Katalogs Files

Mapes	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulācija/mentors	modelim_sim.tcl tb_top_waveform.do
simulācija/konspekts	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Dizaina imitācija Example Testbench

Dizains example testbench simulē jūsu ģenerēto dizainu.

4. attēls. Procedūra

Lai modelētu dizainu, veiciet šādas darbības:

1. Mainiet darba direktoriju uzample_design_directory>/simulation/ .
2. Komandrindā palaidiet simulācijas skriptu. Tālāk esošajā tabulā ir parādītas komandas atbalstīto simulatoru palaišanai.

Simulators	Komanda
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (bez Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulācija beidzas ar ziņojumiem, kas norāda, vai izpilde bija veiksmīga vai nē.

5. attēls. Veiksmīga simulācija
Šajā attēlā parādīts veiksmīgs VCS simulatora simulācijas ziņojums.

Dizaina sastādīšana Example

Lai apkopotu tikai apkopojumu exampprojektā, rīkojieties šādi:

1. Nodrošināt kompilācijas dizainu, piemamppaaudze ir pabeigta.
2. Programmatūrā Intel Quartus Prime Pro Edition atveriet projektu Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. Izvēlnē Apstrāde noklikšķiniet uz Sākt kompilāciju.

Detalizēts apraksts F-Tile JESD204C Design Example

F-Tile JESD204C dizains example demonstrē datu straumēšanas funkcionalitāti, izmantojot cilpas režīmu.
Jūs varat norādīt parametru iestatījumus pēc savas izvēles un ģenerēt dizainu piemample.
Dizains example ir pieejams tikai dupleksajā režīmā gan Base, gan PHY variantam. Varat izvēlēties tikai bāzi vai tikai PHY variantu, bet IP ģenerētu dizainu, piemēramample gan Base, gan PHY.

Piezīme:  Dažām liela datu pārraides ātruma konfigurācijām var neizdoties laika noteikšana. Lai izvairītos no laika noteikšanas kļūmes, F-Tile JESD204C Intel FPGA IP parametru redaktora cilnē Konfigurācijas apsveriet iespēju norādīt zemāku kadru takts frekvences reizinātāja (FCLK_MULP) vērtību.

Sistēmas komponenti

F-Tile JESD204C dizains example nodrošina uz programmatūru balstītu vadības plūsmu, kas izmanto cieto vadības bloku ar sistēmas konsoles atbalstu vai bez tā.

Dizains example nodrošina automātisku saiti iekšējā un ārējā cilpas režīmos.

JTAG uz Avalon Master Bridge
DžTAG uz Avalon Master Bridge nodrošina savienojumu starp resursdatora sistēmu, lai piekļūtu atmiņas kartētajam F-Tile JESD204C IP un perifērijas IP vadības un statusa reģistriem, izmantojot JTAG saskarne.

6. attēls. Sistēma ar JTAG uz Avalon Master Bridge Core

Piezīme:  Sistēmas pulkstenim jābūt vismaz 2X ātrākam par JTAG pulkstenis. Sistēmas pulkstenis ir mgmt_clk (100MHz) šajā dizainā, piemēram,ample.

Paralēlā I/O (PIO) kodols
Paralēlās ievades/izvades (PIO) kodols ar Avalon interfeisu nodrošina atmiņas kartētu interfeisu starp Avalon atmiņas kartētu vergu portu un vispārējas nozīmes I/O portiem. I/O porti ir savienoti vai nu ar mikroshēmas lietotāja loģiku, vai ar I/O kontaktiem, kas savienojas ar ierīcēm, kas ir ārpus FPGA.

7. attēls. PIO kodols ar ievades portiem, izvades portiem un IRQ atbalstu
Pēc noklusējuma platformas noformētāja komponents atspējo pakalpojumu līnijas pārtraukšanu (IRQ).

PIO I/O porti ir piešķirti augstākā līmeņa ABL file (io_ statuss ievades portiem, io_ kontrole izvades portiem).

Tālāk esošajā tabulā ir aprakstīta signāla savienojamība statusa un vadības I/O portiem ar izstrādes komplekta DIP slēdzi un LED.

8. tabula. PIO Core I/O porti

Osta	Mazliet	Signāls
Out_port	0	USER_LED SPI programmēšana ir pabeigta
	31:1	Rezervēts
In_port	0	USER_DIP iekšējās seriālās cilpas iespējošana Izslēgts = 1 Ieslēgts = 0
	1	USER_DIP FPGA ģenerēts SYSREF iespējots Izslēgts = 1 Ieslēgts = 0
	31:2	Rezervēts.

SPI meistars
SPI galvenais modulis ir standarta platformas noformētāja komponents IP kataloga standarta bibliotēkā. Šis modulis izmanto SPI protokolu, lai atvieglotu ārējo pārveidotāju konfigurēšanu (piemēram,ample, ADC, DAC un ārējie pulksteņa ģeneratori), izmantojot strukturētu reģistru telpu šajās ierīcēs.

SPI master ir Avalon atmiņas kartēts interfeiss, kas savienojas ar Avalon master (JTAG uz Avalon galveno tiltu), izmantojot Avalon atmiņas kartētu starpsavienojumu. SPI galvenais konfigurācijas instrukcijas saņem no Avalon galvenā.

SPI galvenais modulis kontrolē līdz pat 32 neatkarīgiem SPI vergu. SCLK pārraides ātrums ir konfigurēts uz 20 MHz (dalāms ar 5).
Šis modulis ir konfigurēts 4 vadu, 24 bitu platuma interfeisam. Ja ir atlasīta opcija Izveidot 3 vadu SPI moduli, tiek izveidots papildu modulis, lai pārveidotu SPI galvenā 4 vadu izvadi par 3 vadu.

IOPLL
IOPLL ģenerē pulksteni, kas nepieciešams, lai ģenerētu frame_clk un link_clk. Atsauces pulkstenis uz PLL ir konfigurējams, bet ierobežots ar datu pārraides ātrumu/koeficientu 33.

• Dizainam, piemample, kas atbalsta datu pārraides ātrumu 24.33024 Gbps, kadra_clk un link_clk pulksteņa ātrums ir 368.64 MHz.
• Dizainam, piemample, kas atbalsta datu pārraides ātrumu 32 Gbps, kadra_clk un link_clk pulksteņa ātrums ir 484.848 MHz.

SYSREF ģenerators
SYSREF ir kritisks laika signāls datu pārveidotājiem ar F-Tile JESD204C saskarni.

SYSREF ģenerators dizainā, piemample tiek izmantots tikai dupleksās JESD204C IP saites inicializācijas demonstrācijas nolūkiem. JESD204C 1. apakšklases sistēmas līmeņa lietojumprogrammā jums ir jāģenerē SYSREF no tā paša avota kā ierīces pulkstenis.

F-Tile JESD204C IP SYSREF vadības reģistra SYSREF reizinātājs (SYSREF_MULP) nosaka SYSREF periodu, kas ir E parametra n-vesels skaitlis.

Jums jānodrošina E*SYSREF_MULP ≤16. Piemēram,ample, ja E=1, SYSREF_MULP juridiskajam iestatījumam ir jābūt robežās no 1 līdz 16, un, ja E=3, SYSREF_MULP juridiskajam iestatījumam ir jābūt robežās no 1 līdz 5.

Piezīme:  Ja iestatāt ārpus diapazona SYSREF_MULP, SYSREF ģenerators labos iestatījumu uz SYSREF_MULP=1.
Example Design cilne F-Tile JESD204C Intel FPGA IP parametru redaktorā.

9. tabula. ExampPeriodiskā un Gapped Periodiskā SYSREF skaitītājs

E	SYSREF_MULP	SYSREF PERIODS (E*SYSREF_MULP* 32)	Darba cikls	Apraksts
1	1	32	1..31 (Programmējams)	Nepārtraukta periodiska
1	1	32	16 (Fiksēts)	Periodiski
1	2	64	1..63 (Programmējams)	Nepārtraukta periodiska
1	2	64	32 (Fiksēts)	Periodiski
1	16	512	1..511 (Programmējams)	Nepārtraukta periodiska
1	16	512	256 (Fiksēts)	Periodiski
2	3	19	1..191 (Programmējams)	Nepārtraukta periodiska
2	3	192	96 (Fiksēts)	Periodiski
2	8	512	1..511 (Programmējams)	Nepārtraukta periodiska
2	8	512	256 (Fiksēts)	Periodiski
2	9 (Nelegāls)	64	32 (Fiksēts)	Nepārtraukta periodiska
2	9 (Nelegāls)	64	32 (Fiksēts)	Periodiski

 

10. tabula. SYSREF kontroles reģistri
Varat dinamiski pārkonfigurēt SYSREF vadības reģistrus, ja reģistra iestatījums atšķiras no iestatījuma, ko norādījāt, ģenerējot dizainu, piemēram,ample. Konfigurējiet SYSREF reģistrus, pirms F-Tile JESD204C Intel FPGA IP nav atiestatīts. Ja izvēlaties ārējo SYSREF ģeneratoru, izmantojot
sysref_ctrl[7] reģistra bits, varat ignorēt SYSREF tipa, reizinātāja, darba cikla un fāzes iestatījumus.

Bits	Noklusējuma vērtība	Apraksts
sysref_ctrl[1:0]	2'b00: viens šāviens 2'b01: periodisks 2'b10: periodiska atstarpe	SYSREF tips. Noklusējuma vērtība ir atkarīga no SYSREF režīma iestatījuma Example dizains cilne F-Tile JESD204C Intel FPGA IP parametru redaktorā.
sysref_ctrl[6:2]	5'b00001	SYSREF reizinātājs. Šis lauks SYSREF_MULP ir piemērojams periodiskam un periodiskam SYSREF tipam. Jums ir jākonfigurē reizinātāja vērtība, lai nodrošinātu, ka E*SYSREF_MULP vērtība ir no 1 līdz 16, pirms F-Tile JESD204C IP nav atiestatīta. Ja E*SYSREF_MULP vērtība ir ārpus šī diapazona, reizinātāja noklusējuma vērtība ir 5'b00001.
sysref_ctrl[7]	Dupleksais datu ceļš: 1'b1 Simplex TX vai RX datu ceļš: 1'b0	SYSREF atlasiet. Noklusējuma vērtība ir atkarīga no datu ceļa iestatījuma Example Design cilne F-Tile JESD204C Intel FPGA IP parametru redaktorā. 0: vienkāršā TX vai RX (ārējais SYSREF) 1: Dupleksais (iekšējais SYSREF)
sysref_ctrl[16:8]	9:0	SYSREF darba cikls, ja SYSREF tips ir periodisks vai periodisks. Pirms F-Tile JESD204C IP atiestatīšanas ir jākonfigurē darba cikls. Maksimālā vērtība = (E*SYSREF_MULP*32)-1 Piemēramample: 50% darba cikls = (E*SYSREF_MULP*32)/2 Darba cikla noklusējuma vērtība ir 50%, ja nekonfigurējat šo reģistra lauku vai ja konfigurējat reģistra lauku uz 0 vai lielāku par maksimālo atļauto vērtību.
sysref_ctrl[17]	1'b0	Manuāla vadība, ja SYSREF tips ir vienreizējs. Ierakstiet 1, lai iestatītu SYSREF signālu uz augstu. Ierakstiet 0, lai iestatītu SYSREF signālu uz zemu. Lai izveidotu SYSREF impulsu viena kadra režīmā, jums jāieraksta 1, pēc tam 0.
sysref_ctrl[31:18]	22:0	Rezervēts.

Atiestatīt sekvences
Šis dizains, piemample sastāv no diviem atiestatīšanas sekvencēriem:

• Atiestatīšanas secība 0 — veic atiestatīšanu uz TX/RX Avalon straumēšanas domēnu, Avalon atmiņas kartētu domēnu, kodola PLL, TX PHY, TX kodolu un SYSREF ģeneratoru.
• Reset Sequence 1 — veic atiestatīšanu uz RX PHY un RX Core.

3 vadu SPI
Šis modulis nav obligāts, lai pārveidotu SPI interfeisu uz 3 vadu.

Sistēma PLL
F-tile ir trīs iebūvētās sistēmas PLL. Šīs sistēmas PLL ir primārais pulksteņa avots cietā IP (MAC, PCS un FEC) un EMIB šķērsošanai. Tas nozīmē, ka, izmantojot sistēmas PLL pulksteņa režīmu, bloki netiek iestatīti ar PMA pulksteni un nav atkarīgi no pulksteņa, kas nāk no FPGA kodola. Katra sistēmas PLL ģenerē tikai pulksteni, kas saistīts ar vienu frekvences interfeisu. Piemēram,ample, jums ir nepieciešami divi sistēmas PLL, lai darbinātu vienu interfeisu 1 GHz un vienu interfeisu 500 MHz. Sistēmas PLL izmantošana ļauj izmantot katru joslu neatkarīgi bez joslas pulksteņa maiņas, kas ietekmētu blakus joslu.
Katra sistēma PLL var izmantot jebkuru no astoņiem FGT atsauces pulksteņiem. Sistēmas PLL var koplietot atsauces pulksteni vai tiem var būt dažādi atsauces pulksteņi. Katrs interfeiss var izvēlēties, kuru sistēmu PLL tā izmanto, bet pēc izvēles tas ir fiksēts, nav pārkonfigurējams, izmantojot dinamisko pārkonfigurāciju.

Saistītā informācija
F-tile arhitektūra un PMA un FEC Direct PHY IP lietotāja rokasgrāmata

Plašāka informācija par sistēmas PLL pulksteņa režīmu Intel Agilex F-tile ierīcēs.

Rakstu ģenerators un pārbaudītājs
Rakstu ģenerators un pārbaudītājs ir noderīgi datu s izveideiampuzraudzību testēšanas nolūkos.
11. tabula. Atbalstītais modeļu ģenerators

Rakstu ģenerators	Apraksts
PRBS modeļu ģenerators	F-Tile JESD204C dizains example PRBS modeļu ģenerators atbalsta šādu polinomu pakāpi: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp modeļu ģenerators	Ramp modeļa vērtība palielinās par 1 katrām nākamajām sample ar ģeneratora platumu N, un pārvēršas līdz 0, kad visi biti ir sample ir 1. Iespējot ramp modeļu ģenerators, ierakstot ED vadības bloka tst_ctl reģistra 1. bitu 2.
Komandu kanāls ramp modeļu ģenerators	F-Tile JESD204C dizains example atbalsta komandu kanālu ramp raksta ģenerators katrā joslā. Ramp modeļa vērtība palielinās par 1 uz 6 komandas vārdu bitiem. Sākuma sēkla ir pieauguma modelis visās joslās.

12. tabula. Atbalstītā modeļa pārbaudītājs

Rakstu pārbaudītājs	Apraksts
PRBS raksta pārbaudītājs	Kad F-Tile JESD204C IP sasniedz novirzes izlīdzināšanu, šifrēšanas sēkla raksta pārbaudītājā tiek automātiski sinhronizēta. Raksta pārbaudītājam ir nepieciešami 8 okteti, lai kodēšanas sēkla pašsinhronizētos.
Ramp rakstu pārbaudītājs	Pirmie derīgie dati sample katram pārveidotājam (M) tiek ielādēta kā r sākotnējā vērtībaamp modelis. Turpmākie dati samples vērtībām ir jāpalielina par 1 katrā pulksteņa ciklā līdz maksimumam un pēc tam jāpārnes uz 0.

Rakstu pārbaudītājs	Apraksts
	Piemēram,ample, ja S=1, N=16 un WIDTH_MULP = 2, datu platums vienam pārveidotājam ir S * WIDTH_MULP * N = 32. Maksimālais datu apjoms sample vērtība ir 0xFFFF. Ramp modeļu pārbaudītājs pārbauda, ​​vai visos pārveidotājos tiek saņemti identiski modeļi.
Komandu kanāls ramp rakstu pārbaudītājs	F-Tile JESD204C dizains example atbalsta komandu kanālu ramp rakstu pārbaudītājs. Pirmais saņemtais komandas vārds (6 biti) tiek ielādēts kā sākotnējā vērtība. Turpmākajiem komandas vārdiem tajā pašā joslā ir jāpalielina līdz 0x3F un jānovirza līdz 0x00. Komandu kanāls ramp modeļa pārbaudītājs pārbauda ramp raksti visās joslās.

F-Tile JESD204C TX un RX IP
Šis dizains, piemample ļauj konfigurēt katru TX/RX simpleksā vai dupleksā režīmā.
Dupleksās konfigurācijas ļauj demonstrēt IP funkcionalitāti, izmantojot iekšējo vai ārējo seriālo cilpu. CSR IP ietvaros nav optimizēti, lai nodrošinātu IP kontroli un statusa novērošanu.

F-Tile JESD204C Design Example Pulkstenis un atiestatīšana

F-Tile JESD204C dizains example ir pulksteņa un atiestatīšanas signālu komplekts.

13. tabula.Dizains Piemample Pulksteņi

Pulksteņa signāls	Virziens	Apraksts
mgmt_clk	Ievade	LVDS diferenciālais pulkstenis ar frekvenci 100 MHz.
refclk_xcvr	Ievade	Raiduztvērēja atsauces pulkstenis ar datu pārraides ātruma frekvenci/koeficientu 33.
refclk_core	Ievade	Pamata atskaites pulkstenis ar tādu pašu frekvenci kā refclk_xcvr.
in_sysref	Ievade	SYSREF signāls. Maksimālā SYSREF frekvence ir datu pārraides ātrums/(66x32xE).
sysref_out	Izvade
txlink_clk rxlink_clk	Iekšējā	TX un RX saites pulkstenis ar datu pārraides ātruma frekvenci/66.
txframe_clk rxframe_clk	Iekšējā	TX un RX kadru pulkstenis ar datu pārraides ātruma frekvenci/33 (FCLK_MULP=2) TX un RX kadru pulkstenis ar datu pārraides ātruma frekvenci/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Iekšējā	TX un RX fāzes pulkstenis ar datu pārraides ātruma frekvenci/66 (FCLK_MULP=2) TX un RX fāzes pulkstenis vienmēr ir augsts (1'b1), ja FCLK_MULP=1
spi_SCLK	Izvade	SPI bodu ātruma pulkstenis ar frekvenci 20 MHz.

Ielādējot dizainu, piemampFPGA ierīcē iekšējais ninit_done notikums nodrošina, ka JTAG uz Avalon Master tiltu ir atiestatīts, kā arī visi pārējie bloki.

SYSREF ģeneratoram ir neatkarīga atiestatīšana, lai ievadītu txlink_clk un rxlink_clk pulksteņu apzinātu asinhrono attiecību. Šī metode ir visaptverošāka, emulējot SYSREF signālu no ārējā pulksteņa mikroshēmas.

14. tabula. Dizains Piemample Resets

Atiestatīt signālu	Virziens	Apraksts
global_rst_n	Ievade	Spiedpogas globālā atiestatīšana visiem blokiem, izņemot JTAG uz Avalon Master tiltu.
ninit_done	Iekšējā	Izvade no atiestatīšanas laidiena IP JTAG uz Avalon Master tiltu.
edctl_rst_n	Iekšējā	ED vadības bloku atiestata DžTAG uz Avalon Master tiltu. Porti hw_rst un global_rst_n neatiestata ED vadības bloku.
hw_rst	Iekšējā	Assert un deassert hw_rst, rakstot ED Control bloka rst_ctl reģistrā. mgmt_rst_in_n apstiprina, kad tiek apgalvots hw_rst.
mgmt_rst_in_n	Iekšējā	Atiestatīt dažādu IP un atiestatīšanas sekvenceru ievades Avalon atmiņas kartētām saskarnēm:  j20c_reconfig_reset priekš F-Tile JESD204C IP dupleksa Native PHY spi_rst_n SPI galvenajam pio_rst_n PIO statusam un kontrolei atiestatīšanas sekvencēra 0 un 0 ports reset_in1 Global_rst_n, hw_rst vai edctl_rst_n ports apstiprina atiestatīšanu vietnē mgmt_rst_in_n.
sysref_rst_n	Iekšējā	Atiestatīt SYSREF ģeneratora bloku ED vadības blokā, izmantojot atiestatīšanas sekvencēra 0 reset_out2 portu. Atiestatīšanas sekvencēra 0 reset_out2 ports atspējo atiestatīšanu, ja kodols PLL ir bloķēts.
core_pll_rst	Iekšējā	Atiestata galveno PLL, izmantojot atiestatīšanas sekvencēra 0 reset_out0 portu. Kodols PLL tiek atiestatīts, kad tiek pieprasīta mgmt_rst_in_n atiestatīšana.
j204c_tx_avs_rst_n	Iekšējā	Atiestata F-Tile JESD204C TX Avalon atmiņas kartēto interfeisu, izmantojot atiestatīšanas sekvencētāju 0. TX Avalon atmiņas kartētais interfeiss apstiprina, kad tiek apstiprināts mgmt_rst_in_n.
j204c_rx_avs_rst_n	Iekšējā	Atiestata F-Tile JESD204C TX Avalon atmiņas kartēto interfeisu, izmantojot atiestatīšanas sekvencētāju 1. RX Avalon atmiņas kartējuma interfeiss apstiprina, ja tiek apstiprināts mgmt_rst_in_n.
j204c_tx_rst_n	Iekšējā	Atiestata F-Tile JESD204C TX saites un transporta slāņus domēnos txlink_clk un txframe_clk. Atiestatīšanas sekvencēra 0 reset_out5 ports atiestata j204c_tx_rst_n. Šī atiestatīšana tiek pārtraukta, ja kodols PLL ir bloķēts un tiek aktivizēti signāli tx_pma_ready un tx_ready.
j204c_rx_rst_n	Iekšējā	Atiestata F-Tile JESD204C RX saiti un transporta slāņus rxlink_clk un rxframe_clk domēnos.

Atiestatīt signālu	Virziens	Apraksts
		Atiestatīšanas sekvencēra 1. reset_out4 ports atiestata j204c_rx_rst_n. Šī atiestatīšana tiek pārtraukta, ja kodols PLL ir bloķēts un tiek apstiprināti signāli rx_pma_ready un rx_ready.
j204c_tx_rst_ack_n	Iekšējā	Atiestatiet rokasspiedienu signālu, izmantojot j204c_tx_rst_n.
j204c_rx_rst_ack_n	Iekšējā	Atiestatiet rokasspiedienu signālu, izmantojot j204c_rx_rst_n.

8. attēls. Laika diagramma dizainam Example Resets

F-Tile JESD204C Design Example Signāli

15. tabula. Sistēmas interfeisa signāli

Signāls	Virziens	Apraksts
Pulksteņi un atiestatīšana
mgmt_clk	Ievade	100 MHz pulkstenis sistēmas pārvaldībai.
refclk_xcvr	Ievade	Atsauces pulkstenis F-tile UX QUAD un System PLL. Atbilst datu pārraides ātrumam/koeficientam 33.
refclk_core	Ievade	Core PLL atsauces pulkstenis. Tiek izmantota tāda pati pulksteņa frekvence kā refclk_xcvr.
in_sysref	Ievade	SYSREF signāls no ārējā SYSREF ģeneratora JESD204C 1. apakšklases ieviešanai.
sysref_out	Izvade	SYSREF signāls JESD204C 1. apakšklases ieviešanai, ko ģenerē FPGA ierīce projektēšanai, piemēram,amptikai saites inicializācijas mērķis.

 

Signāls	Virziens	Apraksts
SPI
spi_SS_n[2:0]	Izvade	Aktīvs zems, SPI vergu izvēles signāls.
spi_SCLK	Izvade	SPI sērijas pulkstenis.
spi_sdio	Ievade/Izvade	Izvada datus no galvenā uz ārējo palīgu. Ievadiet datus no ārējā pakārtotā uz galveno.

Signāls	Virziens	Apraksts
Piezīme:Kad ir iespējota opcija Ģenerēt 3 vadu SPI moduli.
spi_MISO Piezīme: Ja opcija Ģenerēt 3 vadu SPI moduli nav iespējota.	Ievade	Ievadiet datus no ārējā padevēja SPI galvenajā ierīcē.
spi_MOSI Piezīme: Ja opcija Ģenerēt 3 vadu SPI moduli nav iespējota.	Izvade	Izvada datus no SPI master uz ārējo slave.

 

Signāls	Virziens	Apraksts
ADC / DAC
tx_serial_data[LINK*L-1:0]	Izvade	Diferenciālie ātrgaitas seriālās izejas dati uz DAC. Pulkstenis ir iegults sērijas datu plūsmā.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Ievade	Diferenciālie ātrgaitas seriālās ievades dati no ADC. Pulkstenis tiek atgūts no sērijas datu straumes.
rx_serial_data_n[LINK*L-1:0]

 

Signāls	Virziens	Apraksts
Vispārēja mērķa I/O
user_led[3:0]	Izvade	Norāda statusu šādiem nosacījumiem: [0]: SPI programmēšana ir pabeigta [1]: TX saites kļūda [2]: RX saites kļūda [3]: Avalon straumēšanas datu modeļa pārbaudītāja kļūda
user_dip[3:0]	Ievade	Lietotāja režīma DIP slēdža ieeja: [0]: iekšējās seriālās cilpas iespējošana [1]: FPGA ģenerēta SYSREF iespējošana [3:2]: Rezervēts

 

Signāls	Virziens	Apraksts
Ārpus joslas (OOB) un statuss
rx_patchk_data_error[LINK-1:0]	Izvade	Kad šis signāls tiek apstiprināts, tas norāda, ka modeļa pārbaudītājs ir atklājis kļūdu.
rx_link_error[LINK-1:0]	Izvade	Kad šis signāls tiek apstiprināts, tas norāda, ka JESD204C RX IP ir apstiprinājis pārtraukumu.
tx_link_error[LINK-1:0]	Izvade	Kad šis signāls tiek apstiprināts, tas norāda, ka JESD204C TX IP ir apstiprinājis pārtraukumu.
emb_lock_out	Izvade	Kad šis signāls tiek apstiprināts, tas norāda, ka JESD204C RX IP ir sasniedzis EMB bloķēšanu.
sh_lock_out	Izvade	Kad šis signāls tiek apstiprināts, tas norāda, ka JESD204C RX IP sinhronizācijas galvene ir bloķēta.

 

Signāls	Virziens	Apraksts
Avalon straumēšana
rx_avst_valid[LINK-1:0]	Ievade	Norāda, vai pārveidotājs sampLietojumprogrammas slāņa dati ir derīgi vai nederīgi. 0: dati nav derīgi 1: dati ir derīgi
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Ievade	Pārveidotājs sampdatus uz lietojumprogrammas slāni.

F-Tile JESD204C Design Example Kontroles reģistri

F-Tile JESD204C dizains example reģistri ED Control blokā izmanto baitu adresēšanu (32 biti).

16. tabula. Dizains Piemample Adrešu karte
Šie 32 bitu ED vadības bloku reģistri atrodas domēnā mgmt_clk.

Komponents	Adrese
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI kontrole	0x0102_0000 – 0x0102_001F
PIO vadība	0x0102_0020 – 0x0102_002F
PIO statuss	0x0102_0040 – 0x0102_004F
Atiestatīt secību 0	0x0102_0100 – 0x0102_01FF
Atiestatīt secību 1	0x0102_0200 – 0x0102_02FF
ED kontrole	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP raiduztvērējs PHY Reconfig	0x0200_0000 – 0x023F_FFFF

17. tabula. Reģistra piekļuves veids un definīcija
Šajā tabulā ir aprakstīts Intel FPGA IP reģistra piekļuves veids.

Piekļuves veids	Definīcija
RO/V	Programmatūra ir tikai lasāma (rakstīšanu neietekmē). Vērtība var atšķirties.
RW	Programmatūra nolasa un atgriež pašreizējo bitu vērtību. Programmatūra raksta un iestata bitu uz vēlamo vērtību.
RW1C	Programmatūra nolasa un atgriež pašreizējo bitu vērtību. Programmatūra raksta 0 un tai nav nekādas ietekmes. Programmatūra ieraksta 1 un notīra bitu uz 0, ja aparatūra ir iestatījusi bitu uz 1. Aparatūra iestata bitu uz 1. Programmatūras skaidrībai ir augstāka prioritāte nekā aparatūras komplektam.

18. tabula. ED vadības adrešu karte

Ofseta	Reģistrēties Vārds
0x00	rst_ctl
0x04	rst_sts0
turpinājums…

Ofseta	Reģistrēties Vārds
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

19. tabula. ED vadības bloka vadības un statusa reģistri

baits Ofseta	Reģistrēties	Vārds	Piekļuve	Atiestatīt	Apraksts
0x00	rst_ctl	rst_assert	RW	0x0	Atiestatīt vadību. [0]: ierakstiet 1, lai apstiprinātu atiestatīšanu. (hw_rst) Vēlreiz ierakstiet 0, lai atceltu atiestatīšanu. [31:1]: Rezervēts.
0x04	rst_sts0	pirmais_statuss	RO/V	0x0	Atiestatīt statusu. [0]: Core PLL bloķēts statuss. [31:1]: Rezervēts.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	SYSREF malu noteikšanas statuss iekšējam vai ārējam SYSREF ģeneratoram. [0]: Vērtība 1 norāda, ka 1. apakšklases darbībai ir noteikta SYSREF pieaugošā mala. Programmatūra var ierakstīt 1, lai notīrītu šo bitu, lai iespējotu jaunu SYSREF malu noteikšanu. [31:1]: Rezervēts.
0x40	sysref_ctl	sysref_contr ol	RW	Dupleksais datu ceļš Viens kadrs: 0x00080	SYSREF kontrole. Atsaucieties uz 10. tabula 17. lappusē, lai iegūtu plašāku informāciju par šī reģistra izmantošanu.
				Periodiski:	Piezīme: Atiestatīšanas vērtība ir atkarīga no
				0x00081	SYSREF tips un F-Tile
				Atdalīts — periodisks:	JESD204C IP datu ceļa parametru iestatījumi.
				0x00082
				TX vai RX dati
				ceļš
				Viens metiens:
				0x00000
				Periodiski:
				0x00001
				Atdalīts-
				periodiski:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF statuss. Šajā reģistrā ir jaunākie iekšējā SYSREF ģeneratora SYSREF perioda un darba cikla iestatījumi. Atsaucieties uz 9. tabula 16. lappusē par SYSREF perioda un darba cikla juridisko vērtību.
turpinājums…

baits Ofseta	Reģistrēties	Vārds	Piekļuve	Atiestatīt	Apraksts
					[8:0]: SYSREF periods. Ja vērtība ir 0xFF, SYSREF periods = 255 Ja vērtība ir 0x00, SYSREF periods = 256. [17:9]: SYSREF darba cikls. [31:18]: Rezervēts.
0x80	tst_ctl	tst_control	RW	0x0	Testa kontrole. Izmantojiet šo reģistru, lai iespējotu dažādus testa modeļus modeļu ģeneratoram un pārbaudītājam. [1:0] = Rezervēts lauks [2] = ramp_test_ctl 1'b0 = Iespējo PRBS modeļu ģeneratoru un pārbaudītāju 1'b1 = Iespējo ramp modeļu ģenerators un pārbaudītājs [31:3]: Rezervēts.
0x8c	tst_err0	tst_error	RW1C	0x0	Kļūdas karodziņš 0. saitei. Ja bits ir 1'b1, tas norāda, ka ir notikusi kļūda. Pirms 1'b1 ierakstīšanas attiecīgajā bitā, lai notīrītu kļūdas karodziņu, kļūda ir jānovērš. [0] = Rakstu pārbaudītāja kļūda [1] = tx_link_error [2] = rx_link_error [3] = Komandu rakstu pārbaudītāja kļūda [31:4]: Rezervēts.

Dokumentu pārskatīšanas vēsture F-Tile JESD204C Intel FPGA IP Design Example Lietotāja rokasgrāmata

Dokumenta versija	Intel Quartus Prime versija	IP versija	Izmaiņas
2021.10.11	21.3	1.0.0	Sākotnējā izlaišana.

Dokumenti / Resursi

Intel F-Tile JESD204C Intel FPGA IP dizains Example [pdfLietotāja rokasgrāmata F-Tile JESD204C Intel FPGA IP dizains Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, dizains Example

Atsauces

• Lietotāja rokasgrāmata