F-Tile JESD204C Intel FPGA IP Design Example

O F-Tile JESD204C Intel® FPGA IP Design Example Uporabniški priročnik

Ta uporabniški priročnik ponuja funkcije, navodila za uporabo in podroben opis zasnove nprampdatoteke za F-Tile JESD204C Intel® FPGA IP z uporabo naprav Intel Agilex™.

Predvideno občinstvo

Ta dokument je namenjen:

• Projektant za izbiro IP med fazo načrtovanja sistemske ravni
• Oblikovalci strojne opreme pri integraciji IP-ja v načrtovanje na ravni sistema
• Inženirji validacije med fazo simulacije sistemske ravni in validacije strojne opreme

Sorodni dokumenti
Naslednja tabela navaja druge referenčne dokumente, ki so povezani z F-Tile JESD204C Intel FPGA IP.

Tabela 1. Sorodni dokumenti

Referenca	Opis
F-Tile JESD204C Intel FPGA IP uporabniški priročnik	Zagotavlja informacije o F-Tile JESD204C Intel FPGA IP.
Opombe ob izdaji F-Tile JESD204C Intel FPGA IP	Navaja spremembe, narejene za F-Tile JESD204C F-Tile JESD204C v določeni izdaji.
Podatkovni list naprave Intel Agilex	Ta dokument opisuje električne značilnosti, preklopne značilnosti, specifikacije konfiguracije in časovni razpored za naprave Intel Agilex.

Kratice in glosar

Tabela 2. Seznam akronimov

akronim	Razširitev
LEMC	Lokalna razširjena večbločna ura
FC	Hitrost okvirja
ADC	Analogno digitalni pretvornik
DAC	Digitalno-analogni pretvornik
DSP	Procesor digitalnega signala
TX	Oddajnik
RX	Sprejemnik

akronim	Razširitev
DLL	Sloj podatkovne povezave
CSR	Kontrolni in statusni register
CRU	Enota za uro in ponastavitev
ISR	Rutinska storitev prekinitve
FIFO	Prvi vstopi prvi ven
SERDES	Serializer Deserializator
ECC	Koda za popravljanje napake
FEC	Popravljanje napak naprej
SERR	Zaznavanje posamezne napake (v ECC, popravljivo)
DERR	Zaznavanje dvojne napake (v ECC, usodno)
PRBS	Psevdonaključno binarno zaporedje
MAC	Krmilnik za dostop do medijev. MAC vključuje podplast protokola, transportno plast in plast podatkovne povezave.
PHY	Fizični sloj. PHY običajno vključuje fizično plast, SERDES, gonilnike, sprejemnike in CDR.
PCS	Podsloj fizičnega kodiranja
PMA	Pritrditev fizičnega medija
RBD	Zakasnitev medpomnilnika RX
UI	Interval enote = trajanje serijskega bita
RBD štetje	RX Buffer Delay zadnji prihod na pas
RBD odmik	Priložnost za sprostitev zakasnitve medpomnilnika RX
SH	Sinhronizacija glave
TL	Transportni sloj
EMIB	Vgrajeni povezovalni most z več die

Tabela 3. Seznam glosarja

Izraz	Opis
Pretvorniška naprava	ADC ali DAC pretvornik
Logična naprava	FPGA ali ASIC
Oktet	Skupina 8 bitov, ki služi kot vhod v kodirnik 64/66 in izhod iz dekoderja
Grizljaj	Komplet 4 bitov, ki je osnovna delovna enota specifikacij JESD204C
Blokiraj	66-bitni simbol, ustvarjen s shemo kodiranja 64/66
Stopnja linije	Efektivna hitrost prenosa podatkov serijske povezave Stopnja linije voznega pasu = (Mx Sx N'x 66/64 x FC) / L
Ura povezave	Link Clock = Lane Line Rate/66.
Okvir	Niz zaporednih oktetov, v katerih je položaj vsakega okteta mogoče identificirati s sklicevanjem na signal poravnave okvirja.
Okvirna ura	Sistemska ura, ki teče s hitrostjo okvirja, mora biti 1x in 2x povezovalna ura.

Izraz	Opis
Samples na takt okvirja	Samples na uro, skupno sampdatotek v taktu okvirja za pretvorniško napravo.
LEMC	Notranja ura, ki se uporablja za poravnavo meje razširjenega multibloka med pasovi in ​​zunanjimi referencami (SYSREF ali podrazred 1).
Podrazred 0	Ni podpore za deterministično zakasnitev. Podatke je treba nemudoma sprostiti, ko se na sprejemniku pomakne pas na pas.
Podrazred 1	Deterministična zakasnitev z uporabo SYSREF.
Večtočkovna povezava	Povezave med napravami z 2 ali več pretvorniškimi napravami.
64B/66B kodiranje	Linijska koda, ki preslika 64-bitne podatke v 66-bitne, da tvori blok. Podatkovna struktura osnovne ravni je blok, ki se začne z 2-bitno sinhronizacijsko glavo.

Tabela 4. Simboli

Izraz	Opis
L	Število stez na pretvorniško napravo
M	Število pretvornikov na napravo
F	Število oktetov na okvir na eni stezi
S	Število sampdatotek, ki se prenašajo na posamezen pretvornik na cikel okvirja
N	Ločljivost pretvornika
N'	Skupno število bitov na sampdatoteko v obliki uporabniških podatkov
CS	Število kontrolnih bitov na pretvorbo sample
CF	Število kontrolnih besed na časovno obdobje okvirja na povezavo
HD	Format uporabniških podatkov visoke gostote
E	Število multiblokov v razširjenem multibloku

F-Tile JESD204C Intel FPGA IP Design Example Vodnik za hiter začetek

F-Tile JESD204C Intel FPGA IP design exampdatoteke za naprave Intel Agilex vključuje simulacijsko preskusno napravo in zasnovo strojne opreme, ki podpira prevajanje in testiranje strojne opreme.
Obliko F-Tile JESD204C lahko ustvarite nprampprek kataloga IP v programski opremi Intel Quartus® Prime Pro Edition.

Slika 1. Razvoj Stages za Design Example

Oblikovanje Exampblokovni diagram

Slika 2. F-Tile JESD204C Design Example blokovni diagram visoke ravni

Dizajn exampdatoteko sestavljajo naslednji moduli:

• Sistem Platform Designer
  • F-Tile JESD204C Intel FPGA IP
  • JTAG do mostu Avalon Master
  • Paralelni V/I (PIO) krmilnik
  • Vmesnik serijskih vrat (SPI)—glavni modul—IOPLL
  • Generator SYSREF
  • Example Design (ED) Control CSR
  • Ponastavi sekvencerje
• Sistem PLL
• Generator vzorcev
• Preverjevalnik vzorcev

Tabela 5. Dizajn Example Moduli

Komponente	Opis
Sistem Platform Designer	Sistem Platform Designer instanciira podatkovno pot IP F-Tile JESD204C in podporne zunanje naprave.
F-Tile JESD204C Intel FPGA IP	Ta podsistem Platform Designer vsebuje IP-je TX in RX F-Tile JESD204C, instancirane skupaj z duplex PHY.
JTAG do mostu Avalon Master	Ta most omogoča dostop gostitelja sistemske konzole do pomnilniško preslikanega IP-ja v zasnovi prek JTAG vmesnik.
Paralelni V/I (PIO) krmilnik	Ta krmilnik ponuja pomnilniško preslikan vmesnik za sampling in pogon V/I vrat za splošen namen.
SPI master	Ta modul upravlja serijski prenos konfiguracijskih podatkov na vmesnik SPI na strani pretvornika.
Generator SYSREF	Generator SYSREF uporablja uro povezave kot referenčno uro in generira impulze SYSREF za F-Tile JESD204C IP. Opomba: Ta oblika nprample uporablja generator SYSREF za predstavitev inicializacije IP povezave F-Tile JESD204C. V aplikaciji sistemske ravni podrazreda 204 F-Tile JESD1C morate ustvariti SYSREF iz istega vira kot ura naprave.
IOPLL	Ta oblika nprample uporablja IOPLL za ustvarjanje uporabniške ure za prenos podatkov v F-Tile JESD204C IP.
ED Control CSR	Ta modul zagotavlja nadzor in status zaznavanja SYSREF ter nadzor in status testnega vzorca.
Ponastavi sekvencerje	Ta oblika nprampdatoteka je sestavljena iz 2 sekvencerjev za ponastavitev: Ponastavi zaporedje 0—Upravlja ponastavitev na pretočno domeno TX/RX Avalon®, pomnilniško preslikano domeno Avalon, jedrni PLL, TX PHY, jedro TX in generator SYSREF. Zaporedje ponastavitve 1—Upravlja ponastavitev na RX PHY in jedro RX.
Sistem PLL	Primarni vir takta za križišče trdih IP in EMIB F-ploščic.
Generator vzorcev	Generator vzorcev ustvari PRBS ali ramp vzorec.
Preverjevalnik vzorcev	Preverjevalnik vzorcev preveri PRBS ali ramp prejeti vzorec in označi napako, ko najde neujemanje podatkov sample.

Zahteve za programsko opremo

Intel uporablja naslednjo programsko opremo za testiranje zasnove, nprampdatoteke v sistemu Linux:

• Programska oprema Intel Quartus Prime Pro Edition
• Simulator Questa*/ModelSim* ali VCS*/VCS MX

Ustvarjanje dizajna

Za ustvarjanje dizajna nprampdatoteko iz urejevalnika parametrov IP:

1. Ustvarite projekt za družino naprav Intel Agilex F-tile in izberite želeno napravo.
2. V katalogu IP, Orodja ➤ Katalog IP, izberite F-Tile JESD204C Intel FPGA IP.
3. Določite ime najvišje ravni in mapo za svojo različico IP po meri. Kliknite OK. Urejevalnik parametrov doda .ip najvišje ravni file na trenutni projekt samodejno. Če ste pozvani, da ročno dodate datoteko .ip file v projekt kliknite Projekt ➤ Dodaj/Odstrani Files v projektu, da dodate file.
4. Pod Example zavihek Oblikovanje, določite načrt nprampparametrov datoteke, kot je opisano v Design Example Parametri.
5. Kliknite Generate Example Design.

Programska oprema ustvari celotno zasnovo files v podimenikih. te fileso potrebni za izvajanje simulacije in prevajanja.

Oblikovanje Example Parametri
F-Tile JESD204C Intel FPGA IP urejevalnik parametrov vključuje Example Zavihek Načrt, kjer lahko določite določene parametre, preden ustvarite načrt, nprample.

Tabela 6. Parametri v Example zavihek Oblikovanje

Parameter	Možnosti	Opis
Izberite Oblikovanje	Nadzor sistemske konzole Noben	Izberite kontrolnik sistemske konzole za dostop do oblikovanja nprample podatkovna pot skozi sistemsko konzolo.
Simulacija	Vklop, izklop	Vklopite za IP, da ustvarite potrebne files za simulacijo načrtovanja nprample.
Sinteza	Vklop, izklop	Vklopite za IP, da ustvarite potrebne files za kompilacijo Intel Quartus Prime in predstavitev strojne opreme.
format HDL (za simulacijo)	Verilog VDHL	Izberite HDL format RTL files za simulacijo.
format HDL (za sintezo)	Samo Verilog	Izberite HDL format RTL files za sintezo.

Parameter	Možnosti	Opis
Ustvari 3-žilni SPI modul	Vklop, izklop	Vklopite, če želite omogočiti 3-žilni vmesnik SPI namesto 4-žilnega.
Način Sysref	En poskus Periodično Gapped periodični	Izberite, ali želite, da je poravnava SYSREF enosmerni impulzni način, periodična ali periodična z vrzeljo, glede na vaše zahteve glede načrtovanja in prilagodljivost časovnega razporeda. Enkratni način—Izberite to možnost, da omogočite SYSREF enkratni impulzni način. Vrednost bita registra sysref_ctrl[17] je 0. Ko se F-Tile JESD204C IP ponastavi, spremenite vrednost registra sysref_ctrl[17] z 0 na 1 in nato na 0 za enkratni impulz SYSREF. Periodično—SYSREF v periodičnem načinu ima delovni cikel 50:50. Obdobje SYSREF je E*SYSREF_MULP. Periodično z vrzeljo – SYSREF ima programabilni delovni cikel razdrobljenosti 1 cikla ure povezave. Obdobje SYSREF je E*SYSREF_MULP. Za nastavitev delovnega cikla izven obsega mora blok generiranja SYSREF samodejno ugotoviti delovni cikel 50:50. Glejte na SYSREF Generator za več informacij o SYSREF obdobje.
Izberite ploščo	Noben	Izberite ploščo za oblikovanje nprample. Brez—ta možnost izključuje vidike strojne opreme za načrtovanje nprample. Vse dodelitve zatičev bodo nastavljene na navidezne zatiče.
Testni vzorec	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Izberite generator vzorca in testni vzorec vzorca. Generator vzorcev—JESD204C podpira generator vzorcev PRBS na podatkeample. To pomeni, da je širina podatkov možnost N+CS. Generator in preverjalnik vzorcev PRBS sta uporabna za ustvarjanje podatkovample dražljaj za testiranje in ni združljiv s testnim načinom PRBS na pretvorniku ADC/DAC. Ramp Generator vzorcev – povezovalna plast JESD204C deluje normalno, vendar je kasnejši prenos onemogočen in vnos iz oblikovalnika je prezrt. Vsak pas oddaja identičen oktetni tok, ki se poveča od 0x00 do 0xFF in se nato ponovi. Ramp preizkus vzorca omogoča prbs_test_ctl. Preverjevalnik vzorcev PRBS—JESD204C PRBS kodirnik se sam sinhronizira in pričakuje se, da ko je jedro IP sposobno dekodirati povezavo, je seme kodiranja že sinhronizirano. Seme kodiranja PRBS bo za samoinicializacijo zavzelo 8 oktetov. Ramp Preverjevalnik vzorcev – kodiranje JESD204C se samodejno sinhronizira in pričakuje se, da ko je jedro IP sposobno dekodirati povezavo, je seme kodiranja že sinhronizirano. Prvi veljavni oktet je naložen kot ramp začetna vrednost. Naslednji podatki se morajo povečati do 0xFF in preklopiti na 0x00. Ramp preverjevalnik vzorcev mora preveriti enak vzorec na vseh pasovih.
Omogoči notranjo serijsko povratno zanko	Vklop, izklop	Izberite notranjo serijsko povratno zanko.
Omogoči ukazni kanal	Vklop, izklop	Izberite vzorec ukaznega kanala.

Struktura imenika
Dizajn F-Tile JESD204C exampimeniki vsebujejo ustvarjene files za oblikovanje npramples.

Slika 3. Struktura imenika za F-Tile JESD204C Intel Agilex Design Example

Tabela 7. Imenik Files

Mape	Files
izd./rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulacija/mentor	modelsim_sim.tcl tb_top_waveform.do
simulacija/sinopsis	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulacija zasnove Example Testbench

Dizajn example testbench simulira vaš ustvarjen načrt.

Slika 4. Postopek

Za simulacijo zasnove izvedite naslednje korake:

1. Spremenite delovni imenik vample_design_directory>/simulation/ .
2. V ukazni vrstici zaženite simulacijski skript. Spodnja tabela prikazuje ukaze za zagon podprtih simulatorjev.

Simulator	Ukaz
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (brez Questa/ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulacija se konča s sporočili, ki kažejo, ali je bil zagon uspešen ali ne.

Slika 5. Uspešna simulacija
Ta slika prikazuje sporočilo o uspešni simulaciji za simulator VCS.

Sestavljanje načrta Example

Za prevajanje samo kompilacije example projekt, sledite tem korakom:

1. Zagotovite načrt kompilacije nprample generacija je končana.
2. V programski opremi Intel Quartus Prime Pro Edition odprite projekt Intel Quartus Prime Pro Editionample_ imenik_ oblikovanja>/ed/quartus.
3. V meniju Obdelava kliknite Začni kompilacijo.

Podroben opis za F-Tile JESD204C Design Example

Dizajn F-Tile JESD204C example prikazuje funkcionalnost pretakanja podatkov z uporabo povratnega načina.
Določite lahko nastavitve parametrov po vaši izbiri in ustvarite načrt example.
Dizajn example je na voljo samo v dupleksnem načinu za različico Base in PHY. Izberete lahko samo osnovno ali samo fizično različico, vendar bi IP ustvaril zasnovo nprample za Base in PHY.

Opomba:  Nekatere konfiguracije z visoko hitrostjo prenosa podatkov morda ne bodo uspele meriti časa. Da bi se izognili napakam pri merjenju časa, razmislite o določitvi vrednosti nižjega množitelja frekvence takta okvirja (FCLK_MULP) na zavihku Konfiguracije urejevalnika parametrov IP F-Tile JESD204C Intel FPGA.

Sistemske komponente

Dizajn F-Tile JESD204C example zagotavlja programsko zasnovan nadzorni tok, ki uporablja trdo krmilno enoto s podporo sistemske konzole ali brez nje.

Dizajn example omogoča samodejno povezavo v notranjih in zunanjih načinih povratne zanke.

JTAG do glavnega mostu Avalon
JTAG do Avalon Master Bridge zagotavlja povezavo med gostiteljskim sistemom za dostop do pomnilniško preslikanega IP-ja F-Tile JESD204C ter perifernega nadzora IP in registrov stanja prek JTAG vmesnik.

Slika 6. Sistem z JTAG do Avalon Master Bridge Core

Opomba:  Sistemska ura mora biti vsaj 2X hitrejša od JTAG ura. Sistemska ura je mgmt_clk (100MHz) v tej zasnovi nprample.

Parallel I/O (PIO) Core
Vzporedno vhodno/izhodno (PIO) jedro z vmesnikom Avalon zagotavlja pomnilniško preslikan vmesnik med podrejenimi vrati Avalon, preslikanimi v pomnilnik, in splošnimi V/I vrati. V/I vrata se povezujejo z uporabniško logiko na čipu ali z V/I zatiči, ki se povezujejo z napravami, ki so zunaj FPGA.

Slika 7. PIO Core z vhodnimi vrati, izhodnimi vrati in podporo za IRQ
Privzeto komponenta Platform Designer onemogoči prekinitveno servisno linijo (IRQ).

Vrata PIO I/O so dodeljena na najvišji ravni HDL file ( io_ status za vhodna vrata, io_ nadzor za izhodna vrata).

Spodnja tabela opisuje povezljivost signala za statusna in krmilna V/I vrata s stikalom DIP in LED na razvojnem kompletu.

Tabela 8. Jedrna V/I vrata PIO

Pristanišče	bit	Signal
Out_port	0	Programiranje SPI USER_LED končano
	31:1	Rezervirano
V_vratu	0	USER_DIP Omogočanje notranje serijske povratne zanke Izklopljeno = 1 Vklopljeno = 0
	1	USER_DIP Omogočanje SYSREF, ki ga ustvari FPGA, Izklopljeno = 1 Vklopljeno = 0
	31:2	Rezervirano.

SPI Master
Glavni modul SPI je standardna komponenta oblikovalnika platforme v standardni knjižnici kataloga IP. Ta modul uporablja protokol SPI za lažjo konfiguracijo zunanjih pretvornikov (nprample, ADC, DAC in zunanji taktni generatorji) prek strukturiranega registrskega prostora znotraj teh naprav.

Glavna enota SPI ima pomnilniško preslikan vmesnik Avalon, ki se poveže z glavno enoto Avalon (JTAG do glavnega mostu Avalon) prek pomnilniško preslikane medsebojne povezave Avalon. Glavna enota SPI prejme navodila za konfiguracijo od glavne enote Avalon.

Glavni modul SPI krmili do 32 neodvisnih podrejenih SPI. Hitrost prenosa SCLK je konfigurirana na 20 MHz (deljivo s 5).
Ta modul je konfiguriran za 4-žilni vmesnik s 24-bitno širino. Če je izbrana možnost Generate 3-Wire SPI Module, se ustvari dodatni modul za pretvorbo 4-žičnega izhoda glavne enote SPI v 3-žilni.

IOPLL
IOPLL ustvari uro, ki je potrebna za generiranje frame_clk in link_clk. Referenčno uro za PLL je mogoče konfigurirati, vendar je omejena na hitrost prenosa podatkov/faktor 33.

• Za oblikovanje nprample, ki podpira podatkovno hitrost 24.33024 Gbps, je takt za frame_clk in link_clk 368.64 MHz.
• Za oblikovanje nprample, ki podpira podatkovno hitrost 32 Gbps, je takt za frame_clk in link_clk 484.848 MHz.

Generator SYSREF
SYSREF je kritičen časovni signal za pretvornike podatkov z vmesnikom F-Tile JESD204C.

Generator SYSREF v zasnovi nprampDatoteka se uporablja samo za predstavitev inicializacije povezave IP duplex JESD204C. V aplikaciji sistemske ravni podrazreda 204 JESD1C morate ustvariti SYSREF iz istega vira kot ura naprave.

Za F-Tile JESD204C IP množitelj SYSREF (SYSREF_MULP) nadzornega registra SYSREF definira obdobje SYSREF, ki je n-celi večkratnik parametra E.

Zagotoviti morate E*SYSREF_MULP ≤16. Na primerample, če je E=1, mora biti zakonska nastavitev za SYSREF_MULP znotraj 1–16, in če je E=3, mora biti zakonska nastavitev za SYSREF_MULP znotraj 1–5.

Opomba:  Če nastavite SYSREF_MULP izven obsega, bo generator SYSREF popravil nastavitev na SYSREF_MULP=1.
Izberete lahko, ali želite, da je tip SYSREF enosmerni impulz, periodični ali periodični z vrzeljo prek Example Zavihek Design v urejevalniku parametrov IP F-Tile JESD204C Intel FPGA.

Tabela 9. Exampperiodičnih in periodičnih števcev SYSREF z vrzelmi

E	SYSREF_MULP	OBDOBJE SYSREF (E*SYSREF_MULP* 32)	Delovni cikel	Opis
1	1	32	1..31 (Programabilno)	Gapped Periodični
1	1	32	16 (popravljeno)	Periodično
1	2	64	1..63 (Programabilno)	Gapped Periodični
1	2	64	32 (popravljeno)	Periodično
1	16	512	1..511 (Programabilno)	Gapped Periodični
1	16	512	256 (popravljeno)	Periodično
2	3	19	1..191 (Programabilno)	Gapped Periodični
2	3	192	96 (popravljeno)	Periodično
2	8	512	1..511 (Programabilno)	Gapped Periodični
2	8	512	256 (popravljeno)	Periodično
2	9 (nezakonito)	64	32 (popravljeno)	Gapped Periodični
2	9 (nezakonito)	64	32 (popravljeno)	Periodično

 

Tabela 10. Nadzorni registri SYSREF
Nadzorne registre SYSREF lahko dinamično znova konfigurirate, če je nastavitev registra drugačna od nastavitve, ki ste jo podali, ko ste ustvarili načrt example. Konfigurirajte registre SYSREF, preden se F-Tile JESD204C Intel FPGA IP ponastavi. Če izberete zunanji generator SYSREF prek
bit registra sysref_ctrl[7], lahko zanemarite nastavitve za vrsto SYSREF, množitelj, delovni cikel in fazo.

Biti	Privzeta vrednost	Opis
sysref_ctrl[1:0]	2'b00: En strel 2'b01: Periodično 2'b10: Razmaknjena periodika	Vrsta SYSREF. Privzeta vrednost je odvisna od nastavitve načina SYSREF v Example Oblikovanje zavihek v urejevalniku parametrov IP F-Tile JESD204C Intel FPGA.
sysref_ctrl[6:2]	5'b00001	množitelj SYSREF. To polje SYSREF_MULP je uporabno za periodični in periodični tip SYSREF z vrzelmi. Konfigurirati morate vrednost množitelja, da zagotovite, da je vrednost E*SYSREF_MULP med 1 in 16, preden se IP F-Tile JESD204C ponastavi. Če je vrednost E*SYSREF_MULP izven tega obsega, je privzeta vrednost množitelja 5'b00001.
sysref_ctrl[7]	Dvostranska podatkovna pot: 1'b1 Podatkovna pot Simplex TX ali RX: 1'b0	SYSREF izberite. Privzeta vrednost je odvisna od nastavitve podatkovne poti v Example Zavihek Design v urejevalniku parametrov IP F-Tile JESD204C Intel FPGA. 0: Simplex TX ali RX (zunanji SYSREF) 1: Dupleks (notranji SYSREF)
sysref_ctrl[16:8]	9'0	Delovni cikel SYSREF, ko je tip SYSREF periodičen ali periodičen z vrzeljo. Konfigurirati morate delovni cikel, preden se F-Tile JESD204C IP ponastavi. Največja vrednost = (E*SYSREF_MULP*32)-1 Na ​​primerample: 50-odstotni delovni cikel = (E*SYSREF_MULP*32)/2 Delovni cikel je privzeto nastavljen na 50 %, če tega polja registra ne konfigurirate ali če polje registra konfigurirate na 0 ali več od največje dovoljene vrednosti.
sysref_ctrl[17]	1'b0	Ročno krmiljenje, ko je tip SYSREF enkraten. Zapišite 1, da nastavite signal SYSREF na visoko. Vpišite 0, da signal SYSREF nastavite na nizek. Za ustvarjanje impulza SYSREF v enkratnem načinu morate napisati 1 in nato 0.
sysref_ctrl[31:18]	22'0	Rezervirano.

Ponastavi sekvencerje
Ta oblika nprampdatoteka je sestavljena iz dveh zaporednikov ponastavitve:

• Ponastavi zaporedje 0—Upravlja ponastavitev na pretočno domeno Avalon TX/RX, domeno preslikane v pomnilnik Avalon, jedrni PLL, TX PHY, jedro TX in generator SYSREF.
• Zaporedje ponastavitve 1—Upravlja ponastavitev na RX PHY in RX Core.

3-žilni SPI
Ta modul je neobvezen za pretvorbo vmesnika SPI v 3-žilni.

Sistem PLL
F-tile ima tri vgrajene PLL sisteme. Ti sistemski PLL-ji so primarni vir takta za prečkanje trdih IP (MAC, PCS in FEC) in EMIB. To pomeni, da ko uporabljate sistemski način taktiranja PLL, bloki niso taktirani s taktom PMA in niso odvisni od takta, ki prihaja iz jedra FPGA. Vsak sistem PLL ustvari samo uro, povezano z enim frekvenčnim vmesnikom. Na primerample, potrebujete dva sistemska PLL-ja za zagon enega vmesnika pri 1 GHz in enega vmesnika pri 500 MHz. Uporaba sistemskega PLL vam omogoča uporabo vsakega voznega pasu neodvisno, ne da bi sprememba ure voznega pasu vplivala na sosednji vozni pas.
Vsak sistem PLL lahko uporablja katero koli od osmih referenčnih ur FGT. Sistemski PLL-ji si lahko delijo referenčno uro ali imajo različne referenčne ure. Vsak vmesnik lahko izbere, kateri sistem PLL bo uporabljal, vendar je, ko je izbran, fiksen in ga ni mogoče ponovno konfigurirati z uporabo dinamične rekonfiguracije.

Povezane informacije
Arhitektura F-tile ter uporabniški priročnik PMA in FEC Direct PHY IP

Več informacij o sistemskem načinu taktiranja PLL v napravah Intel Agilex F-tile.

Generator in pregledovalnik vzorcev
Generator vzorcev in preverjalnik sta uporabna za ustvarjanje podatkovampin spremljanje za namene testiranja.
Tabela 11. Podprti generator vzorcev

Generator vzorcev	Opis
Generator vzorcev PRBS	Dizajn F-Tile JESD204C exampgenerator vzorcev le PRBS podpira naslednje stopnje polinomov: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp generator vzorcev	Ramp vrednost vzorca se poveča za 1 za vsak naslednji sample s širino generatorja N in se prevrne na 0, ko so vsi biti v sample so 1. Omogoči ramp generator vzorcev tako, da zapišete 1 v bit 2 registra tst_ctl krmilnega bloka ED.
Komandni kanal ramp generator vzorcev	Dizajn F-Tile JESD204C example podpira ukazni kanal ramp generator vzorcev na pas. Ramp vrednost vzorca se poveča za 1 na 6 bitov ukaznih besed. Začetno seme je vzorec prirastka po vseh pasovih.

Tabela 12. Podprto preverjanje vzorcev

Preverjevalnik vzorcev	Opis
Preverjevalnik vzorcev PRBS	Premešano seme v pregledovalniku vzorcev se samodejno sinhronizira, ko F-Tile JESD204C IP doseže izravnavo poravnave. Preverjevalnik vzorcev potrebuje 8 oktetov za samosinhronizacijo premešanega semena.
Ramp pregledovalnik vzorcev	Prvi veljavni podatki sample za vsak pretvornik (M) se naloži kot začetna vrednost ramp vzorec. Naknadni podatki sampvrednosti lesa se morajo povečati za 1 v vsakem taktu do maksimuma in se nato premakniti na 0.

Preverjevalnik vzorcev	Opis
	Na primerample, ko je S=1, N=16 in WIDTH_MULP = 2, je širina podatkov na pretvornik S * WIDTH_MULP * N = 32. Največji podatki sampvrednost datoteke je 0xFFFF. Ramp preverjanje vzorcev preveri, ali so vsi pretvorniki prejeli enake vzorce.
Komandni kanal ramp pregledovalnik vzorcev	Dizajn F-Tile JESD204C example podpira ukazni kanal ramp pregledovalnik vzorcev. Prva prejeta ukazna beseda (6 bitov) se naloži kot začetna vrednost. Naslednje ukazne besede na istem pasu se morajo povečati do 0x3F in premakniti do 0x00. Komandni kanal ramp preverjanje vzorcev preverja ramp vzorci po vseh pasovih.

F-Tile JESD204C TX in RX IP
Ta oblika nprample vam omogoča, da konfigurirate vsak TX/RX v načinu simplex ali duplex.
Dupleksne konfiguracije omogočajo predstavitev funkcionalnosti IP z uporabo notranje ali zunanje serijske povratne zanke. CSR-ji znotraj IP-ja niso optimizirani, da bi omogočili nadzor IP-ja in opazovanje stanja.

F-Tile JESD204C Design Example Ura in ponastavitev

Dizajn F-Tile JESD204C example ima nabor signalov za uro in ponastavitev.

Tabela 13.Oblikovanje Example Ure

Signal ure	Smer	Opis
mgmt_clk	Vnos	Diferencialna ura LVDS s frekvenco 100 MHz.
refclk_xcvr	Vnos	Referenčna ura oddajnika s frekvenco podatkovne hitrosti/faktorjem 33.
refclk_core	Vnos	Referenčna ura jedra z enako frekvenco kot refclk_xcvr.
in_sysref	Vnos	signal SYSREF. Največja frekvenca SYSREF je podatkovna hitrost/(66x32xE).
sysref_out	Izhod
txlink_clk rxlink_clk	Notranji	Ura povezave TX in RX s frekvenco podatkovne hitrosti/66.
txframe_clk rxframe_clk	Notranji	Ura okvirja TX in RX s frekvenco podatkovne hitrosti/33 (FCLK_MULP=2) Ura okvirja TX in RX s frekvenco podatkovne hitrosti/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Notranji	Fazna ura TX in RX s frekvenco podatkovne hitrosti/66 (FCLK_MULP=2) Fazna ura TX in RX je vedno visoka (1'b1), ko je FCLK_MULP=1
spi_SCLK	Izhod	Ura hitrosti prenosa SPI s frekvenco 20 MHz.

Ko naložite načrt nprampv napravo FPGA, notranji dogodek ninit_done zagotovi, da JTAG na Avalon Master bridge je v ponastavitvi, kot tudi vsi drugi bloki.

Generator SYSREF ima svojo neodvisno ponastavitev, da vbrizga namerno asinhrono razmerje za uri txlink_clk in rxlink_clk. Ta metoda je bolj celovita pri posnemanju signala SYSREF iz zunanjega čipa ure.

Tabela 14. Oblikovanje Example Ponastavi

Ponastavi signal	Smer	Opis
global_rst_n	Vnos	Globalna ponastavitev gumba za vse bloke, razen JTAG do mostu Avalon Master.
ninit_done	Notranji	Izhod iz IP za ponastavitev izdaje za JTAG do mostu Avalon Master.
edctl_rst_n	Notranji	Nadzorni blok ED ponastavi JTAG do mostu Avalon Master. Vrata hw_rst in global_rst_n ne ponastavijo nadzornega bloka ED.
hw_prvi	Notranji	Potrdite in razveljavite hw_rst tako, da zapišete v register rst_ctl nadzornega bloka ED. mgmt_rst_in_n potrdi, ko se potrdi hw_rst.
mgmt_rst_in_n	Notranji	Ponastavitev za Avalon pomnilniško preslikane vmesnike različnih IP-jev in vhode sekvencerjev ponastavitve:  j20c_reconfig_reset za F-Tile JESD204C IP duplex Native PHY spi_rst_n za glavno enoto SPI pio_rst_n za status PIO in nadzor vrata reset_in0 sekvencerja ponastavitve 0 in 1 Vrata global_rst_n, hw_rst ali edctl_rst_n potrdijo ponastavitev na mgmt_rst_in_n.
sysref_rst_n	Notranji	Ponastavitev za generatorski blok SYSREF v krmilnem bloku ED z uporabo vrat reset_out0 sekvencerja ponastavitve 2. Vrata sekvencerja ponastavitve 0 reset_out2 razveljavijo ponastavitev, če je jedrni PLL zaklenjen.
core_pll_rst	Notranji	Ponastavi jedro PLL prek vrat reset_out0 ponastavitvenega sekvencerja 0. Jedrni PLL se ponastavi, ko je uveljavljena ponastavitev mgmt_rst_in_n.
j204c_tx_avs_rst_n	Notranji	Ponastavi pomnilniško preslikan vmesnik F-Tile JESD204C TX Avalon prek sekvencerja ponastavitve 0. Pomnilniško preslikan vmesnik TX Avalon potrdi, ko se potrdi mgmt_rst_in_n.
j204c_rx_avs_rst_n	Notranji	Ponastavi pomnilniško preslikan vmesnik F-Tile JESD204C TX Avalon prek ponastavitvenega sekvencerja 1. Pomniško preslikan vmesnik RX Avalon potrdi, ko se potrdi mgmt_rst_in_n.
j204c_tx_rst_n	Notranji	Ponastavi povezavo F-Tile JESD204C TX in transportne plasti v domenah txlink_clk in txframe_clk. Vrata sekvencerja ponastavitve 0 reset_out5 ponastavijo j204c_tx_rst_n. Ta ponastavitev razveljavi, če je jedrni PLL zaklenjen, in se potrdita signala tx_pma_ready in tx_ready.
j204c_rx_rst_n	Notranji	Ponastavi povezavo F-Tile JESD204C RX in transportne plasti v domenah rxlink_clk in rxframe_clk.

Ponastavi signal	Smer	Opis
		Vrata reset_out1 ponastavitvenega sekvencerja 4 ponastavijo j204c_rx_rst_n. Ta ponastavitev razveljavi, če je jedrni PLL zaklenjen, signala rx_pma_ready in rx_ready pa sta potrjena.
j204c_tx_rst_ack_n	Notranji	Ponastavite signal rokovanja z j204c_tx_rst_n.
j204c_rx_rst_ack_n	Notranji	Ponastavite signal rokovanja z j204c_rx_rst_n.

Slika 8. Časovni diagram za Design Example Ponastavi

F-Tile JESD204C Design Example Signali

Tabela 15. Signali sistemskega vmesnika

Signal	Smer	Opis
Ure in ponastavitve
mgmt_clk	Vnos	100 MHz takt za upravljanje sistema.
refclk_xcvr	Vnos	Referenčna ura za F-tile UX QUAD in System PLL. Enakovredno hitrosti prenosa podatkov/faktorju 33.
refclk_core	Vnos	Referenčna ura jedra PLL. Uporablja enako frekvenco ure kot refclk_xcvr.
in_sysref	Vnos	Signal SYSREF iz zunanjega generatorja SYSREF za izvedbo podrazreda 204 JESD1C.
sysref_out	Izhod	Signal SYSREF za implementacijo podrazreda 204 JESD1C, ki ga ustvari naprava FPGA za načrtovanje example namen inicializacije povezave.

 

Signal	Smer	Opis
SPI
spi_SS_n[2:0]	Izhod	Aktiven nizek, podrejeni izbirni signal SPI.
spi_SCLK	Izhod	SPI serijska ura.
spi_sdio	Vhod/izhod	Izhodni podatki iz nadrejenega v zunanji podrejeni. Vnos podatkov od zunanje podrejene do glavne.

Signal	Smer	Opis
Opomba:Ko je omogočena možnost Generate 3-Wire SPI Module.
spi_MISO Opomba: Ko možnost Generate 3-Wire SPI Module ni omogočena.	Vnos	Vnos podatkov iz zunanje podrejene enote v glavno enoto SPI.
spi_MOSI Opomba: Ko možnost Generate 3-Wire SPI Module ni omogočena.	Izhod	Izhodni podatki iz glavne enote SPI v zunanjo pomožno enoto.

 

Signal	Smer	Opis
ADC / DAC
tx_serijski_podatki[LINK*L-1:0]	Izhod	Diferencialni visokohitrostni serijski izhodni podatki v DAC. Ura je vdelana v tok serijskih podatkov.
tx_serial_data_n[LINK*L-1:0]
rx_serijski_podatki[LINK*L-1:0]	Vnos	Diferencialni visokohitrostni serijski vhodni podatki iz ADC. Ura se obnovi iz toka serijskih podatkov.
rx_serijski_podatki_n[LINK*L-1:0]

 

Signal	Smer	Opis
V/I za splošne namene
user_led [3:0]	Izhod	Označuje stanje za naslednje pogoje: [0]: programiranje SPI končano [1]: Napaka povezave TX [2]: Napaka povezave RX [3]: Napaka pri preverjanju vzorcev za pretočne podatke Avalon
uporabnik_dip[3:0]	Vnos	Vhod DIP stikala uporabniškega načina: [0]: omogočena notranja serijska povratna zanka [1]: Omogočanje SYSREF, ki ga ustvari FPGA [3:2]: Rezervirano

 

Signal	Smer	Opis
Zunajpasovni (OOB) in status
rx_patchk_data_error[LINK-1:0]	Izhod	Ko je ta signal uveljavljen, pomeni, da je preverjevalnik vzorcev odkril napako.
rx_link_error[LINK-1:0]	Izhod	Ko je ta signal uveljavljen, pomeni, da je JESD204C RX IP uveljavil prekinitev.
tx_link_error[LINK-1:0]	Izhod	Ko je ta signal uveljavljen, pomeni, da je JESD204C TX IP uveljavil prekinitev.
emb_lock_out	Izhod	Ko je ta signal uveljavljen, pomeni, da je JESD204C RX IP dosegel zaklepanje EMB.
sh_lock_out	Izhod	Ko je ta signal uveljavljen, pomeni, da je sinhronizacijska glava IP JESD204C RX zaklenjena.

 

Signal	Smer	Opis
Avalon Streaming
rx_avst_valid[LINK-1:0]	Vnos	Označuje, ali je pretvornik samppodatkov v aplikacijski plasti veljaven ali neveljaven. 0: podatki niso veljavni 1: Podatki so veljavni
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Vnos	Pretvornik sampprenesete podatke v aplikacijski sloj.

F-Tile JESD204C Design Example Nadzorni registri

Dizajn F-Tile JESD204C exampdale registri v nadzornem bloku ED uporabljajo bajtno naslavljanje (32 bitov).

Tabela 16. Oblikovanje Example Zemljevid naslovov
Ti 32-bitni registri nadzornega bloka ED so v domeni mgmt_clk.

Komponenta	Naslov
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Nadzor SPI	0x0102_0000 – 0x0102_001F
PIO nadzor	0x0102_0020 – 0x0102_002F
Stanje PIO	0x0102_0040 – 0x0102_004F
Ponastavi sekvencer 0	0x0102_0100 – 0x0102_01FF
Ponastavi sekvencer 1	0x0102_0200 – 0x0102_02FF
Nadzor ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP oddajnik-sprejemnik PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tabela 17. Vrsta in definicija dostopa do registra
Ta tabela opisuje vrsto dostopa do registra za IP-je Intel FPGA.

Vrsta dostopa	Opredelitev
RO/V	Programska oprema samo za branje (brez vpliva na pisanje). Vrednost se lahko spreminja.
RW	Programska oprema prebere in vrne trenutno vrednost bita. Programska oprema zapiše in nastavi bit na želeno vrednost.
RW1C	Programska oprema prebere in vrne trenutno vrednost bita. Program piše 0 in nima učinka. Programska oprema zapiše 1 in počisti bit na 0, če je bil bit nastavljen na 1 s strojno opremo. Strojna oprema nastavi bit na 1. Programsko brisanje ima višjo prioriteto kot nabor strojne opreme.

Tabela 18. Zemljevid nadzornega naslova ED

Odmik	Registriraj ime
0x00	rst_ctl
0x04	rst_sts0
nadaljevanje ...

Odmik	Registriraj ime
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8 c	tst_err0

Tabela 19. Nadzorni in statusni registri krmilnega bloka ED

Bajt Odmik	Registrirajte se	Ime	Dostop	Ponastavi	Opis
0x00	rst_ctl	prva_uveljavitev	RW	0x0	Ponastavi nadzor. [0]: Vpišite 1 za ponastavitev. (hw_rst) Znova napišite 0, da razveljavite ponastavitev. [31:1]: Rezervirano.
0x04	rst_sts0	prvi_status	RO/V	0x0	Ponastavi stanje. [0]: Jedrni PLL zaklenjen status. [31:1]: Rezervirano.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Status zaznavanja robov SYSREF za notranji ali zunanji generator SYSREF. [0]: vrednost 1 Označuje, da je za operacijo podrazreda 1 zaznan naraščajoči rob SYSREF. Programska oprema lahko zapiše 1, da počisti ta bit in omogoči novo zaznavanje robov SYSREF. [31:1]: Rezervirano.
0x40	sysref_ctl	sysref_contr ol	RW	Dvostranska podatkovna pot Enkraten strel: 0x00080	Nadzor SYSREF. Nanašajte se na Tabela 10 na strani 17 za več informacij o uporabi tega registra.
				Občasno:	Opomba: Vrednost ponastavitve je odvisna od
				0x00081	tip SYSREF in F-Tile
				Gapped- periodično:	JESD204C Nastavitve parametrov podatkovne poti IP.
				0x00082
				TX ali RX podatki
				pot
				En poskus:
				0x00000
				Občasno:
				0x00001
				Gapped-
				periodično:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Stanje SYSREF. Ta register vsebuje zadnje obdobje SYSREF in nastavitve delovnega cikla notranjega generatorja SYSREF. Nanašajte se na Tabela 9 na strani 16 za pravno vrednost obdobja SYSREF in delovnega cikla.
nadaljevanje ...

Bajt Odmik	Registrirajte se	Ime	Dostop	Ponastavi	Opis
					[8:0]: obdobje SYSREF. Ko je vrednost 0xFF, je Obdobje SYSREF = 255 Ko je vrednost if 0x00, je obdobje SYSREF = 256. [17:9]: delovni cikel SYSREF. [31:18]: Rezervirano.
0x80	tst_ctl	tst_control	RW	0x0	Testna kontrola. Uporabite ta register, da omogočite različne preskusne vzorce za generator in preverjevalnik vzorcev. [1:0] = Rezervirano polje [2] = ramp_test_ctl 1'b0 = Omogoča generator in preverjalnik vzorcev PRBS 1'b1 = Omogoča ramp generator in preverjalnik vzorcev [31:3]: Pridržano.
0x8 c	tst_err0	tst_error	RW1C	0x0	Zastavica napake za povezavo 0. Ko je bit 1'b1, to pomeni, da je prišlo do napake. Napako morate odpraviti, preden v ustrezni bit zapišete 1'b1, da počistite zastavico napake. [0] = Napaka preverjalnika vzorcev [1] = tx_link_error [2] = rx_link_error [3] = Napaka preverjalnika vzorcev ukazov [31:4]: Rezervirano.

Zgodovina revizij dokumenta za F-Tile JESD204C Intel FPGA IP Design Example Uporabniški priročnik

Različica dokumenta	Različica Intel Quartus Prime	Različica IP	Spremembe
2021.10.11	21.3	1.0.0	Začetna izdaja.

Dokumenti / Viri

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Uporabniški priročnik F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Reference

• Uporabniški priročnik