F-Tile JESD204C Intel FPGA IP Design Example

אודות ה-F-Tile JESD204C Intel® FPGA IP Design Exampהמדריך למשתמש

מדריך למשתמש זה מספק את התכונות, הנחיות השימוש ותיאור מפורט על העיצוב למשלamples עבור F-Tile JESD204C Intel® FPGA IP באמצעות התקני Intel Agilex™.

קהל מיועד

מסמך זה מיועד ל:

• ארכיטקט עיצוב לבחירת IP במהלך שלב תכנון התכנון ברמת המערכת
• מעצבי חומרה בעת שילוב ה-IP בעיצוב רמת המערכת שלהם
• מהנדסי אימות במהלך סימולציה ברמת המערכת ושלב אימות החומרה

מסמכים קשורים
הטבלה הבאה מפרטת מסמכי עזר אחרים הקשורים ל-F-Tile JESD204C Intel FPGA IP.

טבלה 1. מסמכים קשורים

הַפנָיָה	תֵאוּר
מדריך למשתמש של F-Tile JESD204C Intel FPGA IP	מספק מידע על F-Tile JESD204C Intel FPGA IP.
הערות פרסום של F-Tile JESD204C Intel FPGA IP	מפרט את השינויים שבוצעו עבור F-Tile JESD204C F-Tile JESD204C במהדורה מסוימת.
גיליון נתונים של מכשיר Intel Agilex	מסמך זה מתאר את המאפיינים החשמליים, מאפייני המיתוג, מפרטי התצורה והתזמון עבור התקני Intel Agilex.

ראשי תיבות ומילון מונחים

טבלה 2. רשימת ראשי תיבות

ראשי תיבות	הַרחָבָה
LEMC	שעון רב בלוק מקומי מורחב
FC	קצב שעון מסגרת
ADC	ממיר אנלוגי לדיגיטלי
DAC	ממיר דיגיטלי לאנלוגי
DSP	מעבד אותות דיגיטלי
TX	מַשׁדֵר
RX	מַקְלֵט

ראשי תיבות	הַרחָבָה
DLL	שכבת קישור נתונים
אחריות חברתית	רישום בקרה ומצבים
CRU	יחידת שעון ואיפוס
ISR	שגרת שירות להפריע
FIFO	ראשון-נכנס-ראשון-יוצא
SERDES	סיריאלייזר מסיר סדרה
ECC	שגיאה בתיקון הקוד
FEC	תיקון שגיאות קדימה
SERR	זיהוי שגיאה בודדת (ב-ECC, ניתן לתיקון)
DERR	זיהוי שגיאות כפול (ב-ECC, קטלני)
PRBS	רצף בינארי פסאודורנדומלי
MAC	בקר גישה למדיה. MAC כולל תת שכבת פרוטוקול, שכבת תעבורה ושכבת קישור נתונים.
PHY	שכבה פיזית. PHY כולל בדרך כלל את השכבה הפיזית, SERDES, דרייברים, מקלטים ו-CDR.
PCS	תת-שכבת קידוד פיזי
PMA	התקשרות בינונית פיזית
RBD	השהיית מאגר RX
UI	מרווח יחידה = משך סיביות טורית
ספירת RBD	RX Buffer Delay הגעה אחרונה לנתיב
קיזוז RBD	הזדמנות לשחרור מאגר RX
SH	כותרת סנכרון
TL	שכבת תחבורה
EMIB	גשר Interconnect Multi-Die Embedded

טבלה 3. רשימת מילון מונחים

מוּנָח	תֵאוּר
מכשיר ממיר	ממיר ADC או DAC
מכשיר לוגי	FPGA או ASIC
שְׁמִינִיָה	קבוצה של 8 ביטים, המשמשת כקלט למקודד 64/66 ופלט מהמפענח
לְכַרסֵם	סט של 4 ביטים המהווה את יחידת העבודה הבסיסית של מפרטי JESD204C
לַחסוֹם	סמל של 66 סיביות שנוצר על ידי ערכת הקידוד 64/66
תעריף קו	קצב נתונים אפקטיבי של קישור טורי קצב קו נתיב = (Mx Sx N'x 66/64 x FC) / L
שעון קישור	שעון קישור = קצב קו נתיב/66.
מִסגֶרֶת	קבוצה של אוקטטים עוקבים שבהם ניתן לזהות את המיקום של כל אוקטטה על ידי התייחסות לאות יישור מסגרת.
שעון מסגרת	שעון מערכת הפועל בקצב המסגרת, זה חייב להיות שעון קישור פי 1 ו-2.

מוּנָח	תֵאוּר
Samples לשעון מסגרת	Samples לשעון, סך ה-samples in frame שעון עבור התקן הממיר.
LEMC	שעון פנימי המשמש ליישור הגבול של הרב-בלוק המורחב בין נתיבים ולתוך הפניות החיצוניות (SYSREF או Subclass 1).
תת-קבוצה 0	אין תמיכה בהשהייה דטרמיניסטית. יש לשחרר את הנתונים מיד לאחר ביטול הטיה של נתיב לנתיב במקלט.
תת-קבוצה 1	חביון דטרמיניסטי באמצעות SYSREF.
קישור רב נקודות	קישורים בין מכשירים עם 2 התקני ממירים או יותר.
קידוד 64B / 66B	קוד קו שממפה נתונים של 64 סיביות ל-66 סיביות ליצירת בלוק. מבנה הנתונים ברמת הבסיס הוא בלוק שמתחיל בכותרת סינכרון של 2 סיביות.

טבלה 4. סמלים

מוּנָח	תֵאוּר
L	מספר נתיבים לכל התקן ממיר
M	מספר הממירים למכשיר
F	מספר אוקטטים לכל פריים בנתיב בודד
S	מספר sampשודרו לממיר בודד לכל מחזור מסגרת
N	רזולוציית ממיר
לא	מספר כולל של ביטים לשנייהample בפורמט נתוני המשתמש
CS	מספר סיביות בקרה לכל שניות המרהample
CF	מספר מילות בקרה לכל תקופת שעון מסגרת לכל קישור
HD	פורמט נתוני משתמש בצפיפות גבוהה
E	מספר רב בלוק במולטי בלוק מורחב

F-Tile JESD204C Intel FPGA IP Design Exampמדריך להתחלה מהירה

עיצוב ה-F-Tile JESD204C Intel FPGA IP examples עבור התקני Intel Agilex כולל שולחן בדיקה מדמה ועיצוב חומרה התומך בהידור ובדיקות חומרה.
אתה יכול ליצור את העיצוב של F-Tie JESD204C, למשלamples דרך קטלוג ה-IP בתוכנת Intel Quartus® Prime Pro Edition.

איור 1. פיתוח שtages עבור ה-Design Example

עיצוב דוגמהampתרשים בלוקים

איור 2. עיצוב דגם F-Tie JESD204Campתרשים בלוקים ברמה גבוהה

העיצוב לשעברample מורכב מהמודולים הבאים:

• מערכת מעצב פלטפורמות
  • F-Tile JESD204C Intel FPGA IP
  • JTAG לגשר אבאלון מאסטר
  • בקר I/O מקביל (PIO).
  • ממשק יציאה טורית (SPI) - מודול מאסטר - IOPLL
  • מחולל SYSREF
  • Example Design (ED) Control CSR
  • אפס סיקוונסרים
• מערכת PLL
• מחולל דפוסים
• בודק דפוסים

טבלה 5. עיצוב דוגמהample Modules

רכיבים	תֵאוּר
מערכת מעצב פלטפורמות	מערכת ה-Platform Designer מציגה את נתיב הנתונים ה-IP F-Tile JESD204C וציוד היקפי תומך.
F-Tile JESD204C Intel FPGA IP	מערכת המשנה הזו של מעצב פלטפורמה מכילה את כתובות ה-IP של TX ו-RX F-Tile JESD204C המיוצרות יחד עם הדופלקס PHY.
JTAG לגשר אבאלון מאסטר	גשר זה מספק גישה למארח קונסולת המערכת ל-IP ממופה זיכרון בתכנון דרך ה-JTAG מִמְשָׁק.
בקר I/O מקביל (PIO).	בקר זה מספק ממשק ממופה זיכרון עבור sampלינג והנעה של יציאות I/O לשימוש כללי.
מאסטר SPI	מודול זה מטפל בהעברה טורית של נתוני תצורה לממשק SPI בקצה הממיר.
מחולל SYSREF	מחולל SYSREF משתמש בשעון הקישור כשעון ייחוס ומייצר פולסי SYSREF עבור F-Tile JESD204C IP. פֶּתֶק: עיצוב זה לשעברample משתמש במחולל SYSREF כדי להדגים את אתחול קישור ה-IP הדופלקס F-Tile JESD204C. ביישום F-Tile JESD204C subclass 1 ברמת המערכת, עליך ליצור את ה-SYSREF מאותו מקור כמו שעון ההתקן.
IOPLL	עיצוב זה לשעברample משתמש ב-IOPLL כדי ליצור שעון משתמש להעברת נתונים ל-F-Tile JESD204C IP.
ED Control CSR	מודול זה מספק בקרת ומצב זיהוי SYSREF, ושליטה וסטטוס של דפוסי בדיקה.
אפס סיקוונסרים	עיצוב זה לשעברample מורכב מ-2 רצפי איפוס: איפוס רצף 0 - מטפל באיפוס לתחום הזרמת TX/RX Avalon®, תחום ממופה זיכרון של Avalon, PLL ליבה, TX PHY, ליבת TX ומחולל SYSREF. איפוס רצף 1 - מטפל באיפוס לליבה RX PHY וליבה RX.
מערכת PLL	מקור שעון ראשי למעבר ה-IP הקשה של F-tile ו-EMIB.
מחולל דפוסים	מחולל הדפוסים יוצר PRBS או ramp תַבְנִית.
בודק דפוסים	בודק הדפוסים מאמת את ה-PRBS או ramp דפוס התקבל, ומסמן שגיאה כאשר הוא מוצא אי התאמה של נתונים sample.

דרישות תוכנה

אינטל משתמשת בתוכנה הבאה כדי לבדוק את העיצוב למשלamples במערכת לינוקס:

• תוכנת Intel Quartus Prime Pro Edition
• סימולטור Questa*/ModelSim* או VCS*/VCS MX

יצירת העיצוב

כדי ליצור את העיצוב למשלample מעורך פרמטרי IP:

1. צור פרויקט המכוון למשפחת מכשירי Intel Agilex F-tile ובחר את המכשיר הרצוי.
2. בקטלוג ה-IP, כלים ➤ קטלוג IP, בחר F-Tile JESD204C Intel FPGA IP.
3. ציין שם ברמה העליונה ואת התיקיה עבור גרסת ה-IP המותאמת אישית שלך. לחץ על אישור. עורך הפרמטרים מוסיף את ה-.ip ברמה העליונה file לפרויקט הנוכחי באופן אוטומטי. אם תתבקש להוסיף ידנית את ה-.ip file לפרויקט, לחץ על פרויקט ➤ הוסף/הסר Files בפרויקט כדי להוסיף את file.
4. תחת האקסampבכרטיסייה עיצוב, ציין את העיצוב למשלample פרמטרים כמתואר ב-Design Example פרמטרים.
5. לחץ על צור דוגמהample Design.

התוכנה מייצרת את כל העיצוב files בספריות המשנה. אלה fileנדרשים להפעיל סימולציה והידור.

עיצוב דוגמהample פרמטרים
עורך פרמטרי ה-IP F-Tile JESD204C Intel FPGA IP כולל את ה-Exampלשונית עיצוב כדי שתוכל לציין פרמטרים מסוימים לפני יצירת העיצוב, למשלample.

טבלה 6. פרמטרים ב-Example Design Tab

פָּרָמֶטֶר	אפשרויות	תֵאוּר
בחר עיצוב	בקרת מסוף המערכת אַף לֹא אֶחָד	בחר את בקרת מסוף המערכת כדי לגשת לעיצוב למשלampנתיב הנתונים דרך מסוף המערכת.
הַדמָיָה	ללא שם: מופעל, כבוי	הפעל עבור ה-IP כדי ליצור את הדרוש files להדמיית העיצוב למשלample.
סִינתֶזָה	ללא שם: מופעל, כבוי	הפעל עבור ה-IP כדי ליצור את הדרוש files עבור הידור והדגמת חומרה של Intel Quartus Prime.
פורמט HDL (לסימולציה)	Verilog VDHL	בחר בפורמט HDL של ה-RTL files עבור סימולציה.
פורמט HDL (לסינתזה)	Verilog בלבד	בחר בפורמט HDL של ה-RTL files לסינתזה.

פָּרָמֶטֶר	אפשרויות	תֵאוּר
צור מודול SPI בעל 3 חוטים	ללא שם: מופעל, כבוי	הפעל כדי לאפשר ממשק SPI 3-wire במקום 4-wire.
מצב Sysref	ירייה אחת תְקוּפָתִי פער תקופתי	בחר אם ברצונך שהיישור של SYSREF יהיה מצב דופק של זריקה אחת, תקופתי או תקופתי עם פערים, בהתבסס על דרישות התכנון שלך וגמישות התזמון שלך. One-shot - בחר באפשרות זו כדי לאפשר ל-SYSREF להיות מצב דופק של צילום אחד. הערך של סיביות הרגיסטר sysref_ctrl[17] הוא 0. לאחר איפוס ה-F-Tile JESD204C IP מתבטל, שנה את הערך של הרגיסטר sysref_ctrl[17] מ-0 ל-1, ולאחר מכן ל-0, עבור דופק SYSREF חד פעמי. תקופתית - ל-SYSREF במצב תקופתי יש מחזור עבודה של 50:50. תקופת SYSREF היא E*SYSREF_MULP. מחזורי פערים - ל-SYSREF יש מחזור עבודה ניתן לתכנות של גרנולריות של מחזור שעון קישור אחד. תקופת SYSREF היא E*SYSREF_MULP. עבור הגדרת מחזור עבודה מחוץ לטווח, בלוק ייצור SYSREF אמור להסיק אוטומטית מחזור עבודה של 1:50. עיין ב SYSREF גֵנֵרָטוֹר למידע נוסף על ה-SYSREF תְקוּפָה.
בחר לוח	אַף לֹא אֶחָד	בחר את הלוח עבור העיצוב למשלample. ללא - אפשרות זו אינה כוללת היבטי חומרה עבור העיצוב למשלample. כל הקצאות הפינים יוגדרו לסיכות וירטואליות.
תבנית בדיקה	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	בחר מחולל דפוסים ודפוס בדיקת בודק. מחולל דפוסים - JESD204C תומך מחולל דפוסים PRBS לפי נתוניםample. המשמעות היא שרוחב הנתונים הוא אפשרות N+CS. מחולל דפוסי PRBS ובודק שימושיים ליצירת נתוניםample stimulus לבדיקה והוא אינו תואם למצב בדיקת PRBS בממיר ADC/DAC. Ramp מחולל דפוסים - שכבת הקישור JESD204C פועלת כרגיל אך התעבורה מאוחרת יותר מושבתת ומתעלמים מהקלט מהמעצב. כל נתיב משדר זרם אוקטט זהה שגדל מ-0x00 ל-0xFF ואז חוזר. רamp בדיקת דפוס מופעלת על ידי prbs_test_ctl. בודק דפוסי PRBS - JESD204C מערבול PRBS מסתנכרן עצמי וצפוי שכאשר ליבת ה-IP מסוגלת לפענח קישור, ה-Scrabling seed כבר מסונכרן. PRBS ערבול זרע ייקח 8 אוקטטים לאתחול עצמי. Ramp בודק דפוסים - ערבול JESD204C הוא סנכרון עצמי והצפוי שכאשר ליבת ה-IP מסוגלת לפענח קישור, ה-Scrabling seed כבר מסונכרן. האוקטט התקין הראשון נטען כ-ramp ערך התחלתי. הנתונים הבאים חייבים להגדיל עד 0xFF ולהתגלגל ל-0x00. רamp בודק הדפוסים צריך לבדוק אם יש דפוס זהה בכל הנתיבים.
אפשר לולאה טורית פנימית	ללא שם: מופעל, כבוי	בחר לולאה טורית פנימית.
אפשר ערוץ פקודה	ללא שם: מופעל, כבוי	בחר תבנית ערוץ פקודה.

מבנה ספריות
עיצוב ה-F-Tile JESD204C לשעברampספריות le מכילות שנוצרו files עבור העיצוב לשעברamples.

איור 3. מבנה ספריות עבור F-Tile JESD204C Intel Agilex Design Example

טבלה 7. ספרייה Files

תיקיות	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
סימולציה/מנטור	modelsim_sim.tcl tb_top_waveform.do
סימולציה/תקצירים	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

הדמיית ה-Design Example Testbench

העיצוב לשעברample testbench מדמה את העיצוב שנוצר שלך.

איור 4. נוהל

כדי לדמות את העיצוב, בצע את השלבים הבאים:

1. שנה את ספריית העבודה לample_design_directory>/simulation/ .
2. בשורת הפקודה, הפעל את סקריפט הסימולציה. הטבלה שלהלן מציגה את הפקודות להפעלת הסימולטורים הנתמכים.

מַדמֶה	פְּקוּדָה
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (ללא Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

הסימולציה מסתיימת בהודעות המעידות אם הריצה הצליחה או לא.

איור 5. סימולציה מוצלחת
איור זה מציג את הודעת הסימולציה המוצלחת עבור סימולטור VCS.

קומפילציה של ה-Design Example

כדי להרכיב את ה-compilation-בלבד exampלפרויקט, בצע את השלבים הבאים:

1. ודא עיצוב קומפילציה למשלampהדור הושלם.
2. בתוכנת Intel Quartus Prime Pro Edition, פתח את פרויקט Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. בתפריט עיבוד, לחץ על התחל הידור.

תיאור מפורט עבור F-Tile JESD204C Design Example

עיצוב ה-F-Tile JESD204C לשעברample מדגים את הפונקציונליות של הזרמת נתונים באמצעות מצב loopback.
אתה יכול לציין את הגדרות הפרמטרים לבחירתך וליצור את העיצוב למשלample.
העיצוב לשעברample זמין רק במצב דופלקס עבור גרסת Base ו-PHY. אתה יכול לבחור גרסה בסיסית בלבד או PHY בלבד, אך ה-IP ייצור את העיצוב למשלample הן עבור Base והן עבור PHY.

פֶּתֶק:  כמה תצורות של קצב נתונים גבוה עלולות להיכשל בתזמון. כדי למנוע כשל בתזמון, שקול לציין ערך של מכפיל תדר שעון מסגרת נמוך יותר (FCLK_MULP) בלשונית Configurations של עורך הפרמטרים F-Tile JESD204C Intel FPGA IP.

רכיבי מערכת

עיצוב ה-F-Tile JESD204C לשעברample מספק זרימת בקרה מבוססת תוכנה המשתמשת ביחידת הבקרה הקשיחה עם או בלי תמיכה במסוף המערכת.

העיצוב לשעברample מאפשר קישור אוטומטי במצבי loopback פנימי וחיצוני.

JTAG לגשר אבאלון
ה- J.TAG ל-Avalon Master Bridge מספק חיבור בין המערכת המארחת כדי לגשת ל-F-Tile JESD204C IP הממופת בזיכרון לבין רישומי בקרת ה-IP והסטטוס ההיקפיים דרך ה-JTAG מִמְשָׁק.

איור 6. מערכת עם JTAG ל-Avalon Master Bridge Core

פֶּתֶק:  שעון המערכת חייב להיות מהיר לפחות פי 2 מה-JTAG שָׁעוֹן. שעון המערכת הוא mgmt_clk (100MHz) בעיצוב זה למשלample.

ליבת קלט/פלט מקבילית (PIO).
ליבת הקלט/פלט המקבילית (PIO) עם ממשק Avalon מספקת ממשק ממופה זיכרון בין יציאת עבד ממופת זיכרון של Avalon ויציאות I/O לשימוש כללי. יציאות ה-I/O מתחברות ללוגיקת משתמש על-שבב, או לפיני I/O שמתחברים להתקנים חיצוניים ל-FPGA.

איור 7. ליבת PIO עם יציאות קלט, יציאות פלט ותמיכה ב-IRQ
כברירת מחדל, רכיב מעצב הפלטפורמה משבית את קו שירות ההפרעות (IRQ).

יציאות PIO I/O מוקצות ברמה העליונה של HDL file ( מצב io_ עבור יציאות קלט, בקרת io_ עבור יציאות פלט).

הטבלה שלהלן מתארת ​​את קישוריות האות עבור יציאות ה-I/O של המצב והבקרה למתג DIP ול-LED בערכת הפיתוח.

טבלה 8. יציאות PIO Core I/O

נָמָל	קצת	אוֹת
Out_port	0	תכנות USER_LED SPI בוצע
	31:1	שָׁמוּר
In_port	0	USER_DIP הפעלת לולאה טורית פנימית כבויה = 1 פועל = 0
	1	הפעלה של SYSREF שנוצר על ידי USER_DIP על ידי FPGA כבוי = 1 פועל = 0
	31:2	שָׁמוּר.

SPI מאסטר
מודול המאסטר SPI הוא רכיב מעצב פלטפורמה סטנדרטי בספרייה הסטנדרטית של קטלוג IP. מודול זה משתמש בפרוטוקול SPI כדי להקל על התצורה של ממירים חיצוניים (למשלample, ADC, DAC ומחוללי שעון חיצוניים) באמצעות חלל רישום מובנה בתוך התקנים אלה.

ל-SPI מאסטר יש ממשק ממופת זיכרון של Avalon שמתחבר למאסטר Avalon (JTAG ל-Avalon master bridge) דרך החיבור הממופת בזיכרון של Avalon. מאסטר SPI מקבל הוראות הגדרה מהמאסטר של Avalon.

מודול המאסטר SPI שולט בעד 32 עבדי SPI עצמאיים. קצב הביאוד של SCLK מוגדר ל-20 מגה-הרץ (מתחלק ב-5).
מודול זה מוגדר לממשק של 4 חוטים ברוחב 24 סיביות. אם נבחרה האפשרות Generate 3-Wire SPI Module, מודול נוסף מופעל להמרת פלט 4-חוטים של ה-SPI המאסטר ל-3-חוטים.

IOPLL
ה-IOPLL יוצר את השעון הנדרש ליצירת frame_clk ו-link_clk. שעון ההתייחסות ל-PLL ניתן להגדרה אך מוגבל לקצב/פקטור הנתונים של 33.

• לעיצוב למשלample שתומך בקצב נתונים של 24.33024 Gbps, קצב השעון עבור frame_clk ו-link_clk הוא 368.64 מגה-הרץ.
• לעיצוב למשלample שתומך בקצב נתונים של 32 Gbps, קצב השעון עבור frame_clk ו-link_clk הוא 484.848 מגה-הרץ.

מחולל SYSREF
SYSREF הוא אות תזמון קריטי עבור ממירי נתונים עם ממשק F-Tile JESD204C.

מחולל SYSREF בעיצוב example משמש למטרת הדגמה של אתחול קישורי IP דופלקס JESD204C בלבד. באפליקציה JESD204C תת-מחלקה 1 ברמת המערכת, עליך ליצור SYSREF מאותו מקור כמו שעון ההתקן.

עבור F-Tile JESD204C IP, מכפיל SYSREF (SYSREF_MULP) של אוגר הבקרה SYSREF מגדיר את תקופת SYSREF, שהיא כפולה של n של פרמטר E.

עליך לוודא E*SYSREF_MULP ≤16. למשלample, אם E=1, ההגדרה החוקית עבור SYSREF_MULP חייבת להיות בטווח של 1-16, ואם E=3, ההגדרה החוקית עבור SYSREF_MULP חייבת להיות בטווח של 1-5.

פֶּתֶק:  אם תגדיר SYSREF_MULP מחוץ לטווח, מחולל SYSREF יתקן את ההגדרה ל-SYSREF_MULP=1.
אתה יכול לבחור אם אתה רוצה שסוג SYSREF יהיה דופק חד פעמי, מחזורי או מחזורי מרווח דרך האקסampלשונית עיצוב בעורך פרמטרי ה-IP F-Tile JESD204C Intel FPGA.

טבלה 9. Examples of Periodic and Gapped Periodic SYSREF Counter

E	SYSREF_MULP	תקופת SYSREF (E*SYSREF_MULP* 32)	מחזור חובה	תֵאוּר
1	1	32	1..31 (ניתן לתכנות)	פער תקופתי
1	1	32	16 (קָבוּעַ)	תְקוּפָתִי
1	2	64	1..63 (ניתן לתכנות)	פער תקופתי
1	2	64	32 (קָבוּעַ)	תְקוּפָתִי
1	16	512	1..511 (ניתן לתכנות)	פער תקופתי
1	16	512	256 (קָבוּעַ)	תְקוּפָתִי
2	3	19	1..191 (ניתן לתכנות)	פער תקופתי
2	3	192	96 (קָבוּעַ)	תְקוּפָתִי
2	8	512	1..511 (ניתן לתכנות)	פער תקופתי
2	8	512	256 (קָבוּעַ)	תְקוּפָתִי
2	9 (בִּלתִי חוּקִי)	64	32 (קָבוּעַ)	פער תקופתי
2	9 (בִּלתִי חוּקִי)	64	32 (קָבוּעַ)	תְקוּפָתִי

 

טבלה 10. רישומי בקרה של SYSREF
אתה יכול להגדיר מחדש באופן דינמי את אוגרי הבקרה של SYSREF אם הגדרת האוגר שונה מההגדרה שציינת כאשר יצרת את העיצוב לשעברample. הגדר את אוגרי ה-SYSREF לפני שה-F-Tile JESD204C Intel FPGA IP אינו מתאפס. אם תבחר את מחולל ה-SYSREF החיצוני דרך
sysref_ctrl[7] סיביות רישום, אתה יכול להתעלם מההגדרות של סוג SYSREF, מכפיל, מחזור עבודה ופאזה.

ביטים	ערך ברירת מחדל	תֵאוּר
sysref_ctrl[1:0]	2'b00: חד פעמי 2'b01: תקופתי 2'b10: פער תקופתי	סוג SYSREF. ערך ברירת המחדל תלוי בהגדרת מצב SYSREF ב- Example Design הכרטיסייה בעורך פרמטרי ה-IP F-Tile JESD204C Intel FPGA.
sysref_ctrl[6:2]	5'b00001	מכפיל SYSREF. שדה SYSREF_MULP זה ישים לסוג SYSREF מחזורי ומחזורי מרווחים. עליך להגדיר את ערך המכפיל כדי להבטיח שערך E*SYSREF_MULP הוא בין 1 ל-16 לפני שה-F-Tile JESD204C IP לא יגמר. אם הערך E*SYSREF_MULP נמצא מחוץ לטווח זה, ברירת המחדל של ערך המכפיל הוא 5'b00001.
sysref_ctrl[7]	נתיב נתונים דופלקס: 1'b1 נתיב נתונים Simplex TX או RX: 1'b0	בחר SYSREF. ערך ברירת המחדל תלוי בהגדרת נתיב הנתונים ב-Exampלשונית עיצוב בעורך פרמטרי ה-IP F-Tile JESD204C Intel FPGA. 0: Simplex TX או RX (SYSREF חיצוני) 1: דופלקס (SYSREF פנימי)
sysref_ctrl[16:8]	9:0	מחזור עבודה SYSREF כאשר סוג SYSREF הוא תקופתי או תקופתי עם פערים. עליך להגדיר את מחזור העבודה לפני שה-F-Tile JESD204C IP נגמר. ערך מקסימלי = (E*SYSREF_MULP*32)-1 למשלampעל: מחזור עבודה של 50% = (E*SYSREF_MULP*32)/2 ברירת המחדל של מחזור העבודה הוא 50% אם לא תגדיר את שדה הרישום הזה, או אם תגדיר את שדה הרישום ל-0 או יותר מהערך המרבי המותר.
sysref_ctrl[17]	1'b0	שליטה ידנית כאשר סוג SYSREF הוא חד פעמי. כתוב 1 כדי להגדיר את האות SYSREF לגבוה. כתוב 0 כדי להגדיר את האות SYSREF לנמוך. אתה צריך לכתוב 1 ואז 0 כדי ליצור דופק SYSREF במצב צילום אחד.
sysref_ctrl[31:18]	22:0	שָׁמוּר.

אפס רצפים
עיצוב זה לשעברample מורכב משני רצפי איפוס:

• איפוס רצף 0 - מטפל באיפוס לתחום הזרמת TX/RX Avalon, תחום ממופה זיכרון של Avalon, PLL ליבה, TX PHY, ליבת TX ומחולל SYSREF.
• איפוס רצף 1 - מטפל באיפוס ל-RX PHY ול-RX Core.

SPI 3 חוטים
מודול זה הוא אופציונלי להמרת ממשק SPI ל-3 חוטים.

מערכת PLL
ל-F-tile יש שלושה PLLs של המערכת. PLLs של מערכת אלה הם מקור השעון העיקרי למעבר IP קשיח (MAC, PCS ו-FEC) ו-EMIB. המשמעות היא שכאשר אתה משתמש במצב השעון של מערכת PLL, הבלוקים אינם מתועדים על ידי שעון PMA ואינם תלויים בשעון המגיע מליבת ה-FPGA. כל PLL של מערכת מייצר רק את השעון המשויך לממשק תדר אחד. למשלampאתה צריך שני PLLs של מערכת כדי להפעיל ממשק אחד ב-1 GHz וממשק אחד ב-500 MHz. שימוש במערכת PLL מאפשר לך להשתמש בכל נתיב באופן עצמאי ללא שינוי שעון נתיב שישפיע על נתיב סמוך.
כל PLL של מערכת יכול להשתמש בכל אחד משמונה שעוני ייחוס FGT. PLLs של המערכת יכולים לשתף שעון ייחוס או להיות בעלי שעוני ייחוס שונים. כל ממשק יכול לבחור באיזו מערכת PLL הוא משתמש, אך לאחר שנבחר, הוא קבוע, לא ניתן להגדרה מחדש באמצעות תצורה מחדש דינמית.

מידע קשור
F-tile Architecture ומדריך למשתמש של PMA ו-FEC Direct PHY IP

מידע נוסף על מצב השעון של מערכת PLL בהתקני Intel Agilex F-tile.

מחולל תבניות ובודק
מחולל הדפוסים והבודק שימושיים ליצירת נתוניםampבדיקות וניטור למטרות בדיקה.
טבלה 11. מחולל תבניות נתמך

מחולל דפוסים	תֵאוּר
מחולל תבניות PRBS	עיצוב ה-F-Tile JESD204C לשעברampמחולל הדפוסים le PRBS תומך בדרגה הבאה של פולינומים: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp מחולל דפוסים	ה-ramp ערך התבנית גדל ב-1 עבור כל שניות עוקבותample עם רוחב המחולל של N, ומתגלגל ל-0 כאשר כל הביטים ב-sampהם 1. אפשר את ה-ramp מחולל תבניות על ידי כתיבת 1 עד סיביות 2 של האוגר tst_ctl של בלוק הבקרה ED.
ערוץ פיקוד רamp מחולל דפוסים	עיצוב ה-F-Tile JESD204C לשעברample תומך בערוץ הפקודה ramp מחולל דפוסים לכל נתיב. ה-ramp ערך התבנית גדל ב-1 לכל 6 סיביות של מילות פקודה. הזרע ההתחלתי הוא דפוס הגדלה על פני כל הנתיבים.

טבלה 12. בודק דפוסים נתמך

בודק דפוסים	תֵאוּר
בודק דפוסים של PRBS	הזרע המעורפל בבודק הדפוסים מסונכרן בעצמו כאשר ה-F-Tile JESD204C IP משיג יישור הטיה. בודק הדפוסים דורש 8 אוקטטים כדי שה-Scrabling seed יסנכרן את עצמו.
Ramp בודק דפוסים	הנתונים התקפים הראשוניםample עבור כל ממיר (M) נטען כערך ההתחלתי של ה-ramp תבנית. נתונים הבאים ס'ampערכי ה-les חייבים לעלות ב-1 בכל מחזור שעון עד למקסימום ולאחר מכן לעבור ל-0.

בודק דפוסים	תֵאוּר
	למשלample, כאשר S=1, N=16 ו-WIDTH_MULP = 2, רוחב הנתונים לכל ממיר הוא S * WIDTH_MULP * N = 32. הנתונים המקסימליים sampערך le הוא 0xFFFF. ה-ramp בודק דפוסים מוודא שדפוסים זהים מתקבלים בכל הממירים.
ערוץ פיקוד רamp בודק דפוסים	עיצוב ה-F-Tile JESD204C לשעברample תומך בערוץ הפקודה ramp בודק דפוסים. מילת הפקודה הראשונה (6 סיביות) שהתקבלה נטענת כערך ההתחלתי. מילות פקודה עוקבות באותו נתיב חייבות לעלות עד 0x3F ולהתגלגל ל-0x00. ערוץ הפיקוד ramp בודק דפוס בודק ramp דפוסים על פני כל הנתיבים.

F-Tile JESD204C TX ו-RX IP
עיצוב זה לשעברample מאפשר לך להגדיר כל TX/RX במצב סימפלקס או במצב דופלקס.
תצורות דופלקס מאפשרות הדגמה של פונקציונליות IP באמצעות לולאה טורית פנימית או חיצונית. CSRs בתוך ה-IP אינם מותאמים כדי לאפשר בקרת IP ותצפית סטטוס.

F-Tile JESD204C עיצוב Example שעון ואיפוס

עיצוב ה-F-Tile JESD204C לשעברampל-le יש סט של אותות שעון ואיפוס.

טבלה 13.עיצוב דוגמהample שעונים

אות שעון	כיוון	תֵאוּר
mgmt_clk	קֶלֶט	שעון דיפרנציאלי LVDS בתדר של 100 מגהרץ.
refclk_xcvr	קֶלֶט	שעון ייחוס של מקלט משדר עם תדר קצב/פקטור נתונים של 33.
refclk_core	קֶלֶט	שעון ייחוס ליבה באותו תדר כמו refclk_xcvr.
in_sysref	קֶלֶט	אות SYSREF. תדירות SYSREF מקסימלית היא קצב נתונים/(66x32xE).
sysref_out	תְפוּקָה
txlink_clk rxlink_clk	פְּנִימִי	שעון קישור TX ו-RX עם תדירות קצב נתונים/66.
txframe_clk rxframe_clk	פְּנִימִי	שעון מסגרות TX ו-RX עם תדירות קצב נתונים/33 (FCLK_MULP=2) שעון מסגרות TX ו-RX עם תדירות קצב נתונים/66 (FCLK_MULP=1)
tx_fclk rx_fclk	פְּנִימִי	שעון פאזה TX ו-RX עם תדירות קצב נתונים/66 (FCLK_MULP=2) שעון פאזה TX ו-RX תמיד גבוה (1'b1) כאשר FCLK_MULP=1
spi_SCLK	תְפוּקָה	שעון קצב העברת SPI עם תדר של 20 מגה-הרץ.

כאשר אתה טוען את העיצוב למשלampלהכנס למכשיר FPGA, אירוע ninit_done פנימי מבטיח שה-JTAG ל-Avalon Master bridge נמצא באיפוס, כמו גם כל שאר הבלוקים.

למחולל SYSREF יש איפוס עצמאי להזרקת קשר אסינכרוני מכוון עבור השעונים txlink_clk ו-rxlink_clk. שיטה זו מקיפה יותר בחיקוי אות SYSREF משבב שעון חיצוני.

טבלה 14. עיצוב דוגמהample מאפס

איפוס אות	כיוון	תֵאוּר
global_rst_n	קֶלֶט	איפוס גלובלי של כפתור לחצן עבור כל הבלוקים, מלבד ה-JTAG לגשר אבאלון מאסטר.
ninit_done	פְּנִימִי	פלט מ-Reset Release IP עבור ה-JTAG לגשר אבאלון מאסטר.
edctl_rst_n	פְּנִימִי	בלוק ED Control מאופס על ידי JTAG לגשר אבאלון מאסטר. היציאות hw_rst ו-global_rst_n אינן מאפסות את בלוק ED Control.
hw_rst	פְּנִימִי	קבע והסר את hw_rst על ידי כתיבה לאגר rst_ctl של בלוק ED Control. mgmt_rst_in_n טוען כאשר hw_rst נטען.
mgmt_rst_in_n	פְּנִימִי	איפוס עבור ממשקים ממופי זיכרון של Avalon של כתובות IP שונות וכניסות של רצפי איפוס:  j20c_reconfig_reset עבור F-Tile JESD204C IP דופלקס Native PHY spi_rst_n עבור מאסטר SPI pio_rst_n עבור מצב PIO ושליטה יציאת reset_in0 של רצף איפוס 0 ו-1 היציאה global_rst_n, hw_rst או edctl_rst_n טוענת איפוס ב- mgmt_rst_in_n.
sysref_rst_n	פְּנִימִי	איפוס עבור בלוק מחולל SYSREF בבלוק ED Control באמצעות יציאת איפוס הרצף 0 reset_out2. יציאת הרצף האיפוס 0 reset_out2 מבטלת את האיפוס אם PLL הליבה נעול.
core_pll_rst	פְּנִימִי	מאפס את ה-PLL הליבה דרך יציאת ה-reset sequencer 0 reset_out0. ה-PLL הליבה מתאפס כאשר mgmt_rst_in_n איפוס מוגדר.
j204c_tx_avs_rst_n	פְּנִימִי	מאפס את ממשק ה-F-Tile JESD204C TX Avalon ממופה זיכרון באמצעות איפוס רצף 0. ממשק TX Avalon ממופה זיכרון תוקף כאשר mgmt_rst_in_n נרשם.
j204c_rx_avs_rst_n	פְּנִימִי	מאפס את ממשק ה-F-Tile JESD204C TX Avalon ממופה זיכרון באמצעות רצף איפוס 1. ממשק ה-RX Avalon ממופה זיכרון תוקף כאשר mgmt_rst_in_n מוצהר.
j204c_tx_rst_n	פְּנִימִי	מאפס את שכבות הקישור והטרנספורט F-Tile JESD204C TX בדומיינים txlink_clk, ו-txframe_clk. יציאת ה-reset sequencer 0 reset_out5 מאפס את j204c_tx_rst_n. איפוס זה מבטל אם ה-PLL הליבה נעול, והאותות tx_pma_ready ו-tx_ready מתקבלים.
j204c_rx_rst_n	פְּנִימִי	מאפס את שכבות הקישור וההעברה של F-Tile JESD204C RX בדומיינים, rxlink_clk ו-rxframe_clk.

איפוס אות	כיוון	תֵאוּר
		יציאת ה-reset sequencer 1 reset_out4 מאפס את j204c_rx_rst_n. איפוס זה מבטל אם ה-PLL הליבה נעול, והאותות rx_pma_ready ו-rx_ready מתקבלים.
j204c_tx_rst_ack_n	פְּנִימִי	אפס את אות לחיצת היד עם j204c_tx_rst_n.
j204c_rx_rst_ack_n	פְּנִימִי	אפס את אות לחיצת היד עם j204c_rx_rst_n.

איור 8. תרשים תזמון עבור דוגמה עיצוביתample מאפס

F-Tile JESD204C עיצוב Example Signals

טבלה 15. אותות ממשק מערכת

אוֹת	כיוון	תֵאוּר
שעונים ואיפוסים
mgmt_clk	קֶלֶט	שעון 100 מגה-הרץ לניהול מערכת.
refclk_xcvr	קֶלֶט	שעון ייחוס עבור F-tile UX QUAD ו-System PLL. שווה ערך לקצב/פקטור נתונים של 33.
refclk_core	קֶלֶט	שעון ייחוס ליבה PLL. מחיל את אותו תדר שעון כמו refclk_xcvr.
in_sysref	קֶלֶט	אות SYSREF ממחולל SYSREF חיצוני ליישום JESD204C Subclass 1.
sysref_out	תְפוּקָה	אות SYSREF עבור מימוש JESD204C Subclass 1 שנוצר על ידי התקן FPGA לתכנון לשעברampמטרת אתחול הקישור בלבד.

 

אוֹת	כיוון	תֵאוּר
SPI
spi_SS_n[2:0]	תְפוּקָה	אות בחירה עבד נמוך פעיל SPI.
spi_SCLK	תְפוּקָה	שעון טורי SPI.
spi_sdio	קלט/פלט	פלט נתונים מהמאסטר לעבד חיצוני. קלט נתונים מעבד חיצוני למאסטר.

אוֹת	כיוון	תֵאוּר
פֶּתֶק:כאשר האפשרות Generate 3-Wire SPI Module מופעלת.
spi_MISO פֶּתֶק: כאשר האפשרות Generate 3-Wire SPI Module אינה מופעלת.	קֶלֶט	קלט נתונים מעבד חיצוני למאסטר SPI.
spi_MOSI פֶּתֶק: כאשר האפשרות Generate 3-Wire SPI Module אינה מופעלת.	תְפוּקָה	פלט נתונים מאסטר SPI לעבד החיצוני.

 

אוֹת	כיוון	תֵאוּר
ADC / DAC
tx_serial_data[LINK*L-1:0]	תְפוּקָה	נתוני פלט טוריים דיפרנציאליים במהירות גבוהה ל-DAC. השעון מוטבע בזרם הנתונים הטורי.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	קֶלֶט	נתוני קלט טוריים דיפרנציאליים במהירות גבוהה מ-ADC. השעון משוחזר מזרם הנתונים הטורי.
rx_serial_data_n[LINK*L-1:0]

 

אוֹת	כיוון	תֵאוּר
קלט/פלט לשימוש כללי
user_led[3:0]	תְפוּקָה	מציין את המצב עבור התנאים הבאים: [0]: תכנות SPI נעשה [1]: שגיאת קישור TX [2]: שגיאת קישור RX [3]: שגיאת בודק דפוס עבור נתוני סטרימינג של Avalon
user_dip[3:0]	קֶלֶט	כניסת מתג DIP במצב משתמש: [0]: הפעלת לולאה טורית פנימית [1]: הפעלת SYSREF שנוצרה על ידי FPGA [ג:ב]: שמורה

 

אוֹת	כיוון	תֵאוּר
מחוץ לפס (OOB) וסטטוס
rx_patchk_data_error[LINK-1:0]	תְפוּקָה	כאשר האות הזה מוצהר, זה מציין שבודק הדפוסים זיהה שגיאה.
rx_link_error[LINK-1:0]	תְפוּקָה	כאשר האות הזה מוצהר, זה מציין ש-JESD204C RX IP קבע הפרעה.
tx_link_error[LINK-1:0]	תְפוּקָה	כאשר האות הזה מוצהר, זה מציין ש-JESD204C TX IP קבע הפרעה.
emb_lock_out	תְפוּקָה	כאשר האות הזה מוצהר, זה מציין ש-JESD204C RX IP השיג נעילת EMB.
sh_lock_out	תְפוּקָה	כאשר האות הזה מוצהר, זה מציין שכותרת סנכרון IP של JESD204C RX נעולה.

 

אוֹת	כיוון	תֵאוּר
Avalon Streaming
rx_avst_valid[LINK-1:0]	קֶלֶט	מציין אם הממיר sampהנתונים לשכבת היישום חוקיים או לא חוקיים. 0: הנתונים אינם חוקיים 1: הנתונים תקפים
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	קֶלֶט	ממיר sampלהעביר נתונים לשכבת היישום.

F-Tile JESD204C עיצוב Example Control Registers

עיצוב ה-F-Tile JESD204C לשעברampרישומי le בבלוק ED Control משתמשים בכתובת בתים (32 סיביות).

טבלה 16. עיצוב דוגמהampמפת הכתובות
אוגרי בלוק ED Control של 32 סיביות אלה נמצאים בדומיין mgmt_clk.

רְכִיב	כְּתוֹבֶת
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
בקרת SPI	0x0102_0000 – 0x0102_001F
בקרת PIO	0x0102_0020 – 0x0102_002F
סטטוס PIO	0x0102_0040 – 0x0102_004F
אפס את הרצף 0	0x0102_0100 – 0x0102_01FF
אפס את הרצף 1	0x0102_0200 – 0x0102_02FF
בקרת ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP משדר PHY Reconfig	0x0200_0000 – 0x023F_FFFF

טבלה 17. סוג גישה לרישום והגדרה
טבלה זו מתארת ​​את סוג הגישה לרשום עבור כתובות IP של Intel FPGA.

סוג גישה	הַגדָרָה
RO/V	תוכנה לקריאה בלבד (ללא השפעה על כתיבה). הערך עשוי להשתנות.
RW	התוכנה קוראת ומחזירה את ערך הסיביות הנוכחי. תוכנה כותבת ומגדירה את הביט לערך הרצוי.
RW1C	התוכנה קוראת ומחזירה את ערך הסיביות הנוכחי. תוכנה כותבת 0 ואין לה השפעה. תוכנה כותבת 1 ומנקה את הביט ל-0 אם הביט הוגדר ל-1 על ידי החומרה. החומרה מגדירה את הביט ל-1. לתוכנה ברורה יש עדיפות גבוהה יותר מהגדרת החומרה.

טבלה 18. מפת כתובות בקרת ED

לְקַזֵז	רשום שם
0x00	rst_ctl
0x04	rst_sts0
נִמשָׁך…

לְקַזֵז	רשום שם
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

טבלה 19. רישומי בקרת בלוק ED Control ומצבים

בייט לְקַזֵז	לִרְשׁוֹם	שֵׁם	גִישָׁה	אִתחוּל	תֵאוּר
0x00	rst_ctl	rst_assert	RW	0x0	אפס את השליטה. [0]: כתוב 1 כדי לקבוע איפוס. (hw_rst) כתוב 0 שוב כדי לבטל את האיפוס. [31:1] שמור.
0x04	rst_sts0	rst_status	RO/V	0x0	אפס סטטוס. [0]: מצב PLL נעול ליבה. [31:1] שמור.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	מצב זיהוי קצה SYSREF עבור מחולל SYSREF פנימי או חיצוני. [0]: ערך של 1 מציין שקצה עולה של SYSREF מזוהה עבור פעולת תת-מחלקה 1. תוכנה עשויה לכתוב 1 כדי לנקות סיביות זו כדי לאפשר זיהוי קצה SYSREF חדש. [31:1] שמור.
0x40	sysref_ctl	sysref_contr ol	RW	נתיב נתונים דופלקס חד פעמי: 0x00080	בקרת SYSREF. עיין ב טבלה 10 בעמוד 17 למידע נוסף על השימוש ברישום זה.
				תְקוּפָתִי:	פֶּתֶק: ערך האיפוס תלוי ב
				0x00081	מסוג SYSREF ו-F-Tile
				פערים- תקופתיים:	הגדרות פרמטר נתיב נתיב JESD204C IP.
				0x00082
				נתוני TX או RX
				נָתִיב
				ירייה אחת:
				0x00000
				תְקוּפָתִי:
				0x00001
				נפער-
				תְקוּפָתִי:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	מצב SYSREF. פנקס זה מכיל את הגדרות תקופת ה-SYSREF ומחזור העבודה העדכניים ביותר של מחולל ה-SYSREF הפנימי. עיין ב טבלה 9 בעמוד 16 לגבי הערך המשפטי של תקופת SYSREF ומחזור העבודה.
נִמשָׁך…

בייט לְקַזֵז	לִרְשׁוֹם	שֵׁם	גִישָׁה	אִתחוּל	תֵאוּר
					[8:0]: תקופת SYSREF. כאשר הערך הוא 0xFF, ה- תקופת SYSREF = 255 כאשר הערך אם 0x00, תקופת ה-SYSREF = 256. [17:9]: מחזור העבודה של SYSREF. [31:18]: שמורה.
0x80	tst_ctl	tst_control	RW	0x0	בקרת מבחן. השתמש ברישום זה כדי לאפשר דפוסי בדיקה שונים עבור מחולל הדפוסים והבודק. [1:0] = שדה שמור [2] = ramp_test_ctl 1'b0 = מאפשר מחולל ודפוסי PRBS 1'b1 = מאפשר ramp מחולל תבניות ובודק [31:3] שמור.
0x8c	tst_err0	tst_error	RW1C	0x0	דגל שגיאה עבור קישור 0. כאשר הסיבית היא 1'b1, זה מצביע על כך שאירעה שגיאה. עליך לפתור את השגיאה לפני כתיבת 1'b1 לסיבית המתאימה כדי לנקות את דגל השגיאה. [0] = שגיאת בודק תבניות [1] = tx_link_error [2] = rx_link_error [3] = שגיאת בודק תבניות פקודה [31:4]: שמור.

היסטוריית תיקונים של מסמך עבור F-Tile JESD204C Intel FPGA IP Design Exampהמדריך למשתמש

גרסת מסמך	גרסת Intel Quartus Prime	גרסת IP	שינויים
2021.10.11	21.3	1.0.0	שחרור ראשוני.

מסמכים / משאבים

intel F-Tile JESD204C Intel FPGA IP Design Example [pdfמדריך למשתמש F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

הפניות

• מדריך למשתמש