F-Tile JESD204C Intel FPGA IP DesignExample

À propos du F-Tile JESD204C Intel® FPGA IP Design Example Guide de l'utilisateur

Ce guide de l'utilisateur fournit les fonctionnalités, les directives d'utilisation et une description détaillée de la conception examppour le F-Tile JESD204C Intel® FPGA IP utilisant des périphériques Intel Agilex™.

Public visé

Ce document est destiné à :

• Architecte de conception pour faire la sélection IP pendant la phase de planification de la conception au niveau du système
• Les concepteurs de matériel lors de l'intégration de l'IP dans leur conception au niveau du système
• Ingénieurs de validation pendant la phase de simulation au niveau du système et de validation du matériel

Documents connexes
Le tableau suivant répertorie d'autres documents de référence liés au F-Tile JESD204C Intel FPGA IP.

Tableau 1. Documents connexes

Référence	Description
F-Tile JESD204C Intel FPGA IP Guide de l'utilisateur	Fournit des informations sur le F-Tile JESD204C Intel FPGA IP.
Notes de mise à jour F-Tile JESD204C Intel FPGA IP	Répertorie les modifications apportées au F-Tile JESD204C F-Tile JESD204C dans une version particulière.
Fiche technique du périphérique Intel Agilex	Ce document décrit les caractéristiques électriques, les caractéristiques de commutation, les spécifications de configuration et la synchronisation des périphériques Intel Agilex.

Acronymes et glossaire

Tableau 2. Liste des acronymes

Acronyme	Expansion
LEMC	Horloge multibloc étendue locale
FC	Fréquence d'horloge de trame
ADC	Convertisseur analogique-numérique
DAC	Convertisseur numérique-analogique
DSP	Processeur de signal numérique
TX	Émetteur
RX	Récepteur

Acronyme	Expansion
DLL	Couche de liaison de données
RSE	Registre de contrôle et d'état
CRU	Horloge et unité de réinitialisation
ISR	Routine de service d'interruption
FIFO	Premier entré, premier sorti
SERDES	Sérialiseur Désérialiseur
ECC	Code de correction d'erreur
FEC	Forward Error Correction
SERR	Détection d'erreur unique (dans ECC, corrigible)
DERR	Détection d'erreur double (dans ECC, fatale)
PRBS	Séquence binaire pseudo-aléatoire
MAC	Contrôleur d'accès aux médias. MAC comprend une sous-couche de protocole, une couche de transport et une couche de liaison de données.
PHY	Couche physique. PHY comprend généralement la couche physique, SERDES, les pilotes, les récepteurs et le CDR.
PC	Sous-couche de codage physique
PMA	Attachement moyen physique
RBD	Délai de tampon RX
UI	Intervalle unitaire = durée du bit série
Nombre RBD	RX Buffer Delay dernière arrivée de voie
Décalage RBD	Opportunité de libération du délai de la mémoire tampon RX
SH	En-tête de synchronisation
TL	Couche de transport
EMIB	Pont d'interconnexion multi-die intégré

Tableau 3. Liste des glossaires

Terme	Description
Dispositif convertisseur	Convertisseur ADC ou DAC
Périphérique logique	FPGA ou ASIC
Octuor	Un groupe de 8 bits, servant d'entrée au codeur 64/66 et de sortie du décodeur
Grignoter	Un ensemble de 4 bits qui est l'unité de travail de base des spécifications JESD204C
Bloc	Un symbole 66 bits généré par le schéma de codage 64/66
Taux de ligne	Débit de données effectif de la liaison série Taux de ligne de voie = (Mx Sx N'x 66/64 x FC) / L
Horloge de liaison	Horloge de liaison = débit de ligne de voie/66.
Cadre	Ensemble d'octets consécutifs dans lequel la position de chaque octet peut être identifiée par référence à un signal de verrouillage de trame.
Horloge cadre	Une horloge système qui fonctionne à la fréquence d'images, qui doit être une horloge de liaison 1x et 2x.

Terme	Description
Samples par horloge d'image	Samples par horloge, le total sampchiers dans l'horloge de trame pour le dispositif de conversion.
LEMC	Horloge interne utilisée pour aligner la limite du multibloc étendu entre les voies et dans les références externes (SYSREF ou sous-classe 1).
Sous-classe 0	Pas de prise en charge de la latence déterministe. Les données doivent être immédiatement diffusées lors du redressement d'une voie à l'autre sur le récepteur.
Sous-classe 1	Latence déterministe avec SYSREF.
Liaison multipoint	Liaisons inter-appareils avec 2 appareils convertisseurs ou plus.
Encodage 64B / 66B	Code de ligne qui mappe des données 64 bits à 66 bits pour former un bloc. La structure de données de niveau de base est un bloc qui commence par un en-tête de synchronisation de 2 bits.

Tableau 4. Symboles

Terme	Description
L	Nombre de voies par appareil convertisseur
M	Nombre de convertisseurs par appareil
F	Nombre d'octets par trame sur une seule voie
S	Nombre de sampnombres transmis par convertisseur unique par cycle de trame
N	Résolution du convertisseur
N'	Nombre total de bits par sample dans le format de données utilisateur
CS	Nombre de bits de contrôle par conversion sample
CF	Nombre de mots de contrôle par période d'horloge de trame par lien
HD	Format de données utilisateur haute densité
E	Nombre de multiblocs dans un multibloc étendu

F-Tile JESD204C Intel FPGA IP DesignExample Guide de démarrage rapide

La conception F-Tile JESD204C Intel FPGA IP exampLes fichiers pour les appareils Intel Agilex disposent d'un banc d'essai de simulation et d'une conception matérielle qui prend en charge la compilation et les tests matériels.
Vous pouvez générer la conception F-Tile JESD204C exampvia le catalogue IP du logiciel Intel Quartus® Prime Pro Edition.

Figure 1. Développement Stages pour le Design Example

Ex de conceptionample schéma fonctionnel

Figure 2. F-Tile JESD204C Conception Example schéma fonctionnel de haut niveau

La conception example se compose des modules suivants :

• Système de concepteur de plate-forme
  • F-Tile JESD204C Intel FPGA IP
  • JTAG au pont principal d'Avalon
  • Contrôleur d'E/S parallèles (PIO)
  • Interface de port série (SPI)—module maître— IOPLL
  • Générateur SYSREF
  • Example Design (ED) Control RSE
  • Réinitialiser les séquenceurs
• PLL du système
• Générateur de motifs
• Vérificateur de modèle

Tableau 5. Conception Examples modules

Composants	Description
Système de concepteur de plate-forme	Le système Platform Designer instancie le chemin de données IP F-Tile JESD204C et les périphériques de prise en charge.
F-Tile JESD204C Intel FPGA IP	Ce sous-système Platform Designer contient les adresses IP TX et RX F-Tile JESD204C instanciées avec le PHY duplex.
JTAG au pont principal d'Avalon	Ce pont fournit un accès hôte de la console système à l'adresse IP mappée en mémoire dans la conception via le JTAG interface.
Contrôleur d'E/S parallèles (PIO)	Ce contrôleur fournit une interface mappée en mémoire pour sampling et piloter des ports d'E/S à usage général.
Maître SPI	Ce module gère le transfert série des données de configuration vers l'interface SPI côté convertisseur.
Générateur SYSREF	Le générateur SYSREF utilise l'horloge de liaison comme horloge de référence et génère des impulsions SYSREF pour le F-Tile JESD204C IP. Note: Cette conception exampLe fichier utilise le générateur SYSREF pour illustrer l'initialisation de la liaison IP F-Tile JESD204C duplex. Dans l'application de niveau système F-Tile JESD204C sous-classe 1, vous devez générer le SYSREF à partir de la même source que l'horloge de l'appareil.
IOPLL	Cette conception example utilise un IOPLL pour générer une horloge utilisateur pour transmettre des données dans le F-Tile JESD204C IP.
ED Contrôle RSE	Ce module fournit le contrôle et l'état de la détection SYSREF, ainsi que le contrôle et l'état du motif de test.
Réinitialiser les séquenceurs	Cette conception example se compose de 2 séquenceurs de réinitialisation : Séquence de réinitialisation 0 : gère la réinitialisation du domaine de diffusion TX/RX Avalon®, du domaine mappé en mémoire Avalon, du noyau PLL, du TX PHY, du noyau TX et du générateur SYSREF. Séquence de réinitialisation 1 : gère la réinitialisation du noyau RX PHY et RX.
PLL du système	Source d'horloge principale pour le passage IP dur F-tile et EMIB.
Générateur de motifs	Le générateur de modèle génère un PRBS ou ramp modèle.
Vérificateur de modèle	Le contrôleur de modèle vérifie le PRBS ou ramp modèle reçu et signale une erreur lorsqu'il trouve une incompatibilité de données sample.

Configuration logicielle requise

Intel utilise le logiciel suivant pour tester la conception exampfichiers dans un système Linux :

• Logiciel Intel Quartus Prime Pro Edition
• Simulateur Questa*/ModelSim* ou VCS*/VCS MX

Génération de la conception

Pour générer le plan exampfichier de l'éditeur de paramètres IP :

1. Créez un projet ciblant la famille d'appareils Intel Agilex F-tile et sélectionnez l'appareil souhaité.
2. Dans le catalogue IP, Outils ➤ Catalogue IP, sélectionnez F-Tile JESD204C Intel FPGA IP.
3. Spécifiez un nom de niveau supérieur et le dossier de votre variante IP personnalisée. Cliquez sur OK. L'éditeur de paramètres ajoute le .ip de niveau supérieur file automatiquement au projet en cours. Si vous êtes invité à ajouter manuellement le .ip file au projet, cliquez sur Projet ➤ Ajouter/Supprimer Files dans Project pour ajouter le file.
4. Sous l'Exampl'onglet Design, spécifiez le design examples paramètres tels que décrits dans Design Example Paramètres.
5. Cliquez sur Générer Example Conception.

Le logiciel génère toutes les conceptions files dans les sous-répertoires. Celles-ci files sont nécessaires pour exécuter la simulation et la compilation.

Ex de conceptionamples paramètres
L'éditeur de paramètres F-Tile JESD204C Intel FPGA IP inclut l'Exampl'onglet Conception pour vous permettre de spécifier certains paramètres avant de générer la conception example.

Tableau 6. Paramètres dans l'Exampl'onglet Conception

Paramètre	Options	Description
Sélectionnez le design	Contrôle de la console système Aucun	Sélectionnez la commande de la console du système pour accéder à l'ex de conceptionample chemin des données via la console système.
Simulation	Activé, désactivé	Allumez pour que l'IP génère le nécessaire files pour simuler la conception example.
Synthèse	Activé, désactivé	Allumez pour que l'IP génère le nécessaire files pour la compilation Intel Quartus Prime et la démonstration matérielle.
Format HDL (pour la simulation)	Verilog VDHL	Sélectionnez le format HDL du RTL files pour la simulation.
Format HDL (pour la synthèse)	Verilog uniquement	Sélectionnez le format HDL du RTL files pour la synthèse.

Paramètre	Options	Description
Générer un module SPI à 3 fils	Activé, désactivé	Allumez pour activer l'interface SPI à 3 fils au lieu de 4 fils.
Mode Syref	Un tir Périodique Périodique lacunaire	Sélectionnez si vous souhaitez que l'alignement SYSREF soit un mode d'impulsion unique, périodique ou périodique à intervalles, en fonction de vos exigences de conception et de votre flexibilité temporelle. One-shot—Sélectionnez cette option pour permettre à SYSREF d'être un mode d'impulsion unique. La valeur du bit de registre sysref_ctrl[17] est 0. Après la désactivation de la réinitialisation IP F-Tile JESD204C, changez la valeur du registre sysref_ctrl[17] de 0 à 1, puis à 0, pour une impulsion SYSREF unique. Périodique—SYSREF en mode périodique a un rapport cyclique de 50:50. La période SYSREF est E*SYSREF_MULP. Intervalle périodique : SYSREF a un cycle de service programmable de granularité de 1 cycle d'horloge de liaison. La période SYSREF est E*SYSREF_MULP. Pour un réglage de rapport cyclique hors plage, le bloc de génération SYSREF doit automatiquement déduire un rapport cyclique de 50:50. Se référer à la SYSREF Générateur section pour plus d'informations sur le SYSREF période.
Sélectionnez le tableau	Aucun	Sélectionnez le tableau pour la conception example. Aucun : cette option exclut les aspects matériels de la conception, par exempleample. Toutes les affectations de broches seront définies sur des broches virtuelles.
Modèle de test	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Sélectionnez le générateur de motifs et le motif de test du damier. Générateur de modèles—JESD204C prend en charge le générateur de modèles PRBS par données sample. Cela signifie que la largeur des données est l'option N+CS. Le générateur et le vérificateur de modèles PRBS sont utiles pour créer des donnéesample stimulus pour le test et il n'est pas compatible avec le mode de test PRBS sur le convertisseur ADC/DAC. Ramp Générateur de modèles : la couche de liaison JESD204C fonctionne normalement mais le transport ultérieur est désactivé et l'entrée du formateur est ignorée. Chaque voie transmet un flux d'octets identique qui s'incrémente de 0x00 à 0xFF puis se répète. Ramp Le test de modèle est activé par prbs_test_ctl. Vérificateur de modèle PRBS—JESD204C Le brouilleur PRBS se synchronise automatiquement et il est prévu que lorsque le cœur IP est capable de décoder la liaison, la graine de brouillage est déjà synchronisée. La graine de brouillage PRBS prendra 8 octets pour s'auto-initialiser. Ramp Vérificateur de modèle : le brouillage JESD204C se synchronise automatiquement et il est prévu que lorsque le cœur IP est capable de décoder la liaison, la graine de brouillage est déjà synchronisée. Le premier octet valide est chargé en tant que ramp valeur initiale. Les données suivantes doivent incrémenter jusqu'à 0xFF et passer à 0x00. Ramp Le contrôleur de modèle doit vérifier le modèle identique sur toutes les voies.
Activer le bouclage série interne	Activé, désactivé	Sélectionnez le bouclage série interne.
Activer le canal de commande	Activé, désactivé	Sélectionnez le modèle de canal de commande.

Structure du répertoire
La conception F-Tile JESD204C example répertoire contient généré files pour la conception examples.

Figure 3. Structure de répertoire pour F-Tile JESD204C Intel Agilex Design Example

Tableau 7. Répertoire Files

Dossiers	Files
éd/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulation/mentorat	modèlesim_sim.tcl tb_top_waveform.do
simulation/synthèse	VCS vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulation de la conception Example banc d'essai

La conception example testbench simule votre design généré.

Illustration 4. Procédure

Pour simuler la conception, procédez comme suit :

1. Changez le répertoire de travail enample_design_directory>/simulation/ .
2. Dans la ligne de commande, exécutez le script de simulation. Le tableau ci-dessous montre les commandes pour exécuter les simulateurs pris en charge.

Simulateur	Commande
Question/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (sans Questa/ModelSim GUI)
VCS	sh vcs_sim.sh
VCSMX	sh vcsmx_sim.sh

La simulation se termine par des messages indiquant si l'exécution a réussi ou non.

Figure 5. Simulation réussie
Cette figure montre le message de simulation réussie pour le simulateur VCS.

Compilation du Design Example

Pour compiler l'ex de compilation uniquementample projet, suivez ces étapes :

1. Assurer la conception de la compilation exampla génération est complète.
2. Dans le logiciel Intel Quartus Prime Pro Edition, ouvrez le projet Intel Quartus Prime Pro Editionample_répertoire_design>/ed/quartus.
3. Dans le menu Traitement, cliquez sur Démarrer la compilation.

Description détaillée du F-Tile JESD204C Design Example

La conception F-Tile JESD204C exampLe fichier illustre la fonctionnalité de flux de données à l'aide du mode de bouclage.
Vous pouvez spécifier les réglages des paramètres de votre choix et générer le design example.
La conception exampLe fichier est disponible uniquement en mode duplex pour les variantes Base et PHY. Vous pouvez choisir la variante Base uniquement ou PHY uniquement, mais l'IP générerait la conception example pour Base et PHY.

Note:  Certaines configurations à débit de données élevé peuvent échouer dans la synchronisation. Pour éviter une défaillance de synchronisation, envisagez de spécifier une valeur de multiplicateur de fréquence d'horloge de trame inférieure (FCLK_MULP) dans l'onglet Configurations de l'éditeur de paramètres F-Tile JESD204C Intel FPGA IP.

Composants du système

La conception F-Tile JESD204C exampLe fichier fournit un flux de contrôle basé sur logiciel qui utilise l'unité de contrôle physique avec ou sans prise en charge de la console système.

La conception example permet une liaison automatique en modes de bouclage interne et externe.

JTAG au pont principal d'Avalon
Le JTAG à Avalon Master Bridge fournit une connexion entre le système hôte pour accéder à l'IP F-Tile JESD204C mappé en mémoire et aux registres de contrôle et d'état IP périphériques via le JTAG interface.

Figure 6. Système avec un JTAG vers Avalon Master Bridge Core

Note:  L'horloge système doit être au moins 2 fois plus rapide que le JTAG horloge. L'horloge système est mgmt_clk (100 MHz) dans cette conception example.

Noyau d'E/S parallèle (PIO)
Le cœur d'entrée/sortie parallèle (PIO) avec interface Avalon fournit une interface mappée en mémoire entre un port esclave mappé en mémoire Avalon et des ports d'E/S à usage général. Les ports d'E/S se connectent soit à la logique utilisateur sur puce, soit aux broches d'E/S qui se connectent à des périphériques externes au FPGA.

Figure 7. PIO Core avec ports d'entrée, ports de sortie et prise en charge IRQ
Par défaut, le composant Platform Designer désactive la ligne de service d'interruption (IRQ).

Les ports d'E/S PIO sont affectés au niveau supérieur HDL file ( io_ status pour les ports d'entrée, io_ control pour les ports de sortie).

Le tableau ci-dessous décrit la connectivité des signaux pour les ports d'E/S d'état et de contrôle au commutateur DIP et au voyant du kit de développement.

Tableau 8. Ports d'E/S PIO Core

Port	Peu	Signal
Port_sortie	0	Programmation SPI USER_LED terminée
	31:1	Réservé
Port_d'entrée	0	Activation du bouclage série interne USER_DIP Off = 1 Marche = 0
	1	Activation SYSREF générée par FPGA USER_DIP Off = 1 Marche = 0
	31:2	Réservé.

Maître SPI
Le module maître SPI est un composant standard de Platform Designer dans la bibliothèque standard IP Catalog. Ce module utilise le protocole SPI pour faciliter la configuration des convertisseurs externes (par example, ADC, DAC et générateurs d'horloge externes) via un espace de registre structuré à l'intérieur de ces dispositifs.

Le maître SPI possède une interface mappée en mémoire Avalon qui se connecte au maître Avalon (JTAG au pont maître d'Avalon) via l'interconnexion mappée en mémoire d'Avalon. Le maître SPI reçoit des instructions de configuration du maître Avalon.

Le module maître SPI contrôle jusqu'à 32 esclaves SPI indépendants. Le débit en bauds SCLK est configuré à 20 MHz (divisible par 5).
Ce module est configuré pour une interface à 4 fils, largeur 24 bits. Si l'option Générer un module SPI à 3 fils est sélectionnée, un module supplémentaire est instancié pour convertir la sortie à 4 fils du maître SPI en 3 fils.

IOPLL
L'IOPLL génère l'horloge requise pour générer frame_clk et link_clk. L'horloge de référence de la PLL est configurable mais limitée au débit de données/facteur de 33.

• Pour la conception example qui prend en charge le débit de données de 24.33024 Gbps, la fréquence d'horloge pour frame_clk et link_clk est de 368.64 MHz.
• Pour la conception example qui prend en charge le débit de données de 32 Gbps, la fréquence d'horloge pour frame_clk et link_clk est de 484.848 MHz.

Générateur SYSREF
SYSREF est un signal de synchronisation critique pour les convertisseurs de données avec interface F-Tile JESD204C.

Le générateur SYSREF dans la conception exampLe fichier est utilisé à des fins de démonstration d'initialisation de liaison IP duplex JESD204C uniquement. Dans l'application de niveau système JESD204C sous-classe 1, vous devez générer SYSREF à partir de la même source que l'horloge de l'appareil.

Pour le F-Tile JESD204C IP, le multiplicateur SYSREF (SYSREF_MULP) du registre de contrôle SYSREF définit la période SYSREF, qui est un multiple n entier du paramètre E.

Vous devez vous assurer que E*SYSREF_MULP ≤16. Par exempleample, si E=1, le paramètre légal pour SYSREF_MULP doit être compris entre 1 et 16, et si E=3, le paramètre légal pour SYSREF_MULP doit être compris entre 1 et 5.

Note:  Si vous définissez un SYSREF_MULP hors plage, le générateur SYSREF fixera le paramètre sur SYSREF_MULP=1.
Vous pouvez choisir si vous voulez que le type SYSREF soit une impulsion unique, périodique ou périodique à intervalles via l'Exampl'onglet Conception dans l'éditeur de paramètres F-Tile JESD204C Intel FPGA IP.

Tableau 9. Exampfichiers du compteur SYSREF périodique et intervalle périodique

E	SYSREF_MULP	PÉRIODE RÉFSYS (E*SYSREF_MULP* 32)	Cycle de service	Description
1	1	32	1..31 (programmable)	Périodique troué
1	1	32	16 (Fixé)	Périodique
1	2	64	1..63 (programmable)	Périodique troué
1	2	64	32 (Fixé)	Périodique
1	16	512	1..511 (programmable)	Périodique troué
1	16	512	256 (Fixé)	Périodique
2	3	19	1..191 (programmable)	Périodique troué
2	3	192	96 (Fixé)	Périodique
2	8	512	1..511 (programmable)	Périodique troué
2	8	512	256 (Fixé)	Périodique
2	9 (Illégal)	64	32 (Fixé)	Périodique troué
2	9 (Illégal)	64	32 (Fixé)	Périodique

 

Tableau 10. Registres de contrôle SYSREF
Vous pouvez reconfigurer dynamiquement les registres de contrôle SYSREF si le paramètre de registre est différent du paramètre que vous avez spécifié lorsque vous avez généré la conception example. Configurez les registres SYSREF avant que le F-Tile JESD204C Intel FPGA IP ne soit réinitialisé. Si vous sélectionnez le générateur SYSREF externe via le
bit de registre sysref_ctrl[7], vous pouvez ignorer les paramètres du type, du multiplicateur, du rapport cyclique et de la phase SYSREF.

Morceaux	Valeur par défaut	Description
sysref_ctrl[1:0]	2'b00 : One-shot 2'b01 : Périodique 2'b10 : Périodique troué	Type RÉFSYS. La valeur par défaut dépend du réglage du mode SYSREF dans le Example Design dans l'éditeur de paramètres F-Tile JESD204C Intel FPGA IP.
sysref_ctrl[6:2]	5'b00001	Multiplicateur SYSREF. Ce champ SYSREF_MULP s'applique au type SYSREF périodique et à période discontinue. Vous devez configurer la valeur du multiplicateur pour vous assurer que la valeur E*SYSREF_MULP est comprise entre 1 et 16 avant que l'IP F-Tile JESD204C ne soit réinitialisé. Si la valeur E*SYSREF_MULP est hors de cette plage, la valeur du multiplicateur par défaut est 5'b00001.
sysref_ctrl[7]	Chemin de données duplex : 1'b1 Chemin de données Simplex TX ou RX : 1'b0	SYSREF sélectionner. La valeur par défaut dépend du paramètre de chemin de données dans l'Exampl'onglet Conception dans l'éditeur de paramètres F-Tile JESD204C Intel FPGA IP. 0 : Simplex TX ou RX (SYSREF externe) 1 : Duplex (SYSREF interne)
sysref_ctrl[16:8]	9'0	Cycle de service SYSREF lorsque le type de SYSREF est périodique ou périodique avec espacement. Vous devez configurer le rapport cyclique avant que le F-Tile JESD204C IP ne soit réinitialisé. Valeur maximale = (E*SYSREF_MULP*32)-1 Par exempleample: Cycle de service 50 % = (E*SYSREF_MULP*32)/2 Le rapport cyclique est par défaut de 50 % si vous ne configurez pas ce champ de registre ou si vous configurez le champ de registre sur 0 ou plus que la valeur maximale autorisée.
sysref_ctrl[17]	1'b0	Contrôle manuel lorsque le type SYSREF est monocoup. Écrivez 1 pour régler le signal SYSREF sur haut. Écrivez 0 pour régler le signal SYSREF sur bas. Il faut écrire un 1 puis un 0 pour créer une impulsion SYSREF en mode monocoup.
sysref_ctrl[31:18]	22'0	Réservé.

Réinitialiser les séquenceurs
Cette conception example se compose de deux séquenceurs de réinitialisation :

• Séquence de réinitialisation 0 : gère la réinitialisation du domaine de diffusion TX/RX Avalon, du domaine mappé en mémoire Avalon, du noyau PLL, du TX PHY, du noyau TX et du générateur SYSREF.
• Séquence de réinitialisation 1 : gère la réinitialisation de RX PHY et RX Core.

SPI à 3 fils
Ce module est facultatif pour convertir l'interface SPI en 3 fils.

PLL du système
F-tile dispose de trois PLL système embarquées. Ces PLL système sont la principale source d'horloge pour le croisement IP dur (MAC, PCS et FEC) et EMIB. Cela signifie que, lorsque vous utilisez le mode de synchronisation PLL système, les blocs ne sont pas cadencés par l'horloge PMA et ne dépendent pas d'une horloge provenant du cœur du FPGA. Chaque PLL système ne génère que l'horloge associée à une interface fréquentielle. Par exempleample, vous avez besoin de deux PLL système pour exécuter une interface à 1 GHz et une interface à 500 MHz. L'utilisation d'une PLL système vous permet d'utiliser chaque voie indépendamment sans qu'un changement d'horloge de voie n'affecte une voie voisine.
Chaque PLL système peut utiliser l'une quelconque des huit horloges de référence FGT. Les PLL système peuvent partager une horloge de référence ou avoir des horloges de référence différentes. Chaque interface peut choisir la PLL système qu'elle utilise, mais, une fois choisie, elle est fixe et non reconfigurable à l'aide de la reconfiguration dynamique.

Informations connexes
Guide de l'utilisateur de l'architecture F-tile et PMA et FEC Direct PHY IP

Plus d'informations sur le mode de synchronisation PLL du système dans les périphériques Intel Agilex F-tile.

Générateur et vérificateur de motifs
Le générateur de motifs et le vérificateur sont utiles pour créer des donnéesampfichiers et de surveillance à des fins de test.
Tableau 11. Générateur de modèles pris en charge

Générateur de motifs	Description
Générateur de modèles PRBS	La conception F-Tile JESD204C exampLe générateur de motifs PRBS prend en charge les degrés de polynômes suivants : PRBS23 : X23+X18+1 PRBS15 : X15+X14+1 PRBS9 : X9+X5+1 PRBS7 : X7+X6+1
Ramp générateur de motifs	Le ramp la valeur du motif incrémente de 1 pour chaque s suivanteample avec la largeur du générateur de N, et revient à 0 lorsque tous les bits du sample sont 1. Activer le ramp générateur de motif en écrivant un 1 sur le bit 2 du registre tst_ctl du bloc de contrôle ED.
Canal de commande ramp générateur de motifs	La conception F-Tile JESD204C example prend en charge le canal de commande ramp générateur de motifs par voie. Le ramp la valeur du motif est incrémentée de 1 tous les 6 bits de mots de commande. La graine de départ est un modèle d'incrémentation sur toutes les voies.

Tableau 12. Vérificateur de modèle pris en charge

Vérificateur de motif	Description
Vérificateur de modèle PRBS	La graine de brouillage dans le vérificateur de modèle est auto-synchronisée lorsque le F-Tile JESD204C IP atteint l'alignement de désalignement. Le vérificateur de modèle nécessite 8 octets pour que la graine de brouillage s'auto-synchronise.
Ramp vérificateur de modèle	Les premières données valides sample pour chaque convertisseur (M) est chargé comme la valeur initiale du ramp motif. Données ultérieuresampLes valeurs doivent augmenter de 1 à chaque cycle d'horloge jusqu'au maximum puis revenir à 0.

Vérificateur de motif	Description
	Par exempleample, lorsque S=1, N=16 et WIDTH_MULP = 2, la largeur de données par convertisseur est S * WIDTH_MULP * N = 32. Les données maximales sampla valeur du fichier est 0xFFFF. Le ramp Le vérificateur de modèle vérifie que des modèles identiques sont reçus sur tous les convertisseurs.
Canal de commande ramp vérificateur de modèle	La conception F-Tile JESD204C example prend en charge le canal de commande ramp vérificateur de modèle. Le premier mot de commande (6 bits) reçu est chargé comme valeur initiale. Les mots de commande suivants dans la même voie doivent s'incrémenter jusqu'à 0x3F et passer à 0x00. Le canal de commande ramp le vérificateur de modèle vérifie ramp motifs sur toutes les voies.

F-Tile JESD204C TX et RX IP
Cette conception examppermet de configurer chaque TX/RX en mode simplex ou en mode duplex.
Les configurations duplex permettent la démonstration de la fonctionnalité IP à l'aide d'un bouclage série interne ou externe. Les CSR au sein de l'IP ne sont pas optimisés pour permettre le contrôle IP et l'observation de l'état.

F-Tile JESD204C Conception Example Horloge et Réinitialiser

La conception F-Tile JESD204C example a un ensemble de signaux d'horloge et de réinitialisation.

Tableau 13.Ex de conceptionamples Horloges

Signal d'horloge	Direction	Description
mgmt_clk	Saisir	Horloge différentielle LVDS avec une fréquence de 100 MHz.
refclk_xcvr	Saisir	Horloge de référence de l'émetteur-récepteur avec fréquence de débit de données/facteur de 33.
refclk_core	Saisir	Horloge de référence centrale avec la même fréquence que refclk_xcvr.
in_sysref	Saisir	Signal SYSREF. La fréquence maximale de SYSREF est le débit de données/(66x32xE).
sysref_out	Sortir
txlink_clk rxlink_clk	Interne	Horloge de liaison TX et RX avec fréquence de débit de données/66.
txframe_clk rxframe_clk	Interne	Horloge de trame TX et RX avec fréquence de débit de données/33 (FCLK_MULP=2) Horloge de trame TX et RX avec fréquence de débit de données/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Interne	Horloge de phase TX et RX avec fréquence de débit de données/66 (FCLK_MULP=2) L'horloge de phase TX et RX est toujours élevée (1'b1) lorsque FCLK_MULP=1
spi_SCLK	Sortir	Horloge de débit en bauds SPI avec une fréquence de 20 MHz.

Lorsque vous chargez le design example dans un périphérique FPGA, un événement interne ninit_done garantit que le JTAG au pont Avalon Master est en réinitialisation ainsi que tous les autres blocs.

Le générateur SYSREF a sa réinitialisation indépendante pour injecter une relation asynchrone intentionnelle pour les horloges txlink_clk et rxlink_clk. Cette méthode est plus complète dans l'émulation du signal SYSREF à partir d'une puce d'horloge externe.

Tableau 14. Ex de conceptionample Réinitialisation

Signal de réinitialisation	Direction	Description
global_rst_n	Saisir	Bouton-poussoir de réinitialisation globale pour tous les blocs, sauf le JTAG au pont principal d'Avalon.
ninit_done	Interne	Sortie de Reset Release IP pour le JTAG au pont principal d'Avalon.
edctl_rst_n	Interne	Le bloc ED Control est réinitialisé par JTAG au pont principal d'Avalon. Les ports hw_rst et global_rst_n ne réinitialisent pas le bloc de contrôle ED.
hw_rst	Interne	Activez et désactivez hw_rst en écrivant dans le registre rst_ctl du bloc de contrôle ED. mgmt_rst_in_n affirme quand hw_rst est affirmé.
mgmt_rst_in_n	Interne	Réinitialisation pour les interfaces mappées en mémoire Avalon de diverses adresses IP et entrées de séquenceurs de réinitialisation :  j20c_reconfig_reset pour F-Tile JESD204C IP duplex PHY natif spi_rst_n pour le maître SPI pio_rst_n pour l'état et le contrôle PIO port reset_in0 du séquenceur de réinitialisation 0 et 1 Le port global_rst_n, hw_rst ou edctl_rst_n affirme la réinitialisation sur mgmt_rst_in_n.
sysref_rst_n	Interne	Réinitialisation pour le bloc générateur SYSREF dans le bloc ED Control à l'aide du séquenceur de réinitialisation 0 port reset_out2. Le port reset_out0 du séquenceur de réinitialisation 2 désactive la réinitialisation si la PLL centrale est verrouillée.
core_pll_rst	Interne	Réinitialise la PLL principale via le port reset_out0 du séquenceur de réinitialisation 0. La PLL principale se réinitialise lorsque la réinitialisation mgmt_rst_in_n est affirmée.
j204c_tx_avs_rst_n	Interne	Réinitialise l'interface mappée en mémoire F-Tile JESD204C TX Avalon via le séquenceur de réinitialisation 0. L'interface mappée en mémoire TX Avalon s'affirme lorsque mgmt_rst_in_n est affirmé.
j204c_rx_avs_rst_n	Interne	Réinitialise l'interface mappée en mémoire F-Tile JESD204C TX Avalon via le séquenceur de réinitialisation 1. L'interface mappée en mémoire RX Avalon affirme lorsque mgmt_rst_in_n est affirmé.
j204c_tx_rst_n	Interne	Réinitialise les couches de liaison et de transport F-Tile JESD204C TX dans les domaines txlink_clk et txframe_clk. Le port reset_out0 du séquenceur de réinitialisation 5 réinitialise j204c_tx_rst_n. Cette réinitialisation désactive si la PLL centrale est verrouillée et les signaux tx_pma_ready et tx_ready sont activés.
j204c_rx_rst_n	Interne	Réinitialise les couches de liaison et de transport F-Tile JESD204C RX dans les domaines rxlink_clk et rxframe_clk.

Signal de réinitialisation	Direction	Description
		Le port reset_out1 du séquenceur de réinitialisation 4 réinitialise j204c_rx_rst_n. Cette réinitialisation annule si la PLL centrale est verrouillée et si les signaux rx_pma_ready et rx_ready sont activés.
j204c_tx_rst_ack_n	Interne	Réinitialisez le signal de poignée de main avec j204c_tx_rst_n.
j204c_rx_rst_ack_n	Interne	Réinitialisez le signal de poignée de main avec j204c_rx_rst_n.

Figure 8. Chronogramme de la conception Example Réinitialisation

F-Tile JESD204C Conception Examples Signaux

Tableau 15. Signaux d'interface système

Signal	Direction	Description
Horloges et réinitialisations
mgmt_clk	Saisir	Horloge 100 MHz pour la gestion du système.
refclk_xcvr	Saisir	Horloge de référence pour F-tile UX QUAD et System PLL. Équivalent au débit de données/facteur de 33.
refclk_core	Saisir	Horloge de référence Core PLL. Applique la même fréquence d'horloge que refclk_xcvr.
in_sysref	Saisir	Signal SYSREF du générateur SYSREF externe pour l'implémentation JESD204C sous-classe 1.
sysref_out	Sortir	Signal SYSREF pour l'implémentation JESD204C sous-classe 1 généré par le dispositif FPGA pour la conception example but de l'initialisation du lien uniquement.

 

Signal	Direction	Description
SPI
spi_SS_n[2:0]	Sortir	Signal de sélection actif bas, esclave SPI.
spi_SCLK	Sortir	Horloge série SPI.
spi_sdio	Entrée/Sortie	Données de sortie du maître vers l'esclave externe. Données d'entrée de l'esclave externe au maître.

Signal	Direction	Description
Note:Lorsque l'option Générer un module SPI à 3 fils est activée.
spi_MISO Note: Lorsque l'option Générer un module SPI à 3 fils n'est pas activée.	Saisir	Données d'entrée de l'esclave externe au maître SPI.
spi_MOSI Note: Lorsque l'option Générer un module SPI à 3 fils n'est pas activée.	Sortir	Données de sortie du maître SPI vers l'esclave externe.

 

Signal	Direction	Description
ADC / DAC
tx_serial_data[LINK*L-1:0]	Sortir	Données de sortie série haute vitesse différentielles vers DAC. L'horloge est intégrée dans le flux de données série.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Saisir	Données d'entrée série haute vitesse différentielles de l'ADC. L'horloge est récupérée à partir du flux de données série.
rx_serial_data_n[LINK*L-1:0]

 

Signal	Direction	Description
E/S à usage général
utilisateur_led[3:0]	Sortir	Indique l'état des conditions suivantes : [0] : programmation SPI terminée [1] : erreur de liaison TX [2] : erreur de liaison RX [3] : Erreur du vérificateur de modèle pour les données de diffusion en continu d'Avalon
utilisateur_dip[3:0]	Saisir	Entrée commutateur DIP mode utilisateur : [0] : Activation du bouclage série interne [1] : Activation de SYSREF généré par FPGA [3:2] : Réservé

 

Signal	Direction	Description
Hors bande (OOB) et état
rx_patchk_data_error[LINK-1:0]	Sortir	Lorsque ce signal est affirmé, il indique que le vérificateur de modèle a détecté une erreur.
rx_link_error[LINK-1:0]	Sortir	Lorsque ce signal est affirmé, il indique que JESD204C RX IP a affirmé l'interruption.
tx_link_error[LINK-1:0]	Sortir	Lorsque ce signal est affirmé, il indique que JESD204C TX IP a affirmé l'interruption.
emb_lock_out	Sortir	Lorsque ce signal est affirmé, il indique que JESD204C RX IP a atteint le verrouillage EMB.
sh_lock_out	Sortir	Lorsque ce signal est affirmé, il indique que l'en-tête de synchronisation IP JESD204C RX est verrouillé.

 

Signal	Direction	Description
Avalon Streaming
rx_avst_valid[LINK-1:0]	Saisir	Indique si le convertisseur sampLes données transmises à la couche application sont valides ou invalides. 0 : les données ne sont pas valides 1 : Les données sont valides
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Saisir	Convertisseuramptransmettre les données à la couche application.

F-Tile JESD204C Conception Example registres de contrôle

La conception F-Tile JESD204C exampLes registres de fichier du bloc ED Control utilisent l'adressage par octet (32 bits).

Tableau 16. Ex de conceptionample plan d'adresse
Ces registres de bloc de contrôle ED 32 bits se trouvent dans le domaine mgmt_clk.

Composant	Adresse
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Contrôle SPI	0x0102_0000 – 0x0102_001F
Contrôle PIO	0x0102_0020 – 0x0102_002F
Statut PIO	0x0102_0040 – 0x0102_004F
Réinitialiser le séquenceur 0	0x0102_0100 – 0x0102_01FF
Réinitialiser le séquenceur 1	0x0102_0200 – 0x0102_02FF
Contrôle DE	0x0102_0400 – 0x0102_04FF
Reconfiguration PHY de l'émetteur-récepteur IP F-Tile JESD204C	0x0200_0000 – 0x023F_FFFF

Tableau 17. Type d'accès au registre et définition
Ce tableau décrit le type d'accès au registre pour les IP Intel FPGA.

Type d'accès	Définition
RO/V	Logiciel en lecture seule (aucun effet sur l'écriture). La valeur peut varier.
RW	Le logiciel lit et renvoie la valeur actuelle du bit. Le logiciel écrit et définit le bit sur la valeur souhaitée.
RW1C	Le logiciel lit et renvoie la valeur actuelle du bit. Le logiciel écrit 0 et n'a aucun effet. Le logiciel écrit 1 et remet le bit à 0 si le bit a été défini sur 1 par le matériel. Le matériel définit le bit sur 1. L'effacement logiciel a une priorité plus élevée que l'ensemble matériel.

Tableau 18. Carte d'adresses de contrôle ED

Compenser	Nom du registre
0x00	rst_ctl
0x04	rst_sts0
suite…

Compenser	Nom du registre
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tableau 19. Registres de contrôle et d'état du bloc de commande ED

Octet Compenser	Registre	Nom	Accéder	Réinitialiser	Description
0x00	rst_ctl	rst_assert	RW	0x0	Réinitialiser le contrôle. [0] : écrivez 1 pour activer la réinitialisation. (hw_rst) Écrivez à nouveau 0 pour désactiver la réinitialisation. [31:1] : Réservé.
0x04	rst_sts0	premier_statut	RO/V	0x0	Statut de réinitialisation. [0] : état verrouillé de la PLL principale. [31:1] : Réservé.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Statut de détection de front SYSREF pour le générateur SYSREF interne ou externe. [0] : Valeur de 1 Indique qu'un front montant SYSREF est détecté pour le fonctionnement de la sous-classe 1. Le logiciel peut écrire 1 pour effacer ce bit afin d'activer la nouvelle détection de front SYSREF. [31:1] : Réservé.
0x40	sysref_ctl	sysref_control	RW	Chemin de données duplex Unique : 0x00080	Contrôle SYSREF. Se référer à Tableau 10 à la page 17 pour plus d'informations sur l'utilisation de ce registre.
				Périodique:	Note: La valeur de réinitialisation dépend de
				0x00081	le type SYSREF et F-Tile
				Gap- périodique :	Réglages des paramètres du chemin de données IP JESD204C.
				0x00082
				Données TX ou RX
				chemin
				Un tir:
				0x00000
				Périodique:
				0x00001
				Gaped-
				périodique:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Statut SYSREF. Ce registre contient les derniers paramètres de période SYSREF et de rapport cyclique du générateur SYSREF interne. Se référer à Tableau 9 à la page 16 pour la valeur légale de la période SYSREF et du rapport cyclique.
suite…

Octet Compenser	Registre	Nom	Accéder	Réinitialiser	Description
					[8:0] : période SYSREF. Lorsque la valeur est 0xFF, le Période SYSREF = 255 Lorsque la valeur est 0x00, la période SYSREF = 256. [17:9] : cycle de service SYSREF. [31:18] : Réservé.
0x80	tst_ctl	tst_contrôle	RW	0x0	Contrôle des essais. Utilisez ce registre pour activer différents motifs de test pour le générateur et le vérificateur de motifs. [1:0] = champ réservé [2] = ramp_test_ctl 1'b0 = Active le générateur et le vérificateur de modèles PRBS 1'b1 = Active ramp générateur et vérificateur de motifs [31:3] : Réservé.
0x8c	tst_err0	tst_erreur	RW1C	0x0	Indicateur d'erreur pour le lien 0. Lorsque le bit est 1'b1, cela indique qu'une erreur s'est produite. Vous devez résoudre l'erreur avant d'écrire 1'b1 dans le bit correspondant pour effacer l'indicateur d'erreur. [0] = Erreur du vérificateur de modèles [1] = tx_link_error [2] = rx_link_error [3] = Erreur du vérificateur de modèles de commande [31:4] : Réservé.

Historique de révision du document pour le F-Tile JESD204C Intel FPGA IP Design Example Guide de l'utilisateur

Version du document	Version Intel Quartus Prime	Version IP	Changements
2021.10.11	21.3	1.0.0	Version initiale.

Documents / Ressources

Intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Guide de l'utilisateur F-Tile JESD204C Intel FPGA IP DesignExample, F-Tile JESD204C, Intel FPGA IP Design Example, IP DesignExample, Conception Example

Références

• Manuel d'utilisation