F-Tile JESD204C Intel FPGA IP Design Example

O F-Tile JESD204C Intel® FPGA IP Design Example Používateľská príručka

Táto používateľská príručka obsahuje funkcie, pokyny na používanie a podrobný popis dizajnu napramppre F-Tile JESD204C Intel® FPGA IP pomocou zariadení Intel Agilex™.

Určené publikum

Tento dokument je určený pre:

• Dizajnový architekt, ktorý vykoná výber IP vo fáze plánovania návrhu na úrovni systému
• Návrhári hardvéru pri integrácii IP do svojho návrhu na úrovni systému
• Validační inžinieri počas simulácie na úrovni systému a fázy validácie hardvéru

Súvisiace dokumenty
Nasledujúca tabuľka uvádza ďalšie referenčné dokumenty, ktoré súvisia s F-Tile JESD204C Intel FPGA IP.

Tabuľka 1. Súvisiace dokumenty

Odkaz	Popis
F-Tile JESD204C Intel FPGA IP Užívateľská príručka	Poskytuje informácie o F-Tile JESD204C Intel FPGA IP.
Poznámky k vydaniu Intel FPGA IP F-Tile JESD204C	Uvádza zmeny vykonané pre F-Tile JESD204C F-Tile JESD204C v konkrétnom vydaní.
Údajový list zariadenia Intel Agilex	Tento dokument popisuje elektrické charakteristiky, charakteristiky prepínania, špecifikácie konfigurácie a časovanie zariadení Intel Agilex.

Skratky a slovník

Tabuľka 2. Zoznam akronymov

Skratka	Rozšírenie
LEMC	Miestne rozšírené multiblokové hodiny
FC	Frekvencia snímkovania
ADC	Analógovo-digitálny prevodník
DAC	Digitálny na analógový prevodník
DSP	Digitálny signálový procesor
TX	Vysielač
RX	Prijímač

Skratka	Rozšírenie
DLL	Vrstva dátového spojenia
CSR	Riadiaci a stavový register
CRU	Jednotka hodín a resetovania
ISR	Rutina prerušenia služby
FIFO	Prvý dnu, prvý von
SERDES	Serializer Deserializátor
ECC	Kód na opravu chyby
FEC	Korekcia chyby dopredu
SERR	Detekcia jednej chyby (v ECC, opraviteľné)
DERR	Detekcia dvojitej chyby (v ECC, fatálna)
PRBS	Pseudonáhodná binárna postupnosť
MAC	Ovládač prístupu k médiám. MAC zahŕňa protokolovú podvrstvu, transportnú vrstvu a vrstvu dátového spojenia.
PHY	Fyzická vrstva. PHY typicky zahŕňa fyzickú vrstvu, SERDES, ovládače, prijímače a CDR.
PCS	Podvrstva fyzického kódovania
PMA	Fyzická stredná príloha
RBD	Oneskorenie vyrovnávacej pamäte RX
UI	Unit Interval = trvanie sériového bitu
Počet RBD	RX Buffer Oneskorenie posledného príchodu do jazdného pruhu
Posun RBD	Príležitosť uvoľnenia RX Buffer Delay
SH	Synchronizovať hlavičku
TL	Transportná vrstva
EMIB	Vstavaný prepojovací most s viacerými matricami

Tabuľka 3. Zoznam pojmov

Termín	Popis
Konvertorové zariadenie	ADC alebo DAC prevodník
Logické zariadenie	FPGA alebo ASIC
Oktet	Skupina 8 bitov, ktorá slúži ako vstup do 64/66 kódovača a výstup z dekodéra
Okusovať	Sada 4 bitov, ktorá je základnou pracovnou jednotkou špecifikácií JESD204C
Blokovať	66-bitový symbol generovaný schémou kódovania 64/66
Rýchlosť linky	Efektívna dátová rýchlosť sériového spojenia Lane Line Rate = (Mx Sx N'x 66/64 x FC) / L
Link Hodiny	Link Clock = Lane Line Rate/66.
Rám	Sada po sebe idúcich oktetov, v ktorých môže byť poloha každého oktetu identifikovaná odkazom na signál zarovnania rámca.
Rámové hodiny	Systémové hodiny, ktoré bežia na snímkovej frekvencii, to musí byť 1x a 2x link clock.

Termín	Popis
SampLes na rámové hodiny	Samplesov za hodiny, celkový sampsúborov v rámcových hodinách pre konvertorové zariadenie.
LEMC	Vnútorné hodiny používané na zarovnanie hranice rozšíreného multibloku medzi jazdnými pruhmi a do vonkajších referencií (SYSREF alebo podtrieda 1).
Podtrieda 0	Žiadna podpora deterministickej latencie. Údaje by mali byť okamžite uvoľnené z pruhu do pruhu na prijímači.
Podtrieda 1	Deterministická latencia pomocou SYSREF.
Viacbodové prepojenie	Prepojenia medzi zariadeniami s 2 alebo viacerými konvertorovými zariadeniami.
Kódovanie 64B / 66B	Riadkový kód, ktorý mapuje 64-bitové údaje na 66 bitov a vytvára blok. Základná dátová štruktúra je blok, ktorý začína 2-bitovou synchronizačnou hlavičkou.

Tabuľka 4. Symboly

Termín	Popis
L	Počet jazdných pruhov na prevádzacie zariadenie
M	Počet prevodníkov na zariadenie
F	Počet oktetov na snímku v jednom pruhu
S	Počet samppočet prenášaných súborov na jeden prevodník na cyklus rámca
N	Rozlíšenie prevodníka
N'	Celkový počet bitov za sample vo formáte užívateľských údajov
CS	Počet riadiacich bitov na konverziu sample
CF	Počet riadiacich slov na periódu taktu snímky na odkaz
HD	Formát používateľských údajov s vysokou hustotou
E	Počet multiblokov v rozšírenom multibloku

F-Tile JESD204C Intel FPGA IP Design Example Príručka rýchleho spustenia

F-Tile JESD204C Intel FPGA IP dizajn examples for Intel Agilex zariadenia obsahuje simulačný testbench a hardvérový dizajn, ktorý podporuje kompiláciu a testovanie hardvéru.
Môžete vygenerovať dizajn F-Tile JESD204C naprampcez katalóg IP v softvéri Intel Quartus® Prime Pro Edition.

Obrázok 1. Vývoj Stages pre dizajn naprample

Dizajn naprample Blokový diagram

Obrázok 2. Dizajn F-Tile JESD204C Prample Vysokoúrovňový blokový diagram

Dizajn naprample pozostáva z nasledujúcich modulov:

• Platform Designer systém
  • F-Tile JESD204C Intel FPGA IP
  • JTAG na most Avalon Master
  • Parallel I/O (PIO) radič
  • Rozhranie sériového portu (SPI) – hlavný modul – IOPLL
  • Generátor SYSREF
  • Example CSR riadenia dizajnu (ED).
  • Resetujte sekvencery
• Systém PLL
• Generátor vzorov
• Kontrola vzorov

Tabuľka 5. Dizajn Prample Moduly

Komponenty	Popis
Platform Designer systém	Systém Platform Designer vytvára inštanciu dátovej cesty F-Tile JESD204C IP a podporných periférií.
F-Tile JESD204C Intel FPGA IP	Tento subsystém Platform Designer obsahuje IP adresy TX a RX F-Tile JESD204C vytvorené spolu s duplexným PHY.
JTAG na most Avalon Master	Tento most poskytuje hostiteľovi systémovej konzoly prístup k IP mapovanej pamäti v dizajne prostredníctvom JTAG rozhranie.
Parallel I/O (PIO) radič	Tento ovládač poskytuje pamäťovo mapované rozhranie pre samppripojenie a riadenie všeobecných I/O portov.
Majster SPI	Tento modul zabezpečuje sériový prenos konfiguračných dát do rozhrania SPI na strane prevodníka.
Generátor SYSREF	Generátor SYSREF používa linkové hodiny ako referenčné hodiny a generuje impulzy SYSREF pre F-Tile JESD204C IP. Poznámka: Tento dizajn naprampSúbor používa generátor SYSREF na demonštráciu duplexnej inicializácie IP linky F-Tile JESD204C. V aplikácii F-Tile JESD204C podtriedy 1 na systémovej úrovni musíte vygenerovať SYSREF z rovnakého zdroja ako hodiny zariadenia.
IOPLL	Tento dizajn naprampSúbor používa IOPLL na generovanie užívateľských hodín na prenos dát do F-Tile JESD204C IP.
ED Control CSR	Tento modul poskytuje kontrolu a stav detekcie SYSREF a kontrolu a stav testovacieho vzoru.
Resetujte sekvencery	Tento dizajn naprample pozostáva z 2 resetovacích sekvencerov: Resetovacia sekvencia 0 – Spravuje resetovanie na TX/RX Avalon® streamingovú doménu, Avalon pamäťovo mapovanú doménu, jadro PLL, TX PHY, TX jadro a generátor SYSREF. Resetovacia sekvencia 1 – Spravuje reset na RX PHY a RX jadro.
Systém PLL	Primárny zdroj hodín pre prechod F-tile IP a EMIB.
Generátor vzorov	Generátor vzorov generuje PRBS alebo ramp vzor.
Kontrola vzorov	Kontrola vzorov overí PRBS alebo ramp vzor prijatý a označí chybu, keď zistí nesúlad údajov sample.

Softvérové ​​požiadavky

Intel používa nasledujúci softvér na testovanie dizajnu naprampsúbory v systéme Linux:

• Softvér Intel Quartus Prime Pro Edition
• Simulátor Questa*/ModelSim* alebo VCS*/VCS MX

Generovanie dizajnu

Na vytvorenie dizajnu naprample z editora parametrov IP:

1. Vytvorte projekt zameraný na rodinu zariadení Intel Agilex F-tile a vyberte požadované zariadenie.
2. V katalógu IP, Nástroje ➤ Katalóg IP vyberte F-Tile JESD204C Intel FPGA IP.
3. Zadajte názov najvyššej úrovne a priečinok pre vlastnú variáciu adresy IP. Kliknite na tlačidlo OK. Editor parametrov pridá .ip najvyššej úrovne file automaticky do aktuálneho projektu. Ak sa zobrazí výzva na manuálne pridanie súboru .ip file do projektu kliknite na Projekt ➤ Pridať/Odstrániť Files v Project pridať file.
4. Pod Example Karta Návrh, zadajte dizajn naprample parametre, ako je popísané v Design Example Parametre.
5. Kliknite na Generate Example Design.

Softvér generuje celý dizajn files v podadresároch. Títo files sú potrebné na spustenie simulácie a kompilácie.

Dizajn naprample Parametre
Editor parametrov IP F-Tile JESD204C Intel FPGA obsahuje Example Karta Návrh, pomocou ktorej môžete zadať určité parametre pred vygenerovaním návrhu, naprample.

Tabuľka 6. Parametre v Prample Dizajn Tab

Parameter	Možnosti	Popis
Vyberte položku Dizajn	Ovládanie konzoly systému žiadne	Výberom ovládacieho prvku systémovej konzoly získate prístup k návrhu naprampcestu údajov cez systémovú konzolu.
Simulácia	Zapnuté, Vypnuté	Zapnite, aby sa IP vygenerovala potrebné files na simuláciu dizajnu naprample.
Syntéza	Zapnuté, Vypnuté	Zapnite, aby sa IP vygenerovala potrebné files pre kompiláciu Intel Quartus Prime a demonštráciu hardvéru.
HDL formát (na simuláciu)	Verilog VDHL	Vyberte formát HDL RTL files pre simuláciu.
HDL formát (pre syntézu)	Iba Verilog	Vyberte formát HDL RTL files pre syntézu.

Parameter	Možnosti	Popis
Vytvorte 3-vodičový modul SPI	Zapnuté, Vypnuté	Zapnutím aktivujete 3-vodičové rozhranie SPI namiesto 4-vodičového.
Režim Sysref	Jeden výstrel Pravidelné Periodické medzery	Vyberte, či chcete, aby zarovnanie SYSREF bolo v jednorazovom pulznom režime, periodické alebo periodické s medzerami, na základe vašich požiadaviek na dizajn a flexibility časovania. One-shot (Jednorazový) – výberom tejto možnosti povolíte SYSREF ako jednorazový pulzný režim. Hodnota bitu registra sysref_ctrl[17] je 0. Po zrušení resetu F-Tile JESD204C IP zmeňte hodnotu registra sysref_ctrl[17] z 0 na 1 a potom na 0 pre jednorazový impulz SYSREF. Periodický—SYSREF v periodickom režime má pracovný cyklus 50:50. Obdobie SYSREF je E*SYSREF_MULP. Medzerové periodické – SYSREF má programovateľný pracovný cyklus s granularitou 1 linkového hodinového cyklu. Obdobie SYSREF je E*SYSREF_MULP. Pre nastavenie pracovného cyklu mimo rozsahu by mal blok generovania SYSREF automaticky odvodiť pracovný cyklus 50:50. Pozrite si SYSREF Generátor viac informácií o SYSREF obdobie.
Vyberte dosku	žiadne	Vyberte dosku pre návrh naprample. Žiadne – táto možnosť vylučuje hardvérové ​​aspekty dizajnu naprample. Všetky priradenia pinov budú nastavené na virtuálne piny.
Testovací vzor	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Vyberte generátor vzorov a testovací vzor kontroly. Generátor vzorov—JESD204C podporuje generátor vzorov PRBS na dáta sample. To znamená, že šírka údajov je možnosť N+CS. Generátor vzorov PRBS a kontrola sú užitočné na vytváranie údajovample stimul na testovanie a nie je kompatibilný s testovacím režimom PRBS na prevodníku ADC/DAC. Ramp Generátor vzorov – linková vrstva JESD204C funguje normálne, ale prenos neskôr je zakázaný a vstup z formátovača sa ignoruje. Každý pruh prenáša identický oktetový prúd, ktorý sa zvyšuje od 0x00 do 0xFF a potom sa opakuje. Ramp test vzorov povolí prbs_test_ctl. PRBS Pattern Checker—JESD204C PRBS scrambler sa automaticky synchronizuje a očakáva sa, že keď je IP jadro schopné dekódovať prepojenie, scrambler je už synchronizovaný. Kódovanie PRBS zaberie 8 oktetov na samoinicializáciu. Ramp Kontrola vzorov – kódovanie JESD204C sa samo synchronizuje a očakáva sa, že keď je jadro IP schopné dekódovať prepojenie, základný kód kódovania je už synchronizovaný. Prvý platný oktet sa načíta ako ramp pôvodná hodnota. Nasledujúce údaje sa musia zvýšiť až o 0xFF a prevrátiť na 0x00. Ramp kontrola vzorov by mala kontrolovať rovnaký vzor vo všetkých jazdných pruhoch.
Povoliť internú sériovú spätnú väzbu	Zapnuté, Vypnuté	Vyberte internú sériovú slučku.
Povoliť kanál príkazov	Zapnuté, Vypnuté	Vyberte vzor príkazového kanála.

Adresárová štruktúra
Dizajn F-Tile JESD204C example adresáre obsahujú vygenerované files pre dizajn napramples.

Obrázok 3. Adresárová štruktúra pre F-Tile JESD204C Intel Agilex Design Example

Tabuľka 7. Adresár Files

Priečinky	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulácia/mentor	modelsim_sim.tcl tb_top_waveform.do
simulácia/synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulácia dizajnu naprample Testbench

Dizajn naprample testbench simuluje vygenerovaný dizajn.

Obrázok 4. Postup

Ak chcete simulovať dizajn, vykonajte nasledujúce kroky:

1. Zmeňte pracovný adresár naample_design_directory>/simulation/ .
2. V príkazovom riadku spustite simulačný skript. V tabuľke nižšie sú uvedené príkazy na spustenie podporovaných simulátorov.

Simulátor	Príkaz
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (bez grafického rozhrania Questa/ ModelSim)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulácia končí správami, ktoré indikujú, či bol beh úspešný alebo nie.

Obrázok 5. Úspešná simulácia
Tento obrázok ukazuje úspešnú simulačnú správu pre VCS simulátor.

Zostavenie návrhu naprample

Na zostavenie iba kompilácie example project, postupujte podľa týchto krokov:

1. Zabezpečte návrh kompilácie naprampgenerácia je dokončená.
2. V softvéri Intel Quartus Prime Pro Edition otvorte projekt Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. V ponuke Spracovanie kliknite na položku Spustiť kompiláciu.

Podrobný popis pre F-Tile JESD204C Design Example

Dizajn F-Tile JESD204C example demonštruje funkčnosť streamovania údajov pomocou režimu spätnej slučky.
Môžete zadať nastavenia parametrov podľa vlastného výberu a vygenerovať dizajn naprample.
Dizajn naprample je k dispozícii iba v duplexnom režime pre variant Base aj PHY. Môžete si vybrať iba variant Base alebo PHY, ale IP by generovalo dizajn naprample pre Base aj PHY.

Poznámka:  Niektoré konfigurácie s vysokou dátovou rýchlosťou môžu zlyhať načasovanie. Aby ste predišli zlyhaniu časovania, zvážte zadanie hodnoty násobiteľa frekvencie nižšej snímkovej frekvencie (FCLK_MULP) na karte Konfigurácie editora parametrov IP F-Tile JESD204C Intel FPGA.

Systémové komponenty

Dizajn F-Tile JESD204C example poskytuje softvérový riadiaci tok, ktorý využíva pevnú riadiacu jednotku s podporou systémovej konzoly alebo bez nej.

Dizajn naprample umožňuje automatické prepojenie v režime internej a externej slučky.

JTAG do Avalon Master Bridge
The J.TAG k Avalon Master Bridge poskytuje spojenie medzi hostiteľským systémom na prístup k pamäťovo mapovanej F-Tile JESD204C IP a periférnym IP riadiacim a stavovým registrom cez JTAG rozhranie.

Obrázok 6. Systém s JTAG do Avalon Master Bridge Core

Poznámka:  Systémové hodiny musia byť aspoň 2x rýchlejšie ako JTAG hodiny. Systémové hodiny sú mgmt_clk (100 MHz) v tomto prevedení naprample.

Paralelné I/O (PIO) jadro
Jadro paralelného vstupu/výstupu (PIO) s rozhraním Avalon poskytuje pamäťovo mapované rozhranie medzi pamäťovo mapovaným podriadeným portom Avalon a všeobecnými I/O portami. I/O porty sa pripájajú buď k užívateľskej logike na čipe, alebo k I/O kolíkom, ktoré sa pripájajú k zariadeniam externým k FPGA.

Obrázok 7. PIO Core so vstupnými portami, výstupnými portami a podporou IRQ
V predvolenom nastavení komponent Platform Designer zakáže linku prerušenia služby (IRQ).

PIO I/O porty sú priradené na najvyššej úrovni HDL file (stav io_ pre vstupné porty, riadenie io_ pre výstupné porty).

Nižšie uvedená tabuľka popisuje signálovú konektivitu pre stavové a riadiace I/O porty k prepínaču DIP a LED na vývojovej súprave.

Tabuľka 8. PIO Core I/O porty

Port	Bit	Signál
Out_port	0	USER_LED programovanie SPI dokončené
	31:1	Rezervované
In_port	0	Povolenie internej sériovej slučky USER_DIP Vypnuté = 1 Zapnuté = 0
	1	USER_DIP Povolenie SYSREF generované FPGA Off = 1 Zapnuté = 0
	31:2	Rezervované.

Majster SPI
Hlavný modul SPI je štandardný komponent Platform Designer v štandardnej knižnici IP Catalog. Tento modul využíva protokol SPI na uľahčenie konfigurácie externých prevodníkov (naprample, ADC, DAC a generátory externých hodín) prostredníctvom štruktúrovaného registrového priestoru vo vnútri týchto zariadení.

SPI master má Avalon pamäťovo mapované rozhranie, ktoré sa pripája k Avalon master (JTAG na hlavný most Avalon) cez prepojenie Avalon s pamäťovou mapou. SPI master dostane konfiguračné inštrukcie od Avalon master.

SPI master modul riadi až 32 nezávislých SPI slave. Prenosová rýchlosť SCLK je nakonfigurovaná na 20 MHz (deliteľné 5).
Tento modul je nakonfigurovaný na 4-vodičové rozhranie so šírkou 24 bitov. Ak je vybratá možnosť Generovať 3-vodičový SPI modul, vytvorí sa inštancia dodatočného modulu na konverziu 4-vodičového výstupu SPI mastera na 3-vodičový.

IOPLL
IOPLL generuje hodiny potrebné na generovanie frame_clk a link_clk. Referenčné hodiny pre PLL sú konfigurovateľné, ale obmedzené na dátovú rýchlosť/faktor 33.

• Pre dizajn naprampsúbor, ktorý podporuje dátovú rýchlosť 24.33024 Gbps, frekvencia hodín pre frame_clk a link_clk je 368.64 MHz.
• Pre dizajn naprampsúbor, ktorý podporuje dátovú rýchlosť 32 Gbps, frekvencia hodín pre frame_clk a link_clk je 484.848 MHz.

Generátor SYSREF
SYSREF je kritický časovací signál pre prevodníky dát s rozhraním F-Tile JESD204C.

Generátor SYSREF v prevedení naprample sa používa len na demonštračné účely inicializácie duplexnej IP linky JESD204C. V aplikácii na systémovej úrovni JESD204C podtriedy 1 musíte vygenerovať SYSREF z rovnakého zdroja ako hodiny zariadenia.

Pre F-Tile JESD204C IP multiplikátor SYSREF (SYSREF_MULP) riadiaceho registra SYSREF definuje periódu SYSREF, ktorá je n-celočíselným násobkom parametra E.

Musíte zabezpečiť E*SYSREF_MULP ≤16. Napríkladample, ak E=1, zákonné nastavenie pre SYSREF_MULP musí byť v rozsahu 1–16, a ak E=3, zákonné nastavenie pre SYSREF_MULP musí byť v rozmedzí 1–5.

Poznámka:  Ak nastavíte SYSREF_MULP mimo rozsah, generátor SYSREF upraví nastavenie na SYSREF_MULP=1.
Pomocou Ex.ample Karta Návrh v editore parametrov IP F-Tile JESD204C Intel FPGA.

Tabuľka 9. Exampsúbory periodického a medzierového periodického počítadla SYSREF

E	SYSREF_MULP	SYSREF PERIOD (E*SYSREF_MULP* 32)	Pracovný cyklus	Popis
1	1	32	1..31 (programovateľné)	Periodické medzery
1	1	32	16 (Opravené)	Pravidelné
1	2	64	1..63 (programovateľné)	Periodické medzery
1	2	64	32 (Opravené)	Pravidelné
1	16	512	1..511 (programovateľné)	Periodické medzery
1	16	512	256 (Opravené)	Pravidelné
2	3	19	1..191 (programovateľné)	Periodické medzery
2	3	192	96 (Opravené)	Pravidelné
2	8	512	1..511 (programovateľné)	Periodické medzery
2	8	512	256 (Opravené)	Pravidelné
2	9 (Ilegálne)	64	32 (Opravené)	Periodické medzery
2	9 (Ilegálne)	64	32 (Opravené)	Pravidelné

 

Tabuľka 10. Riadiace registre SYSREF
Riadiace registre SYSREF môžete dynamicky prekonfigurovať, ak sa nastavenie registra líši od nastavenia, ktoré ste zadali pri generovaní návrhu napr.ample. Nakonfigurujte registre SYSREF skôr, ako bude F-Tile JESD204C Intel FPGA IP mimo reset. Ak vyberiete externý generátor SYSREF cez
sysref_ctrl[7], môžete ignorovať nastavenia typu SYSREF, multiplikátora, pracovného cyklu a fázy.

Bity	Predvolená hodnota	Popis
sysref_ctrl[1:0]	2'b00: Jedna strela 2'b01: Pravidelne 2'b10: Periodický interval	typ SYSREF. Predvolená hodnota závisí od nastavenia režimu SYSREF v Example Dizajn v editore parametrov IP F-Tile JESD204C Intel FPGA.
sysref_ctrl[6:2]	5'b00001	SYSREF multiplikátor. Toto pole SYSREF_MULP je použiteľné pre periodický a periodický typ SYSREF s medzerami. Musíte nakonfigurovať hodnotu násobiteľa, aby ste zaistili, že hodnota E*SYSREF_MULP bude medzi 1 až 16, kým sa IP F-Tile JESD204C neresetuje. Ak je hodnota E*SYSREF_MULP mimo tohto rozsahu, predvolená hodnota multiplikátora je 5'b00001.
sysref_ctrl[7]	Duplexná dátová cesta: 1'b1 Dátová cesta Simplex TX alebo RX: 1'b0	vyberte SYSREF. Predvolená hodnota závisí od nastavenia dátovej cesty v Example Karta Návrh v editore parametrov IP F-Tile JESD204C Intel FPGA. 0: Simplex TX alebo RX (externý SYSREF) 1: Duplex (interný SYSREF)
sysref_ctrl[16:8]	9:0	Pracovný cyklus SYSREF, keď je typ SYSREF periodický alebo periodický s medzerami. Pred resetovaním F-Tile JESD204C IP musíte nakonfigurovať pracovný cyklus. Maximálna hodnota = (E*SYSREF_MULP*32)-1 Naprample: 50% pracovný cyklus = (E*SYSREF_MULP*32)/2 Pracovný cyklus je predvolene nastavený na 50 %, ak toto pole registra nenakonfigurujete alebo ak pole registra nakonfigurujete na 0 alebo viac, ako je maximálna povolená hodnota.
sysref_ctrl[17]	1'b0	Manuálne ovládanie, keď je typ SYSREF jednorazový. Napíšte 1, aby ste nastavili signál SYSREF na vysoký. Napíšte 0, aby ste nastavili signál SYSREF na nízku hodnotu. Ak chcete vytvoriť impulz SYSREF v jednorazovom režime, musíte napísať 1 a potom 0.
sysref_ctrl[31:18]	22:0	Rezervované.

Obnoviť sekvencie
Tento dizajn naprample pozostáva z dvoch resetovacích sekvencerov:

• Resetovacia sekvencia 0 – Spravuje reset na TX/RX Avalon streamingovú doménu, Avalon pamäťovo mapovanú doménu, jadro PLL, TX PHY, TX jadro a generátor SYSREF.
• Resetovacia sekvencia 1 – Spravuje reset na RX PHY a RX Core.

3-Wire SPI
Tento modul je voliteľný na konverziu rozhrania SPI na 3-vodičové.

Systém PLL
F-tile má tri palubné systémové PLL. Tieto systémové PLL sú primárnym zdrojom hodín pre pevnú IP (MAC, PCS a FEC) a kríženie EMIB. To znamená, že keď používate systémový režim taktovania PLL, bloky nie sú taktované hodinami PMA a nezávisia od taktu prichádzajúceho z jadra FPGA. Každý systém PLL generuje iba hodiny spojené s jedným frekvenčným rozhraním. Naprample, potrebujete dve systémové PLL na spustenie jedného rozhrania na 1 GHz a jedného rozhrania na 500 MHz. Použitie systému PLL vám umožňuje používať každý jazdný pruh nezávisle bez toho, aby zmena času v jazdnom pruhu ovplyvnila susedný pruh.
Každý systém PLL môže používať ktorýkoľvek z ôsmich referenčných hodín FGT. Systémové PLL môžu zdieľať referenčné hodiny alebo mať rôzne referenčné hodiny. Každé rozhranie si môže vybrať, ktorý systém PLL používa, ale po výbere je pevné, nemožno ho rekonfigurovať pomocou dynamickej rekonfigurácie.

Súvisiace informácie
Používateľská príručka pre architektúru F-tile a PMA a FEC Direct PHY IP

Viac informácií o systémovom režime taktovania PLL v zariadeniach Intel Agilex F-tile.

Generátor vzorov a kontrola
Generátor vzorov a kontrola sú užitočné na vytváranie údajovampa monitorovanie na účely testovania.
Tabuľka 11. Podporovaný generátor vzorov

Generátor vzorov	Popis
Generátor vzorov PRBS	Dizajn F-Tile JESD204C example Generátor vzorov PRBS podporuje nasledujúci stupeň polynómov: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp generátor vzorov	ramp hodnota vzoru sa zvyšuje o 1 za každé nasledujúce sample so šírkou generátora N a prevráti sa na 0, keď všetky bity v sampsme 1. Povoliť ramp generátor vzorov zapísaním 1 až bitu 2 do registra tst_ctl riadiaceho bloku ED.
Príkazový kanál ramp generátor vzorov	Dizajn F-Tile JESD204C example podporuje príkazový kanál ramp generátor vzorov na jazdný pruh. ramp hodnota vzoru sa zvyšuje o 1 na 6 bitov príkazových slov. Počiatočné semeno je prírastkový vzor vo všetkých dráhach.

Tabuľka 12. Podporovaná kontrola vzorov

Kontrola vzorov	Popis
PRBS kontrola vzorov	Keď F-Tile JESD204C IP dosiahne vyrovnanie zošikmenia, zakódovaný základ v kontrole vzorov sa automaticky synchronizuje. Kontrola vzorov vyžaduje 8 oktetov na samosynchronizáciu kódovacieho zárodku.
Ramp kontrola vzorov	Prvý platný údaj sample pre každý prevodník (M) sa načíta ako počiatočná hodnota ramp vzor. Následné údaje samphodnoty les sa musia zvýšiť o 1 v každom hodinovom cykle až do maxima a potom sa prevrátiť na 0.

Kontrola vzorov	Popis
	Napríkladample, keď S=1, N=16 a WIDTH_MULP = 2, šírka dát na prevodník je S * WIDTH_MULP * N = 32. Maximálne dáta samphodnota le je 0xFFFF. ramp kontrola vzorov overuje, že všetky prevodníky prijímajú rovnaké vzory.
Príkazový kanál ramp kontrola vzorov	Dizajn F-Tile JESD204C example podporuje príkazový kanál ramp kontrola vzorov. Prvé prijaté príkazové slovo (6 bitov) sa načíta ako počiatočná hodnota. Nasledujúce príkazové slová v tom istom pruhu sa musia zvýšiť až na 0x3F a prevrátiť na 0x00. Príkazový kanál ramp kontrola vzorov pre ramp vzory vo všetkých jazdných pruhoch.

F-Tile JESD204C TX a RX IP
Tento dizajn naprample vám umožňuje konfigurovať každé TX/RX v simplexnom režime alebo duplexnom režime.
Duplexné konfigurácie umožňujú demonštráciu funkčnosti IP pomocou internej alebo externej sériovej spätnej väzby. CSR v rámci IP nie sú optimalizované tak, aby umožňovali kontrolu IP a sledovanie stavu.

F-Tile JESD204C Dizajn Prample Clock and Reset

Dizajn F-Tile JESD204C example má sadu signálov hodín a resetovania.

Tabuľka 13.Dizajn naprample Hodiny

Hodinový signál	Smer	Popis
mgmt_clk	Vstup	Diferenciálne hodiny LVDS s frekvenciou 100 MHz.
refclk_xcvr	Vstup	Referenčné hodiny transceivera s frekvenciou prenosovej rýchlosti/faktorom 33.
refclk_core	Vstup	Referenčné hodiny jadra s rovnakou frekvenciou ako refclk_xcvr.
in_sysref	Vstup	signál SYSREF. Maximálna frekvencia SYSREF je dátová rýchlosť/(66x32xE).
sysref_out	Výstup
txlink_clk rxlink_clk	Interné	TX a RX link clock s frekvenciou dátovej rýchlosti/66.
txframe_clk rxframe_clk	Interné	TX a RX frame clock s frekvenciou dátovej rýchlosti/33 (FCLK_MULP=2) TX a RX frame clock s frekvenciou dátovej rýchlosti/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Interné	Fázové hodiny TX a RX s frekvenciou dátovej rýchlosti/66 (FCLK_MULP=2) Fázové hodiny TX a RX sú vždy vysoké (1'b1), keď FCLK_MULP=1
spi_SCLK	Výstup	SPI prenosová rýchlosť s frekvenciou 20 MHz.

Keď načítate dizajn naprample do zariadenia FPGA, interná udalosť ninit_done zaisťuje, že JTAG na most Avalon Master je resetovaný, rovnako ako všetky ostatné bloky.

Generátor SYSREF má svoj nezávislý reset na vloženie zámerného asynchrónneho vzťahu pre hodiny txlink_clk a rxlink_clk. Táto metóda je komplexnejšia pri emulácii signálu SYSREF z externého hodinového čipu.

Tabuľka 14. Dizajn naprample Resetuje

Resetovať signál	Smer	Popis
global_rst_n	Vstup	Globálny reset tlačidla pre všetky bloky okrem JTAG na most Avalon Master.
ninit_done	Interné	Výstup z Reset Release IP pre JTAG na most Avalon Master.
edctl_rst_n	Interné	Blok ED Control resetuje JTAG na most Avalon Master. Porty hw_rst a global_rst_n neresetujú blok ED Control.
hw_rst	Interné	Potvrdiť a zrušiť hw_rst zápisom do registra rst_ctl bloku ED Control. mgmt_rst_in_n sa potvrdí, keď sa potvrdí hw_rst.
mgmt_rst_in_n	Interné	Reset pre Avalon pamäťovo mapované rozhrania rôznych IP a vstupov resetovacích sekvencerov:  j20c_reconfig_reset pre F-Tile JESD204C IP duplex natívne PHY spi_rst_n pre SPI master pio_rst_n pre stav a ovládanie PIO port reset_in0 resetovacieho sekvencera 0 a 1 Port global_rst_n, hw_rst alebo edctl_rst_n vyhlasuje reset na mgmt_rst_in_n.
sysref_rst_n	Interné	Resetujte blok generátora SYSREF v bloku ED Control pomocou portu resetovacieho sekvencera 0 reset_out2. Resetovací sekvencer 0 port reset_out2 zruší reset, ak je jadro PLL uzamknuté.
core_pll_rst	Interné	Resetuje jadro PLL cez port resetovacieho sekvencera 0 reset_out0. Jadro PLL sa resetuje, keď sa potvrdí reset mgmt_rst_in_n.
j204c_tx_avs_rst_n	Interné	Resetuje pamäťovo mapované rozhranie F-Tile JESD204C TX Avalon prostredníctvom resetovacieho sekvencera 0. Rozhranie mapované pamäťou TX Avalon sa aktivuje, keď je aktivované mgmt_rst_in_n.
j204c_rx_avs_rst_n	Interné	Resetuje pamäťovo mapované rozhranie F-Tile JESD204C TX Avalon cez resetovací sekvencer 1. Rozhranie RX Avalon mapované do pamäte sa aktivuje, keď je aktivované mgmt_rst_in_n.
j204c_tx_rst_n	Interné	Resetuje spojenie F-Tile JESD204C TX a transportné vrstvy v doménach txlink_clk a txframe_clk. Resetovací sekvencer 0 port reset_out5 resetuje j204c_tx_rst_n. Tento reset ruší, ak je jadro PLL uzamknuté a signály tx_pma_ready a tx_ready sú aktivované.
j204c_rx_rst_n	Interné	Resetuje prepojenie F-Tile JESD204C RX a transportné vrstvy v doménach rxlink_clk a rxframe_clk.

Resetovať signál	Smer	Popis
		Resetovací sekvencer 1 port reset_out4 resetuje j204c_rx_rst_n. Tento reset ruší, ak je jadro PLL uzamknuté a signály rx_pma_ready a rx_ready sú aktivované.
j204c_tx_rst_ack_n	Interné	Resetujte signál handshake pomocou j204c_tx_rst_n.
j204c_rx_rst_ack_n	Interné	Resetujte signál handshake pomocou j204c_rx_rst_n.

Obrázok 8. Časový diagram pre dizajn naprample Resetuje

F-Tile JESD204C Dizajn Prample Signály

Tabuľka 15. Signály systémového rozhrania

Signál	Smer	Popis
Hodiny a resety
mgmt_clk	Vstup	100 MHz hodiny pre správu systému.
refclk_xcvr	Vstup	Referenčné hodiny pre F-tile UX QUAD a System PLL. Ekvivalent dátovej rýchlosti/faktoru 33.
refclk_core	Vstup	Referenčné hodiny jadra PLL. Použije rovnakú frekvenciu hodín ako refclk_xcvr.
in_sysref	Vstup	Signál SYSREF z externého generátora SYSREF pre implementáciu JESD204C podtriedy 1.
sysref_out	Výstup	Signál SYSREF pre implementáciu JESD204C Subclass 1 generovaný zariadením FPGA pre návrh naprampLen na účely inicializácie odkazu.

 

Signál	Smer	Popis
SPI
spi_SS_n[2:0]	Výstup	Aktívny nízky, signál výberu SPI slave.
spi_SCLK	Výstup	SPI sériové hodiny.
spi_sdio	Vstup/Výstup	Výstup dát z mastera na externý slave. Vstupné dáta z externého slave na master.

Signál	Smer	Popis
Poznámka:Keď je povolená možnosť Generovať 3-Wire SPI Module.
spi_MISO Poznámka: Keď možnosť Generovať 3-Wire SPI Module nie je povolená.	Vstup	Vstupné dáta z externého slave do SPI mastera.
spi_MOSI Poznámka: Keď možnosť Generovať 3-Wire SPI Module nie je povolená.	Výstup	Výstup dát z SPI mastera na externý slave.

 

Signál	Smer	Popis
ADC / DAC
tx_serial_data[LINK*L-1:0]	Výstup	Diferenciálne vysokorýchlostné sériové výstupné dáta do DAC. Hodiny sú vložené do sériového dátového toku.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Vstup	Diferenciálne vysokorýchlostné sériové vstupné dáta z ADC. Hodiny sa obnovia zo sériového dátového toku.
rx_serial_data_n[LINK*L-1:0]

 

Signál	Smer	Popis
Všeobecné I/O
user_led[3:0]	Výstup	Označuje stav pre nasledujúce podmienky: [0]: SPI programovanie dokončené [1]: Chyba spojenia TX [2]: Chyba spojenia RX [3]: Chyba kontroly vzorov pre dáta streamovania Avalon
user_dip[3:0]	Vstup	Vstup prepínača DIP užívateľského režimu: [0]: Povolenie internej sériovej slučky [1]: Povolenie SYSREF generovaného FPGA [3:2]: Vyhradené

 

Signál	Smer	Popis
Mimo pásma (OOB) a Stav
rx_patchk_data_error[LINK-1:0]	Výstup	Keď sa tento signál aktivuje, znamená to, že kontrola vzorov zistila chybu.
rx_link_error[LINK-1:0]	Výstup	Keď sa aktivuje tento signál, znamená to, že JESD204C RX IP potvrdilo prerušenie.
tx_link_error[LINK-1:0]	Výstup	Keď sa aktivuje tento signál, znamená to, že JESD204C TX IP potvrdilo prerušenie.
emb_lock_out	Výstup	Keď sa aktivuje tento signál, znamená to, že JESD204C RX IP dosiahol EMB lock.
sh_lock_out	Výstup	Keď sa aktivuje tento signál, znamená to, že synchronizačná hlavička JESD204C RX IP je uzamknutá.

 

Signál	Smer	Popis
Streamovanie Avalonu
rx_avst_valid[LINK-1:0]	Vstup	Označuje, či prevodník sampúdaje do aplikačnej vrstvy sú platné alebo neplatné. 0: Údaje sú neplatné 1: Údaje sú platné
rx_avst_data[(TOTAL_SAMPLE*N) -1:0 ]	Vstup	Konvertor sample dát do aplikačnej vrstvy.

F-Tile JESD204C Dizajn Prample Riadiace registre

Dizajn F-Tile JESD204C exampRegistre súborov v bloku ED Control používajú bajtové adresovanie (32 bitov).

Tabuľka 16. Dizajn naprample Mapa adresy
Tieto 32-bitové registre blokov ED Control sú v doméne mgmt_clk.

Komponent	Adresa
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI Control	0x0102_0000 – 0x0102_001F
Ovládanie PIO	0x0102_0020 – 0x0102_002F
Stav PIO	0x0102_0040 – 0x0102_004F
Resetovať sekvencer 0	0x0102_0100 – 0x0102_01FF
Resetovať sekvencer 1	0x0102_0200 – 0x0102_02FF
ED Control	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Rekonfigurácia	0x0200_0000 – 0x023F_FFFF

Tabuľka 17. Registrácia typu a definície prístupu
Táto tabuľka popisuje typ prístupu k registrom pre IP Intel FPGA.

Typ prístupu	Definícia
RO/V	Softvér len na čítanie (bez vplyvu na zápis). Hodnota sa môže líšiť.
RW	Softvér prečíta a vráti aktuálnu bitovú hodnotu. Softvér zapíše a nastaví bit na požadovanú hodnotu.
RW1C	Softvér prečíta a vráti aktuálnu bitovú hodnotu. Softvér zapíše 0 a nemá žiadny účinok. Softvér zapíše 1 a vymaže bit na 0, ak bol bit hardvérovo nastavený na 1. Hardvér nastaví bit na 1. Vymazanie softvéru má vyššiu prioritu ako nastavenie hardvéru.

Tabuľka 18. Mapa adries kontroly ED

Offset	Registrovať meno
0x00	rst_ctl
0x04	rst_sts0
pokračovanie…

Offset	Registrovať meno
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabuľka 19. Riadiace a stavové registre riadiaceho bloku ED

Byte Offset	Zaregistrujte sa	Meno	Prístup	Resetovať	Popis
0x00	rst_ctl	rst_assert	RW	0x0	Resetovať ovládanie. [0]: Napíšte 1, aby ste potvrdili reset. (hw_rst) Znovu napíšte 0, aby ste zrušili reset. [31:1]: Vyhradené.
0x04	rst_sts0	rst_status	RO/V	0x0	Resetovať stav. [0]: Stav uzamknutia jadra PLL. [31:1]: Vyhradené.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Stav detekcie hrán SYSREF pre interný alebo externý generátor SYSREF. [0]: Hodnota 1 Označuje, že pre operáciu podtriedy 1 bola zistená stúpajúca hrana SYSREF. Softvér môže zapísať 1, aby vymazal tento bit, aby umožnil novú detekciu hrán SYSREF. [31:1]: Vyhradené.
0x40	sysref_ctl	sysref_contr ol	RW	Duplexná dátová cesta Jednorazové: 0x00080	ovládanie SYSREF. Pozri Tabuľka 10 na strane 17, kde nájdete viac informácií o používaní tohto registra.
				Periodické:	Poznámka: Resetovaná hodnota závisí od
				0x00081	typ SYSREF a F-Tile
				Medzera - periodická:	Nastavenia parametra dátovej cesty IP JESD204C.
				0x00082
				Dáta TX alebo RX
				cesta
				Jeden výstrel:
				0x00000
				Periodické:
				0x00001
				Medzera-
				periodicky:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Stav SYSREF. Tento register obsahuje najnovšiu periódu SYSREF a nastavenia pracovného cyklu interného generátora SYSREF. Pozri Tabuľka 9 na strane 16 pre právnu hodnotu obdobia SYSREF a pracovného cyklu.
pokračovanie…

Byte Offset	Zaregistrujte sa	Meno	Prístup	Resetovať	Popis
					[8:0]: obdobie SYSREF. Keď je hodnota 0xFF, Obdobie SYSREF = 255 Keď je hodnota if 0x00, perióda SYSREF = 256. [17:9]: Pracovný cyklus SYSREF. [31:18]: Vyhradené.
0x80	tst_ctl	tst_control	RW	0x0	Kontrola testu. Tento register použite na povolenie rôznych testovacích vzorov pre generátor vzorov a kontrolu. [1:0] = Vyhradené pole [2] = ramp_test_ctl 1'b0 = Aktivuje generátor vzorov PRBS a kontrolu 1'b1 = Umožňuje ramp generátor vzorov a kontrola [31:3]: Vyhradené.
0x8c	tst_err0	tst_error	RW1C	0x0	Príznak chyby pre Link 0. Keď je bit 1'b1, znamená to, že nastala chyba. Chybu by ste mali vyriešiť pred zápisom 1'b1 do príslušného bitu, aby ste vymazali príznak chyby. [0] = Chyba kontroly vzoru [1] = tx_link_error [2] = rx_link_error [3] = Chyba kontroly vzoru príkazu [31:4]: Rezervované.

História revízií dokumentu pre F-Tile JESD204C Intel FPGA IP Design Example Používateľská príručka

Verzia dokumentu	Verzia Intel Quartus Prime	Verzia IP	Zmeny
2021.10.11	21.3	1.0.0	Prvotné uvoľnenie.

Dokumenty / zdroje

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Používateľská príručka F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Prample, Design Example

Referencie

• Používateľská príručka