F-Tile JESD204C Intel FPGA IP Design Example

F-Tile JESD204C Intel® FPGA IP Design Ex-ийн тухайample хэрэглэгчийн гарын авлага

Энэхүү хэрэглэгчийн гарын авлага нь дизайны онцлог шинж чанарууд, ашиглалтын зааварчилгаа, дизайны дэлгэрэнгүй тайлбарыг агуулдагampIntel Agilex™ төхөөрөмжүүдийг ашиглан F-Tile JESD204C Intel® FPGA IP-д зориулсан les.

Зорилтот үзэгчид

Энэхүү баримт бичиг нь:

• Системийн түвшний дизайны төлөвлөлтийн үе шатанд IP сонголт хийх дизайны архитектор
• Тоног төхөөрөмжийн дизайнерууд IP-г өөрсдийн системийн түвшний загварт нэгтгэх үед
• Системийн түвшний симуляци болон техник хангамжийн баталгаажуулалтын үе шатанд баталгаажуулалтын инженерүүд

Холбогдох баримт бичиг
Дараах хүснэгтэд F-Tile JESD204C Intel FPGA IP-тэй холбоотой бусад лавлагааны баримт бичгүүдийг жагсаав.

Хүснэгт 1. Холбогдох баримт бичиг

Лавлагаа	Тодорхойлолт
F-Tile JESD204C Intel FPGA IP хэрэглэгчийн гарын авлага	F-Tile JESD204C Intel FPGA IP-ийн талаар мэдээлэл өгдөг.
F-Tile JESD204C Intel FPGA IP хувилбарын тэмдэглэл	Тодорхой хувилбарт F-Tile JESD204C F-Tile JESD204C-д хийсэн өөрчлөлтүүдийг жагсаав.
Intel Agilex төхөөрөмжийн мэдээллийн хуудас	Энэхүү баримт бичигт Intel Agilex төхөөрөмжүүдийн цахилгааны шинж чанар, сэлгэн залгах шинж чанар, тохиргооны үзүүлэлтүүд болон цаг хугацааг тодорхойлсон.

Товчлол ба тайлбар толь

Хүснэгт 2. Товчлолын жагсаалт

Товчлол	Өргөтгөл
LEMC	Орон нутгийн өргөтгөсөн олон блок цаг
FC	Хүрээний цагийн хурд
ADC	Аналогоос дижитал хөрвүүлэгч
DAC	Дижиталаас аналог руу хөрвүүлэгч
DSP	Дижитал дохионы процессор
TX	Дамжуулагч
RX	Хүлээн авагч

Товчлол	Өргөтгөл
DLL	Мэдээллийн холболтын давхарга
Нийгмийн хариуцлага	Хяналт ба статусын бүртгэл
CRU	Цаг болон дахин тохируулах нэгж
ISR	Үйлчилгээний тасалдал
FIFO	Эхлээд орж ирсэн
СЭРДЭС	Serializer Deserializer
ECC	Алдаа засах код
FEC	Форвард алдааны залруулга
SERR	Ганц алдаа илрүүлэх (ECC-д, засч залруулах боломжтой)
DERR	Давхар алдаа илрүүлэх (ECC-д, аюултай)
PRBS	Псевдор санамсаргүй хоёртын дараалал
MAC	Хэвлэл мэдээллийн хандалтын хянагч. MAC нь протоколын дэд давхарга, тээврийн давхарга, өгөгдлийн холболтын давхарга орно.
PHY	Физик давхарга. PHY нь ихэвчлэн физик давхарга, SERDES, драйверууд, хүлээн авагч, CDR-ийг агуулдаг.
PCS	Физик кодчилолын дэд давхарга
PMA	Физик дундын хавсралт
RBD	RX буферын саатал
UI	Нэгж интервал = цуваа битийн үргэлжлэх хугацаа
RBD тоо	RX Buffer Delay хамгийн сүүлийн эгнээний ирэлт
RBD офсет	RX Buffer Delay хувилбарыг гаргах боломж
SH	Толгой хэсгийг синк хийх
TL	Тээврийн давхарга
EMIB	Embedded Multi-die Interconnect Bridge

Хүснэгт 3. Тайлбар толь бичгийн жагсаалт

Хугацаа	Тодорхойлолт
Хөрвүүлэгч төхөөрөмж	ADC эсвэл DAC хувиргагч
Логик төхөөрөмж	FPGA эсвэл ASIC
Октет	8/64 кодлогчийн оролт ба декодчигчийн гаралтын үүрэг гүйцэтгэдэг 66 битийн бүлэг
Ниббл	JESD4C техникийн үзүүлэлтүүдийн үндсэн ажлын хэсэг болох 204 битийн багц
Блоклох	66/64 кодчилолын схемээр үүсгэгдсэн 66 битийн тэмдэг
Шугамын хурд	Цуваа холбоосын үр дүнтэй өгөгдлийн хурд Шугамын хурд = (Mx Sx N'x 66/64 x FC) / L
Холболтын цаг	Холболтын цаг = эгнээний шугамын хурд/66.
Хүрээ	Хүрээний зэрэгцүүлэх дохиогоор октет бүрийн байрлалыг тодорхойлж болох дараалсан октетуудын багц.
Хүрээний цаг	Фреймийн хурдаар ажилладаг системийн цаг нь 1x ба 2x холбоосын цаг байх ёстой.

Хугацаа	Тодорхойлолт
Sampхүрээ цаг тутамд les	Sampцаг тутамд les, нийт sampхөрвүүлэгч төхөөрөмжид зориулсан фрэймийн цаг.
LEMC	Дотоод цаг нь өргөтгөсөн олон блокийн хилийг эгнээ хоорондын болон гадаад лавлагаа (SYSREF эсвэл дэд анги 1) болгон тохируулахад ашиглагддаг.
0 дугаар дэд анги	Детерминист хоцролтыг дэмждэггүй. Мэдээллийг хүлээн авагчийн эгнээний эгнээний хазайлтаас нэн даруй гаргах ёстой.
1 дугаар дэд анги	SYSREF ашиглан тодорхойлогч хоцролт.
Олон цэгийн холбоос	2 ба түүнээс дээш хөрвүүлэгч төхөөрөмжтэй төхөөрөмж хоорондын холбоос.
64B / 66B кодчилол	Блок үүсгэхийн тулд 64 битийн өгөгдлийг 66 биттэй харьцуулах мөрийн код. Үндсэн түвшний өгөгдлийн бүтэц нь 2 битийн синхрончлолын толгойноос эхэлдэг блок юм.

Хүснэгт 4. Бэлгэдэл

Хугацаа	Тодорхойлолт
L	Хөрвүүлэгч төхөөрөмжид ногдох эгнээний тоо
M	Нэг төхөөрөмж дээрх хөрвүүлэгчийн тоо
F	Нэг эгнээний фрэймийн октетийн тоо
S	s тооamples фрэймийн циклд нэг хөрвүүлэгчээр дамжуулагдана
N	Хөрвүүлэгчийн нягтрал
Н'	Нэг секундэд битийн нийт тооample хэрэглэгчийн мэдээллийн форматтай
CS	Нэг хөрвүүлэлтийн хяналтын битийн тоо sample
CF	Холбоос бүрт фрэймийн цаг тутамд хяналтын үгийн тоо
HD	Өндөр нягтралтай хэрэглэгчийн мэдээллийн формат
E	Өргөтгөсөн олон блок дахь олон блокийн тоо

F-Tile JESD204C Intel FPGA IP Design Example Түргэн эхлүүлэх гарын авлага

F-Tile JESD204C Intel FPGA IP дизайн өмнөхampIntel Agilex төхөөрөмжүүдэд зориулсан les нь эмхэтгэл болон техник хангамжийн туршилтыг дэмждэг загварчлалын тест болон техник хангамжийн дизайнтай.
Та F-Tile JESD204C загварыг үүсгэж болноampIntel Quartus® Prime Pro Edition програм хангамжийн IP каталогоор дамжуулан.

Зураг 1. Хөгжил СtagDesign Ex-д зориулсан esample

Дизайн ExampБлок диаграмм

Зураг 2. F-Tile JESD204C Design ExampӨндөр түвшний блок диаграмм

Дизайны өмнөхample нь дараах модулиудаас бүрдэнэ.

• Платформ дизайнерын систем
  • F-хавтан JESD204C Intel FPGA IP
  • JTAG Авалон Мастер гүүр хүртэл
  • Зэрэгцээ I/O (PIO) хянагч
  • Serial Port Interface (SPI)—мастер модуль—IOPLL
  • SYSREF генератор
  • Example Design (ED) Control CSR
  • Дараалал үүсгэгчийг дахин тохируулах
• PLL систем
• Загварын генератор
• Загвар шалгагч

Хүснэгт 5. Дизайн Example модулиуд

Бүрэлдэхүүн хэсгүүд	Тодорхойлолт
Платформ дизайнерын систем	Platform Designer систем нь F-Tile JESD204C IP өгөгдлийн зам болон туслах хэрэгслүүдийг бий болгодог.
F-хавтан JESD204C Intel FPGA IP	Энэхүү Платформ Дизайнерын дэд систем нь PHY хоёр талт хувилбартай хамт үүсгэгдсэн TX болон RX F-Tile JESD204C IP-г агуулдаг.
JTAG Авалон Мастер гүүр хүртэл	Энэхүү гүүр нь JTAG интерфейс.
Зэрэгцээ I/O (PIO) хянагч	Энэ хянагч нь санах ойн зураглал бүхий интерфэйсийг өгдөгampерөнхий зориулалтын оролт гаралтын портуудыг ажиллуулж, жолоодох.
SPI мастер	Энэ модуль нь хувиргагчийн төгсгөлд байгаа SPI интерфэйс рүү тохиргооны өгөгдлийг цуваа дамжуулах ажлыг гүйцэтгэдэг.
SYSREF генератор	SYSREF генератор нь холбоос цагийг жишиг цаг болгон ашигладаг бөгөөд F-Tile JESD204C IP-д SYSREF импульс үүсгэдэг. Жич: Энэ загвар нь өмнөхample нь SYSREF үүсгэгчийг ашиглан F-Tile JESD204C IP холбоосыг хоёр талт холболтыг эхлүүлж байгааг харуулах болно. F-Tile JESD204C дэд ангиллын 1 системийн түвшний програмд ​​та төхөөрөмжийн цагтай ижил эх сурвалжаас SYSREF үүсгэх ёстой.
IOPLL	Энэ загвар нь өмнөхample нь F-Tile JESD204C IP руу өгөгдөл дамжуулах хэрэглэгчийн цагийг үүсгэхийн тулд IOPLL ашигладаг.
ED Control CSR	Энэ модуль нь SYSREF илрүүлэх хяналт, төлөв, туршилтын хэв маягийн хяналт, статусыг өгдөг.
Дараалал үүсгэгчийг дахин тохируулах	Энэ загвар нь өмнөхample нь 2 дахин тохируулагчаас бүрдэнэ: Дахин тохируулах дараалал 0— TX/RX Avalon® урсгал домэйн, Avalon санах ойн зураглалтай домэйн, үндсэн PLL, TX PHY, TX цөм, SYSREF үүсгэгч рүү дахин тохируулах ажлыг зохицуулна. Дахин тохируулах дараалал 1—RX PHY болон RX цөм рүү дахин тохируулах ажлыг зохицуулна.
PLL систем	F-хавтангийн хатуу IP болон EMIB огтлолцох цагийн үндсэн эх үүсвэр.
Загварын генератор	Загвар үүсгэгч нь PRBS эсвэл r үүсгэдэгamp загвар.
Загвар шалгагч	Загвар шалгагч нь PRBS эсвэл r-г баталгаажуулдагamp загвар хүлээн авсан бөгөөд өгөгдөл s таарахгүй байвал алдааг тэмдэглэнэample.

Програм хангамжийн шаардлага

Intel нь дизайныг туршихдаа дараах программ хангамжийг ашигладагampЛинукс систем дэх les:

• Intel Quartus Prime Pro Edition програм хангамж
• Questa*/ModelSim* эсвэл VCS*/VCS MX симулятор

Дизайныг бий болгох

Дизайныг бий болгохын тулд exampIP параметрийн засварлагчаас:

1. Intel Agilex F-tile төхөөрөмжийн гэр бүлд чиглэсэн төсөл үүсгэж, хүссэн төхөөрөмжийг сонго.
2. IP каталог, Tools ➤ IP Catalog дотроос F-Tile JESD204C Intel FPGA IP-г сонгоно уу.
3. Дээд түвшний нэр болон хувийн IP хувилбарынхаа хавтсыг зааж өгнө үү. OK дарна уу. Параметр засварлагч нь дээд түвшний .ip-г нэмдэг file одоогийн төсөл рүү автоматаар. Хэрэв та .ip-г гараар нэмэхийг сануулбал file Төсөл рүү очихын тулд Project ➤ Нэмэх/ Устгах дээр дарна уу Files нэмэхийн тулд Төсөлд file.
4. Экс доорample Дизайн таб, дизайныг зааж өгнө үү example параметрүүдийг Дизайн Ex-д тайлбарласны дагууample Параметрүүд.
5. Ex Generate дээр дарна ууample Дизайн.

Програм хангамж нь бүх дизайныг үүсгэдэг files дэд лавлахуудад. Эдгээр files нь симуляци болон эмхэтгэлийг ажиллуулахад шаардлагатай.

Дизайн Example Параметрүүд
F-Tile JESD204C Intel FPGA IP параметр засварлагч нь ExampДизайныг үүсгэхийн өмнө тодорхой параметрүүдийг зааж өгөх Дизайн табample.

Хүснэгт 6. Ex-д байгаа параметрүүдampДизайн таб

Параметр	Сонголтууд	Тодорхойлолт
Дизайныг сонгоно уу	Системийн консолын удирдлага Байхгүй	Дизайн руу хандахын тулд системийн консолын удирдлагыг сонгоно ууampсистемийн консолоор дамжуулан өгөгдлийн зам.
Симуляци	Асаах, унтраах	Шаардлагатай зүйлийг үүсгэхийн тулд IP-г асаана уу files дизайныг загварчлахад зориулсан example.
Синтез	Асаах, унтраах	Шаардлагатай зүйлийг үүсгэхийн тулд IP-г асаана уу files Intel Quartus Prime эмхэтгэл болон техник хангамжийн үзүүлэн.
HDL формат (симуляци хийх)	Verilog VDHL	RTL-ийн HDL форматыг сонгоно уу fileсимуляцид зориулсан s.
HDL формат (синтезийн хувьд)	Зөвхөн Verilog	RTL-ийн HDL форматыг сонгоно уу fileсинтезийн хувьд.

Параметр	Сонголтууд	Тодорхойлолт
3 утастай SPI модулийг үүсгэх	Асаах, унтраах	3 утастай биш 4 утастай SPI интерфэйсийг идэвхжүүлэхийн тулд асаана уу.
Sysref горим	Нэг удаагийн Үе үе Үе үе завсарласан	Та SYSREF тохируулга нь нэг удаагийн импульсийн горим, үе үе эсвэл завсарлагатай байх эсэхээ дизайны шаардлага болон цагийн уян хатан байдалд тулгуурлан сонгоно уу. One-shot— SYSREF-г нэг удаагийн импульсийн горим болгохын тулд энэ сонголтыг сонгоно уу. sysref_ctrl[17] регистрийн битийн утга 0 байна. F-Tile JESD204C IP тохиргоог дахин тохируулсны дараа sysref_ctrl[17] регистрийн утгыг 0-ээс 1 болгож, дараа нь нэг удаагийн SYSREF импульсийн хувьд 0 болгож өөрчилнө. Тогтмол—Үечилсэн горим дахь SYSREF нь 50:50 ажлын мөчлөгтэй. SYSREF хугацаа нь E*SYSREF_MULP. Gapped periodic—SYSREF нь 1 холбоос цагийн циклийн нарийн ширхэгтэй байдлын программчлагдсан ажлын мөчлөгтэй. SYSREF хугацаа нь E*SYSREF_MULP. SYSREF үүсгэх блок нь хязгаараас гадуурх ажлын мөчлөгийг тохируулахын тулд 50:50 ажлын мөчлөгийг автоматаар гаргах ёстой. -д хандана уу SYSREF Генератор хэсгээс SYSREF-ийн талаар дэлгэрэнгүй мэдээлэл авна уу хугацаа.
Самбар сонгох	Байхгүй	Загвар хийх самбарыг сонгоample. Аль нь ч биш—Энэ сонголт нь дизайны өмнөх техник хангамжийн талыг оруулаагүй болноample. Бүх зүү оноолтыг виртуал пин болгон тохируулна.
Туршилтын загвар	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Загвар үүсгэгч болон шалгагчийн туршилтын загварыг сонгоно уу. Pattern Generator—JESD204C нь өгөгдөл бүрт PRBS загвар үүсгэгчийг дэмждэгample. Энэ нь өгөгдлийн өргөн N+CS сонголт байна гэсэн үг. PRBS загвар үүсгэгч болон шалгагч нь өгөгдөл үүсгэхэд хэрэгтэйampТуршилтын өдөөгч бөгөөд ADC/DAC хөрвүүлэгч дээрх PRBS туршилтын горимд тохирохгүй байна. Ramp Pattern Generator—JESD204C холбоосын давхарга хэвийн ажиллаж байгаа боловч дараа нь тээвэрлэлт идэвхгүй болж, форматлагчийн оролтыг үл тоомсорлодог. Эгнээ бүр нь 0x00-аас 0xFF хүртэл нэмэгдэж, дараа нь давтагдах ижил октет урсгалыг дамжуулдаг. Рamp загварын тестийг prbs_test_ctl идэвхжүүлсэн. PRBS Pattern Checker—JESD204C PRBS scrambler нь өөрөө синхрончлолтой бөгөөд IP цөм нь холболтын кодыг тайлж чадах үед скрамблинг аль хэдийн синхрончлогдсон байх төлөвтэй байна. PRBS Scrambling үрийг өөрөө эхлүүлэхийн тулд 8 октет зарцуулна. Ramp Загвар шалгагч—JESD204C хайлт нь өөрөө синхрончлогддог бөгөөд IP цөм нь холбоосыг тайлж чадаж байвал скраблдаг үр нь аль хэдийн синхрончлогдсон байх болно. Эхний хүчинтэй октетийг r гэж ачаалнаamp анхны утга. Дараагийн өгөгдөл нь 0xFF хүртэл нэмэгдэж, 0x00 хүртэл шилжих ёстой. Рamp хээ шалгагч нь бүх эгнээнд ижил хэв маяг байгаа эсэхийг шалгах ёстой.
Дотоод цуваа давталтыг идэвхжүүлэх	Асаах, унтраах	Дотоод цуваа давталтыг сонгоно уу.
Тушаалын сувгийг идэвхжүүл	Асаах, унтраах	Тушаалын сувгийн загварыг сонгоно уу.

Лавлах бүтэц
F-Tile JESD204C дизайн өмнөхample сангууд үүсгэгдсэн files дизайны хувьд examples.

Зураг 3. F-Tile JESD204C Intel Agilex Design Ex-ийн лавлах бүтэцample

Хүснэгт 7. Лавлах Files

Хавтас	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
симуляци/зөвлөгч	modelsim_sim.tcl tb_top_waveform.do
симуляци/синопсис	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Дизайныг дуурайх Example Testbench

Дизайны өмнөхample testbench нь таны бүтээсэн загварыг дуурайдаг.

Зураг 4. Процедур

Дизайныг дуурайхын тулд дараах алхмуудыг гүйцэтгэнэ.

1. Ажлын лавлахыг өөрчилample_dizayn_санал>/симуляци/ .
2. Тушаалын мөрөнд симуляцийн скриптийг ажиллуулна уу. Доорх хүснэгтэд дэмжигдсэн симуляторуудыг ажиллуулах командуудыг харуулав.

Симулятор	Тушаал
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUI-гүй)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Симуляци нь гүйлт амжилттай болсон эсэхийг харуулсан мессежээр төгсдөг.

Зураг 5. Амжилттай загварчлал
Энэ зураг нь VCS симуляторын амжилттай симуляцийн мессежийг харуулж байна.

Дизайныг эмхэтгэх Example

Зөвхөн эмхэтгэлд зориулагдсан exampТөслийн хувьд дараах алхмуудыг дагана уу:

1. Эмхэтгэлийн дизайныг баталгаажуулна ууample үе дууссан.
2. Intel Quartus Prime Pro Edition програм хангамжид Intel Quartus Prime Pro Edition төслийг нээнэ үүample_ design_ лавлах>/ed/quartus.
3. Боловсруулалт цэсний Эмхэтгэлийг эхлүүлэх дээр дарна уу.

F-Tile JESD204C Design Ex-ийн дэлгэрэнгүй тайлбарample

F-Tile JESD204C дизайн өмнөхample нь давталтын горимыг ашиглан өгөгдөл дамжуулах функцийг харуулж байна.
Та өөрийн сонгосон параметрийн тохиргоог тодорхойлж, дизайныг үүсгэж болноample.
Дизайны өмнөхample нь үндсэн болон PHY хувилбарын аль алинд нь зөвхөн дуплекс горимд ашиглах боломжтой. Та зөвхөн үндсэн эсвэл зөвхөн PHY хувилбарыг сонгож болох боловч IP нь дизайныг үүсгэх болноample нь Base болон PHY аль алинд нь зориулагдсан.

Жич:  Зарим өндөр өгөгдлийн хурдны тохируулгад цаг хугацаа таарахгүй байж магадгүй. Хугацааны алдаа гарахаас зайлсхийхийн тулд F-Tile JESD204C Intel FPGA IP параметрийн засварлагчийн Тохиргоонууд хэсэгт доод фрэймийн давтамжийн үржүүлэгчийн (FCLK_MULP) утгыг зааж өгнө үү.

Системийн бүрэлдэхүүн хэсгүүд

F-Tile JESD204C дизайн өмнөхample нь системийн консолын дэмжлэгтэй эсвэл дэмжлэггүй хатуу хяналтын нэгжийг ашигладаг програм хангамжид суурилсан хяналтын урсгалыг хангадаг.

Дизайны өмнөхample нь дотоод болон гадаад давталтын горимд автомат холболтыг идэвхжүүлдэг.

JTAG Авалон Мастер гүүр рүү
ЖTAG Avalon Master Bridge нь санах ойн зураглалтай F-Tile JESD204C IP болон захын IP хяналт болон статусын бүртгэлүүдийн хооронд J-ээр дамжуулан нэвтрэхийн тулд хост систем хоорондын холболтыг хангадаг.TAG интерфейс.

Зураг 6. J бүхий системTAG Avalon Master Bridge Core руу

Жич:  Системийн цаг нь J-ээс дор хаяж 2 дахин хурдан байх ёстойTAG цаг. Системийн цаг нь энэ загварт mgmt_clk (100MHz) байнаample.

Зэрэгцээ I/O (PIO) цөм
Avalon интерфэйстэй зэрэгцээ оролт/гаралтын (PIO) цөм нь Avalon санах ойн карттай боол порт болон ерөнхий зориулалтын оролт/гаралтын портуудын хооронд санах ойн зураглалтай интерфейсээр хангадаг. Оролт/гаралтын портууд нь чип дээрх хэрэглэгчийн логик эсвэл FPGA-ийн гаднах төхөөрөмжүүдтэй холбогддог оролт/гаралтын зүүтэй холбогддог.

Зураг 7. Оролтын порт, гаралтын порт, IRQ дэмжлэг бүхий PIO Core
Анхдагч байдлаар, Platform Designer бүрэлдэхүүн хэсэг нь тасалдал үйлчилгээний шугамыг (IRQ) идэвхгүй болгодог.

PIO I/O портуудыг дээд түвшний HDL-д хуваарилдаг file ( оролтын портуудын io_ төлөв, гаралтын портуудын io_ хяналт).

Доорх хүснэгтэд төлөв байдал, хяналтын оролт гаралтын портуудын DIP шилжүүлэгч болон хөгжүүлэлтийн хэрэгсэл дээрх LED-ийн дохионы холболтыг тайлбарлав.

Хүснэгт 8. PIO Core I/O портууд

Порт	Бит	Дохио
Гарах_порт	0	USER_LED SPI програмчлал хийгдсэн
	31:1	Захиалагдсан
порт	0	USER_DIP дотоод цуваа давталтыг идэвхжүүлэх Унтраах = 1 Асаалттай = 0
	1	USER_DIP FPGA-ийн үүсгэсэн SYSREF идэвхжүүлэх Off = 1 Асаалттай = 0
	31:2	Захиалагдсан.

SPI мастер
SPI мастер модуль нь IP каталогийн стандарт номын сан дахь платформ дизайнерын стандарт бүрэлдэхүүн хэсэг юм. Энэ модуль нь гадаад хөрвүүлэгчийн тохиргоог хөнгөвчлөхийн тулд SPI протоколыг ашигладаг (жишээ ньample, ADC, DAC болон гадаад цагийн генераторууд) эдгээр төхөөрөмжүүдийн доторх бүтэцлэгдсэн бүртгэлийн орон зайгаар дамжуулан.

SPI мастер нь Avalon мастер (JTAG Avalon мастер гүүр рүү) Avalon санах ойд суурилсан харилцан холболтоор дамжуулан. SPI мастер нь Avalon мастераас тохиргооны зааврыг хүлээн авдаг.

SPI мастер модуль нь 32 хүртэлх бие даасан SPI боолуудыг хянадаг. SCLK дамжуулах хурдыг 20 МГц (5-т хуваагдана) болгон тохируулсан.
Энэ модулийг 4 утастай, 24 битийн өргөнтэй интерфэйс болгон тохируулсан. Хэрэв 3 утастай SPI модулийг үүсгэх сонголтыг сонгосон бол SPI мастерын 4 утастай гаралтыг 3 утас руу хөрвүүлэх нэмэлт модулийг үүсгэнэ.

IOPLL
IOPLL нь frame_clk болон link_clk үүсгэхэд шаардлагатай цагийг үүсгэдэг. PLL-ийн лавлах цагийг тохируулах боломжтой боловч өгөгдлийн хурд/фактор 33-аар хязгаарлагддаг.

• Дизайны хувьд жишээ ньample нь 24.33024 Gbps өгөгдлийн хурдыг дэмждэг, frame_clk болон link_clk-ийн цагийн хурд нь 368.64 МГц байна.
• Дизайны хувьд жишээ ньample нь 32 Gbps өгөгдлийн хурдыг дэмждэг, frame_clk болон link_clk-ийн цагийн хурд нь 484.848 МГц байна.

SYSREF генератор
SYSREF нь F-Tile JESD204C интерфэйстэй өгөгдөл хувиргагчдад зориулсан цаг хугацааны чухал дохио юм.

Дизайн дахь SYSREF генератор жишээ ньample нь зөвхөн хоёр талт JESD204C IP холбоосыг эхлүүлэхэд зориулагдсан болно. JESD204C дэд ангиллын 1 системийн түвшний програмд ​​та төхөөрөмжийн цагтай ижил эх сурвалжаас SYSREF үүсгэх ёстой.

F-Tile JESD204C IP-ийн хувьд SYSREF хяналтын регистрийн SYSREF үржүүлэгч (SYSREF_MULP) нь SYSREF үеийг тодорхойлдог бөгөөд энэ нь E параметрийн n бүхэл тоо юм.

Та E*SYSREF_MULP ≤16-г баталгаажуулах ёстой. Жишээ ньample, хэрэв E=1 бол SYSREF_MULP-ийн хууль эрх зүйн тохиргоо 1-16, E=3 бол SYSREF_MULP-ийн хууль эрх зүйн тохиргоо 1-5 дотор байх ёстой.

Жич:  Хэрэв та хүрээнээс гадуур SYSREF_MULP тохируулсан бол SYSREF генератор тохиргоог SYSREF_MULP=1 болгож засна.
Та SYSREF төрлийг нэг удаагийн импульс, тогтмол эсвэл завсарлагатай байх эсэхээ Ex-ээр сонгож болно.ample F-Tile JESD204C Intel FPGA IP параметрийн засварлагч дахь Дизайн таб.

Хүснэгт 9. Examples of Periodic and Gapped Periodic SYSREF Counter

E	SYSREF_MULP	SYSREF ХУГАЦАА (E*SYSREF_MULP* 32)	Ажлын мөчлөг	Тодорхойлолт
1	1	32	1..31 (Програмчлагдах боломжтой)	Gapped Periodic
1	1	32	16 (Тогтмол)	Үе үе
1	2	64	1..63 (Програмчлагдах боломжтой)	Gapped Periodic
1	2	64	32 (Тогтмол)	Үе үе
1	16	512	1..511 (Програмчлагдах боломжтой)	Gapped Periodic
1	16	512	256 (Тогтмол)	Үе үе
2	3	19	1..191 (Програмчлагдах боломжтой)	Gapped Periodic
2	3	192	96 (Тогтмол)	Үе үе
2	8	512	1..511 (Програмчлагдах боломжтой)	Gapped Periodic
2	8	512	256 (Тогтмол)	Үе үе
2	9 (Хууль бус)	64	32 (Тогтмол)	Gapped Periodic
2	9 (Хууль бус)	64	32 (Тогтмол)	Үе үе

 

Хүснэгт 10. SYSREF хяналтын бүртгэлүүд
Хэрэв регистрийн тохиргоо нь дизайныг үүсгэх үед таны заасан тохиргооноос өөр байвал та SYSREF хяналтын бүртгэлийг динамикаар дахин тохируулах боломжтой.ample. F-Tile JESD204C Intel FPGA IP-г дахин тохируулах боломжгүй болохоос өмнө SYSREF бүртгэлийг тохируулна уу. Хэрэв та гадаад SYSREF үүсгэгчийг сонговол
sysref_ctrl[7] регистрийн битийн хувьд та SYSREF төрөл, үржүүлэгч, ажлын мөчлөг болон фазын тохиргоог үл тоомсорлож болно.

Бит	Өгөгдмөл утга	Тодорхойлолт
sysref_ctrl[1:0]	2'b00: Нэг удаагийн 2'b01: Үе үе 2'b10: Цоорхой үе үе	SYSREF төрөл. Өгөгдмөл утга нь SYSREF горимын тохиргооноос хамаарна Example дизайн F-Tile JESD204C Intel FPGA IP параметрийн засварлагч дахь таб.
sysref_ctrl[6:2]	5'b00001	SYSREF үржүүлэгч. Энэ SYSREF_MULP талбар нь үечилсэн болон завсарлагатай SYSREF төрөлд хамаарна. F-Tile JESD1C IP-г дахин тохируулахаас өмнө E*SYSREF_MULP утгыг 16-204 хооронд байлгахын тулд та үржүүлэгчийн утгыг тохируулах ёстой. Хэрэв E*SYSREF_MULP утга энэ мужаас гадуур байвал үржүүлэгчийн утга өгөгдмөл 5'b00001 болно.
sysref_ctrl[7]	Хоёр талт өгөгдлийн зам: 1'b1 Simplex TX эсвэл RX өгөгдлийн зам: 1'b0	SYSREF сонгоно уу. Өгөгдмөл утга нь Ex дахь өгөгдлийн замын тохиргооноос хамаарнаample F-Tile JESD204C Intel FPGA IP параметрийн засварлагч дахь Дизайн таб. 0: Simplex TX эсвэл RX (Гадаад SYSREF) 1: Хоёр талт (Дотоод SYSREF)
sysref_ctrl[16:8]	9'0	SYSREF төрөл нь үе үе эсвэл завсарлагатай байх үед SYSREF-ийн ажлын мөчлөг. F-Tile JESD204C IP-г дахин тохируулахаас өмнө та ажлын мөчлөгийг тохируулах ёстой. Хамгийн их утга = (E*SYSREF_MULP*32)-1 Жишээ ньampле: 50% ажлын мөчлөг = (E*SYSREF_MULP*32)/2 Хэрэв та энэ бүртгэлийн талбарыг тохируулаагүй эсвэл бүртгэлийн талбарыг зөвшөөрөгдсөн дээд хэмжээнээс 50 буюу түүнээс дээш болгож тохируулсан бол үүргийн мөчлөг нь анхдагчаар 0% болно.
sysref_ctrl[17]	1'b0	SYSREF төрлийн нэг удаагийнх үед гараар удирддаг. SYSREF дохиог өндөр болгохын тулд 1 гэж бичнэ үү. SYSREF дохиог бага болгохын тулд 0 гэж бичнэ үү. Нэг удаагийн горимд SYSREF импульс үүсгэхийн тулд та 1 дараа нь 0 гэж бичих хэрэгтэй.
sysref_ctrl[31:18]	22'0	Захиалагдсан.

Дараалал үүсгэгчийг дахин тохируулах
Энэ загвар нь өмнөхample нь хоёр дахин тохируулагчаас бүрдэнэ:

• Дахин тохируулах дараалал 0— TX/RX Avalon урсгал домэйн, Avalon санах ойн зураглалтай домэйн, үндсэн PLL, TX PHY, TX цөм, SYSREF үүсгэгч рүү дахин тохируулах ажлыг зохицуулна.
• Дахин тохируулах дараалал 1—RX PHY болон RX Core руу дахин тохируулах ажлыг зохицуулна.

3-утас SPI
Энэ модуль нь SPI интерфэйсийг 3 утас руу хөрвүүлэхийн тулд нэмэлт юм.

PLL систем
F-хавтан нь самбар дээрх гурван PLL системтэй. Эдгээр системийн PLL нь хатуу IP (MAC, PCS, болон FEC) болон EMIB хөндлөн огтлолцох цагийн үндсэн эх үүсвэр юм. Энэ нь та системийн PLL цагны горимыг ашиглах үед блокууд нь PMA цагаар тогтоогддоггүй бөгөөд FPGA цөмөөс ирж буй цагнаас хамаардаггүй гэсэн үг юм. PLL систем бүр нь зөвхөн нэг давтамжийн интерфейстэй холбоотой цагийг үүсгэдэг. Жишээ ньample, нэг интерфэйсийг 1 GHz, нэг интерфэйсийг 500 МГц дээр ажиллуулахын тулд танд хоёр системийн PLL хэрэгтэй. PLL системийг ашиглах нь хөрш зэргэлдээх эгнээнд нөлөөлөх эгнээний цагийг өөрчлөхгүйгээр эгнээ бүрийг бие даан ашиглах боломжийг олгодог.
PLL систем бүр найман FGT лавлах цагийн аль нэгийг нь ашиглаж болно. Системийн PLL нь лавлагааны цагийг хуваалцаж эсвэл өөр өөр лавлах цагтай байж болно. Интерфейс бүр PLL системээ ашиглахаа сонгох боломжтой, гэхдээ нэгэнт сонгосон бол энэ нь тогтмол бөгөөд динамик дахин тохируулгыг ашиглан дахин тохируулах боломжгүй.

Холбогдох мэдээлэл
F-хавтангийн архитектур ба PMA болон FEC шууд PHY IP хэрэглэгчийн гарын авлага

Intel Agilex F-хавтан төхөөрөмжүүдийн PLL цагийн горимын системийн талаарх дэлгэрэнгүй мэдээллийг.

Загвар үүсгэгч ба шалгагч
Загвар үүсгэгч болон шалгагч нь өгөгдөл үүсгэхэд хэрэгтэйampтуршилтын зорилгоор les болон мониторинг.
Хүснэгт 11. Дэмждэг загвар үүсгэгч

Загвар үүсгэгч	Тодорхойлолт
PRBS загвар үүсгэгч	F-Tile JESD204C дизайн өмнөхample PRBS загвар үүсгэгч нь дараах олон гишүүнтүүдийг дэмждэг: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp загвар үүсгэгч	Рamp дараагийн секунд тутамд загварын утга 1-ээр нэмэгдэнэample нь генераторын өргөн N-тэй байх ба s дахь бүх бит нь 0 хүртэл эргэлддэгample байна 1. r-г идэвхжүүлamp ED хяналтын блокийн tst_ctl регистрийн 1-ээс 2-р битийг бичиж хэв маяг үүсгэгч.
Тушаалын суваг ramp загвар үүсгэгч	F-Tile JESD204C дизайн өмнөхample тушаалын суваг r-г дэмждэгamp нэг эгнээнд загвар үүсгэгч. Рamp Загварын утга тушаалын үгийн 1 бит тутамд 6-ээр нэмэгдэнэ. Эхлэх үр нь бүх эгнээний өсөлтийн загвар юм.

Хүснэгт 12. Дэмждэг загвар шалгагч

Загвар шалгагч	Тодорхойлолт
PRBS загвар шалгагч	F-Tile JESD204C IP нь хазайлтыг тэгшитгэх үед хэв маяг шалгагч дахь үржүүлэгч нь өөрөө синхрончлогддог. Загвар шалгагч нь өөрөө синхрончлохын тулд 8 октет шаарддаг.
Ramp загвар шалгагч	Эхний хүчинтэй өгөгдөл sampхөрвүүлэгч бүрийн le (M) нь r-ийн анхны утга болгон ачаалагддагamp загвар. Дараагийн өгөгдөл samples утгууд хамгийн ихдээ хүртэл цагийн мөчлөг бүрт 1-ээр нэмэгдэж, дараа нь 0 хүртэл эргэлдэх ёстой.

Загвар шалгагч	Тодорхойлолт
	Жишээ ньample, S=1, N=16 ба WIDTH_MULP = 2 үед хөрвүүлэгч бүрийн өгөгдлийн өргөн нь S * WIDTH_MULP * N = 32. Хамгийн их өгөгдөл sample утга нь 0xFFFF. Рamp загвар шалгагч нь бүх хөрвүүлэгчид ижил хэв маягийг хүлээн авсан эсэхийг шалгадаг.
Тушаалын суваг ramp загвар шалгагч	F-Tile JESD204C дизайн өмнөхample тушаалын суваг r-г дэмждэгamp загвар шалгагч. Хүлээн авсан эхний командын үгийг (6 бит) анхны утга болгон ачаална. Нэг эгнээнд байгаа дараагийн тушаалын үгс 0x3F хүртэл нэмэгдэж, 0x00 хүртэл эргэлдэх ёстой. Тушаалын суваг ramp загвар шалгагч r-г шалганаamp бүх эгнээний хэв маяг.

F-Tile JESD204C TX ба RX IP
Энэ загвар нь өмнөхample нь TX/RX бүрийг энгийн эсвэл хоёр талт горимд тохируулах боломжийг олгоно.
Дуплекс тохиргоо нь дотоод болон гадаад цуваа давталтыг ашиглан IP функцийг харуулах боломжийг олгодог. IP доторх CSR нь IP хяналт болон статусыг ажиглах боломжийг олгох үүднээс оновчтой биш юм.

F-Tile JESD204C Design Example Цаг болон дахин тохируулах

F-Tile JESD204C дизайн өмнөхample нь цаг болон дахин тохируулах дохионы багцтай.

Хүснэгт 13.Дизайн Example Цаг

Цагийн дохио	Чиглэл	Тодорхойлолт
mgmt_clk	Оруулах	100 МГц давтамжтай LVDS дифференциал цаг.
refclk_xcvr	Оруулах	Өгөгдлийн хурд/фактор 33-ын давтамжтай дамжуулагчийн лавлах цаг.
refclk_core	Оруулах	Үүнтэй ижил давтамжтай үндсэн лавлах цаг refclk_xcvr.
in_sysref	Оруулах	SYSREF дохио. Хамгийн их SYSREF давтамж нь өгөгдлийн хурд/(66x32xE).
sysref_out	Гаралт
txlink_clk rxlink_clk	Дотоод	Өгөгдлийн хурдны давтамжтай TX ба RX холбоос цаг/66.
txframe_clk rxframe_clk	Дотоод	Өгөгдлийн хурд/33 давтамжтай TX ба RX фрэймийн цаг (FCLK_MULP=2) Өгөгдлийн хурд/66 давтамжтай TX ба RX фрэймийн цаг (FCLK_MULP=1)
tx_fclk rx_fclk	Дотоод	Өгөгдлийн хурд/66 давтамжтай TX ба RX фазын цаг (FCLK_MULP=2) FCLK_MULP=1 үед TX болон RX фазын цаг үргэлж өндөр (1'b1) байдаг
spi_SCLK	Гаралт	20 МГц давтамжтай SPI дамжуулах хурдны цаг.

Та дизайныг ачаалах үед example-г FPGA төхөөрөмжид оруулахад дотоод ninit_done үйл явдал нь JTAG Avalon Master гүүр нь бусад бүх блокуудын адил дахин тохируулагдсан байна.

SYSREF үүсгэгч нь txlink_clk болон rxlink_clk цагуудад зориудаар асинхрон харилцаа үүсгэхийн тулд бие даасан дахин тохируулагчтай. Энэ арга нь гадаад цагийн чипээс SYSREF дохиог дуурайхад илүү өргөн хүрээтэй юм.

Хүснэгт 14. Дизайн Example Дахин тохируулах

Дохио дахин тохируулах	Чиглэл	Тодорхойлолт
global_rst_n	Оруулах	J-ээс бусад бүх блокуудыг дахин тохируулах товчлуурыг дарна ууTAG Авалон Мастер гүүр хүртэл.
ninit_ede	Дотоод	J-д зориулсан Release IP-ийн гаралтTAG Авалон Мастер гүүр хүртэл.
edctl_rst_n	Дотоод	ED хяналтын блокыг ЖTAG Авалон Мастер гүүр хүртэл. hw_rst болон global_rst_n портууд нь ED Control блокыг дахин тохируулдаггүй.
hw_rst	Дотоод	ED Control блокийн rst_ctl регистр рүү бичиж hw_rst-ийг баталж, идэвхгүй болгоно. mgmt_rst_in_n hw_rst-г батлах үед баталдаг.
mgmt_rst_in_n	Дотоод	Төрөл бүрийн IP-ийн Avalon санах ойд суурилсан интерфейс болон дахин тохируулах дарааллын оролтыг дахин тохируулах:  F-Tile JESD20C IP duplex Native PHY-д зориулсан j204c_reconfig_reset SPI мастерт зориулсан spi_rst_n pio_rst_n нь PIO төлөв болон хяналтын 0 ба 0 дахин тохируулах дарааллын reset_in1 порт нь global_rst_n, hw_rst эсвэл edctl_rst_n порт нь mgmt_rst_in_n дээр дахин тохируулахыг баталгаажуулдаг.
sysref_rst_n	Дотоод	Reset sequencer 0 reset_out2 портыг ашиглан ED Control блок дахь SYSREF генераторын блокыг дахин тохируулна уу. Үндсэн PLL түгжигдсэн тохиолдолд дахин тохируулах дараалал тогтоогч 0 reset_out2 порт нь дахин тохируулахыг идэвхгүй болгоно.
core_pll_rst	Дотоод	Reset sequencer 0 reset_out0 портоор дамжуулан үндсэн PLL-ийг дахин тохируулна. mgmt_rst_in_n дахин тохируулахыг батлах үед үндсэн PLL дахин тохируулагдана.
j204c_tx_avs_rst_n	Дотоод	F-Tile JESD204C TX Avalon санах ойн зураглалтай интерфейсийг 0 дахин тохируулах дарааллаар дахин тохируулна. TX Avalon санах ойд суурилсан интерфэйс нь mgmt_rst_in_n-г баталгаажуулах үед баталдаг.
j204c_rx_avs_rst_n	Дотоод	Reset sequencer-ээр дамжуулан F-Tile JESD204C TX Avalon санах ойн зураглалтай интерфэйсийг дахин тохируулна 1. RX Avalon санах ойд суурилсан интерфэйс нь mgmt_rst_in_n баталгаажсан үед баталдаг.
j204c_tx_rst_n	Дотоод	txlink_clk болон txframe_clk домэйн дэх F-Tile JESD204C TX холбоос болон тээврийн давхаргыг дахин тохируулна. Дахин тохируулах дараалал тогтоогч 0 reset_out5 порт нь j204c_tx_rst_n-ийг дахин тохируулна. Хэрэв үндсэн PLL түгжигдсэн бөгөөд tx_pma_ready болон tx_ready дохионууд батлагдвал энэ дахин тохируулах нь идэвхгүй болно.
j204c_rx_rst_n	Дотоод	F-Tile JESD204C RX холбоос болон rxlink_clk, болон rxframe_clk домэйн дэх давхаргыг дахин тохируулна.

Дохио дахин тохируулах	Чиглэл	Тодорхойлолт
		Reset sequencer 1 reset_out4 порт нь j204c_rx_rst_n-ийг дахин тохируулна. Хэрэв үндсэн PLL түгжигдсэн бөгөөд rx_pma_ready болон rx_ready дохионууд батлагдвал энэ дахин тохируулах нь идэвхгүй болно.
j204c_tx_rst_ack_n	Дотоод	J204c_tx_rst_n ашиглан гар барих дохиог дахин тохируулна уу.
j204c_rx_rst_ack_n	Дотоод	J204c_rx_rst_n ашиглан гар барих дохиог дахин тохируулна уу.

Зураг 8. Загварын цагийн диаграмм Example Дахин тохируулах

F-Tile JESD204C Design Example дохио

Хүснэгт 15. Системийн интерфейсийн дохио

Дохио	Чиглэл	Тодорхойлолт
Цаг болон дахин тохируулах
mgmt_clk	Оруулах	Системийн удирдлагын 100 МГц цаг.
refclk_xcvr	Оруулах	F-tile UX QUAD болон System PLL-ийн лавлах цаг. Өгөгдлийн хурд/33 хүчин зүйлтэй тэнцэх.
refclk_core	Оруулах	Үндсэн PLL лавлах цаг. refclk_xcvr-тэй ижил цагийн давтамжийг ашигладаг.
in_sysref	Оруулах	JESD204C дэд анги 1 хэрэгжүүлэхэд зориулсан гадаад SYSREF генератороос SYSREF дохио.
sysref_out	Гаралт	FPGA төхөөрөмжөөр үүсгэгдсэн JESD204C дэд ангиллын 1 хэрэгжилтэд зориулсан SYSREF дохио.ampЗөвхөн холбоосыг эхлүүлэх зорилготой.

 

Дохио	Чиглэл	Тодорхойлолт
SPI
spi_SS_n[2:0]	Гаралт	Идэвхтэй бага, SPI боол сонгох дохио.
spi_SCLK	Гаралт	SPI цуваа цаг.
spi_sdio	Оролт/гаралт	Мастераас гадаад боол руу өгөгдөл гаргана. Гадаад боолоос мастер руу өгөгдөл оруулах.

Дохио	Чиглэл	Тодорхойлолт
Жич:3 утастай SPI модулийг үүсгэх сонголтыг идэвхжүүлсэн үед.
spi_MISO Анхаарна уу: 3 утастай SPI модулийг үүсгэх сонголтыг идэвхжүүлээгүй үед.	Оруулах	Гадаад боолоос SPI мастер руу өгөгдөл оруулах.
spi_MOSI Жич: 3 утастай SPI модулийг үүсгэх сонголтыг идэвхжүүлээгүй үед.	Гаралт	SPI мастераас гадаад боол руу өгөгдөл гаргана.

 

Дохио	Чиглэл	Тодорхойлолт
ADC / DAC
tx_цуваа_өгөгдөл[LINK*L-1:0]	Гаралт	Дифференциал өндөр хурдны цуваа гаралтын өгөгдөл DAC руу. Цаг нь цуваа өгөгдлийн урсгалд суулгагдсан байдаг.
tx_serial_data_n[LINK*L-1:0]
rx_цуваа_өгөгдөл[LINK*L-1:0]	Оруулах	ADC-аас ялгах өндөр хурдны цуваа оролтын өгөгдөл. Цагийг цуваа өгөгдлийн урсгалаас сэргээдэг.
rx_serial_data_n[LINK*L-1:0]

 

Дохио	Чиглэл	Тодорхойлолт
Ерөнхий зориулалтын I/O
user_led[3:0]	Гаралт	Дараах нөхцөл байдлын төлөвийг заана. [0]: SPI програмчлал хийгдсэн [1]: TX холбоосын алдаа [2]: RX холбоосын алдаа [3]: Avalon дамжуулалтын өгөгдлийн загвар шалгагчийн алдаа
user_dip[3:0]	Оруулах	Хэрэглэгчийн горимын DIP шилжүүлэгчийн оролт: [0]: Дотоод цуваа давталтыг идэвхжүүлнэ [1]: FPGA үүсгэсэн SYSREF идэвхжүүлэх [3:2]: Нөөцлөгдсөн

 

Дохио	Чиглэл	Тодорхойлолт
Хамтлагаас гадуур (OOB) болон статус
rx_patchk_data_error[LINK-1:0]	Гаралт	Энэ дохиог батлах үед загвар шалгагч алдаа илрүүлсэн болохыг харуулж байна.
rx_link_error[LINK-1:0]	Гаралт	Энэ дохиог баталгаажуулах үед энэ нь JESD204C RX IP тасалдсан болохыг илтгэнэ.
tx_link_error[LINK-1:0]	Гаралт	Энэ дохиог баталгаажуулах үед энэ нь JESD204C TX IP тасалдсан болохыг харуулж байна.
emb_lock_out	Гаралт	Энэ дохиог батлах үед энэ нь JESD204C RX IP нь EMB түгжээнд хүрсэн болохыг харуулж байна.
sh_lock_out	Гаралт	Энэ дохиог батлах үед энэ нь JESD204C RX IP синхрончлолын толгой хэсэг түгжигдсэн байгааг харуулж байна.

 

Дохио	Чиглэл	Тодорхойлолт
Avalon Streaming
rx_avst_valid[LINK-1:0]	Оруулах	Хөрвүүлэгч s байгаа эсэхийг заанаampпрограмын давхаргад өгөгдөл хүчинтэй эсвэл хүчингүй байна. 0: Өгөгдөл буруу байна 1: Өгөгдөл хүчинтэй байна
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Оруулах	Хөрвүүлэгч сampпрограмын давхарга руу өгөгдөл.

F-Tile JESD204C Design ExampХяналтын бүртгэлүүд

F-Tile JESD204C дизайн өмнөхampED Control блок дахь регистрүүд нь байт хаягжилтыг (32 бит) ашигладаг.

Хүснэгт 16. Дизайн Example Хаяг газрын зураг
Эдгээр 32 битийн ED хяналтын блокийн бүртгэлүүд mgmt_clk домэйнд байдаг.

Бүрэлдэхүүн хэсэг	Хаяг
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-хавтанцар JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI хяналт	0x0102_0000 – 0x0102_001F
PIO хяналт	0x0102_0020 – 0x0102_002F
PIO статус	0x0102_0040 – 0x0102_004F
Sequencer 0-г дахин тохируулах	0x0102_0100 – 0x0102_01FF
Sequencer 1-г дахин тохируулах	0x0102_0200 – 0x0102_02FF
ED хяналт	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP дамжуулагч PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Хүснэгт 17. Бүртгэлийн хандалтын төрөл ба тодорхойлолт
Энэ хүснэгтэд Intel FPGA IP-ийн бүртгэлийн хандалтын төрлийг тайлбарласан болно.

Хандалтын төрөл	Тодорхойлолт
RO/V	Програм хангамжийг зөвхөн унших боломжтой (бичихэд ямар ч нөлөө үзүүлэхгүй). Утга нь өөр байж болно.
RW	Програм хангамж уншиж, одоогийн битийн утгыг буцаана. Програм хангамж нь битийг хүссэн утгад нь бичиж тохируулдаг.
RW1C	Програм хангамж уншиж, одоогийн битийн утгыг буцаана. Програм хангамж 0 гэж бичдэг бөгөөд ямар ч нөлөө үзүүлэхгүй. Програм хангамж нь 1-ийг бичиж, битийг техник хангамжаар 0 болгож тохируулсан бол битийг 1 болгож арилгана. Техник хангамж нь битийг 1 болгож тохируулдаг. Програм хангамжийн тодорхой тохиргоо нь техник хангамжаас илүү давуу талтай байдаг.

Хүснэгт 18. ED хяналтын хаягийн зураг

Офсет	Бүртгэлийн нэр
0х00	rst_ctl
0х04	rst_sts0
үргэлжилсэн…

Офсет	Бүртгэлийн нэр
0х10	rst_sts_detected0
0х40	sysref_ctl
0х44	sysref_sts
0х80	tst_ctl
0x8c хэмжээтэй	tst_err0

Хүснэгт 19. ED Control Block Control and Status Registers

Байт Офсет	Бүртгүүлэх	Нэр	Хандалт	Дахин тохируулах	Тодорхойлолт
0х00	rst_ctl	rst_atsert	RW	0х0	Хяналтыг дахин тохируулах. [0]: Дахин тохируулахыг баталгаажуулахын тулд 1 гэж бичнэ үү. (hw_rst) Деассертыг дахин тохируулахын тулд 0 гэж дахин бичнэ үү. [31:1]: Нөөцлөгдсөн.
0х04	rst_sts0	rst_status	RO/V	0х0	Статусыг дахин тохируулах. [0]: Үндсэн PLL түгжигдсэн төлөв. [31:1]: Нөөцлөгдсөн.
0х10	rst_sts_dete cted0	rst_sts_set	RW1C	0х0	Дотоод болон гадаад SYSREF генераторын SYSREF ирмэг илрүүлэх төлөв. [0]: 1-ийн утга нь 1-р дэд ангиллын үйл ажиллагаанд SYSREF-ийн өсөлтийн ирмэг илэрсэнийг илтгэнэ. Програм хангамж нь шинэ SYSREF ирмэг илрүүлэхийг идэвхжүүлэхийн тулд энэ битийг арилгахын тулд 1 гэж бичиж болно. [31:1]: Нөөцлөгдсөн.
0х40	sysref_ctl	sysref_contr ол	RW	Хоёр талт өгөгдлийн зам Нэг удаагийн: 0x00080	SYSREF удирдлага. лавлана уу Хүснэгт 10 Энэ бүртгэлийн ашиглалтын талаарх дэлгэрэнгүй мэдээллийг 17-р хуудаснаас авна уу.
				Үе үе:	Жич: Дахин тохируулах утга нь үүнээс хамаарна
				0х00081	SYSREF төрөл ба F-Tile
				Цоорхой - үе үе:	JESD204C IP өгөгдлийн замын параметрийн тохиргоо.
				0х00082
				TX эсвэл RX өгөгдөл
				зам
				Нэг удаагийн:
				0х00000
				Үе үе:
				0х00001
				Цоорхой -
				үе үе:
				0х00002
0х44	sysref_sts	sysref_statu s	RO/V	0х0	SYSREF төлөв. Энэ бүртгэл нь дотоод SYSREF генераторын хамгийн сүүлийн үеийн SYSREF хугацаа болон ажлын мөчлөгийн тохиргоог агуулдаг. лавлана уу Хүснэгт 9 SYSREF хугацаа болон үүргийн мөчлөгийн хууль ёсны утгыг 16-р хуудсанд.
үргэлжилсэн…

Байт Офсет	Бүртгүүлэх	Нэр	Хандалт	Дахин тохируулах	Тодорхойлолт
					[8:0]: SYSREF хугацаа. Утга нь 0xFF үед SYSREF хугацаа = 255 Хэрэв утга нь 0x00 бол SYSREF хугацаа = 256. [17:9]: SYSREF ажлын мөчлөг. [31:18]: Нөөцлөгдсөн.
0х80	tst_ctl	tst_control	RW	0х0	Туршилтын хяналт. Загвар үүсгэгч болон шалгагчийн өөр өөр туршилтын загварыг идэвхжүүлэхийн тулд энэ бүртгэлийг ашиглана уу. [1:0] = Нөөцлөгдсөн талбар [2] = ramp_test_ctl 1'b0 = PRBS загвар үүсгэгч болон шалгагчийг идэвхжүүлнэ 1'b1 = r-г идэвхжүүлнэamp загвар үүсгэгч ба шалгагч [31:3]: Нөөцлөгдсөн.
0x8c хэмжээтэй	tst_err0	tst_error	RW1C	0х0	Холбоос 0-ын алдааны тэмдэглэгээ. Бит нь 1'b1 байвал алдаа гарсныг илтгэнэ. Алдааны тугийг арилгахын тулд харгалзах бит дээр 1'b1 гэж бичихээсээ өмнө алдаагаа засах хэрэгтэй. [0] = Загвар шалгагчийн алдаа [1] = tx_link_error [2] = rx_link_error [3] = Тушаалын загвар шалгагчийн алдаа [31:4]: Хадгалагдсан.

F-Tile JESD204C Intel FPGA IP Design Ex-д зориулсан баримт бичгийн засварын түүхample хэрэглэгчийн гарын авлага

Баримт бичгийн хувилбар	Intel Quartus Prime хувилбар	IP хувилбар	Өөрчлөлтүүд
2021.10.11	21.3	1.0.0	Анхны хувилбар.

Баримт бичиг / нөөц

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Хэрэглэгчийн гарын авлага F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Лавлагаа

• Хэрэглэгчийн гарын авлага