F-Tile JESD204C Intel FPGA IP Design Example

F-Tile JESD204C Intel® FPGA IP Design ExampFoydalanuvchi uchun qo'llanma

Ushbu foydalanuvchi qo'llanmasida xususiyatlar, foydalanish bo'yicha ko'rsatmalar va dizayn haqida batafsil tavsif berilganampIntel Agilex ™ qurilmalaridan foydalangan holda F-Tile JESD204C Intel® FPGA IP uchun les.

Maqsadli auditoriya

Ushbu hujjat quyidagilarga mo'ljallangan:

• Tizim darajasidagi dizaynni rejalashtirish bosqichida IP tanlash uchun dizayn me'mori
• Uskuna dizaynerlari IPni tizim darajasidagi dizaynga integratsiyalashganda
• Tizim darajasidagi simulyatsiya va apparatni tekshirish bosqichida tekshirish muhandislari

Tegishli hujjatlar
Quyidagi jadvalda F-Tile JESD204C Intel FPGA IP bilan bog'liq bo'lgan boshqa ma'lumotnoma hujjatlari ro'yxati keltirilgan.

Jadval 1. Tegishli hujjatlar

Malumot	Tavsif
F-Tile JESD204C Intel FPGA IP foydalanuvchi qo'llanmasi	F-Tile JESD204C Intel FPGA IP haqida ma'lumot beradi.
F-Tile JESD204C Intel FPGA IP relizlar haqida eslatmalar	Muayyan nashrda F-Tile JESD204C F-Tile JESD204C uchun qilingan o'zgarishlar ro'yxati.
Intel Agilex Device Data Sheet	Ushbu hujjatda Intel Agilex qurilmalarining elektr xususiyatlari, kommutatsiya xarakteristikalari, konfiguratsiya spetsifikatsiyalari va vaqtlari tasvirlangan.

Qisqartmalar va lug'at

Jadval 2. Qisqartmalar ro'yxati

Qisqartma	Kengayish
LEMC	Mahalliy kengaytirilgan ko'p blokli soat
FC	Kadrli soat tezligi
ADC	Analog-raqamli konvertor
DAC	Raqamli-analogli konvertor
DSP	Raqamli signal protsessor
TX	Transmitter
RX	Qabul qiluvchi

Qisqartma	Kengayish
DLL	Ma'lumotlar havolasi qatlami
CSR	Nazorat va holat reestri
CRU	Soat va qayta o'rnatish birligi
ISR	Xizmatni muntazam ravishda to'xtatish
FIFO	Birinchi-kirish-birinchi-chiqish
SERDES	Serializer Deserializer
ECC	Xatoni tuzatish kodi
FEC	Oldinga yo'naltirilgan xatolarni tuzatish
SERR	Yagona xatoni aniqlash (ECCda, tuzatilishi mumkin)
DERR	Ikki marta xatolikni aniqlash (ECCda, halokatli)
PRBS	Pseudorandom binar ketma-ketlik
MAC	Media kirish boshqaruvchisi. MAC protokol pastki qatlamini, transport qatlamini va ma'lumotlar havolasini o'z ichiga oladi.
PHY	Jismoniy qatlam. PHY odatda jismoniy qatlamni, SERDESni, drayverlarni, qabul qiluvchilarni va CDRni o'z ichiga oladi.
PCS	Jismoniy kodlash pastki qavati
PMA	Jismoniy o'rta biriktirma
RBD	RX buferining kechikishi
UI	Birlik oralig'i = ketma-ket bitning davomiyligi
RBD soni	RX Buffer Delay oxirgi bo'lak kelishi
RBD ofset	RX Buferni kechiktirish imkoniyati
SH	Sarlavhani sinxronlash
TL	Transport qatlami
EMIB	O'rnatilgan ko'p qirrali interconnect ko'prigi

Jadval 3. Lug'atlar ro'yxati

Muddati	Tavsif
Konverter qurilmasi	ADC yoki DAC konvertori
Mantiqiy qurilma	FPGA yoki ASIC
Oktet	8/64 kodlovchiga kirish va dekoderdan chiqish vazifasini bajaradigan 66 bitli guruh
Nibble	JESD4C spetsifikatsiyalarining asosiy ish birligi bo'lgan 204 bitli to'plam
Bloklash	66/64 kodlash sxemasi tomonidan yaratilgan 66-bitli belgi
Chiziq darajasi	Seriyali havolaning samarali ma'lumotlar tezligi Lane Line Rate = (Mx Sx N'x 66/64 x FC) / L
Bog'langan soat	Bog'lanish soati = Lane Line Rate/66.
Ramka	Ketma-ket oktetlar to'plami bo'lib, unda har bir oktetning o'rni kadrlarni tekislash signaliga havola orqali aniqlanishi mumkin.
Ramkali soat	Kadr tezligida ishlaydigan tizim soati 1x va 2x bog'lanish soati bo'lishi kerak.

Muddati	Tavsif
Sampkvadrat soatiga les	Sampsoatiga les, jami sampkonvertor qurilmasi uchun ramka soatidagi les.
LEMC	Ichki soat kengaytirilgan multiblok chegarasini qatorlar orasidagi va tashqi havolalarga (SYSREF yoki 1-kichik sinf) moslashtirish uchun ishlatiladi.
0 kichik sinf	Deterministik kechikish qo'llab-quvvatlanmaydi. Ma'lumotlar qabul qilgichdagi chiziqdan chiziqli chiziqqa qarab darhol chiqarilishi kerak.
1 kichik sinf	SYSREF yordamida deterministik kechikish.
Ko'p nuqtali havola	2 yoki undan ortiq konvertor qurilmalari bilan qurilmalararo havolalar.
64B / 66B kodlash	Blokni yaratish uchun 64 bitli ma'lumotlarni 66 bitga moslashtiradigan chiziq kodi. Asosiy darajadagi ma'lumotlar strukturasi 2 bitli sinxronlash sarlavhasi bilan boshlanadigan blokdir.

Jadval 4. Belgilar

Muddati	Tavsif
L	Har bir konvertor qurilmasi uchun qatorlar soni
M	Bir qurilma uchun konvertorlar soni
F	Bitta qatordagi kvadrat uchun oktetlar soni
S	s soniamples har bir ramka siklida bitta konvertorga uzatiladi
N	Konverter ruxsati
N'	Bitlarning umumiy soni soniyadaample foydalanuvchi ma'lumotlari formatida
CS	Har bir konvertatsiya uchun nazorat bitlari soni sample
CF	Har bir havola uchun kvadrat soat davri uchun nazorat so'zlari soni
HD	Yuqori zichlikli foydalanuvchi ma'lumotlari formati
E	Kengaytirilgan multiblokdagi multibloklar soni

F-Tile JESD204C Intel FPGA IP Design ExampTez boshlash qo'llanmasi

F-Tile JESD204C Intel FPGA IP dizayni sobiqampIntel Agilex qurilmalari uchun les simulyatsiya test stoli va kompilyatsiya va apparat sinovini qo'llab-quvvatlaydigan apparat dizayniga ega.
Siz F-Tile JESD204C dizaynini yaratishingiz mumkinampIntel Quartus® Prime Pro Edition dasturidagi IP-katalog orqali.

Shakl 1. Rivojlanish Stages Design Example

Dizayn ExampBlok diagrammasi

Shakl 2. F-Tile JESD204C Design Example Yuqori darajadagi blok diagrammasi

Dizayn sobiqample quyidagi modullardan iborat:

• Platforma dizayneri tizimi
  • F-tile JESD204C Intel FPGA IP
  • JTAG Avalon Master ko'prigiga
  • Parallel I/U (PIO) boshqaruvchisi
  • Serial Port Interface (SPI) - asosiy modul - IOPLL
  • SYSREF generatori
  • Example Design (ED) Control CSR
  • Sekvenserlarni tiklash
• PLL tizimi
• Shakl generatori
• Shakl tekshirgich

Jadval 5. Dizayn ExampModullar

Komponentlar	Tavsif
Platforma dizayneri tizimi	Platforma dizayneri tizimi F-Tile JESD204C IP ma'lumotlar yo'lini va qo'llab-quvvatlovchi tashqi qurilmalarni yaratadi.
F-tile JESD204C Intel FPGA IP	Ushbu Platform Designer quyi tizimi dupleks PHY bilan birgalikda yaratilgan TX va RX F-Tile JESD204C IP-larni o'z ichiga oladi.
JTAG Avalon Master ko'prigiga	Ushbu ko'prik tizim konsolining xostiga J. orqali dizayndagi xotira xaritasidagi IP-ga kirishni ta'minlaydiTAG interfeys.
Parallel I/U (PIO) boshqaruvchisi	Ushbu kontroller s uchun xotira xaritasi interfeysini ta'minlaydiampumumiy maqsadli I/U portlarini boshqarish va boshqarish.
SPI ustasi	Ushbu modul konfiguratsiya ma'lumotlarini konvertor uchidagi SPI interfeysiga ketma-ket uzatishni boshqaradi.
SYSREF generatori	SYSREF generatori havola soatini mos yozuvlar soati sifatida ishlatadi va F-Tile JESD204C IP uchun SYSREF impulslarini hosil qiladi. Eslatma: Ushbu dizayn sobiqample dupleks F-Tile JESD204C IP havolasini ishga tushirishni namoyish qilish uchun SYSREF generatoridan foydalanadi. F-Tile JESD204C kichik sinf 1 tizim darajasidagi ilovada siz SYSREF ni qurilma soati bilan bir xil manbadan yaratishingiz kerak.
IOPLL	Ushbu dizayn sobiqample F-Tile JESD204C IP-ga ma'lumotlarni uzatish uchun foydalanuvchi soatini yaratish uchun IOPLL-dan foydalanadi.
ED Control CSR	Ushbu modul SYSREF aniqlash boshqaruvi va holatini hamda namuna nazorati va holatini sinovdan o'tkazishni ta'minlaydi.
Sekvenserlarni tiklash	Ushbu dizayn sobiqample ikkita reset sekvenserdan iborat: Reset Sequence 0 — TX/RX Avalon® oqim domeniga, Avalon xotira xaritasidagi domeniga, PLL yadrosi, TX PHY, TX yadrosi va SYSREF generatoriga qayta o'rnatishni boshqaradi. 1-qayta tiklash ketma-ketligi - RX PHY va RX yadrosiga qayta o'rnatishni boshqaradi.
PLL tizimi	F-plitka qattiq IP va EMIB kesishishi uchun asosiy soat manbai.
Shakl generatori	Naqsh generatori PRBS yoki r ni hosil qiladiamp naqsh.
Shakl tekshirgich	Naqsh tekshiruvi PRBS yoki r ni tekshiradiamp naqsh qabul qilinadi va ma'lumotlarning nomuvofiqligini topsa, xatolikni belgilaydiample.

Dasturiy ta'minot talablari

Intel dizaynni sinab ko'rish uchun quyidagi dasturlardan foydalanadiampLinux tizimidagi les:

• Intel Quartus Prime Pro Edition dasturi
• Questa*/ModelSim* yoki VCS*/VCS MX simulyatori

Dizayn yaratish

Dizaynni yaratish uchun example IP parametr muharriridan:

1. Intel Agilex F-plitka qurilmalari oilasiga mo'ljallangan loyiha yarating va kerakli qurilmani tanlang.
2. IP-katalog, Tools ➤ IP Catalog-da F-Tile JESD204C Intel FPGA IP-ni tanlang.
3. Shaxsiy IP-variantingiz uchun yuqori darajali nom va papkani belgilang. OK tugmasini bosing. Parametr muharriri yuqori darajadagi .ip ni qo'shadi file joriy loyihaga avtomatik ravishda. Agar sizdan .ip ni qo'lda qo'shish so'ralsa file loyihaga kirish uchun Loyiha ➤ Qo'shish/O'chirish-ni bosing Fileqo'shish uchun loyihada s file.
4. Ex ostidaample Dizayn yorlig'i, dizaynni belgilang example parametrlari Dizayn Ex.da tasvirlanganidekample Parametrlar.
5. Ex Generate tugmasini bosingample Dizayn.

Dastur barcha dizaynlarni yaratadi files kichik kataloglarda. Bular files simulyatsiya va kompilyatsiya qilish uchun talab qilinadi.

Dizayn Example Parametrlar
F-Tile JESD204C Intel FPGA IP parametr muharriri Example Dizayn yorlig'i dizaynni yaratishdan oldin ma'lum parametrlarni belgilashingiz uchunample.

6-jadval. Ex.dagi parametrlarampDizayn yorlig'i

Parametr	Variantlar	Tavsif
Dizayn-ni tanlang	Tizim konsolini boshqarish Yo'q	Eski dizaynga kirish uchun tizim konsoli boshqaruvini tanlangamptizim konsoli orqali ma'lumotlar yo'li.
Simulyatsiya	Yoqish, o'chirish	Kerakli yaratish uchun IP-ni yoqing files dizaynni simulyatsiya qilish uchun, example.
Sintez	Yoqish, o'chirish	Kerakli yaratish uchun IP-ni yoqing files Intel Quartus Prime kompilyatsiyasi va apparat namoyishi uchun.
HDL formati (simulyatsiya uchun)	Verilog VDHL	RTL ning HDL formatini tanlang files simulyatsiya uchun.
HDL formati (sintez uchun)	Faqat Verilog	RTL ning HDL formatini tanlang filesintez uchun s.

Parametr	Variantlar	Tavsif
3 simli SPI modulini yarating	Yoqish, o'chirish	3 simli o‘rniga 4 simli SPI interfeysini yoqish uchun yoqing.
Sysref rejimi	Bir martalik Davriy Bo'shliq davriy	Dizayn talablaringiz va vaqt moslashuvchanligidan kelib chiqib, SYSREF hizalanishini bir martalik zarba rejimi, davriy yoki bo'shliq davriy bo'lishini xohlaysizmi, tanlang. Bir martalik - SYSREFni bir martalik zarba rejimiga aylantirish uchun ushbu parametrni tanlang. sysref_ctrl[17] registr bitining qiymati 0 ga teng. F-Tile JESD204C IP qayta o'rnatish desertlaridan so'ng, bir martalik SYSREF pulsi uchun sysref_ctrl[17] registrining qiymatini 0 dan 1 ga, so'ngra 0 ga o'zgartiring. Davriy — davriy rejimda SYSREF 50:50 ish aylanishiga ega. SYSREF davri E*SYSREF_MULP. Gapped periodic — SYSREF 1 ta havolali takt siklining granularligining dasturlashtiriladigan ish tsikliga ega. SYSREF davri E*SYSREF_MULP. SYSREF ishlab chiqarish bloki diapazondan tashqaridagi ish aylanishini sozlash uchun avtomatik ravishda 50:50 ish aylanishini taxmin qilishi kerak. ga murojaat qiling SYSREF Generator SYSREF haqida qo'shimcha ma'lumot olish uchun bo'lim davr.
Kengashni tanlang	Yo'q	Eski dizayn uchun taxtani tanlangample. Yo'q - bu parametr dizaynning apparat jihatlarini istisno qiladiample. Barcha pin tayinlashlari virtual pinlarga o'rnatiladi.
Sinov namunasi	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Naqsh generatori va tekshirgich sinov namunasini tanlang. Pattern Generator - JESD204C har bir ma'lumot uchun PRBS naqsh generatorini qo'llab-quvvatlaydiample. Bu ma'lumotlarning kengligi N+CS variantini bildiradi. PRBS naqsh generatori va tekshiruvi ma'lumotlarni yaratish uchun foydalidirample test uchun stimul va u ADC/DAC konvertoridagi PRBS test rejimiga mos kelmaydi. Ramp Pattern Generator-JESD204C havola qatlami normal ishlaydi, lekin keyinchalik transport o'chirib qo'yiladi va formatlovchidan kiritilgan ma'lumotlar e'tiborga olinmaydi. Har bir chiziq 0x00 dan 0xFF gacha ko'tariladigan va keyin takrorlanadigan bir xil oktet oqimini uzatadi. Ramp naqsh testi prbs_test_ctl tomonidan yoqilgan. PRBS Pattern Checker-JESD204C PRBS scrambler o'z-o'zidan sinxronlashtiriladi va IP yadrosi ulanishni dekodlay oladigan bo'lsa, shifrlash urug'i allaqachon sinxronlashtirilgan bo'lishi kutilmoqda. O'z-o'zini ishga tushirish uchun PRBS skrembling urug'i 8 oktet oladi. Ramp Pattern Checker - JESD204C shifrlash o'z-o'zidan sinxronlashtiriladi va IP yadrosi ulanishni dekodlay oladigan bo'lsa, shifrlash urug'i allaqachon sinxronlashtirilgan bo'lishi kutilmoqda. Birinchi haqiqiy oktet r sifatida yuklanadiamp boshlang'ich qiymati. Keyingi ma'lumotlar 0xFF gacha ko'tarilishi va 0x00 ga aylanishi kerak. Ramp naqsh tekshirgichi barcha chiziqlar bo'ylab bir xil naqsh mavjudligini tekshirishi kerak.
Ichki ketma-ket orqaga qaytishni yoqish	Yoqish, o'chirish	Ichki ketma-ket aylanishni tanlang.
Buyruqlar kanalini yoqing	Yoqish, o'chirish	Buyruq kanali naqshini tanlang.

Katalog tuzilmasi
F-Tile JESD204C dizayni sobiqample kataloglari yaratilgan files dizayn uchun examples.

3-rasm. F-Tile JESD204C Intel Agilex Design Ex. uchun katalog tuzilishiample

7-jadval. Katalog Files

Jildlar	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulyatsiya/ustoz	modelsim_sim.tcl tb_top_waveform.do
simulyatsiya/sinopsis	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Dizaynni simulyatsiya qilish Example Testbench

Dizayn sobiqample testbench sizning yaratilgan dizayningizni simulyatsiya qiladi.

4-rasm. Jarayon

Dizaynni simulyatsiya qilish uchun quyidagi amallarni bajaring:

1. Ishchi katalogni ga o'zgartiringample_dizayn_katalogi>/simulyatsiya/ .
2. Buyruqlar qatorida simulyatsiya skriptini ishga tushiring. Quyidagi jadvalda qo'llab-quvvatlanadigan simulyatorlarni ishga tushirish buyruqlari ko'rsatilgan.

Simulyator	Buyruq
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUIsiz)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulyatsiya yugurish muvaffaqiyatli yoki yo'qligini ko'rsatadigan xabarlar bilan tugaydi.

Shakl 5. Muvaffaqiyatli simulyatsiya
Bu rasm VCS simulyatori uchun muvaffaqiyatli simulyatsiya xabarini ko'rsatadi.

Dizaynni tuzish Example

Faqat kompilyatsiya qilish uchun examployiha uchun quyidagi amallarni bajaring:

1. Kompilyatsiya dizaynini ta'minlash exampavlod tugallandi.
2. Intel Quartus Prime Pro Edition dasturida Intel Quartus Prime Pro Edition loyihasini ochingample_ dizayn_ katalogi>/ed/quartus.
3. Qayta ishlash menyusida Kompilyatsiyani boshlash-ni bosing.

F-Tile JESD204C Design Ex uchun batafsil tavsifample

F-Tile JESD204C dizayni sobiqample orqaga qaytish rejimidan foydalangan holda ma'lumotlar oqimining funksionalligini ko'rsatadi.
Siz tanlagan parametr sozlamalarini belgilashingiz va eski dizaynni yaratishingiz mumkinample.
Dizayn sobiqample faqat dupleks rejimida Base va PHY varianti uchun mavjud. Siz faqat bazani yoki faqat PHY variantini tanlashingiz mumkin, lekin IP dizaynni ishlab chiqaradiample ham Base, ham PHY uchun.

Eslatma:  Ba'zi yuqori ma'lumotlar tezligi konfiguratsiyalari vaqtni belgilab qo'yishi mumkin. Vaqtni aniqlashda xatolikka yo'l qo'ymaslik uchun F-Tile JESD204C Intel FPGA IP parametr muharririning Konfiguratsiyalar ko'rinishida pastki kadr chastotasi ko'paytmasi (FCLK_MULP) qiymatini belgilashni ko'rib chiqing.

Tizim komponentlari

F-Tile JESD204C dizayni sobiqample tizim konsolini qo'llab-quvvatlamasdan yoki qo'llab-quvvatlamasdan qattiq boshqaruv blokidan foydalanadigan dasturiy ta'minotga asoslangan boshqaruv oqimini ta'minlaydi.

Dizayn sobiqample ichki va tashqi orqaga qaytish rejimlarida avtomatik ulanish imkonini beradi.

JTAG Avalon Master ko'prigiga
JTAG Avalon Master Bridge-ga xotira xaritasidagi F-Tile JESD204C IP va periferik IP nazorati va J orqali holat registrlariga kirish uchun xost tizimi o'rtasida ulanishni ta'minlaydi.TAG interfeys.

6-rasm. J bilan tizimTAG Avalon Master Bridge Core-ga

Eslatma:  Tizim soati J soatiga qaraganda kamida 2 marta tezroq bo'lishi kerakTAG soat. Ushbu dizayndagi tizim soati mgmt_clk (100MHz).ample.

Parallel I/U (PIO) yadrosi
Avalon interfeysi bilan parallel kiritish/chiqish (PIO) yadrosi Avalon xotira xaritasidagi qul porti va umumiy maqsadli kiritish/chiqarish portlari o'rtasida xotira xaritasi interfeysini ta'minlaydi. Kirish-chiqarish portlari chipdagi foydalanuvchi mantig'iga yoki FPGA-ga tashqi qurilmalarga ulanadigan kirish/chiqarish pinlariga ulanadi.

7-rasm. Kirish portlari, chiqish portlari va IRQ qo'llab-quvvatlashi bilan PIO yadrosi
Odatiy bo'lib, Platforma dizayneri komponenti Interrupt Service Line (IRQ) ni o'chiradi.

PIO I/U portlari yuqori darajadagi HDL da tayinlangan file (Kirish portlari uchun io_ holati, chiqish portlari uchun io_ nazorati).

Quyidagi jadvalda DIP kalitiga va ishlab chiqish to'plamidagi LEDga holat va nazorat kiritish-chiqarish portlari uchun signal ulanishi tavsiflangan.

Jadval 8. PIO Core I/U portlari

Port	Bit	Signal
Out_port	0	USER_LED SPI dasturlash tugallandi
	31:1	Zaxiralangan
In_port	0	USER_DIP ichki ketma-ket qayta tiklashni yoqish O'chirilgan = 1 Yoqilgan = 0
	1	USER_DIP FPGA tomonidan yaratilgan SYSREFni yoqish Off = 1 Yoqilgan = 0
	31:2	Zaxiralangan.

SPI ustasi
SPI master moduli IP Katalog standart kutubxonasidagi standart Platform Designer komponentidir. Ushbu modul tashqi konvertorlarni sozlashni osonlashtirish uchun SPI protokolidan foydalanadi (masalanample, ADC, DAC va tashqi soat generatorlari) ushbu qurilmalar ichidagi tuzilgan ro'yxatga olish maydoni orqali.

SPI master Avalon master (JTAG Avalon master ko'prigiga) Avalon xotira xaritasidagi o'zaro aloqasi orqali. SPI master Avalon masterdan konfiguratsiya ko'rsatmalarini oladi.

SPI master moduli 32 tagacha mustaqil SPI qullarini boshqaradi. SCLK uzatish tezligi 20 MGts ga sozlangan (5 ga bo'linadi).
Ushbu modul 4 simli, 24 bitli kenglikdagi interfeysga sozlangan. Agar 3-simli SPI modulini yaratish opsiyasi tanlansa, SPI masterining 4-simli chiqishini 3-simga aylantirish uchun qoʻshimcha modul ishga tushiriladi.

IOPLL
IOPLL frame_clk va link_clk yaratish uchun zarur bo'lgan soatni yaratadi. PLL ga mos yozuvlar soati sozlanishi mumkin, ammo ma'lumotlar tezligi/faktori 33 bilan cheklangan.

• Dizayn uchun, masalanample bu 24.33024 Gbps ma'lumotlar tezligini qo'llab-quvvatlaydi, frame_clk va link_clk uchun soat tezligi 368.64 MGts.
• Dizayn uchun, masalanample bu 32 Gbps ma'lumotlar tezligini qo'llab-quvvatlaydi, frame_clk va link_clk uchun soat tezligi 484.848 MGts.

SYSREF generatori
SYSREF - bu F-Tile JESD204C interfeysi bilan ma'lumotlar konvertorlari uchun muhim vaqt signalidir.

Dizayndagi SYSREF generatori, masalanample faqat dupleks JESD204C IP havolasini ishga tushirishni namoyish qilish uchun ishlatiladi. JESD204C kichik sinf 1 tizim darajasidagi ilovada siz qurilma soati bilan bir xil manbadan SYSREF yaratishingiz kerak.

F-Tile JESD204C IP uchun SYSREF boshqaruv registrining SYSREF multiplikatori (SYSREF_MULP) SYSREF davrini belgilaydi, bu E parametrining n-butun sonli karrali.

E*SYSREF_MULP ≤16 ga ishonch hosil qilishingiz kerak. Misol uchunample, agar E=1 bo'lsa, SYSREF_MULP uchun qonuniy sozlama 1–16 oralig'ida bo'lishi kerak va E=3 bo'lsa, SYSREF_MULP uchun qonuniy sozlama 1–5 oralig'ida bo'lishi kerak.

Eslatma:  Agar siz diapazondan tashqarida SYSREF_MULP ni o'rnatsangiz, SYSREF generatori sozlamani SYSREF_MULP=1 ga o'rnatadi.
Siz SYSREF turini Example F-Tile JESD204C Intel FPGA IP parametr muharriridagi Dizayn yorlig'i.

9-jadval. ExampDavriy va Gapped davriy SYSREF hisoblagichi

E	SYSREF_MULP	SYSREF DAVRI (E*SYSREF_MULP* 32)	Ish aylanishi	Tavsif
1	1	32	1..31 (Dasturlash mumkin)	Gapped Periodic
1	1	32	16 (Tuzatilgan)	Davriy
1	2	64	1..63 (Dasturlash mumkin)	Gapped Periodic
1	2	64	32 (Tuzatilgan)	Davriy
1	16	512	1..511 (Dasturlash mumkin)	Gapped Periodic
1	16	512	256 (Tuzatilgan)	Davriy
2	3	19	1..191 (Dasturlash mumkin)	Gapped Periodic
2	3	192	96 (Tuzatilgan)	Davriy
2	8	512	1..511 (Dasturlash mumkin)	Gapped Periodic
2	8	512	256 (Tuzatilgan)	Davriy
2	9 (noqonuniy)	64	32 (Tuzatilgan)	Gapped Periodic
2	9 (noqonuniy)	64	32 (Tuzatilgan)	Davriy

 

10-jadval. SYSREF boshqaruv registrlari
Agar registr sozlamalari oldingi dizaynni yaratganingizda ko'rsatgan sozlamadan boshqacha bo'lsa, siz SYSREF boshqaruv registrlarini dinamik ravishda qayta sozlashingiz mumkin.ample. F-Tile JESD204C Intel FPGA IP-ni qayta tiklashdan oldin SYSREF registrlarini sozlang. orqali tashqi SYSREF generatorini tanlasangiz
sysref_ctrl[7] registr biti, siz SYSREF turi, multiplikator, ish aylanishi va faza parametrlarini e'tiborsiz qoldirishingiz mumkin.

Bitlar	Standart qiymat	Tavsif
sysref_ctrl[1:0]	2'b00: Bir martalik 2'b01: davriy 2'b10: davriy bo'shliq	SYSREF turi. Standart qiymat SYSREF rejimi sozlamalariga bog'liq Exampdizayn F-Tile JESD204C Intel FPGA IP parametr muharriridagi yorliq.
sysref_ctrl[6:2]	5'b00001	SYSREF multiplikatori. Ushbu SYSREF_MULP maydoni davriy va intervalli SYSREF turiga tegishli. F-Tile JESD1C IP qayta o'rnatilmasdan oldin E*SYSREF_MULP qiymati 16 dan 204 gacha bo'lishini ta'minlash uchun multiplikator qiymatini sozlashingiz kerak. Agar E*SYSREF_MULP qiymati ushbu diapazondan tashqarida bo'lsa, multiplikator qiymati sukut bo'yicha 5'b00001 bo'ladi.
sysref_ctrl[7]	Ikki tomonlama ma'lumotlar yo'li: 1'b1 Simplex TX yoki RX ma'lumotlar yo'li: 1'b0	SYSREF ni tanlang. Standart qiymat Ex.dagi ma'lumotlar yo'li sozlamalariga bog'liqample F-Tile JESD204C Intel FPGA IP parametr muharriridagi Dizayn yorlig'i. 0: Simplex TX yoki RX (Tashqi SYSREF) 1: Ikki tomonlama (ichki SYSREF)
sysref_ctrl[16:8]	9:0	SYSREF turi davriy yoki bo'shliq davriy bo'lganda SYSREF ish aylanishi. F-Tile JESD204C IP qayta o'rnatilmasdan oldin ish aylanishini sozlashingiz kerak. Maksimal qiymat = (E*SYSREF_MULP*32)-1 Masalanampga: 50% ish aylanishi = (E*SYSREF_MULP*32)/2 Agar siz ushbu registr maydonini sozlamagan bo'lsangiz yoki registr maydonini 50 yoki ruxsat etilgan maksimal qiymatdan ortiq qilib sozlasangiz, ish aylanishi sukut bo'yicha 0% ni tashkil qiladi.
sysref_ctrl[17]	1'b0	SYSREF turi bir martalik bo'lganda qo'lda boshqarish. SYSREF signalini yuqori darajaga o'rnatish uchun 1 ni yozing. SYSREF signalini past darajaga o'rnatish uchun 0 ni yozing. Bir martalik rejimda SYSREF impulsini yaratish uchun 1 dan keyin 0 ni yozish kerak.
sysref_ctrl[31:18]	22:0	Zaxiralangan.

Sekvenserlarni tiklash
Ushbu dizayn sobiqample ikkita reset sekvenserdan iborat:

• Reset Sequence 0 — TX/RX Avalon oqim domeni, Avalon xotira xaritasidagi domen, yadro PLL, TX PHY, TX yadrosi va SYSREF generatoriga qayta o'rnatishni boshqaradi.
• 1-qayta tiklash ketma-ketligi - RX PHY va RX Core-ga qayta o'rnatishni boshqaradi.

3-simli SPI
Ushbu modul SPI interfeysini 3 simga aylantirish uchun ixtiyoriydir.

PLL tizimi
F-plitkada uchta bort tizimi PLL mavjud. Ushbu tizim PLL'lari qattiq IP (MAC, PCS va FEC) va EMIB o'tishlari uchun asosiy soat manbai hisoblanadi. Bu shuni anglatadiki, siz tizimning PLL soat rejimidan foydalanganda bloklar PMA soati tomonidan soatlanmaydi va FPGA yadrosidan keladigan soatga bog'liq emas. Har bir PLL tizimi faqat bitta chastota interfeysi bilan bog'langan soatni yaratadi. Misol uchunample, 1 gigagertsli va 500 MGts chastotada bitta interfeysni ishga tushirish uchun sizga ikkita tizim PLL kerak. PLL tizimidan foydalanish qo'shni bo'lakka ta'sir qiladigan chiziqli soatni o'zgartirmasdan har bir bo'lakdan mustaqil ravishda foydalanish imkonini beradi.
Har bir PLL tizimi sakkizta FGT mos yozuvlar soatlaridan birini ishlatishi mumkin. Tizim PLL'lari mos yozuvlar soatini almashishi yoki turli xil mos yozuvlar soatlariga ega bo'lishi mumkin. Har bir interfeys qaysi PLL tizimidan foydalanishini tanlashi mumkin, biroq tanlanganidan so'ng u o'rnatiladi, dinamik qayta konfiguratsiya yordamida qayta sozlanmaydi.

Tegishli ma'lumotlar
F-plitka arxitekturasi va PMA va FEC Direct PHY IP foydalanuvchi qo'llanmasi

Intel Agilex F-plitka qurilmalarida tizim PLL soat rejimi haqida ko'proq ma'lumot.

Pattern Generator va Checker
Naqsh generatori va tekshiruvchi ma'lumotlar s yaratish uchun foydalidirampsinov maqsadlari uchun les va monitoring.
Jadval 11. Qo'llab-quvvatlanadigan Pattern Generator

Shakl generatori	Tavsif
PRBS naqsh generatori	F-Tile JESD204C dizayni sobiqample PRBS naqsh generatori quyidagi polinomlar darajasini qo'llab-quvvatlaydi: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp naqsh generatori	ramp naqsh qiymati har keyingi s uchun 1 ga oshadiample generator kengligi N ga teng va s dagi barcha bitlar bo'lganda 0 ga aylanadiample 1. r ni yoqingamp ED boshqaruv blokining tst_ctl registrining 1 dan 2 bitgacha yozish orqali naqsh generatori.
Buyruq kanali ramp naqsh generatori	F-Tile JESD204C dizayni sobiqample buyruq kanali r ni qo'llab-quvvatlaydiamp har bir chiziq uchun naqsh generatori. ramp naqsh qiymati buyruq so'zlarining 1 bitiga 6 ga oshadi. Boshlang'ich urug' barcha qatorlar bo'ylab o'sish naqshidir.

Jadval 12. Qo'llab-quvvatlanadigan naqsh tekshiruvi

Shakl tekshiruvi	Tavsif
PRBS naqsh tekshiruvi	F-Tile JESD204C IP qiyshaytmani tekislashga erishganida, naqsh tekshirgichidagi shitirlash urug'i o'z-o'zidan sinxronlashtiriladi. O'z-o'zini sinxronlashtirish uchun naqsh tekshiruvi uchun 8 oktet kerak.
Ramp naqsh tekshiruvi	Birinchi haqiqiy ma'lumotlar sampHar bir konvertor uchun le (M) r ning boshlang'ich qiymati sifatida yuklanadiamp naqsh. Keyingi ma'lumotlar samples qiymatlari maksimalga qadar har bir soat siklida 1 ga ortishi va keyin 0 ga aylanishi kerak.

Shakl tekshiruvi	Tavsif
	Misol uchunample, S=1, N=16 va WIDTH_MULP = 2 bo'lganda, har bir konvertor uchun ma'lumotlar kengligi S * WIDTH_MULP * N = 32. Maksimal ma'lumotlar sample qiymati 0xFFFF. ramp naqsh tekshirgichi barcha konvertorlarda bir xil naqshlar olinganligini tekshiradi.
Buyruq kanali ramp naqsh tekshiruvi	F-Tile JESD204C dizayni sobiqample buyruq kanali r ni qo'llab-quvvatlaydiamp naqsh tekshiruvi. Qabul qilingan birinchi buyruq so'zi (6 bit) boshlang'ich qiymat sifatida yuklanadi. Xuddi shu qatordagi keyingi buyruq so'zlari 0x3F gacha ko'tarilishi va 0x00 ga aylanishi kerak. Buyruq kanali ramp naqsh tekshiruvi r ni tekshiradiamp barcha chiziqlar bo'ylab naqshlar.

F-Tile JESD204C TX va RX IP
Ushbu dizayn sobiqample har bir TX/RX ni simpleks rejimida yoki dupleks rejimida sozlash imkonini beradi.
Ikki tomonlama konfiguratsiyalar IP funksiyalarini ichki yoki tashqi ketma-ket orqaga qaytarish yordamida namoyish qilish imkonini beradi. IP ichidagi CSRlar IP nazorati va holatni kuzatish imkonini berish uchun optimallashtirilmagan.

F-Tile JESD204C Design Example Soat va Reset

F-Tile JESD204C dizayni sobiqample soat va qayta o'rnatish signallari to'plamiga ega.

13-jadval.Dizayn Example Soatlar

Soat signali	Yo'nalish	Tavsif
mgmt_clk	Kirish	100 MGts chastotali LVDS differensial soati.
refclk_xcvr	Kirish	Ma'lumot uzatish tezligi/faktori 33 bo'lgan qabul qiluvchi mos yozuvlar soati.
refclk_core	Kirish	Xuddi shu chastotaga ega asosiy mos yozuvlar soati refclk_xcvr.
in_sysref	Kirish	SYSREF signali. Maksimal SYSREF chastotasi ma'lumotlar tezligi/(66x32xE).
sysref_out	Chiqish
txlink_clk rxlink_clk	Ichki	TX va RX ma'lumotlar tezligi chastotasi bilan bog'langan soat / 66.
txframe_clk rxframe_clk	Ichki	TX va RX kadrlar soati, maʼlumot uzatish tezligi/33 (FCLK_MULP=2) TX va RX kadrlar soati, maʼlumot uzatish tezligi/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Ichki	Ma'lumot tezligi chastotasi bilan TX va RX fazali soat / 66 (FCLK_MULP = 2) FCLK_MULP=1 bo'lganda TX va RX fazali soati har doim yuqori (1'b1) bo'ladi
spi_SCLK	Chiqish	20 MGts chastotali SPI uzatish tezligi.

Dizaynni yuklaganingizda exampFPGA qurilmasiga kiritilganda, ichki ninit_done hodisasi JTAG Avalon Master ko'prigi boshqa barcha bloklar kabi qayta tiklangan.

SYSREF generatori txlink_clk va rxlink_clk soatlari uchun ataylab asinxron munosabatni kiritish uchun mustaqil qayta o'rnatishga ega. Ushbu usul SYSREF signalini tashqi soat chipidan taqlid qilishda kengroqdir.

14-jadval. Dizayn ExampQayta tiklash

Signalni tiklash	Yo'nalish	Tavsif
global_rst_n	Kirish	J-dan tashqari barcha bloklar uchun global reset tugmasini bosingTAG Avalon Master ko'prigiga.
ninit_done	Ichki	J uchun Reset Release IP-dan chiqishTAG Avalon Master ko'prigiga.
edctl_rst_n	Ichki	ED boshqaruv bloki J tomonidan qayta o'rnatiladiTAG Avalon Master ko'prigiga. hw_rst va global_rst_n portlari ED Control blokini tiklamaydi.
hw_rst	Ichki	ED Control blokining rst_ctl registriga yozish orqali hw_rst ni tasdiqlang va deassert qiling. mgmt_rst_in_n hw_rst tasdiqlanganda tasdiqlaydi.
mgmt_rst_in_n	Ichki	Turli IP-larning Avalon xotira xaritasidagi interfeyslari va reset sekvenserlari kirishlari uchun tiklash:  F-Tile JESD20C IP dupleks Native PHY uchun j204c_reconfig_reset SPI master uchun spi_rst_n PIO holati va nazorati uchun pio_rst_n 0 va 0 reset sekvenserining reset_in1 porti Global_rst_n, hw_rst yoki edctl_rst_n portlari mgmt_rst_in_n da asl holatini tiklashni tasdiqlaydi.
sysref_rst_n	Ichki	Reset sequencer 0 reset_out2 porti yordamida ED Control blokidagi SYSREF generator blokini qayta o'rnatish. Reset sequencer 0 reset_out2 porti PLL yadrosi qulflangan bo'lsa, asl holatini tiklashni o'chiradi.
core_pll_rst	Ichki	Reset sequencer 0 reset_out0 porti orqali yadro PLL ni tiklaydi. mgmt_rst_in_n qayta o'rnatish tasdiqlanganda asosiy PLL qayta tiklanadi.
j204c_tx_avs_rst_n	Ichki	F-Tile JESD204C TX Avalon xotira xaritasi interfeysini 0 reset sequencer orqali qayta tiklaydi. TX Avalon xotira xaritasi interfeysi mgmt_rst_in_n tasdiqlansa, tasdiqlaydi.
j204c_rx_avs_rst_n	Ichki	F-Tile JESD204C TX Avalon xotira xaritasi interfeysini reset sequencer 1 orqali qayta o'rnatadi. RX Avalon xotira xaritasi interfeysi mgmt_rst_in_n tasdiqlanganda tasdiqlaydi.
j204c_tx_rst_n	Ichki	txlink_clk va txframe_clk domenlarida F-Tile JESD204C TX havolasi va transport qatlamlarini qayta tiklaydi. Qayta o'rnatish sequencer 0 reset_out5 porti j204c_tx_rst_n ni qayta tiklaydi. Agar yadro PLL qulflangan bo'lsa va tx_pma_ready va tx_ready signallari tasdiqlansa, bu qayta o'rnatish desert qiladi.
j204c_rx_rst_n	Ichki	F-Tile JESD204C RX havolasini va transport qatlamlarini, rxlink_clk va rxframe_clk domenlarida qayta tiklaydi.

Signalni tiklash	Yo'nalish	Tavsif
		Reset sekvenser 1 reset_out4 porti j204c_rx_rst_n ni qayta tiklaydi. Agar yadro PLL bloklangan bo'lsa va rx_pma_ready va rx_ready signallari tasdiqlansa, bu qayta o'rnatish desert qiladi.
j204c_tx_rst_ack_n	Ichki	J204c_tx_rst_n bilan qoʻl siqish signalini qayta oʻrnating.
j204c_rx_rst_ack_n	Ichki	J204c_rx_rst_n bilan qoʻl siqish signalini qayta oʻrnating.

8-rasm. Dizayn uchun vaqt diagrammasi ExampQayta tiklash

F-Tile JESD204C Design Example Signals

15-jadval. Tizim interfeysi signallari

Signal	Yo'nalish	Tavsif
Soatlar va qayta o'rnatish
mgmt_clk	Kirish	Tizimni boshqarish uchun 100 MGts chastotasi.
refclk_xcvr	Kirish	F-tile UX QUAD va System PLL uchun mos yozuvlar soati. Maʼlumot tezligi/faktori 33 ga ekvivalent.
refclk_core	Kirish	Yadro PLL mos yozuvlar soati. refclk_xcvr bilan bir xil soat chastotasini qo'llaydi.
in_sysref	Kirish	JESD204C 1 kichik sinfini amalga oshirish uchun tashqi SYSREF generatoridan SYSREF signali.
sysref_out	Chiqish	JESD204C subclass 1 ilovasi uchun SYSREF signali, oldingi dizayn uchun FPGA qurilmasi tomonidan yaratilganampfaqat havolani ishga tushirish maqsadi.

 

Signal	Yo'nalish	Tavsif
SPI
spi_SS_n[2:0]	Chiqish	Faol past, SPI qul tanlash signali.
spi_SCLK	Chiqish	SPI seriyali soat.
spi_sdio	Kirish/chiqish	Ma'lumotni masterdan tashqi tobega chiqarish. Tashqi quldan masterga ma'lumotlarni kiritish.

Signal	Yo'nalish	Tavsif
Eslatma:3-simli SPI modulini yaratish opsiyasi yoqilganda.
spi_MISO Eslatma: 3-simli SPI modulini yaratish opsiyasi yoqilmaganda.	Kirish	Tashqi quldan SPI masterga ma'lumotlarni kiritish.
spi_MOSI Eslatma: 3-simli SPI modulini yaratish opsiyasi yoqilmaganda.	Chiqish	SPI masterdan tashqi tobega chiqish ma'lumotlari.

 

Signal	Yo'nalish	Tavsif
ADC / DAC
tx_serial_data[LINK*L-1:0]	Chiqish	DAC ga yuqori tezlikdagi differensial seriyali chiqish ma'lumotlari. Soat ketma-ket ma'lumotlar oqimiga kiritilgan.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Kirish	ADC dan differentsial yuqori tezlikdagi ketma-ket kirish ma'lumotlari. Soat ketma-ket ma'lumotlar oqimidan tiklanadi.
rx_serial_data_n[LINK*L-1:0]

 

Signal	Yo'nalish	Tavsif
Umumiy maqsadli kiritish-chiqarish
user_led[3:0]	Chiqish	Quyidagi shartlar holatini ko'rsatadi: [0]: SPI dasturlash tugallandi [1]: TX havolasi xatosi [2]: RX havolasi xatosi [3]: Avalon oqim maʼlumotlari uchun naqsh tekshiruvi xatosi
user_dip[3:0]	Kirish	Foydalanuvchi rejimi DIP kalitini kiritish: [0]: Ichki ketma-ket orqaga qaytishni yoqish [1]: FPGA tomonidan yaratilgan SYSREFni yoqish [3:2]: Zaxiralangan

 

Signal	Yo'nalish	Tavsif
Chiziqdan tashqari (OOB) va holati
rx_patchk_data_error[LINK-1:0]	Chiqish	Ushbu signal tasdiqlansa, naqsh tekshiruvi xato aniqlanganligini ko'rsatadi.
rx_link_error[LINK-1:0]	Chiqish	Bu signal tasdiqlansa, bu JESD204C RX IP uzilishni tasdiqlaganligini bildiradi.
tx_link_error[LINK-1:0]	Chiqish	Bu signal tasdiqlansa, bu JESD204C TX IP uzilishni tasdiqlaganligini bildiradi.
emb_lock_out	Chiqish	Ushbu signal tasdiqlansa, bu JESD204C RX IP EMB blokirovkasiga erishganligini ko'rsatadi.
sh_lock_out	Chiqish	Ushbu signal tasdiqlansa, bu JESD204C RX IP sinxronlash sarlavhasi qulflanganligini bildiradi.

 

Signal	Yo'nalish	Tavsif
Avalon Streaming
rx_avst_valid[LINK-1:0]	Kirish	Konverter s yoki yo'qligini ko'rsatadiampIlova qatlamiga ma'lumotlar haqiqiy yoki noto'g'ri. 0: Ma'lumotlar noto'g'ri 1: Ma'lumotlar haqiqiy
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Kirish	Konverter sampma'lumotlarni ilova qatlamiga o'tkazish.

F-Tile JESD204C Design Exampnazorat registrlari

F-Tile JESD204C dizayni sobiqampED Control blokidagi registrlar bayt-adreslashdan foydalanadi (32 bit).

16-jadval. Dizayn Example Manzil xaritasi
Ushbu 32-bitli ED Control blok registrlari mgmt_clk domenida.

Komponent	Manzil
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-plitka JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI nazorati	0x0102_0000 – 0x0102_001F
PIO boshqaruvi	0x0102_0020 – 0x0102_002F
PIO holati	0x0102_0040 – 0x0102_004F
Sequencer 0 ni tiklash	0x0102_0100 – 0x0102_01FF
Sequencer 1 ni tiklash	0x0102_0200 – 0x0102_02FF
ED nazorati	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP qabul qiluvchi PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Jadval 17. Ro'yxatdan o'tish turi va ta'rifi
Ushbu jadval Intel FPGA IP uchun registrga kirish turini tavsiflaydi.

Kirish turi	Ta'rif
RO/V	Dastur faqat o'qish uchun (yozishga ta'sir qilmaydi). Qiymat farq qilishi mumkin.
RW	Dastur joriy bit qiymatini o'qiydi va qaytaradi. Dastur bitni kerakli qiymatga yozadi va o'rnatadi.
RW1C	Dastur joriy bit qiymatini o'qiydi va qaytaradi. Dastur 0 yozadi va hech qanday ta'sir qilmaydi. Dasturiy ta'minot 1 ni yozadi va agar apparat tomonidan bit 0 ga o'rnatilgan bo'lsa, bitni 1 ga o'chiradi. Uskuna bitni 1 ga o'rnatadi. Dasturiy ta'minotni tozalash apparat to'plamiga qaraganda yuqoriroq ustuvorlikka ega.

18-jadval. ED boshqaruv manzili xaritasi

Ofset	Ro'yxatdan o'tish nomi
0x00	rst_ctl
0x04	rst_sts0
davom etdi…

Ofset	Ro'yxatdan o'tish nomi
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

19-jadval. ED boshqaruv blokini boshqarish va holat registrlari

Bayt Ofset	Roʻyxatdan oʻtish	Ism	Kirish	Qayta tiklash	Tavsif
0x00	rst_ctl	rst_assert	RW	0x0	Boshqarishni qayta o'rnatish. [0]: Qayta tiklashni tasdiqlash uchun 1 ni yozing. (hw_rst) Dessertni tiklash uchun yana 0 yozing. [31:1]: Zaxiralangan.
0x04	rst_sts0	rst_status	RO/V	0x0	Holatni tiklash. [0]: Yadro PLL bloklangan holati. [31:1]: Zaxiralangan.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Ichki yoki tashqi SYSREF generatori uchun SYSREF chekka aniqlash holati. [0]: 1 qiymati kichik sinf 1 operatsiyasi uchun SYSREF ko'tarilgan chekkasi aniqlanganligini bildiradi. Dastur yangi SYSREF chekka aniqlashni yoqish uchun bu bitni tozalash uchun 1 yozishi mumkin. [31:1]: Zaxiralangan.
0x40	sysref_ctl	sysref_contr ol	RW	Ikki tomonlama ma'lumotlar yo'li Bir martalik: 0x00080	SYSREF boshqaruvi. ga murojaat qiling 10-jadval Ushbu registrdan foydalanish haqida qo'shimcha ma'lumot olish uchun 17-sahifada.
				Vaqti -vaqti bilan:	Eslatma: Qayta tiklash qiymati quyidagilarga bog'liq
				0x00081	SYSREF turi va F-Tile
				Gapped - davriy:	JESD204C IP ma'lumotlar yo'li parametr sozlamalari.
				0x00082
				TX yoki RX ma'lumotlari
				yo'l
				Bir martalik:
				0x00000
				Vaqti -vaqti bilan:
				0x00001
				Gap -
				davriy:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF holati. Ushbu registrda eng so'nggi SYSREF davri va ichki SYSREF generatorining ish aylanishi sozlamalari mavjud. ga murojaat qiling 9-jadval 16-betda SYSREF davri va ish davrining qonuniy qiymati uchun.
davom etdi…

Bayt Ofset	Roʻyxatdan oʻtish	Ism	Kirish	Qayta tiklash	Tavsif
					[8:0]: SYSREF davri. Qiymat 0xFF bo'lsa, SYSREF davri = 255 Qachon qiymat 0x00 bo'lsa, SYSREF davri = 256. [17:9]: SYSREF ish aylanishi. [31:18]: Zaxiralangan.
0x80	tst_ctl	tst_control	RW	0x0	Sinov nazorati. Naqsh generatori va tekshirgich uchun turli xil sinov naqshlarini yoqish uchun ushbu registrdan foydalaning. [1:0] = Zaxiralangan maydon [2] = ramp_test_ctl 1'b0 = PRBS naqsh generatorini va tekshirgichni yoqadi 1'b1 = r ni yoqadiamp naqsh generatori va tekshirgich [31:3]: Zaxiralangan.
0x8c	tst_err0	tst_error	RW1C	0x0	Havola 0 uchun xato belgisi. Bit 1'b1 bo'lsa, bu xatolik yuz berganligini bildiradi. Xato bayrog'ini tozalash uchun tegishli bitga 1'b1 yozishdan oldin xatoni hal qilishingiz kerak. [0] = Naqsh tekshiruvi xatosi [1] = tx_link_error [2] = rx_link_error [3] = Buyruq namunasi tekshiruvi xatosi [31:4]: Zaxiralangan.

F-Tile JESD204C Intel FPGA IP Design Ex uchun hujjatlarni qayta ko'rib chiqish tarixiampFoydalanuvchi uchun qo'llanma

Hujjat versiyasi	Intel Quartus Prime versiyasi	IP versiyasi	O'zgarishlar
2021.10.11	21.3	1.0.0	Dastlabki nashr.

Hujjatlar / manbalar

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Foydalanuvchi uchun qoʻllanma F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Dizayn Example

Ma'lumotnomalar

• Foydalanuvchi uchun qo'llanma