F-Tile JESD204C Intel FPGA IP ડિઝાઇન Example

F-Tile JESD204C Intel® FPGA IP ડિઝાઇન વિશે Example વપરાશકર્તા માર્ગદર્શિકા

આ વપરાશકર્તા માર્ગદર્શિકા વિશેષતાઓ, ઉપયોગ માર્ગદર્શિકાઓ અને ડિઝાઇન ભૂતપૂર્વ વિશે વિગતવાર વર્ણન પ્રદાન કરે છેampIntel Agilex™ ઉપકરણોનો ઉપયોગ કરીને F-Tile JESD204C Intel® FPGA IP માટે લેસ.

ઇચ્છિત પ્રેક્ષકો

આ દસ્તાવેજ આ માટે બનાવાયેલ છે:

• સિસ્ટમ સ્તર ડિઝાઇન આયોજન તબક્કા દરમિયાન IP પસંદગી કરવા માટે ડિઝાઇન આર્કિટેક્ટ
• હાર્ડવેર ડિઝાઇનર્સ જ્યારે IP ને તેમની સિસ્ટમ લેવલ ડિઝાઇનમાં એકીકૃત કરે છે
• સિસ્ટમ લેવલ સિમ્યુલેશન અને હાર્ડવેર માન્યતા તબક્કા દરમિયાન માન્યતા ઇજનેરો

સંબંધિત દસ્તાવેજો
નીચેનું કોષ્ટક અન્ય સંદર્ભ દસ્તાવેજોની યાદી આપે છે જે F-Tile JESD204C Intel FPGA IP થી સંબંધિત છે.

કોષ્ટક 1. સંબંધિત દસ્તાવેજો

સંદર્ભ	વર્ણન
F-Tile JESD204C Intel FPGA IP વપરાશકર્તા માર્ગદર્શિકા	F-Tile JESD204C Intel FPGA IP વિશે માહિતી પ્રદાન કરે છે.
F-Tile JESD204C Intel FPGA IP પ્રકાશન નોંધો	ચોક્કસ પ્રકાશનમાં F-Tile JESD204C F-Tile JESD204C માટે કરેલા ફેરફારોની યાદી આપે છે.
Intel Agilex ઉપકરણ ડેટા શીટ	આ દસ્તાવેજ Intel Agilex ઉપકરણો માટે ઇલેક્ટ્રિકલ લાક્ષણિકતાઓ, સ્વિચિંગ લાક્ષણિકતાઓ, રૂપરેખાંકન વિશિષ્ટતાઓ અને સમયનું વર્ણન કરે છે.

એક્રોનિમ્સ અને ગ્લોસરી

કોષ્ટક 2. ટૂંકાક્ષર સૂચિ

ટૂંકાક્ષર	વિસ્તરણ
LEMC	સ્થાનિક વિસ્તૃત મલ્ટિબ્લોક ઘડિયાળ
FC	ફ્રેમ ઘડિયાળ દર
એડીસી	એનાલોગ થી ડિજિટલ કન્વર્ટર
ડીએસી	ડિજિટલ થી એનાલોગ કન્વર્ટર
ડીએસપી	ડિજિટલ સિગ્નલ પ્રોસેસર
TX	ટ્રાન્સમીટર
RX	રીસીવર

ટૂંકાક્ષર	વિસ્તરણ
ડીએલએલ	ડેટા લિંક સ્તર
સીએસઆર	નિયંત્રણ અને સ્થિતિ રજીસ્ટર
સીઆરયુ	ઘડિયાળ અને રીસેટ યુનિટ
ISR	વિક્ષેપિત સેવા દિનચર્યા
ફીફો	ફર્સ્ટ-ઇન-ફર્સ્ટ-આઉટ
SERDES	સીરિયલાઈઝર ડીસીરીલાઈઝર
ECC	કોડ સુધારવામાં ભૂલ
FEC	ફોરવર્ડ ભૂલ સુધારણા
SERR	એકલ ભૂલ શોધ (ECC માં, સુધારી શકાય તેવું)
ડીઇઆરઆર	ડબલ એરર ડિટેક્શન (ECC માં, જીવલેણ)
પીઆરબીએસ	સ્યુડોરેન્ડમ દ્વિસંગી ક્રમ
MAC	મીડિયા એક્સેસ કંટ્રોલર. MAC માં પ્રોટોકોલ સબલેયર, ટ્રાન્સપોર્ટ લેયર અને ડેટા લિંક લેયરનો સમાવેશ થાય છે.
PHY	ભૌતિક સ્તર. PHY માં સામાન્ય રીતે ભૌતિક સ્તર, SERDES, ડ્રાઇવરો, રીસીવરો અને CDR નો સમાવેશ થાય છે.
પીસીએસ	ભૌતિક કોડિંગ સબ-લેયર
પીએમએ	શારીરિક માધ્યમ જોડાણ
આરબીડી	RX બફર વિલંબ
UI	એકમ અંતરાલ = સીરીયલ બીટનો સમયગાળો
આરબીડી ગણતરી	RX બફર લેટેસ્ટ લેન આગમનમાં વિલંબ
આરબીડી ઑફસેટ	RX બફર વિલંબ રિલીઝ તક
SH	હેડરને સમન્વયિત કરો
TL	પરિવહન સ્તર
EMIB	એમ્બેડેડ મલ્ટી-ડાઇ ઇન્ટરકનેક્ટ બ્રિજ

કોષ્ટક 3. શબ્દાવલિ સૂચિ

મુદત	વર્ણન
કન્વર્ટર ઉપકરણ	ADC અથવા DAC કન્વર્ટર
તર્ક ઉપકરણ	FPGA અથવા ASIC
ઓક્ટેટ	8 બિટ્સનું જૂથ, 64/66 એન્કોડરમાં ઇનપુટ તરીકે સેવા આપે છે અને ડીકોડરમાંથી આઉટપુટ
નિબલ	4 બિટ્સનો સમૂહ જે JESD204C સ્પષ્ટીકરણોનું બેઝ વર્કિંગ યુનિટ છે
બ્લોક	66/64 એન્કોડિંગ સ્કીમ દ્વારા જનરેટ થયેલ 66-બીટ પ્રતીક
લાઇન દર	સીરીયલ લિંકનો અસરકારક ડેટા દર લેન લાઇન રેટ = (Mx Sx N'x 66/64 x FC) / L
લિંક ઘડિયાળ	લિંક ઘડિયાળ = લેન લાઇન રેટ/66.
ફ્રેમ	સળંગ ઓક્ટેટનો સમૂહ જેમાં દરેક ઓક્ટેટની સ્થિતિ ફ્રેમ સંરેખણ સિગ્નલના સંદર્ભ દ્વારા ઓળખી શકાય છે.
ફ્રેમ ઘડિયાળ	સિસ્ટમ ઘડિયાળ જે ફ્રેમના દરે ચાલે છે, તે 1x અને 2x લિંક ઘડિયાળ હોવી જોઈએ.

મુદત	વર્ણન
Sampફ્રેમ ઘડિયાળ દીઠ લેસ	Sampઘડિયાળ દીઠ લેસ, કુલ sampકન્વર્ટર ઉપકરણ માટે ફ્રેમ ઘડિયાળમાં લેસ.
LEMC	લેન વચ્ચે અને બાહ્ય સંદર્ભો (SYSREF અથવા સબક્લાસ 1) માં વિસ્તૃત મલ્ટિબ્લોકની સીમાને સંરેખિત કરવા માટે વપરાતી આંતરિક ઘડિયાળ.
પેટાવર્ગ 0	નિર્ધારિત વિલંબ માટે કોઈ સમર્થન નથી. ડેટા રીસીવર પર લેન ટુ લેન ડેસ્ક્યુ પર તરત જ રીલીઝ થવો જોઈએ.
પેટાવર્ગ 1	SYSREF નો ઉપયોગ કરીને નિર્ણાયક વિલંબ.
મલ્ટિપોઇન્ટ લિંક	2 અથવા વધુ કન્વર્ટર ઉપકરણો સાથે ઇન્ટર-ડિવાઈસ લિંક્સ.
64 બી / 66 બી એન્કોડિંગ	લાઇન કોડ કે જે બ્લોક બનાવવા માટે 64-બીટ ડેટાને 66 બિટ્સ પર મેપ કરે છે. બેઝ લેવલ ડેટા સ્ટ્રક્ચર એ બ્લોક છે જે 2-બીટ સિંક હેડરથી શરૂ થાય છે.

કોષ્ટક 4. પ્રતીકો

મુદત	વર્ણન
L	કન્વર્ટર ઉપકરણ દીઠ લેનની સંખ્યા
M	ઉપકરણ દીઠ કન્વર્ટરની સંખ્યા
F	એક લેન પર ફ્રેમ દીઠ ઓક્ટેટની સંખ્યા
S	ની સંખ્યાampફ્રેમ ચક્ર દીઠ સિંગલ કન્વર્ટર દીઠ ટ્રાન્સમિટેડ
N	કન્વર્ટર રિઝોલ્યુશન
એન'	પ્રતિ સે. બીટ્સની કુલ સંખ્યાampલે યુઝર ડેટા ફોર્મેટમાં
CS	રૂપાંતરણ દીઠ નિયંત્રણ બિટ્સની સંખ્યાample
CF	લિંક દીઠ ફ્રેમ ઘડિયાળના સમયગાળા દીઠ નિયંત્રણ શબ્દોની સંખ્યા
HD	ઉચ્ચ ઘનતા વપરાશકર્તા ડેટા ફોર્મેટ
E	વિસ્તૃત મલ્ટિબ્લોકમાં મલ્ટિબ્લોકની સંખ્યા

F-Tile JESD204C Intel FPGA IP ડિઝાઇન Exampઝડપી પ્રારંભ માર્ગદર્શિકા

F-Tile JESD204C ઇન્ટેલ FPGA IP ડિઝાઇન ભૂતપૂર્વamples for Intel Agilex ઉપકરણોમાં સિમ્યુલેટીંગ ટેસ્ટબેન્ચ અને હાર્ડવેર ડિઝાઇન છે જે સંકલન અને હાર્ડવેર પરીક્ષણને સપોર્ટ કરે છે.
તમે F-Tile JESD204C ડિઝાઇન એક્સ જનરેટ કરી શકો છોampIntel Quartus® Prime Pro Edition સોફ્ટવેરમાં IP કેટલોગ દ્વારા લેસ.

આકૃતિ 1. વિકાસ એસtagડિઝાઇન Ex માટે esample

ડિઝાઇન Exampલે બ્લોક ડાયાગ્રામ

આકૃતિ 2. F-ટાઇલ JESD204C ડિઝાઇન Exampઉચ્ચ સ્તરીય બ્લોક ડાયાગ્રામ

ડિઝાઇન ભૂતપૂર્વample નીચેના મોડ્યુલોનો સમાવેશ કરે છે:

• પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ
  • એફ-ટાઇલ JESD204C ઇન્ટેલ FPGA IP
  • JTAG એવલોન માસ્ટર બ્રિજ સુધી
  • સમાંતર I/O (PIO) નિયંત્રક
  • સીરીયલ પોર્ટ ઈન્ટરફેસ (SPI) — માસ્ટર મોડ્યુલ — IOPLL
  • SYSREF જનરેટર
  • Example ડિઝાઇન (ED) નિયંત્રણ CSR
  • સિક્વન્સર્સ રીસેટ કરો
• સિસ્ટમ PLL
• પેટર્ન જનરેટર
• પેટર્ન તપાસનાર

કોષ્ટક 5. ડિઝાઇન Exampલે મોડ્યુલો

ઘટકો	વર્ણન
પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ	પ્લેટફોર્મ ડીઝાઈનર સિસ્ટમ F-Tile JESD204C IP ડેટા પાથ અને સહાયક પેરિફેરલ્સને ત્વરિત કરે છે.
એફ-ટાઇલ JESD204C ઇન્ટેલ FPGA IP	આ પ્લેટફોર્મ ડિઝાઇનર સબસિસ્ટમ TX અને RX F-Tile JESD204C IP ને ડુપ્લેક્સ PHY સાથે તરત જ સમાવે છે.
JTAG એવલોન માસ્ટર બ્રિજ સુધી	આ બ્રિજ સિસ્ટમ કન્સોલ હોસ્ટને જે દ્વારા ડિઝાઇનમાં મેમરી-મેપ કરેલ IP માટે ઍક્સેસ પ્રદાન કરે છેTAG ઇન્ટરફેસ
સમાંતર I/O (PIO) નિયંત્રક	આ નિયંત્રક s માટે મેમરી-મેપ કરેલ ઈન્ટરફેસ પૂરું પાડે છેampલિંગ અને ડ્રાઇવિંગ સામાન્ય હેતુ I/O પોર્ટ.
SPI માસ્ટર	આ મોડ્યુલ કન્વર્ટર છેડે SPI ઈન્ટરફેસમાં રૂપરેખાંકન ડેટાના સીરીયલ ટ્રાન્સફરને હેન્ડલ કરે છે.
SYSREF જનરેટર	SYSREF જનરેટર લિંક ઘડિયાળનો સંદર્ભ ઘડિયાળ તરીકે ઉપયોગ કરે છે અને F-Tile JESD204C IP માટે SYSREF પલ્સ જનરેટ કરે છે. નોંધ: આ ડિઝાઇન ભૂતપૂર્વample ડુપ્લેક્સ F-Tile JESD204C IP લિંક આરંભને દર્શાવવા માટે SYSREF જનરેટરનો ઉપયોગ કરે છે. F-Tile JESD204C સબક્લાસ 1 સિસ્ટમ લેવલ એપ્લિકેશનમાં, તમારે ઉપકરણ ઘડિયાળના સમાન સ્ત્રોતમાંથી SYSREF જનરેટ કરવું આવશ્યક છે.
IOPLL	આ ડિઝાઇન ભૂતપૂર્વample F-Tile JESD204C IP માં ડેટા ટ્રાન્સમિટ કરવા માટે વપરાશકર્તા ઘડિયાળ બનાવવા માટે IOPLL નો ઉપયોગ કરે છે.
ED નિયંત્રણ CSR	આ મોડ્યુલ SYSREF શોધ નિયંત્રણ અને સ્થિતિ, અને પરીક્ષણ પેટર્ન નિયંત્રણ અને સ્થિતિ પ્રદાન કરે છે.
સિક્વન્સર્સ રીસેટ કરો	આ ડિઝાઇન ભૂતપૂર્વample માં 2 રીસેટ સિક્વન્સર્સનો સમાવેશ થાય છે: રીસેટ સિક્વન્સ 0—TX/RX Avalon® સ્ટ્રીમિંગ ડોમેન, Avalon મેમરી-મેપ કરેલ ડોમેન, કોર PLL, TX PHY, TX કોર અને SYSREF જનરેટર પર રીસેટને હેન્ડલ કરે છે. રીસેટ સિક્વન્સ 1—RX PHY અને RX કોર પર રીસેટને હેન્ડલ કરે છે.
સિસ્ટમ PLL	F-ટાઈલ હાર્ડ IP અને EMIB ક્રોસિંગ માટે પ્રાથમિક ઘડિયાળનો સ્ત્રોત.
પેટર્ન જનરેટર	પેટર્ન જનરેટર PRBS અથવા r જનરેટ કરે છેamp પેટર્ન
પેટર્ન તપાસનાર	પેટર્ન તપાસનાર PRBS અથવા r ની ચકાસણી કરે છેamp પેટર્ન પ્રાપ્ત થાય છે, અને જ્યારે તે ડેટાની મેળ ખાતી નથી ત્યારે ભૂલને ફ્લેગ કરે છેample

સોફ્ટવેર જરૂરીયાતો

ઇન્ટેલ ડિઝાઇન એક્સને ચકાસવા માટે નીચેના સોફ્ટવેરનો ઉપયોગ કરે છેampલિનક્સ સિસ્ટમમાં લેસ:

• ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેર
• Questa*/ModelSim* અથવા VCS*/VCS MX સિમ્યુલેટર

ડિઝાઇન જનરેટ કરી રહ્યા છીએ

ડિઝાઇન જનરેટ કરવા માટે ભૂતપૂર્વampIP પરિમાણ સંપાદકમાંથી le:

1. Intel Agilex F-tile ઉપકરણ કુટુંબને લક્ષ્ય બનાવતો પ્રોજેક્ટ બનાવો અને ઇચ્છિત ઉપકરણ પસંદ કરો.
2. IP કેટલોગ, ટૂલ્સ ➤ IP કેટલોગમાં, F-Tile JESD204C Intel FPGA IP પસંદ કરો.
3. તમારા કસ્ટમ IP ભિન્નતા માટે ઉચ્ચ-સ્તરના નામ અને ફોલ્ડરનો ઉલ્લેખ કરો. OK પર ક્લિક કરો. પેરામીટર એડિટર ટોપ લેવલ .ip ઉમેરે છે file વર્તમાન પ્રોજેક્ટ પર આપમેળે. જો તમને મેન્યુઅલી .ip ઉમેરવા માટે સંકેત આપવામાં આવે file પ્રોજેક્ટ પર, પ્રોજેક્ટ ➤ ઉમેરો/દૂર કરો પર ક્લિક કરો Files ઉમેરવા માટે પ્રોજેક્ટમાં file.
4. માજી હેઠળample ડિઝાઇન ટેબ, ડિઝાઇન સ્પષ્ટ કરો exampડિઝાઇન Ex માં વર્ણવ્યા પ્રમાણે le પરિમાણોampલે પરિમાણો.
5. જનરેટ એક્સ પર ક્લિક કરોampલે ડિઝાઇન.

સોફ્ટવેર તમામ ડિઝાઇન જનરેટ કરે છે fileસબ-ડિરેક્ટરીઝમાં s. આ fileસિમ્યુલેશન અને કમ્પાઇલેશન ચલાવવા માટે s જરૂરી છે.

ડિઝાઇન Exampલે પરિમાણો
F-Tile JESD204C Intel FPGA IP પેરામીટર એડિટરમાં Example ડિઝાઇન ટેબ તમારા માટે ડિઝાઇન એક્સ જનરેટ કરતા પહેલા ચોક્કસ પરિમાણોને સ્પષ્ટ કરવા માટેample

કોષ્ટક 6. એક્સ માં પરિમાણોampલે ડિઝાઇન ટેબ

પરિમાણ	વિકલ્પો	વર્ણન
ડિઝાઇન પસંદ કરો	સિસ્ટમ કન્સોલ નિયંત્રણ કોઈ નહિ	ડિઝાઇન એક્સ એક્સેસ કરવા માટે સિસ્ટમ કન્સોલ નિયંત્રણ પસંદ કરોampસિસ્ટમ કન્સોલ દ્વારા લે ડેટા પાથ.
અનુકરણ	ચાલું બંધ	જરૂરી જનરેટ કરવા માટે IP માટે ચાલુ કરો fileડિઝાઇનનું અનુકરણ કરવા માટે એસample
સંશ્લેષણ	ચાલું બંધ	જરૂરી જનરેટ કરવા માટે IP માટે ચાલુ કરો fileઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સંકલન અને હાર્ડવેર પ્રદર્શન માટે.
HDL ફોર્મેટ (સિમ્યુલેશન માટે)	વેરીલોગ વીડીએચએલ	RTLનું HDL ફોર્મેટ પસંદ કરો fileસિમ્યુલેશન માટે s.
HDL ફોર્મેટ (સંશ્લેષણ માટે)	માત્ર વેરીલોગ	RTLનું HDL ફોર્મેટ પસંદ કરો fileસંશ્લેષણ માટે s.

પરિમાણ	વિકલ્પો	વર્ણન
3-વાયર SPI મોડ્યુલ જનરેટ કરો	ચાલું બંધ	3-વાયરને બદલે 4-વાયર SPI ઇન્ટરફેસને સક્ષમ કરવા માટે ચાલુ કરો.
Sysref મોડ	એક વાર સામયિક સામયિક ગેપ્ડ	તમારી ડિઝાઇન આવશ્યકતાઓ અને સમયની સુગમતાના આધારે, તમે SYSREF સંરેખણને વન-શોટ પલ્સ મોડ, સામયિક અથવા ગેપ્ડ સામયિક બનવા માંગો છો કે કેમ તે પસંદ કરો. વન-શોટ—SYSREF ને એક-શોટ પલ્સ મોડ તરીકે સક્ષમ કરવા માટે આ વિકલ્પ પસંદ કરો. sysref_ctrl[17] રજિસ્ટર બીટની કિંમત 0 છે. F-Tile JESD204C IP રીસેટ ડીઝર્ટ પછી, sysref_ctrl[17] રજિસ્ટરની કિંમતને 0 થી 1, પછી 0 માં, એક-શોટ SYSREF પલ્સ માટે બદલો. સામયિક - સામયિક મોડમાં SYSREF 50:50 ફરજ ચક્ર ધરાવે છે. SYSREF સમયગાળો E*SYSREF_MULP છે. ગેપ્ડ પીરિયડિક-SYSREF પાસે 1 લિંક ક્લોક સાયકલની ગ્રેન્યુલારિટીનું પ્રોગ્રામેબલ ડ્યુટી ચક્ર છે. SYSREF સમયગાળો E*SYSREF_MULP છે. આઉટ ઓફ રેન્જ ડ્યુટી સાયકલ સેટિંગ માટે, SYSREF જનરેશન બ્લોકે આપમેળે 50:50 ડ્યુટી સાયકલનો અંદાજ કાઢવો જોઈએ. નો સંદર્ભ લો SYSREF જનરેટર SYSREF વિશે વધુ માહિતી માટે વિભાગ સમયગાળો
બોર્ડ પસંદ કરો	કોઈ નહિ	ડિઝાઇન ex માટે બોર્ડ પસંદ કરોample કંઈ નહીં—આ વિકલ્પ ડિઝાઇન એક્સ માટે હાર્ડવેર પાસાઓને બાકાત રાખે છેample તમામ પિન અસાઇનમેન્ટ વર્ચ્યુઅલ પિન પર સેટ કરવામાં આવશે.
ટેસ્ટ પેટર્ન	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	પેટર્ન જનરેટર અને ચેકર ટેસ્ટ પેટર્ન પસંદ કરો. પેટર્ન જનરેટર—JESD204C ડેટા દીઠ PRBS પેટર્ન જનરેટરને સપોર્ટ કરે છેample આનો અર્થ એ છે કે ડેટાની પહોળાઈ N+CS વિકલ્પ છે. PRBS પેટર્ન જનરેટર અને ચેકર ડેટા બનાવવા માટે ઉપયોગી છેampપરીક્ષણ માટે ઉત્તેજના અને તે ADC/DAC કન્વર્ટર પર PRBS ટેસ્ટ મોડ સાથે સુસંગત નથી. Ramp પેટર્ન જનરેટર—JESD204C લિંક લેયર સામાન્ય રીતે કાર્ય કરે છે પરંતુ પરિવહન પાછળથી અક્ષમ છે અને ફોર્મેટરના ઇનપુટને અવગણવામાં આવે છે. દરેક લેન એક સમાન ઓક્ટેટ સ્ટ્રીમ ટ્રાન્સમિટ કરે છે જે 0x00 થી 0xFF સુધી વધે છે અને પછી પુનરાવર્તિત થાય છે. આરamp પેટર્ન ટેસ્ટ prbs_test_ctl દ્વારા સક્ષમ છે. PRBS પેટર્ન તપાસનાર—JESD204C PRBS સ્ક્રેમ્બલર સ્વયં સિંક્રનાઇઝ થાય છે અને એવી અપેક્ષા રાખવામાં આવે છે કે જ્યારે IP કોર લિન્ક અપને ડીકોડ કરવામાં સક્ષમ હોય, ત્યારે સ્ક્રેમ્બલિંગ સીડ પહેલેથી જ સિંક્રનાઇઝ થઈ જાય છે. PRBS સ્ક્રેમ્બલિંગ સીડ સ્વ-પ્રારંભ કરવા માટે 8 ઓક્ટેટ લેશે. Ramp પેટર્ન તપાસનાર—JESD204C સ્ક્રૅમ્બલિંગ સ્વયં સિંક્રનાઇઝ છે અને એવી અપેક્ષા રાખવામાં આવે છે કે જ્યારે IP કોર લિંક અપને ડીકોડ કરવામાં સક્ષમ હોય, ત્યારે સ્ક્રેમ્બલિંગ સીડ પહેલેથી જ સિંક્રનાઇઝ થઈ જાય છે. પ્રથમ માન્ય ઓક્ટેટ r તરીકે લોડ થયેલ છેamp પ્રારંભિક મૂલ્ય. અનુગામી ડેટા 0xFF સુધી વધવો જોઈએ અને 0x00 સુધી રોલ ઓવર થવો જોઈએ. આરamp પેટર્ન તપાસનારએ તમામ લેનમાં સમાન પેટર્નની તપાસ કરવી જોઈએ.
આંતરિક સીરીયલ લૂપબેક સક્ષમ કરો	ચાલું બંધ	આંતરિક સીરીયલ લૂપબેક પસંદ કરો.
આદેશ ચેનલ સક્ષમ કરો	ચાલું બંધ	આદેશ ચેનલ પેટર્ન પસંદ કરો.

ડિરેક્ટરી માળખું
F-Tile JESD204C ડિઝાઇન example ડિરેક્ટરીઓ પેદા સમાવે છે fileડિઝાઇન ભૂતપૂર્વ માટે sampલેસ

આકૃતિ 3. F-Tile JESD204C માટે ડિરેક્ટરી સ્ટ્રક્ચર ઇન્ટેલ એજિલેક્સ ડિઝાઇન Example

કોષ્ટક 7. ડિરેક્ટરી Files

ફોલ્ડર્સ	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
સિમ્યુલેશન/માર્ગદર્શક	modelsim_sim.tcl tb_top_waveform.do
સિમ્યુલેશન/સિનોપ્સી	વીસીએસ vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

ડિઝાઇનનું અનુકરણ કરવું Exampલે ટેસ્ટબેન્ચ

ડિઝાઇન ભૂતપૂર્વample testbench તમારી જનરેટ કરેલી ડિઝાઇનનું અનુકરણ કરે છે.

આકૃતિ 4. પ્રક્રિયા

ડિઝાઇનનું અનુકરણ કરવા માટે, નીચેના પગલાંઓ કરો:

1. કાર્યકારી નિર્દેશિકામાં બદલોample_design_directory>/સિમ્યુલેશન/ .
2. આદેશ વાક્યમાં, સિમ્યુલેશન સ્ક્રિપ્ટ ચલાવો. નીચેનું કોષ્ટક સપોર્ટેડ સિમ્યુલેટર ચલાવવા માટેના આદેશો બતાવે છે.

સિમ્યુલેટર	આદેશ
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUI વગર)
વીસીએસ	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

સિમ્યુલેશન સંદેશાઓ સાથે સમાપ્ત થાય છે જે સૂચવે છે કે રન સફળ હતો કે નહીં.

આકૃતિ 5. સફળ સિમ્યુલેશન
આ આંકડો VCS સિમ્યુલેટર માટે સફળ સિમ્યુલેશન સંદેશ બતાવે છે.

ડિઝાઇનનું સંકલન એક્સample

સંકલન-માત્રનું સંકલન કરવા માટે ભૂતપૂર્વampપ્રોજેક્ટ માટે, આ પગલાં અનુસરો:

1. સંકલન ડિઝાઇનની ખાતરી કરો ભૂતપૂર્વampપેઢી પૂર્ણ થઈ ગઈ છે.
2. Intel Quartus Prime Pro Edition સોફ્ટવેરમાં, Intel Quartus Prime Pro Edition પ્રોજેક્ટ ખોલોample_ design_ Directory>/ed/quartus.
3. પ્રોસેસિંગ મેનૂ પર, સંકલન શરૂ કરો ક્લિક કરો.

F-Tile JESD204C ડિઝાઇન માટે વિગતવાર વર્ણન Example

F-Tile JESD204C ડિઝાઇન example લૂપબેક મોડનો ઉપયોગ કરીને ડેટા સ્ટ્રીમિંગની કાર્યક્ષમતા દર્શાવે છે.
તમે તમારી પસંદગીના પરિમાણો સેટિંગ્સનો ઉલ્લેખ કરી શકો છો અને ડિઝાઇન એક્સ જનરેટ કરી શકો છોample
ડિઝાઇન ભૂતપૂર્વample માત્ર બેઝ અને PHY વેરિઅન્ટ બંને માટે ડુપ્લેક્સ મોડમાં ઉપલબ્ધ છે. તમે ફક્ત બેઝ અથવા ફક્ત PHY વેરિઅન્ટ પસંદ કરી શકો છો પરંતુ IP ડિઝાઇન એક્સ જનરેટ કરશેampબેઝ અને PHY બંને માટે le.

નોંધ:  કેટલાક ઉચ્ચ ડેટા રેટ રૂપરેખાંકનો સમય નિષ્ફળ થઈ શકે છે. સમયની નિષ્ફળતા ટાળવા માટે, F-Tile JESD204C Intel FPGA IP પેરામીટર એડિટરની રૂપરેખાંકન ટેબમાં લોઅર ફ્રેમ ક્લોક ફ્રિક્વન્સી ગુણક (FCLK_MULP) મૂલ્યનો ઉલ્લેખ કરવાનું વિચારો.

સિસ્ટમ ઘટકો

F-Tile JESD204C ડિઝાઇન example એ સોફ્ટવેર-આધારિત કંટ્રોલ ફ્લો પૂરો પાડે છે જે સિસ્ટમ કન્સોલ સપોર્ટ સાથે અથવા વગર હાર્ડ કંટ્રોલ યુનિટનો ઉપયોગ કરે છે.

ડિઝાઇન ભૂતપૂર્વample આંતરિક અને બાહ્ય લૂપબેક મોડ્સમાં ઓટો લિંક અપને સક્ષમ કરે છે.

JTAG એવલોન માસ્ટર બ્રિજ માટે
જેTAG એવલોન માસ્ટર બ્રિજ માટે મેમરી-મેપ્ડ એફ-ટાઈલ JESD204C આઈપી અને પેરિફેરલ આઈપી કંટ્રોલ અને સ્ટેટસ રજિસ્ટરને ઍક્સેસ કરવા માટે હોસ્ટ સિસ્ટમ વચ્ચે જોડાણ પૂરું પાડે છે.TAG ઇન્ટરફેસ

આકૃતિ 6. સિસ્ટમ સાથે જેTAG એવલોન માસ્ટર બ્રિજ કોર માટે

નોંધ:  સિસ્ટમ ઘડિયાળ J કરતા ઓછામાં ઓછી 2X ઝડપી હોવી જોઈએTAG ઘડિયાળ આ ડિઝાઇનમાં સિસ્ટમ ઘડિયાળ mgmt_clk (100MHz) છેample

સમાંતર I/O (PIO) કોર
એવલોન ઈન્ટરફેસ સાથેનો સમાંતર ઇનપુટ/આઉટપુટ (PIO) કોર એવલોન મેમરી-મેપ્ડ સ્લેવ પોર્ટ અને સામાન્ય હેતુના I/O પોર્ટ વચ્ચે મેમરી-મેપ્ડ ઈન્ટરફેસ પૂરો પાડે છે. I/O પોર્ટ્સ કાં તો ઓન-ચિપ યુઝર લોજિક સાથે અથવા I/O પિન સાથે જોડાય છે જે FPGA થી બાહ્ય ઉપકરણો સાથે જોડાય છે.

આકૃતિ 7. ઇનપુટ પોર્ટ્સ, આઉટપુટ પોર્ટ્સ અને IRQ સપોર્ટ સાથે PIO કોર
મૂળભૂત રીતે, પ્લેટફોર્મ ડિઝાઇનર ઘટક ઇન્ટરપ્ટ સર્વિસ લાઇન (IRQ) ને અક્ષમ કરે છે.

પીઆઈઓ I/O પોર્ટને ટોચના સ્તરના HDL પર સોંપવામાં આવે છે file (ઇનપુટ પોર્ટ માટે io_ સ્થિતિ, આઉટપુટ પોર્ટ માટે io_ નિયંત્રણ).

નીચેનું કોષ્ટક વિકાસ કીટ પર DIP સ્વીચ અને LED માટે I/O પોર્ટની સ્થિતિ અને નિયંત્રણ માટે સિગ્નલ કનેક્ટિવિટીનું વર્ણન કરે છે.

કોષ્ટક 8. PIO કોર I/O પોર્ટ્સ

બંદર	બીટ	સિગ્નલ
આઉટ_પોર્ટ	0	USER_LED SPI પ્રોગ્રામિંગ પૂર્ણ થયું
	31:1	આરક્ષિત
ઇન_પોર્ટ	0	USER_DIP આંતરિક સીરીયલ લૂપબેક સક્ષમ બંધ = 1 પર = 0
	1	USER_DIP FPGA-જનરેટેડ SYSREF સક્ષમ બંધ = 1 પર = 0
	31:2	આરક્ષિત.

SPI માસ્ટર
SPI માસ્ટર મોડ્યુલ એ IP કેટલોગ સ્ટાન્ડર્ડ લાઇબ્રેરીમાં પ્રમાણભૂત પ્લેટફોર્મ ડિઝાઇનર ઘટક છે. આ મોડ્યુલ SPI પ્રોટોકોલનો ઉપયોગ બાહ્ય કન્વર્ટરની ગોઠવણીને સરળ બનાવવા માટે કરે છે (માજી માટેample, ADC, DAC, અને બાહ્ય ઘડિયાળ જનરેટર) આ ઉપકરણોની અંદર સંરચિત રજિસ્ટર જગ્યા દ્વારા.

SPI માસ્ટર પાસે એવલોન મેમરી-મેપ્ડ ઈન્ટરફેસ છે જે એવલોન માસ્ટર (J) સાથે જોડાય છેTAG એવલોન માસ્ટર બ્રિજ સુધી) એવલોન મેમરી-મેપ્ડ ઇન્ટરકનેક્ટ દ્વારા. SPI માસ્ટર એવલોન માસ્ટર પાસેથી રૂપરેખાંકન સૂચનાઓ મેળવે છે.

SPI માસ્ટર મોડ્યુલ 32 સ્વતંત્ર SPI ગુલામોને નિયંત્રિત કરે છે. SCLK બૉડ રેટ 20 MHz (5 વડે વિભાજ્ય) પર ગોઠવેલ છે.
આ મોડ્યુલ 4-વાયર, 24-બીટ પહોળાઈના ઈન્ટરફેસમાં ગોઠવેલ છે. જો જનરેટ 3-વાયર SPI મોડ્યુલ વિકલ્પ પસંદ કરેલ હોય, તો SPI માસ્ટરના 4-વાયર આઉટપુટને 3-વાયરમાં કન્વર્ટ કરવા માટે વધારાના મોડ્યુલને ત્વરિત કરવામાં આવે છે.

IOPLL
IOPLL ફ્રેમ_clk અને link_clk જનરેટ કરવા માટે જરૂરી ઘડિયાળ જનરેટ કરે છે. પીએલએલની સંદર્ભ ઘડિયાળ રૂપરેખાંકિત છે પરંતુ 33 ના ડેટા રેટ/ફેક્ટર સુધી મર્યાદિત છે.

• ડિઝાઇન માટે ભૂતપૂર્વample જે 24.33024 Gbps ના ડેટા રેટને સપોર્ટ કરે છે, ફ્રેમ_clk અને link_clk માટેનો ઘડિયાળ દર 368.64 MHz છે.
• ડિઝાઇન માટે ભૂતપૂર્વample જે 32 Gbps ના ડેટા રેટને સપોર્ટ કરે છે, ફ્રેમ_clk અને link_clk માટેનો ઘડિયાળ દર 484.848 MHz છે.

SYSREF જનરેટર
SYSREF એ F-Tile JESD204C ઇન્ટરફેસ સાથે ડેટા કન્વર્ટર્સ માટે નિર્ણાયક સમય સિગ્નલ છે.

ડિઝાઇનમાં SYSREF જનરેટર ભૂતપૂર્વample નો ઉપયોગ ફક્ત ડુપ્લેક્સ JESD204C IP લિંક આરંભ નિદર્શન હેતુ માટે થાય છે. JESD204C સબક્લાસ 1 સિસ્ટમ લેવલ એપ્લિકેશનમાં, તમારે ઉપકરણ ઘડિયાળના સમાન સ્ત્રોતમાંથી SYSREF જનરેટ કરવું આવશ્યક છે.

F-Tile JESD204C IP માટે, SYSREF નિયંત્રણ રજિસ્ટરના SYSREF ગુણક (SYSREF_MULP) SYSREF સમયગાળાને વ્યાખ્યાયિત કરે છે, જે E પરિમાણનો n-પૂર્ણાંક બહુવિધ છે.

તમારે E*SYSREF_MULP ≤16 ખાતરી કરવી આવશ્યક છે. માજી માટેample, જો E=1, SYSREF_MULP માટે કાનૂની સેટિંગ 1-16 ની અંદર હોવું જોઈએ, અને જો E=3, તો SYSREF_MULP માટે કાનૂની સેટિંગ 1-5 ની અંદર હોવું જોઈએ.

નોંધ:  જો તમે શ્રેણીની બહાર SYSREF_MULP સેટ કરો છો, તો SYSREF જનરેટર સેટિંગને SYSREF_MULP=1 પર ઠીક કરશે.
તમે પસંદ કરી શકો છો કે શું તમે SYSREF પ્રકારને એક-શૉટ પલ્સ, સામયિક, અથવા એક્સ દ્વારા ગેપ્ડ સામયિક બનવા માંગો છો.ampF-Tile JESD204C Intel FPGA IP પેરામીટર એડિટરમાં le ડિઝાઇન ટેબ.

કોષ્ટક 9. Exampસામયિક અને ગેપ્ડ સામયિક SYSREF કાઉન્ટરના લેસ

E	SYSREF_MULP	SYSREF પીરિયડ (E*SYSREF_MULP* 32)	ફરજ ચક્ર	વર્ણન
1	1	32	1..31 (પ્રોગ્રામેબલ)	ગેપ્ડ સામયિક
1	1	32	16 (નિયત)	સામયિક
1	2	64	1..63 (પ્રોગ્રામેબલ)	ગેપ્ડ સામયિક
1	2	64	32 (નિયત)	સામયિક
1	16	512	1..511 (પ્રોગ્રામેબલ)	ગેપ્ડ સામયિક
1	16	512	256 (નિયત)	સામયિક
2	3	19	1..191 (પ્રોગ્રામેબલ)	ગેપ્ડ સામયિક
2	3	192	96 (નિયત)	સામયિક
2	8	512	1..511 (પ્રોગ્રામેબલ)	ગેપ્ડ સામયિક
2	8	512	256 (નિયત)	સામયિક
2	9 (ગેરકાયદેસર)	64	32 (નિયત)	ગેપ્ડ સામયિક
2	9 (ગેરકાયદેસર)	64	32 (નિયત)	સામયિક

 

કોષ્ટક 10. SYSREF નિયંત્રણ રજીસ્ટર
તમે SYSREF કંટ્રોલ રજિસ્ટરને ગતિશીલ રીતે પુનઃરૂપરેખાંકિત કરી શકો છો જો રજિસ્ટર સેટિંગ તમે ડિઝાઇન એક્સ જનરેટ કરતી વખતે ઉલ્લેખિત સેટિંગ કરતા અલગ હોય.ample F-Tile JESD204C Intel FPGA IP રીસેટની બહાર હોય તે પહેલાં SYSREF રજિસ્ટરને ગોઠવો. જો તમે આ દ્વારા બાહ્ય SYSREF જનરેટર પસંદ કરો છો
sysref_ctrl[7] રજિસ્ટર બીટ, તમે SYSREF પ્રકાર, ગુણક, ફરજ ચક્ર અને તબક્કા માટે સેટિંગ્સને અવગણી શકો છો.

બિટ્સ	ડિફૉલ્ટ મૂલ્ય	વર્ણન
sysref_ctrl[1:0]	2'b00: વન-શોટ 2'b01: સામયિક 2'b10: સામયિક ગેપ્ડ	SYSREF પ્રકાર. ડિફૉલ્ટ મૂલ્ય SYSREF મોડ સેટિંગ પર આધાર રાખે છે Exampલે ડિઝાઇન F-Tile JESD204C Intel FPGA IP પેરામીટર એડિટરમાં ટેબ.
sysref_ctrl[6:2]	5'b00001	SYSREF ગુણક. આ SYSREF_MULP ફીલ્ડ સામયિક અને ગેપ્ડ-સામયિક SYSREF પ્રકારને લાગુ પડે છે. F-Tile JESD1C IP રીસેટની બહાર છે તે પહેલાં E*SYSREF_MULP મૂલ્ય 16 થી 204 ની વચ્ચે છે તેની ખાતરી કરવા માટે તમારે ગુણક મૂલ્યને ગોઠવવું આવશ્યક છે. જો E*SYSREF_MULP મૂલ્ય આ શ્રેણીની બહાર હોય, તો ગુણક મૂલ્ય 5'b00001 પર ડિફોલ્ટ થાય છે.
sysref_ctrl[7]	ડુપ્લેક્સ ડેટાપાથ: 1'b1 સિમ્પલેક્સ TX અથવા RX ડેટાપાથ: 1'b0	SYSREF પસંદ કરો. ડિફૉલ્ટ મૂલ્ય Ex માં ડેટા પાથ સેટિંગ પર આધાર રાખે છેampF-Tile JESD204C Intel FPGA IP પેરામીટર એડિટરમાં le ડિઝાઇન ટેબ. 0: સિમ્પલેક્સ TX અથવા RX (બાહ્ય SYSREF) 1: ડુપ્લેક્સ (આંતરિક SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF ડ્યુટી ચક્ર જ્યારે SYSREF પ્રકાર સામયિક અથવા ગેપ્ડ સામયિક હોય છે. F-Tile JESD204C IP રીસેટની બહાર હોય તે પહેલાં તમારે ફરજ ચક્રને ગોઠવવું આવશ્યક છે. મહત્તમ મૂલ્ય = (E*SYSREF_MULP*32)-1 દા.તampલે: 50% ફરજ ચક્ર = (E*SYSREF_MULP*32)/2 જો તમે આ રજિસ્ટર ફીલ્ડને રૂપરેખાંકિત ન કરો તો ડ્યુટી સાયકલ 50% પર ડિફોલ્ટ થાય છે, અથવા જો તમે રજિસ્ટર ફીલ્ડને 0 અથવા મહત્તમ મંજૂર મૂલ્ય કરતાં વધુ પર ગોઠવો છો.
sysref_ctrl[17]	1'b0	જ્યારે SYSREF પ્રકાર વન-શોટ હોય ત્યારે મેન્યુઅલ નિયંત્રણ. SYSREF સિગ્નલને ઉચ્ચ પર સેટ કરવા માટે 1 લખો. SYSREF સિગ્નલને નીચા પર સેટ કરવા માટે 0 લખો. વન-શોટ મોડમાં SYSREF પલ્સ બનાવવા માટે તમારે 1 પછી 0 લખવાની જરૂર છે.
sysref_ctrl[31:18]	22'h0	આરક્ષિત.

સિક્વન્સર્સ રીસેટ કરો
આ ડિઝાઇન ભૂતપૂર્વample બે રીસેટ સિક્વન્સર્સ ધરાવે છે:

• રીસેટ સિક્વન્સ 0—TX/RX એવલોન સ્ટ્રીમિંગ ડોમેન, એવલોન મેમરી-મેપ્ડ ડોમેન, કોર PLL, TX PHY, TX કોર અને SYSREF જનરેટર પર રીસેટને હેન્ડલ કરે છે.
• રીસેટ સિક્વન્સ 1—RX PHY અને RX કોર પર રીસેટને હેન્ડલ કરે છે.

3-વાયર SPI
આ મોડ્યુલ SPI ઇન્ટરફેસને 3-વાયરમાં કન્વર્ટ કરવા માટે વૈકલ્પિક છે.

સિસ્ટમ PLL
એફ-ટાઈલમાં ત્રણ ઓન-બોર્ડ સિસ્ટમ PLL છે. આ સિસ્ટમ પીએલએલ હાર્ડ IP (MAC, PCS અને FEC) અને EMIB ક્રોસિંગ માટે પ્રાથમિક ઘડિયાળ સ્ત્રોત છે. આનો અર્થ એ છે કે, જ્યારે તમે સિસ્ટમ PLL ક્લોકિંગ મોડનો ઉપયોગ કરો છો, ત્યારે બ્લોક્સ PMA ઘડિયાળ દ્વારા ક્લોક કરવામાં આવતા નથી અને FPGA કોરમાંથી આવતી ઘડિયાળ પર આધાર રાખતા નથી. દરેક સિસ્ટમ PLL માત્ર એક આવર્તન ઈન્ટરફેસ સાથે સંકળાયેલ ઘડિયાળ જનરેટ કરે છે. માજી માટેampતેથી, તમારે 1 ગીગાહર્ટ્ઝ પર એક ઈન્ટરફેસ અને 500 મેગાહર્ટઝ પર એક ઈન્ટરફેસ ચલાવવા માટે બે સિસ્ટમ પીએલએલની જરૂર છે. સિસ્ટમ PLL નો ઉપયોગ કરવાથી તમે પડોશી લેનને અસર કરતા લેન ઘડિયાળમાં ફેરફાર કર્યા વિના સ્વતંત્ર રીતે દરેક લેનનો ઉપયોગ કરી શકો છો.
દરેક સિસ્ટમ PLL આઠ FGT સંદર્ભ ઘડિયાળોમાંથી કોઈપણ એકનો ઉપયોગ કરી શકે છે. સિસ્ટમ પીએલએલ એક સંદર્ભ ઘડિયાળ શેર કરી શકે છે અથવા અલગ અલગ સંદર્ભ ઘડિયાળો ધરાવે છે. દરેક ઈન્ટરફેસ તે કઈ સિસ્ટમ PLL નો ઉપયોગ કરે છે તે પસંદ કરી શકે છે, પરંતુ, એકવાર પસંદ કર્યા પછી, તે નિશ્ચિત છે, ગતિશીલ પુનઃરૂપરેખાંકનનો ઉપયોગ કરીને પુનઃરૂપરેખાંકિત નથી.

સંબંધિત માહિતી
F-ટાઇલ આર્કિટેક્ચર અને PMA અને FEC ડાયરેક્ટ PHY IP વપરાશકર્તા માર્ગદર્શિકા

Intel Agilex F-tile ઉપકરણોમાં સિસ્ટમ PLL ક્લોકિંગ મોડ વિશે વધુ માહિતી.

પેટર્ન જનરેટર અને તપાસનાર
પેટર્ન જનરેટર અને ચેકર ડેટા બનાવવા માટે ઉપયોગી છેampલેસ અને પરીક્ષણ હેતુઓ માટે દેખરેખ.
કોષ્ટક 11. સપોર્ટેડ પેટર્ન જનરેટર

પેટર્ન જનરેટર	વર્ણન
PRBS પેટર્ન જનરેટર	F-Tile JESD204C ડિઝાઇન example PRBS પેટર્ન જનરેટર નીચેની ડિગ્રી બહુપદીને સપોર્ટ કરે છે: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp પેટર્ન જનરેટર	આ આરamp દરેક અનુગામી s માટે પેટર્ન મૂલ્ય 1 દ્વારા વધારોample, N ની જનરેટરની પહોળાઈ સાથે, અને જ્યારે s માં તમામ બિટ્સ હોય ત્યારે 0 પર વળે છેample છે 1. આરને સક્ષમ કરોamp ED કંટ્રોલ બ્લોકના tst_ctl રજિસ્ટરમાં 1 થી bit 2 લખીને પેટર્ન જનરેટર.
આદેશ ચેનલ આરamp પેટર્ન જનરેટર	F-Tile JESD204C ડિઝાઇન example આદેશ ચેનલ આર આધાર આપે છેamp લેન દીઠ પેટર્ન જનરેટર. આ આરamp કમાન્ડ શબ્દોના 1 બિટ્સ દીઠ પેટર્ન મૂલ્યમાં 6 દ્વારા વધારો થાય છે. શરુઆતનું બીજ એ બધી ગલીઓમાં વૃદ્ધિની પેટર્ન છે.

કોષ્ટક 12. આધારભૂત પેટર્ન તપાસનાર

પેટર્ન તપાસનાર	વર્ણન
PRBS પેટર્ન તપાસનાર	જ્યારે F-Tile JESD204C IP ડેસ્ક્યુ સંરેખણ પ્રાપ્ત કરે છે ત્યારે પેટર્ન ચેકરમાં સ્ક્રૅમ્બલિંગ સીડ સ્વ-સિંક્રનાઇઝ થાય છે. પેટર્ન તપાસનારને સ્ક્રૅમ્બલિંગ સીડ સ્વ-સિંક્રોનાઇઝ કરવા માટે 8 ઓક્ટેટની જરૂર છે.
Ramp પેટર્ન તપાસનાર	પ્રથમ માન્ય ડેટા એસampદરેક કન્વર્ટર (M) માટે le એ r ના પ્રારંભિક મૂલ્ય તરીકે લોડ થયેલ છેamp પેટર્ન અનુગામી ડેટા એસampલેસ મૂલ્યો દરેક ઘડિયાળ ચક્રમાં મહત્તમ સુધી 1 વધારવું જોઈએ અને પછી 0 પર ફેરવવું જોઈએ.

પેટર્ન તપાસનાર	વર્ણન
	માજી માટેample, જ્યારે S=1, N=16 અને WIDTH_MULP = 2, કન્વર્ટર દીઠ ડેટાની પહોળાઈ S * WIDTH_MULP * N = 32 છે. મહત્તમ ડેટા sample મૂલ્ય 0xFFFF છે. આ આરamp પેટર્ન તપાસનાર ચકાસે છે કે તમામ કન્વર્ટરમાં સમાન પેટર્ન પ્રાપ્ત થાય છે.
આદેશ ચેનલ આરamp પેટર્ન તપાસનાર	F-Tile JESD204C ડિઝાઇન example આદેશ ચેનલ આર આધાર આપે છેamp પેટર્ન તપાસનાર. પ્રાપ્ત થયેલ પ્રથમ આદેશ શબ્દ (6 બિટ્સ) પ્રારંભિક મૂલ્ય તરીકે લોડ થયેલ છે. એ જ લેનમાં અનુગામી કમાન્ડ શબ્દો 0x3F સુધી વધવા જોઈએ અને 0x00 સુધી ફેરવવા જોઈએ. આદેશ ચેનલ આરamp પેટર્ન તપાસનાર આર માટે તપાસ કરે છેamp તમામ લેન પર પેટર્ન.

F-ટાઇલ JESD204C TX અને RX IP
આ ડિઝાઇન ભૂતપૂર્વample તમને દરેક TX/RX ને સિમ્પ્લેક્સ મોડ અથવા ડુપ્લેક્સ મોડમાં ગોઠવવાની મંજૂરી આપે છે.
ડુપ્લેક્સ રૂપરેખાંકનો આંતરિક અથવા બાહ્ય સીરીયલ લૂપબેકનો ઉપયોગ કરીને IP કાર્યક્ષમતા પ્રદર્શનને મંજૂરી આપે છે. IP કંટ્રોલ અને સ્ટેટસ ઓબ્ઝર્વેશન માટે પરવાનગી આપવા માટે IP ની અંદર CSR ને ઑપ્ટિમાઇઝ કરવામાં આવતાં નથી.

F-Tile JESD204C ડિઝાઇન Exampલે ઘડિયાળ અને રીસેટ

F-Tile JESD204C ડિઝાઇન example પાસે ઘડિયાળ અને રીસેટ સંકેતોનો સમૂહ છે.

કોષ્ટક 13.ડિઝાઇન Example ઘડિયાળો

ઘડિયાળ સિગ્નલ	દિશા	વર્ણન
mgmt_clk	ઇનપુટ	100 MHz ની આવર્તન સાથે LVDS વિભેદક ઘડિયાળ.
refclk_xcvr	ઇનપુટ	33 ના ડેટા રેટ/ફેક્ટરની આવર્તન સાથે ટ્રાન્સસીવર સંદર્ભ ઘડિયાળ.
refclk_core	ઇનપુટ	સમાન આવર્તન સાથે કોર સંદર્ભ ઘડિયાળ refclk_xcvr.
in_sysref	ઇનપુટ	SYSREF સિગ્નલ. મહત્તમ SYSREF આવર્તન ડેટા દર/(66x32xE) છે.
sysref_out	આઉટપુટ
txlink_clk rxlink_clk	આંતરિક	ડેટા રેટ/66ની આવર્તન સાથે TX અને RX લિંક ઘડિયાળ.
txframe_clk rxframe_clk	આંતરિક	ડેટા રેટની આવર્તન સાથે TX અને RX ફ્રેમ ઘડિયાળ/33 (FCLK_MULP=2) ડેટા રેટની આવર્તન સાથે TX અને RX ફ્રેમ ઘડિયાળ/66 (FCLK_MULP=1)
tx_fclk rx_fclk	આંતરિક	ડેટા રેટ/66 (FCLK_MULP=2)ની આવર્તન સાથે TX અને RX તબક્કા ઘડિયાળ TX અને RX તબક્કા ઘડિયાળ હંમેશા ઊંચી હોય છે (1'b1) જ્યારે FCLK_MULP=1
spi_SCLK	આઉટપુટ	20 MHz ની આવર્તન સાથે SPI બૉડ રેટ ઘડિયાળ.

જ્યારે તમે ડિઝાઇન લોડ કરો છોampએક FPGA ઉપકરણમાં, આંતરિક ninit_done ઇવેન્ટ ખાતરી કરે છે કે જેTAG એવલોન માસ્ટર બ્રિજ તેમજ અન્ય તમામ બ્લોક રીસેટમાં છે.

SYSREF જનરેટર પાસે txlink_clk અને rxlink_clk ઘડિયાળો માટે ઇરાદાપૂર્વક અસુમેળ સંબંધને ઇન્જેક્ટ કરવા માટે તેનું સ્વતંત્ર રીસેટ છે. બાહ્ય ઘડિયાળ ચિપમાંથી SYSREF સિગ્નલનું અનુકરણ કરવા માટે આ પદ્ધતિ વધુ વ્યાપક છે.

કોષ્ટક 14. ડિઝાઇન Exampફરીથી સેટ કરો

સિગ્નલ રીસેટ કરો	દિશા	વર્ણન
વૈશ્વિક_પ્રથમ_એન	ઇનપુટ	J સિવાયના તમામ બ્લોક માટે પુશ બટન વૈશ્વિક રીસેટTAG એવલોન માસ્ટર બ્રિજ સુધી.
ninit_done	આંતરિક	J માટે રીસેટ રીલીઝ આઈપીમાંથી આઉટપુટTAG એવલોન માસ્ટર બ્રિજ સુધી.
edctl_rst_n	આંતરિક	ED કંટ્રોલ બ્લોકને J દ્વારા રીસેટ કરવામાં આવે છેTAG એવલોન માસ્ટર બ્રિજ સુધી. hw_rst અને global_rst_n પોર્ટ ED કંટ્રોલ બ્લોકને રીસેટ કરતા નથી.
hw_rst	આંતરિક	ED કંટ્રોલ બ્લોકના rst_ctl રજિસ્ટરમાં લખીને દાવો કરો અને hw_rst કરો. mgmt_rst_in_n દાખવે છે જ્યારે hw_rst ભારપૂર્વક જણાવવામાં આવે છે.
mgmt_rst_in_n	આંતરિક	વિવિધ IP ના એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ અને રીસેટ સિક્વન્સરના ઇનપુટ્સ માટે રીસેટ કરો:  F-Tile JESD20C IP ડુપ્લેક્સ નેટિવ PHY માટે j204c_reconfig_reset SPI માસ્ટર માટે spi_rst_n PIO સ્થિતિ અને નિયંત્રણ માટે pio_rst_n રીસેટ સિક્વન્સર 0 અને 0 નો reset_in1 પોર્ટ વૈશ્વિક_rst_n, hw_rst, અથવા edctl_rst_n પોર્ટ mgmt_rst_in_n પર રીસેટ કરે છે.
sysref_rst_n	આંતરિક	રીસેટ સિક્વન્સર 0 reset_out2 પોર્ટનો ઉપયોગ કરીને ED કંટ્રોલ બ્લોકમાં SYSREF જનરેટર બ્લોક માટે રીસેટ કરો. રીસેટ સિક્વન્સર 0 reset_out2 પોર્ટ જો કોર PLL લૉક કરેલ હોય તો રીસેટને ડીઝર્ટ કરે છે.
core_pll_rst	આંતરિક	રીસેટ સિક્વન્સર 0 reset_out0 પોર્ટ દ્વારા કોર PLL ને રીસેટ કરે છે. જ્યારે mgmt_rst_in_n રીસેટ કરવામાં આવે ત્યારે કોર PLL રીસેટ થાય છે.
j204c_tx_avs_rst_n	આંતરિક	F-Tile JESD204C TX એવલોન મેમરી-મેપ્ડ ઈન્ટરફેસને રીસેટ સિક્વન્સર 0 દ્વારા રીસેટ કરે છે. TX એવલોન મેમરી-મેપ કરેલ ઈન્ટરફેસ દાવો કરે છે કે જ્યારે mgmt_rst_in_n નો દાવો કરવામાં આવે છે.
j204c_rx_avs_rst_n	આંતરિક	એફ-ટાઈલ JESD204C TX એવલોન મેમરી-મેપ્ડ ઈન્ટરફેસને રીસેટ સિક્વન્સર દ્વારા રીસેટ કરે છે 1. RX એવલોન મેમરી-મેપ કરેલ ઈન્ટરફેસ દાવો કરે છે કે જ્યારે mgmt_rst_in_n નો દાવો કરવામાં આવે છે.
j204c_tx_rst_n	આંતરિક	F-Tile JESD204C TX લિંક અને ટ્રાન્સપોર્ટ લેયરને txlink_clk, અને txframe_clk, ડોમેન્સમાં રીસેટ કરે છે. રીસેટ સિક્વન્સર 0 reset_out5 પોર્ટ j204c_tx_rst_n રીસેટ કરે છે. જો કોર PLL લૉક કરેલ હોય, અને tx_pma_ready અને tx_ready સિગ્નલો પર ભાર મૂકવામાં આવે તો આ રીસેટ ડીઝર્ટ થાય છે.
j204c_rx_rst_n	આંતરિક	F-Tile JESD204C RX લિંકને રીસેટ કરે છે અને rxlink_clk, અને rxframe_clk ડોમેન્સમાં સ્તરો પરિવહન કરે છે.

સિગ્નલ રીસેટ કરો	દિશા	વર્ણન
		રીસેટ સિક્વન્સર 1 reset_out4 પોર્ટ j204c_rx_rst_n રીસેટ કરે છે. જો કોર PLL લૉક કરેલ હોય અને rx_pma_ready અને rx_ready સિગ્નલો પર ભાર મૂક્યો હોય તો આ રીસેટ ડીઝર્ટ થાય છે.
j204c_tx_rst_ack_n	આંતરિક	j204c_tx_rst_n સાથે હેન્ડશેક સિગ્નલ રીસેટ કરો.
j204c_rx_rst_ack_n	આંતરિક	j204c_rx_rst_n સાથે હેન્ડશેક સિગ્નલ રીસેટ કરો.

આકૃતિ 8. ડિઝાઇન માટે ટાઇમિંગ ડાયાગ્રામ Exampફરીથી સેટ કરો

F-Tile JESD204C ડિઝાઇન Example સિગ્નલો

કોષ્ટક 15. સિસ્ટમ ઈન્ટરફેસ સિગ્નલો

સિગ્નલ	દિશા	વર્ણન
ઘડિયાળો અને રીસેટ્સ
mgmt_clk	ઇનપુટ	સિસ્ટમ મેનેજમેન્ટ માટે 100 MHz ઘડિયાળ.
refclk_xcvr	ઇનપુટ	F-tile UX QUAD અને સિસ્ટમ PLL માટે સંદર્ભ ઘડિયાળ. ડેટા રેટ/33 ના પરિબળની સમકક્ષ.
refclk_core	ઇનપુટ	કોર PLL સંદર્ભ ઘડિયાળ. refclk_xcvr જેવી જ ઘડિયાળની આવર્તન લાગુ કરે છે.
in_sysref	ઇનપુટ	JESD204C સબક્લાસ 1 અમલીકરણ માટે બાહ્ય SYSREF જનરેટરમાંથી SYSREF સિગ્નલ.
sysref_out	આઉટપુટ	ડિઝાઇન એક્સ માટે FPGA ઉપકરણ દ્વારા જનરેટ થયેલ JESD204C સબક્લાસ 1 અમલીકરણ માટે SYSREF સિગ્નલampલી લિંક આરંભ હેતુ માત્ર.

 

સિગ્નલ	દિશા	વર્ણન
SPI
spi_SS_n[2:0]	આઉટપુટ	સક્રિય નીચું, SPI સ્લેવ સિગ્નલ પસંદ કરો.
spi_SCLK	આઉટપુટ	SPI સીરીયલ ઘડિયાળ.
spi_sdio	ઇનપુટ/આઉટપુટ	માસ્ટરથી બાહ્ય સ્લેવમાં આઉટપુટ ડેટા. બાહ્ય ગુલામથી માસ્ટર સુધી ડેટા ઇનપુટ કરો.

સિગ્નલ	દિશા	વર્ણન
નોંધ:જ્યારે જનરેટ 3-વાયર SPI મોડ્યુલ વિકલ્પ સક્ષમ હોય.
spi_MISO નોંધ: જ્યારે જનરેટ 3-વાયર SPI મોડ્યુલ વિકલ્પ સક્ષમ ન હોય.	ઇનપુટ	બાહ્ય સ્લેવથી SPI માસ્ટરને ડેટા ઇનપુટ કરો.
spi_MOSI નોંધ: જ્યારે જનરેટ 3-વાયર SPI મોડ્યુલ વિકલ્પ સક્ષમ ન હોય.	આઉટપુટ	SPI માસ્ટરથી એક્સટર્નલ સ્લેવમાં આઉટપુટ ડેટા.

 

સિગ્નલ	દિશા	વર્ણન
એડીસી / ડીએસી
tx_serial_data[LINK*L-1:0]	આઉટપુટ	ડીએસી માટે વિભેદક હાઇ સ્પીડ સીરીયલ આઉટપુટ ડેટા. ઘડિયાળ સીરીયલ ડેટા સ્ટ્રીમમાં એમ્બેડ થયેલ છે.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	ઇનપુટ	ADC તરફથી વિભેદક હાઇ સ્પીડ સીરીયલ ઇનપુટ ડેટા. ઘડિયાળ સીરીયલ ડેટા સ્ટ્રીમમાંથી પુનઃપ્રાપ્ત કરવામાં આવે છે.
rx_serial_data_n[LINK*L-1:0]

 

સિગ્નલ	દિશા	વર્ણન
સામાન્ય હેતુ I/O
user_led[3:0]	આઉટપુટ	નીચેની શરતો માટે સ્થિતિ સૂચવે છે: [0]: SPI પ્રોગ્રામિંગ થઈ ગયું [1]: TX લિંક ભૂલ [2]: RX લિંક ભૂલ [3]: એવલોન સ્ટ્રીમિંગ ડેટા માટે પેટર્ન તપાસનાર ભૂલ
user_dip[3:0]	ઇનપુટ	વપરાશકર્તા મોડ ડીઆઈપી સ્વિચ ઇનપુટ: [0]: આંતરિક સીરીયલ લૂપબેક સક્ષમ [1]: FPGA-જનરેટેડ SYSREF સક્ષમ [૩:૨]: આરક્ષિત

 

સિગ્નલ	દિશા	વર્ણન
આઉટ-ઓફ-બેન્ડ (OOB) અને સ્થિતિ
rx_patchk_data_error[LINK-1:0]	આઉટપુટ	જ્યારે આ સિગ્નલ પર ભાર મૂકવામાં આવે છે, ત્યારે તે સૂચવે છે કે પેટર્ન તપાસનારને ભૂલ મળી છે.
rx_link_error[LINK-1:0]	આઉટપુટ	જ્યારે આ સિગ્નલ ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે તે સૂચવે છે કે JESD204C RX IP એ વિક્ષેપની ખાતરી આપી છે.
tx_link_error[LINK-1:0]	આઉટપુટ	જ્યારે આ સિગ્નલ ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે તે સૂચવે છે કે JESD204C TX IP એ વિક્ષેપની ખાતરી આપી છે.
emb_lock_out	આઉટપુટ	જ્યારે આ સિગ્નલ ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે તે સૂચવે છે કે JESD204C RX IP એ EMB લોક હાંસલ કર્યું છે.
sh_lock_out	આઉટપુટ	જ્યારે આ સિગ્નલ પર ભાર મૂકવામાં આવે છે, ત્યારે તે સૂચવે છે કે JESD204C RX IP સમન્વયન હેડર લૉક છે.

 

સિગ્નલ	દિશા	વર્ણન
એવલોન સ્ટ્રીમિંગ
rx_avst_valid[LINK-1:0]	ઇનપુટ	સૂચવે છે કે શું કન્વર્ટર sampએપ્લીકેશન લેયરનો લે ડેટા માન્ય અથવા અમાન્ય છે. 0: ડેટા અમાન્ય છે 1: ડેટા માન્ય છે
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	ઇનપુટ	કન્વર્ટર એસampએપ્લિકેશન સ્તર પર le ડેટા.

F-Tile JESD204C ડિઝાઇન Exampલે કંટ્રોલ રજીસ્ટર

F-Tile JESD204C ડિઝાઇન exampED કંટ્રોલ બ્લોકમાં le રજીસ્ટર બાઈટ-એડ્રેસિંગ (32 બિટ્સ) નો ઉપયોગ કરે છે.

કોષ્ટક 16. ડિઝાઇન Example સરનામું નકશો
આ 32-બીટ ED કંટ્રોલ બ્લોક રજિસ્ટર mgmt_clk ડોમેનમાં છે.

ઘટક	સરનામું
F-ટાઇલ JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-ટાઇલ JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI નિયંત્રણ	0x0102_0000 – 0x0102_001F
પીઆઈઓ નિયંત્રણ	0x0102_0020 – 0x0102_002F
પીઆઈઓ સ્થિતિ	0x0102_0040 – 0x0102_004F
સિક્વન્સર 0 રીસેટ કરો	0x0102_0100 – 0x0102_01FF
સિક્વન્સર 1 રીસેટ કરો	0x0102_0200 – 0x0102_02FF
ઇડી નિયંત્રણ	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP ટ્રાન્સસીવર PHY રિકોન્ફિગ	0x0200_0000 – 0x023F_FFFF

કોષ્ટક 17. રજીસ્ટર એક્સેસ પ્રકાર અને વ્યાખ્યા
આ કોષ્ટક Intel FPGA IPs માટે રજિસ્ટર એક્સેસ પ્રકારનું વર્ણન કરે છે.

ઍક્સેસ પ્રકાર	વ્યાખ્યા
આરઓ/વી	સોફ્ટવેર ફક્ત વાંચવા માટે (લખવા પર કોઈ અસર નથી). મૂલ્ય અલગ અલગ હોઈ શકે છે.
RW	સોફ્ટવેર વર્તમાન બીટ મૂલ્ય વાંચે છે અને પરત કરે છે. સોફ્ટવેર બીટને ઇચ્છિત મૂલ્ય પર લખે છે અને સેટ કરે છે.
RW1C	સોફ્ટવેર વર્તમાન બીટ મૂલ્ય વાંચે છે અને પરત કરે છે. સોફ્ટવેર 0 લખે છે અને તેની કોઈ અસર થતી નથી. સોફ્ટવેર 1 લખે છે અને બીટને 0 પર સાફ કરે છે જો બીટ હાર્ડવેર દ્વારા 1 પર સેટ કરેલ હોય. હાર્ડવેર બીટને 1 પર સેટ કરે છે. હાર્ડવેર સેટ કરતાં સોફ્ટવેર ક્લીયર ઉચ્ચ પ્રાથમિકતા ધરાવે છે.

કોષ્ટક 18. ED નિયંત્રણ સરનામું નકશો

ઓફસેટ	નામ નોંધણી કરો
0x00	rst_ctl
0x04	rst_sts0
ચાલુ રાખ્યું…

ઓફસેટ	નામ નોંધણી કરો
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8 સી	tst_err0

કોષ્ટક 19. ED નિયંત્રણ બ્લોક નિયંત્રણ અને સ્થિતિ રજીસ્ટર

બાઈટ ઓફસેટ	નોંધણી કરો	નામ	એક્સેસ	રીસેટ કરો	વર્ણન
0x00	rst_ctl	rst_assert	RW	0x0	નિયંત્રણ રીસેટ કરો. [0]: ફરીથી સેટ કરવા માટે 1 લખો. (hw_rst) ડીઝર્ટ રીસેટ કરવા માટે ફરીથી 0 લખો. [૩૧:૧]: આરક્ષિત.
0x04	rst_sts0	rst_status	આરઓ/વી	0x0	સ્થિતિ રીસેટ કરો. [0]: કોર PLL લૉક સ્ટેટસ. [૩૧:૧]: આરક્ષિત.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	આંતરિક અથવા બાહ્ય SYSREF જનરેટર માટે SYSREF ધાર શોધ સ્થિતિ. [0]: 1 નું મૂલ્ય સૂચવે છે કે સબક્લાસ 1 ઑપરેશન માટે SYSREF વધતી ધાર શોધાઈ છે. નવા SYSREF એજ ડિટેક્શનને સક્ષમ કરવા માટે આ બીટને સાફ કરવા માટે સોફ્ટવેર 1 લખી શકે છે. [૩૧:૧]: આરક્ષિત.
0x40	sysref_ctl	sysref_contr ol	RW	ડુપ્લેક્સ ડેટાપાથ વન-શોટ: 0x00080	SYSREF નિયંત્રણ. નો સંદર્ભ લો કોષ્ટક 10 આ રજિસ્ટરના ઉપયોગ વિશે વધુ માહિતી માટે પૃષ્ઠ 17 પર.
				સામયિક:	નોંધ: રીસેટ મૂલ્ય પર આધાર રાખે છે
				0x00081	SYSREF પ્રકાર અને F-ટાઈલ
				ગેપ્ડ - સામયિક:	JESD204C IP ડેટા પાથ પેરામીટર સેટિંગ્સ.
				0x00082
				TX અથવા RX ડેટા
				માર્ગ
				એક વાર:
				0x00000
				સામયિક:
				0x00001
				ગેપ્ડ-
				સામયિક
				0x00002
0x44	sysref_sts	sysref_statu s	આરઓ/વી	0x0	SYSREF સ્થિતિ. આ રજિસ્ટરમાં નવીનતમ SYSREF સમયગાળો અને આંતરિક SYSREF જનરેટરની ફરજ ચક્ર સેટિંગ્સ શામેલ છે. નો સંદર્ભ લો કોષ્ટક 9 SYSREF સમયગાળા અને ફરજ ચક્રના કાનૂની મૂલ્ય માટે પૃષ્ઠ 16 પર.
ચાલુ રાખ્યું…

બાઈટ ઓફસેટ	નોંધણી કરો	નામ	એક્સેસ	રીસેટ કરો	વર્ણન
					[8:0]: SYSREF સમયગાળો. જ્યારે મૂલ્ય 0xFF હોય, ત્યારે SYSREF સમયગાળો = 255 જ્યારે મૂલ્ય જો 0x00 હોય, તો SYSREF સમયગાળો = 256. [17:9]: SYSREF ફરજ ચક્ર. [31:18]: અનામત.
0x80	tst_ctl	tst_control	RW	0x0	પરીક્ષણ નિયંત્રણ. પેટર્ન જનરેટર અને ચેકર માટે અલગ-અલગ ટેસ્ટ પેટર્નને સક્ષમ કરવા માટે આ રજિસ્ટરનો ઉપયોગ કરો. [1:0] = આરક્ષિત ક્ષેત્ર [2] = આરamp_test_ctl 1'b0 = PRBS પેટર્ન જનરેટર અને ચેકરને સક્ષમ કરે છે 1'b1 = r ને સક્ષમ કરે છેamp પેટર્ન જનરેટર અને તપાસનાર [૩૧:૧]: આરક્ષિત.
0x8 સી	tst_err0	tst_error	RW1C	0x0	લિંક 0 માટે ભૂલ ફ્લેગ. જ્યારે બીટ 1'b1 હોય છે, ત્યારે તે સૂચવે છે કે ભૂલ થઈ છે. ભૂલ ફ્લેગ સાફ કરવા માટે તમારે સંબંધિત બીટ પર 1'b1 લખતા પહેલા ભૂલને ઉકેલવી જોઈએ. [0] = પેટર્ન ચેકર ભૂલ [1] = tx_link_error [2] = rx_link_error [3] = કમાન્ડ પેટર્ન ચેકર ભૂલ [31:4]: અનામત.

F-Tile JESD204C Intel FPGA IP ડિઝાઇન એક્સ માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસample વપરાશકર્તા માર્ગદર્શિકા

દસ્તાવેજ સંસ્કરણ	ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન	IP સંસ્કરણ	ફેરફારો
2021.10.11	21.3	1.0.0	પ્રારંભિક પ્રકાશન.

દસ્તાવેજો / સંસાધનો

intel F-Tile JESD204C Intel FPGA IP ડિઝાઇન Example [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા F-Tile JESD204C Intel FPGA IP ડિઝાઇન Example, F-Tile JESD204C, Intel FPGA IP ડિઝાઇન Example, IP ડિઝાઇન Example, ડિઝાઇન Example

સંદર્ભો

• વપરાશકર્તા માર્ગદર્શિકા