F-Tegel JESD204C Intel FPGA IP Design Example

Oer de F-Tile JESD204C Intel® FPGA IP Design Example User Guide

Dizze brûker hantlieding jout de funksjes, gebrûk rjochtlinen, en detaillearre beskriuwing oer it ûntwerp eksamples foar de F-Tile JESD204C Intel® FPGA IP mei Intel Agilex™-apparaten.

Bedoeld publyk

Dit dokumint is bedoeld foar:

• Untwerparsjitekt om IP-seleksje te meitsjen tidens systeemnivo-ûntwerpplanningsfase
• Hardware-ûntwerpers by it yntegrearjen fan it IP yn har ûntwerp op systeemnivo
• Validaasje-yngenieurs tidens systeemnivo-simulaasje en hardware-validaasjefaze

Related Documents
De folgjende tabel listet oare referinsjedokuminten dy't relatearre binne oan de F-Tile JESD204C Intel FPGA IP.

tabel 1. Related Documents

Referinsje	Beskriuwing
F-Tegel JESD204C Intel FPGA IP User Guide	Jout ynformaasje oer de F-Tile JESD204C Intel FPGA IP.
F-Tegel JESD204C Intel FPGA IP Release Notes	Listt de wizigingen makke foar de F-Tile JESD204C F-Tile JESD204C yn in bepaalde release.
Intel Agilex Device Data Sheet	Dit dokumint beskriuwt de elektryske skaaimerken, switching skaaimerken, konfiguraasje spesifikaasjes, en timing foar Intel Agilex apparaten.

Acronyms en Glossary

Tabel 2. Acronym List

Acronym	Utwreiding
LEMC	Lokale útwreide multiblokklok
FC	Frame klok rate
ADC	Analog nei digitaal omrekkener
DAC	Digital nei Analog Converter
DSP	Digitale sinjaal prosessor
TX	Sender
RX	Untfanger

Acronym	Utwreiding
DLL	Laach foar gegevensferbining
CSR	Kontrôle en status register
CRU	Klok en Reset Unit
ISR	Underbrekken fan tsjinstferliening
FIFO	Earst-yn-earst-út
SERDES	Serializer Deserializer
ECC	Flater Korrigearje Code
FEC	Flaterkorreksje trochstjoere
SERR	Single Error Detection (yn ECC, korrigearje)
DERR	Dûbele flaterdeteksje (yn ECC, fataal)
PRBS	Pseudorandom binêre folchoarder
MAC	Media Access Controller. MAC omfettet protokol sublaach, ferfier laach, en gegevens keppeling laach.
PHY	Fysike laach. PHY omfettet typysk de fysike laach, SERDES, bestjoerders, ûntfangers en CDR.
PCS	Fysike Kodearring Sub-laach
PMA	Fysike Medium Taheaksel
RBD	RX Buffer Fertraging
UI	Unit Ynterval = doer fan serial bit
Oantal RBD	RX Buffer Delay lêste lane oankomst
RBD offset	RX Buffer Delay release kâns
SH	Syngronisearje koptekst
TL	Ferfierslaach
EMIB	Ynbêde Multi-die Interconnect Bridge

Tabel 3. Glossary List

Term	Beskriuwing
Converter Apparaat	ADC of DAC converter
Logic apparaat	FPGA of ASIC
Octet	In groep fan 8 bits, dy't tsjinnet as ynfier nei 64/66 encoder en útfier fan 'e decoder
Nibble	In set fan 4 bits dat is de basis wurk ienheid fan JESD204C spesifikaasjes
Blok	In 66-bit symboal generearre troch it 64/66 kodearringskema
Line Rate	Effektive gegevensrate fan serial link Lane Line Rate = (Mx Sx N'x 66/64 x FC) / L
Link Klok	Link Klok = Lane Line Rate / 66.
Frame	In set fan opienfolgjende oktetten wêryn de posysje fan elk oktet kin wurde identifisearre troch ferwizing nei in frame alignment sinjaal.
Frame klok	In systeemklok dy't rint op it taryf fan it frame, dat moat 1x en 2x linkklok wêze.

Term	Beskriuwing
Samples per frame klok	Samples per klok, de totale samples yn frame klok foar de converter apparaat.
LEMC	Ynterne klok brûkt om align de grins fan de útwreide multiblock tusken leanen en yn de eksterne ferwizings (SYSREF of Subklasse 1).
Subklasse 0	Gjin stipe foar deterministyske latency. Gegevens moatte daliks frijjûn wurde op baan nei baan deskew op ûntfanger.
Subklasse 1	Deterministyske latency mei SYSREF.
Multipoint Link	Inter-apparaat keppelings mei 2 of mear converter apparaten.
64B / 66B Kodearring	Linjekoade dy't 64-bit gegevens yn kaart bringt nei 66 bits om in blok te foarmjen. De gegevensstruktuer op basisnivo is in blok dat begjint mei 2-bit syngronisaasjekop.

Tabel 4. Symboalen

Term	Beskriuwing
L	Oantal banen per converter apparaat
M	Oantal converters per apparaat
F	Oantal oktetten per frame op in inkele baan
S	Oantal samples oerdroegen per inkele converter per frame syklus
N	Converter resolúsje
N'	Totaal oantal bits per sample yn it brûkersgegevensformaat
CS	Oantal kontrôle bits per konverzje sample
CF	Oantal kontrôle wurden per frame klok perioade per keppeling
HD	Opmaak foar brûkersgegevens mei hege tichtheid
E	Oantal multiblock yn in útwreide multiblock

F-Tegel JESD204C Intel FPGA IP Design Example Quick Start Guide

It F-Tegel JESD204C Intel FPGA IP-ûntwerp examples foar Intel Agilex-apparaten hat in simulearjende testbank en in hardware-ûntwerp dy't kompilaasje en hardwaretesten stipet.
Jo kinne it F-Tegel JESD204C-ûntwerp generearje examples troch de IP katalogus yn de Intel Quartus® Prime Pro Edition software.

Ofbylding 1. Untwikkeling Stages foar de Design Example

Design Example Blokdiagram

figuer 2. F-Tegel JESD204C Design Example Blokdiagram op hege nivo

It ûntwerp eksample bestiet út de folgjende modules:

• Platfoarm Designer systeem
  • F-Tegel JESD204C Intel FPGA IP
  • JTAG nei Avalon Master brêge
  • Parallel I/O (PIO) controller
  • Serial Port Interface (SPI) - master module - IOPLL
  • SYSREF generator
  • Example Design (ED) Control CSR
  • Sequencers weromsette
• Systeem PLL
• Pattern generator
• Patroan checker

Tabel 5. Untwerp Example Modules

Components	Beskriuwing
Platfoarm Designer systeem	It systeem fan platfoarmûntwerper instantiearret it F-Tile JESD204C IP-gegevenspaad en stypjende perifeare apparaten.
F-Tegel JESD204C Intel FPGA IP	Dit platfoarmûntwerper-subsysteem befettet de TX- en RX F-Te JESD204C IP's ynstânsje tegearre mei de duplex PHY.
JTAG nei Avalon Master brêge	Dizze brêge jout systeemkonsole-host tagong ta it ûnthâld-kaart IP yn it ûntwerp fia de JTAG ynterface.
Parallel I/O (PIO) controller	Dizze controller jout in ûnthâld-mapped ynterface foar sampling en driuwende algemiene doel I / O havens.
SPI master	Dizze module behannelet de serial oerdracht fan konfiguraasje gegevens oan de SPI ynterface op de converter ein.
SYSREF generator	De SYSREF-generator brûkt de linkklok as referinsjeklok en genereart SYSREF-pulsen foar de F-Tile JESD204C IP. Noat: Dit ûntwerp eksample brûkt de SYSREF-generator om de duplex F-Tile JESD204C IP-keppelingsinitialisaasje te demonstrearjen. Yn de F-Tile JESD204C subklasse 1 systeem nivo applikaasje, Jo moatte generearje de SYSREF út deselde boarne as de apparaat klok.
IOPLL	Dit ûntwerp eksample brûkt in IOPLL om in brûkersklok te generearjen foar it ferstjoeren fan gegevens yn 'e F-Tile JESD204C IP.
ED Control CSR	Dizze module jout SYSREF detection kontrôle en status, en test patroan kontrôle en status.
Sequencers weromsette	Dit ûntwerp eksample bestiet út 2 reset sequencers: Reset Sequence 0 - Behannelt de reset nei TX / RX Avalon® streaming domein, Avalon ûnthâld-maped domein, kearn PLL, TX PHY, TX kearn, en SYSREF generator. Reset Sequence 1 - Behannelt de reset nei RX PHY en RX kearn.
Systeem PLL	Primêre klok boarne foar de F-tegel hurde IP en EMIB krusing.
Pattern generator	De patroangenerator genereart in PRBS of ramp patroan.
Patroan checker	De patroankontrôler ferifiearret de PRBS of ramp patroan ûntfongen, en flagge in flater as it fynt in mismatch fan gegevens sample.

Software easken

Intel brûkt de folgjende software om it ûntwerp te testen bglamples yn in Linux-systeem:

• Intel Quartus Prime Pro Edition software
• Questa * / ModelSim * of VCS * / VCS MX simulator

It generearjen fan it ûntwerp

Om it ûntwerp te generearjen bglample út de IP parameter bewurker:

1. Meitsje in projekt rjochte op Intel Agilex F-tile-apparaatfamylje en selektearje it winske apparaat.
2. Yn 'e IP-katalogus, Tools ➤ IP-katalogus, selektearje F-Tile JESD204C Intel FPGA IP.
3. Spesifisearje in namme op it heechste nivo en de map foar jo oanpaste IP-fariaasje. Klik OK. De parameter bewurker foeget de top-nivo .ip file nei it aktuele projekt automatysk. As jo ​​frege wurde om de .ip file nei it projekt, klik Project ➤ Add/ Remove Files yn Project te foegjen de file.
4. Under de eksample ljepper Design, spesifisearje it ûntwerp bglample parameters lykas beskreaun yn Design Example Parameters.
5. Klik Generearje Example Design.

De software genereart alle ûntwerp files yn de submappen. Dizze files binne nedich foar in run simulaasje en kompilaasje.

Design Example Parameters
De F-Tile JESD204C Intel FPGA IP-parameterbewurker omfettet de Example Untwerp ljepper foar jo om bepaalde parameters op te jaan foardat jo it ûntwerp generearje bglample.

Tabel 6. Parameters yn de Exampde Design Tab

Parameter	Opsjes	Beskriuwing
Selektearje Design	System Console Control Gjin	Selektearje de kontrôle fan 'e systeemkonsole om tagong te krijen ta it ûntwerp bglample gegevenspaad troch de systeemkonsole.
Simulaasje	Oan út	Skeakelje foar it IP om de nedige te generearjen files foar it simulearjen fan it ûntwerp example.
Synteze	Oan út	Skeakelje foar it IP om de nedige te generearjen files foar Intel Quartus Prime kompilaasje en hardware demonstraasje.
HDL-formaat (foar simulaasje)	Verilog VDHL	Selektearje it HDL-formaat fan 'e RTL files foar simulaasje.
HDL-formaat (foar synteze)	Allinnich Verilog	Selektearje it HDL-formaat fan 'e RTL files foar synteze.

Parameter	Opsjes	Beskriuwing
Generearje 3-wire SPI module	Oan út	Skeakelje om 3-wire SPI ynterface yn te skeakeljen ynstee fan 4-wire.
Sysref modus	Ien skot Periodyk Periodyk skieden	Selektearje of jo wolle dat de SYSREF-ôfstimming in ien-shot-pulsmodus is, periodyk, of periodyk mei gapped, basearre op jo ûntwerpeasken en timingfleksibiliteit. Ien-shot—Selektearje dizze opsje om SYSREF yn te skeakeljen om in ien-shot-pulsmodus te wêzen. De wearde fan it sysref_ctrl[17] registerbit is 0. Neidat de F-Tile JESD204C IP reset deasserts is, feroarje de wearde fan it sysref_ctrl[17] register fan 0 nei 1, dan nei 0, foar in ien-shot SYSREF-puls. Periodyk - SYSREF yn periodike modus hat 50:50 duty cycle. SYSREF-perioade is E*SYSREF_MULP. Periodyk gated - SYSREF hat programmeerbere plichtsyklus fan granulariteit fan 1 linkkloksyklus. SYSREF-perioade is E*SYSREF_MULP. Foar ynstellings foar plichtsyklus bûten it berik, moat it SYSREF-generaasjeblok automatysk 50:50 plichtsyklus ôfliede. Ferwize nei de SYSREF Generator seksje foar mear ynformaasje oer de SYSREF perioade.
Selektearje board	Gjin	Selektearje it boerd foar it ûntwerp bglample. Gjin - Dizze opsje slút hardwareaspekten út foar it ûntwerp bglample. Alle pin-opdrachten wurde ynsteld op firtuele pins.
Test Pattern	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Selektearje patroangenerator en checker testpatroan. Pattern Generator-JESD204C stipe PRBS patroangenerator per gegevens sample. Dit betsjut dat de breedte fan de gegevens is N + CS opsje. PRBS patroangenerator en checker binne nuttich foar it meitsjen fan gegevens sample stimulus foar testen en it is net kompatibel mei PRBS test modus op de ADC / DAC converter. Ramp Pattern Generator-JESD204C-keppelingslaach wurket normaal, mar it ferfier wurdt letter útskeakele en de ynfier fan 'e formatter wurdt negearre. Eltse baan stjoert in identike oktetstream dy't ferheget fan 0x00 nei 0xFF en dan werhellet. Ramp patroantest is ynskeakele troch prbs_test_ctl. PRBS Pattern Checker - JESD204C PRBS scrambler is sels syngronisearjend en it wurdt ferwachte dat as de IP-kearn yn steat is om keppeling te ûntsiferjen, it scrambling-sied al syngronisearre is. PRBS scrambling sied sil nimme up 8 octets om sels inisjalisearje. Ramp Pattern Checker - JESD204C scrambling is sels syngronisearjend en it wurdt ferwachte dat as de IP-kearn yn steat is om keppeling te ûntsiferjen, it scrambling-sied al syngronisearre is. It earste jildige oktet wurdt laden as de ramp initial wearde. Folgjende gegevens moatte tanimme oant 0xFF en rôlje oer nei 0x00. Ramp patroan checker moat kontrolearje foar identike patroan oer alle banen.
Ynskeakelje ynterne serial loopback	Oan út	Selektearje ynterne serial loopback.
Kommando Channel ynskeakelje	Oan út	Selektearje kommando kanaal patroan.

Directory Struktuer
It F-Tegel JESD204C-ûntwerp example mappen befetsje generearre files foar it ûntwerp examples.

figuer 3. Directory Struktuer foar F-Tegel JESD204C Intel Agilex Design Example

tabel 7. Directory Files

Mappen	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulaasje / mentor	modelsim_sim.tcl tb_top_waveform.do
simulaasje / synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulearje it ûntwerp Exampde Testbank

It ûntwerp eksample testbench simulearret jo oanmakke ûntwerp.

figuer 4. Proseduere

Om it ûntwerp te simulearjen, útfiere de folgjende stappen:

1. Feroarje de wurkmap neiample_design_directory>/simulaasje/ .
2. Run it simulaasjeskript yn 'e kommandorigel. De tabel hjirûnder lit de kommando's sjen om de stipe simulators út te fieren.

Simulator	Befel
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (sûnder Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

De simulaasje einiget mei berjochten dy't oanjaan oft de run suksesfol wie of net.

figuer 5. Súksesfol simulaasje
Dizze figuer toant de suksesfolle simulaasje berjocht foar VCS simulator.

It gearstallen fan it ûntwerp Example

Om de kompilaasje-allinich exampLe projekt, folgje dizze stappen:

1. Soargje foar kompilaasjeûntwerp example generaasje is kompleet.
2. Yn 'e Intel Quartus Prime Pro Edition-software iepenje it Intel Quartus Prime Pro Edition-projektample_ design_ directory>/ed/quartus.
3. Klikje op kompilaasje begjinne yn it ferwurkingsmenu.

Detaillearre beskriuwing foar de F-Te JESD204C Design Example

It F-Tegel JESD204C-ûntwerp example toant de funksjonaliteit fan gegevensstreaming mei loopback-modus.
Jo kinne de parameterynstellingen fan jo kar opjaan en it ûntwerp bglample.
It ûntwerp eksample is beskikber allinnich yn duplex modus foar sawol Base en PHY fariant. Jo kinne allinich Base of PHY allinich fariant kieze, mar de IP soe it ûntwerp eksample foar sawol Base as PHY.

Noat:  Guon konfiguraasjes mei hege gegevensrate kinne timing mislearje. Om foar te kommen timing mislearjen, beskôgje in spesifisearje legere frame klok frekwinsje multiplier (FCLK_MULP) wearde yn de Konfiguraasjes ljepper fan de F-Tegel JESD204C Intel FPGA IP parameter bewurker.

Systeem komponinten

It F-Tegel JESD204C-ûntwerp example jout in software-basearre kontrôle flow dy't brûkt de hurde kontrôle ienheid mei of sûnder systeem console stipe.

It ûntwerp eksample makket in automatyske keppeling mooglik yn ynterne en eksterne loopback-modi.

JTAG nei Avalon Master Bridge
De J.TAG nei Avalon Master Bridge biedt in ferbining tusken it hostsysteem om tagong te krijen ta it ûnthâld-mapte F-Tile JESD204C IP en de perifeare IP-kontrôle en statusregisters fia de JTAG ynterface.

figuer 6. Systeem mei in JTAG nei Avalon Master Bridge Core

Noat:  Systeemklok moat op syn minst 2X flugger wêze as de JTAG klok. De systeemklok is mgmt_clk (100MHz) yn dit ûntwerp example.

Parallelle I/O (PIO) Core
De parallelle input / output (PIO) kearn mei Avalon ynterface jout in ûnthâld-mapped ynterface tusken in Avalon ûnthâld-mapped slave haven en algemiene doel I / O havens. De I/O-poarten ferbine òf mei on-chip brûkerslogika, òf mei I/O-pins dy't ferbine mei apparaten dy't bûten de FPGA binne.

figuer 7. PIO Core mei ynputhavens, útfierpoarten en IRQ-stipe
Standert skeakelt de Platformûntwerper-komponint de Interrupt Service Line (IRQ) út.

De PIO I / O-poarten wurde tawiisd oan it boppeste nivo HDL file (io_ status foar ynfier havens, io_ kontrôle foar útfier havens).

De tabel hjirûnder beskriuwt de sinjaal ferbining foar de status en kontrôle I / O havens oan de DIP switch en LED op de ûntwikkeling kit.

tabel 8. PIO Core I / O Ports

Haven	Bit	Sinjaal
Out_port	0	USER_LED SPI-programmearring dien
	31:1	Reservearre
In_port	0	USER_DIP ynterne serial loopback ynskeakelje Off = 1 Oan = 0
	1	USER_DIP FPGA-generearre SYSREF ynskeakelje Off = 1 Oan = 0
	31:2	Reservearre.

SPI Master
De SPI-mastermodule is in standert Platformûntwerper-komponint yn 'e standertbibleteek fan' e IP Catalog. Dizze module brûkt it SPI-protokol om de konfiguraasje fan eksterne converters (bglample, ADC, DAC, en eksterne klokgenerators) fia in strukturearre registerromte binnen dizze apparaten.

De SPI-master hat in Avalon-memory-mapeare interface dy't ferbynt mei de Avalon-master (JTAG nei Avalon-masterbrêge) fia de Avalon-memory-mapped interconnect. De SPI-master ûntfangt konfiguraasje-ynstruksjes fan 'e Avalon-master.

De SPI-mastermodule kontrolearret oant 32 ûnôfhinklike SPI-slaven. De SCLK-baudrate is konfigureare op 20 MHz (dielber troch 5).
Dizze module is konfigurearre foar in 4-wire, 24-bit breedte ynterface. As de opsje Generate 3-Wire SPI Module selektearre is, wurdt in ekstra module ynstantiearre om de 4-wire-útfier fan 'e SPI-master te konvertearjen nei 3-wire.

IOPLL
De IOPLL genereart de klok dy't nedich is om frame_clk en link_clk te generearjen. De referinsjeklok nei de PLL is konfigurearber, mar beheind ta de gegevensrate / faktor fan 33.

• Foar ûntwerp bglample dat stipet gegevens rate fan 24.33024 Gbps, de klok taryf foar frame_clk en link_clk is 368.64 MHz.
• Foar ûntwerp bglample dat stipet gegevens rate fan 32 Gbps, de klok taryf foar frame_clk en link_clk is 484.848 MHz.

SYSREF Generator
SYSREF is in kritysk timing sinjaal foar gegevens converters mei F-Tile JESD204C ynterface.

De SYSREF-generator yn it ûntwerp example wurdt allinich brûkt foar it duplex JESD204C IP-keppelingsinitialisaasje-demonstraasjedoel. Yn 'e JESD204C subklasse 1 systeemnivo applikaasje moatte jo SYSREF generearje fan deselde boarne as de apparaatklok.

Foar de F-Tegel JESD204C IP definiearret de SYSREF-multiplikator (SYSREF_MULP) fan it SYSREF-kontrôleregister de SYSREF-perioade, dy't n-geheel meartal is fan de E-parameter.

Jo moatte soargje foar E*SYSREF_MULP ≤16. Bygelyksample, as E=1, moat de wetlike ynstelling foar SYSREF_MULP binnen 1–16 wêze, en as E=3, moat de wetlike ynstelling foar SYSREF_MULP binnen 1–5 wêze.

Noat:  As jo ​​in SYSREF_MULP bûten it berik ynstelle, sil de SYSREF-generator de ynstelling reparearje op SYSREF_MULP=1.
Jo kinne selektearje of jo wolle dat it SYSREF-type in ien-shot-puls, periodyk of gapped periodyk is troch de Example ljepper Untwerp yn 'e F-Tile JESD204C Intel FPGA IP-parameterbewurker.

Tabel 9. Examples fan Periodyk en Gapped Periodyk SYSREF Counter

E	SYSREF_MULP	SYSREF PERIODE (E*SYSREF_MULP* 32)	Duty Cycle	Beskriuwing
1	1	32	1..31 (Programmerber)	Periodyk skieden
1	1	32	16 (Fêst)	Periodyk
1	2	64	1..63 (Programmerber)	Periodyk skieden
1	2	64	32 (Fêst)	Periodyk
1	16	512	1..511 (Programmerber)	Periodyk skieden
1	16	512	256 (Fêst)	Periodyk
2	3	19	1..191 (Programmerber)	Periodyk skieden
2	3	192	96 (Fêst)	Periodyk
2	8	512	1..511 (Programmerber)	Periodyk skieden
2	8	512	256 (Fêst)	Periodyk
2	9 (Yllegaal)	64	32 (Fêst)	Periodyk skieden
2	9 (Yllegaal)	64	32 (Fêst)	Periodyk

 

Tabel 10. SYSREF Control Registers
Jo kinne de SYSREF-kontrôleregisters dynamysk opnij konfigurearje as de registerynstelling oars is as de ynstelling dy't jo opjûn hawwe doe't jo it ûntwerp eks.ample. Konfigurearje de SYSREF-registers foardat de F-Te JESD204C Intel FPGA IP út reset is. As jo ​​selektearje de eksterne SYSREF generator troch de
sysref_ctrl [7] register bit, kinne jo negearje de ynstellings foar SYSREF type, multiplier, duty cycle en faze.

Bits	Standert Wearde	Beskriuwing
sysref_ctrl[1:0]	2'b00: ien skot 2'b01: Periodyk 2'b10: Gapped periodyk	SYSREF type. De standert wearde hinget ôf fan de SYSREF modus ynstelling yn de Example Design ljepper yn 'e F-Tile JESD204C Intel FPGA IP parameter bewurker.
sysref_ctrl[6:2]	5b00001	SYSREF multiplier. Dit SYSREF_MULP-fjild is fan tapassing op periodyk en gapped-periodyk SYSREF-type. Jo moatte de multiplierwearde konfigurearje om te soargjen dat de E * SYSREF_MULP-wearde tusken 1 oant 16 is foardat de F-Tile JESD204C IP út reset is. As de E*SYSREF_MULP-wearde bûten dit berik is, is de multiplierwearde standert op 5'b00001.
sysref_ctrl[7]	Duplex datapaad: 1'b1 Simplex TX of RX gegevenspaad: 1'b0	SYSREF selektearje. De standertwearde hinget ôf fan 'e gegevenspaadynstelling yn 'e Example ljepper Untwerp yn 'e F-Tile JESD204C Intel FPGA IP-parameterbewurker. 0: Simplex TX of RX (eksterne SYSREF) 1: Duplex (ynterne SYSREF)
sysref_ctrl[16:8]	9 h0	SYSREF duty cycle doe't SYSREF type is periodyk of gapped periodyk. Jo moatte de duty cycle konfigurearje foardat de F-Te JESD204C IP út reset is. Maksimum wearde = (E * SYSREF_MULP * 32) -1 Foar eksample: 50% duty cycle = (E*SYSREF_MULP*32)/2 De duty cycle stiet standert op 50% as jo dit registerfjild net ynstelle, of as jo it registerfjild ynstelle op 0 of mear as de maksimum tastiene wearde.
sysref_ctrl[17]	1b0	Hânlieding as SYSREF-type ien-shot is. Skriuw 1 om it SYSREF-sinjaal op heech te setten. Skriuw 0 om it SYSREF-sinjaal op leech te setten. Jo moatte in 1 skriuwe dan in 0 om in SYSREF-puls te meitsjen yn ien-shot-modus.
sysref_ctrl[31:18]	22 h0	Reservearre.

Sequencers weromsette
Dit ûntwerp eksample bestiet út twa reset sequencers:

• Reset Sequence 0 - Behannelt de reset nei TX / RX Avalon streaming domein, Avalon ûnthâld-maped domein, kearn PLL, TX PHY, TX kearn, en SYSREF generator.
• Reset Sequence 1 - Behannelt de reset nei RX PHY en RX Core.

3-Wire SPI
Dizze module is opsjoneel om SPI-ynterface te konvertearjen nei 3-wire.

Systeem PLL
F-tegel hat trije onboard systeem PLLs. Dizze systeem PLL's binne de primêre klokboarne foar hurde IP (MAC, PCS, en FEC) en EMIB-oergong. Dit betsjut dat, as jo it systeem PLL-klokmodus brûke, de blokken net wurde klokt troch de PMA-klok en binne net ôfhinklik fan in klok dy't komt fan 'e FPGA-kearn. Elts systeem PLL genereart allinnich de klok ferbûn mei ien frekwinsje ynterface. Bygelyksample, jo moatte twa systeem PLLs foar in run ien ynterface op 1 GHz en ien ynterface op 500 MHz. Mei it brûken fan in systeem PLL kinne jo elke baan selsstannich brûke sûnder dat in baanklokferoaring ynfloed hat op in oanbuorjende baan.
Elts systeem PLL kin brûke ien fan de acht FGT referinsje klokken. Systeem PLLs kinne diele in referinsje klok of hawwe ferskillende referinsje klokken. Eltse ynterface kin kieze hokker systeem PLL it brûkt, mar, ien kear keazen, it is fêst, net reconfigurable mei help fan dynamyske rekonfiguraasje.

Related Information
F-tile Architecture en PMA en FEC Direct PHY IP User Guide

Mear ynformaasje oer it systeem PLL clocking modus yn Intel Agilex F-tile apparaten.

Patroangenerator en Checker
De patroangenerator en kontrôler binne nuttich foar it meitsjen fan gegevensamples en tafersjoch foar testdoelen.
tabel 11. Stipe Pattern Generator

Pattern Generator	Beskriuwing
PRBS patroan generator	It F-Tegel JESD204C-ûntwerp example PRBS-patroangenerator stipet de folgjende graad fan polynomen: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp patroan generator	De ramp patroanwearde nimt ta mei 1 foar elke folgjende sample mei de generator breedte fan N, en rôlet oer nei 0 doe't alle bits yn 'e sample binne 1. Aktivearje de ramp patroangenerator troch in 1 oant bit 2 te skriuwen fan it tst_ctl-register fan it ED-kontrôleblok.
Kommando kanaal ramp patroan generator	It F-Tegel JESD204C-ûntwerp example stipet kommando kanaal ramp patroangenerator per baan. De ramp patroan wearde nimt ta mei 1 per 6 bits fan kommando wurden. It begjinnende sied is in tanimmend patroan oer alle banen.

tabel 12. Stipe Pattern Checker

Pattern Checker	Beskriuwing
PRBS patroan checker	It scrambling sied yn 'e patroanchecker is selssyngronisearre as de F-Te JESD204C IP deskew-ôfstimming berikt. De patroanchecker fereasket 8 oktetten foar it scrambling-sied om sels te syngronisearjen.
Ramp patroan checker	De earste jildige gegevens sample foar eltse converter (M) wurdt laden as de begjinwearde fan de ramp patroan. Folgjende gegevens sampLes wearden moatte tanimme mei 1 yn elke klok syklus oant it maksimum en dan rôlje oer nei 0.

Pattern Checker	Beskriuwing
	Bygelyksample, as S=1, N=16 en WIDTH_MULP = 2, is de gegevensbreedte per converter S * WIDTH_MULP * N = 32. De maksimale gegevens sample wearde is 0xFFFF. De ramp patroan checker ferifiearret dat identike patroanen wurde ûntfongen oer alle converters.
Kommando kanaal ramp patroan checker	It F-Tegel JESD204C-ûntwerp example stipet kommando kanaal ramp patroan checker. It earste kommando wurd (6 bits) ûntfongen wurdt laden as de begjinwearde. Folgjende kommando wurden yn deselde baan moatte tanimme oant 0x3F en rôlje oer nei 0x00. It kommando kanaal ramp patroan checker sjeks foar ramp patroanen oer alle banen.

F-Tegel JESD204C TX en RX IP
Dit ûntwerp eksample kinne jo konfigurearje eltse TX / RX yn simplex modus of duplex modus.
Duplex-konfiguraasjes tastean demonstraasje fan IP-funksjonaliteit mei ynterne as eksterne serial loopback. CSR's binnen it IP binne net optimalisearre om IP-kontrôle en statusobservaasje mooglik te meitsjen.

F-Tegel JESD204C Design Example Klok en weromsette

It F-Tegel JESD204C-ûntwerp example hat in set fan klok en reset sinjalen.

Tabel 13.Design Example klokken

Klok Signal	Rjochting	Beskriuwing
mgmt_clk	Ynfier	LVDS differinsjaaloperator klok mei frekwinsje fan 100 MHz.
refclk_xcvr	Ynfier	Transceiver referinsjeklok mei frekwinsje fan gegevensrate / faktor fan 33.
refclk_core	Ynfier	Core ferwizing klok mei deselde frekwinsje as refclk_xcvr.
yn_sysref	Ynfier	SYSREF sinjaal. Maksimum SYSREF frekwinsje is gegevens rate / (66x32xE).
sysref_out	Utfier
txlink_clk rxlink_clk	Ynterne	TX en RX link klok mei frekwinsje fan gegevens rate / 66.
txframe_clk rxframe_clk	Ynterne	TX en RX frame klok mei frekwinsje fan gegevens rate / 33 (FCLK_MULP = 2) TX en RX frame klok mei frekwinsje fan gegevens rate / 66 (FCLK_MULP = 1)
tx_fclk rx_fclk	Ynterne	TX en RX faze klok mei frekwinsje fan gegevens rate / 66 (FCLK_MULP = 2) TX en RX faze klok is altyd heech (1'b1) doe't FCLK_MULP = 1
spi_SCLK	Utfier	SPI baud rate klok mei frekwinsje fan 20 MHz.

As jo ​​lade it ûntwerp example yn in FPGA-apparaat, soarget in ynterne ninit_done-evenemint dat de JTAG nei Avalon Master brêge is yn reset likegoed as alle oare blokken.

De SYSREF-generator hat syn ûnôfhinklike reset om opsetlike asynchrone relaasje te ynjeksje foar de txlink_clk- en rxlink_clk-klokken. Dizze metoade is wiidweidiger yn it emulearjen fan it SYSREF-sinjaal fan in eksterne klokchip.

Tabel 14. Design Example Resets

Weromsette sinjaal	Rjochting	Beskriuwing
global_rst_n	Ynfier	Drukknop globale reset foar alle blokken, útsein de JTAG nei Avalon Master brêge.
ninit_done	Ynterne	Utfier fan Reset Release IP foar de JTAG nei Avalon Master brêge.
edctl_rst_n	Ynterne	It ED-kontrôleblok wurdt weromset troch JTAG nei Avalon Master brêge. De hw_rst- en global_rst_n-poarten sette it ED-kontrôleblok net werom.
hw_rst	Ynterne	Befêstigje en deassert hw_rst troch te skriuwen nei it rst_ctl-register fan it ED-kontrôleblok. mgmt_rst_in_n beweart as hw_rst wurdt beweard.
mgmt_rst_in_n	Ynterne	Weromsette foar Avalon-ûnthâld-mapeare ynterfaces fan ferskate IP's en ynputen fan reset-sekwinsjers:  j20c_reconfig_reset foar F-Te JESD204C IP duplex Native PHY spi_rst_n foar SPI master pio_rst_n foar PIO-status en kontrôle reset_in0 haven fan reset sequencer 0 en 1 De global_rst_n, hw_rst, of edctl_rst_n haven beweart reset op mgmt_rst_in_n.
sysref_rst_n	Ynterne	Weromsette foar SYSREF generator blok yn de ED Control blok mei help fan de reset sequencer 0 reset_out2 haven. De reset sequencer 0 reset_out2 haven deasserts de reset as de kearn PLL is beskoattele.
core_pll_rst	Ynterne	Reset de kearn PLL fia de reset sequencer 0 reset_out0 haven. De kearn PLL reset as mgmt_rst_in_n reset wurdt beweard.
j204c_tx_avs_rst_n	Ynterne	Reset de F-Tile JESD204C TX Avalon ûnthâld-kaart ynterface fia reset sequencer 0. De TX Avalon ûnthâld-mapped ynterface beweart as mgmt_rst_in_n wurdt beweard.
j204c_rx_avs_rst_n	Ynterne	Reset de F-Tile JESD204C TX Avalon ûnthâld-kaart ynterface fia reset sequencer 1. De RX Avalon ûnthâld-mapped ynterface beweart as mgmt_rst_in_n wurdt beweard.
j204c_tx_rst_n	Ynterne	Reset de F-Tile JESD204C TX-keppelings- en ferfierlagen yn txlink_clk, en txframe_clk, domeinen. De reset sequencer 0 reset_out5 poarte reset j204c_tx_rst_n. Dizze reset deasserts as de kearn PLL is beskoattele, en de tx_pma_ready en tx_ready sinjalen wurde asserted.
j204c_rx_rst_n	Ynterne	Reset de F-Tile JESD204C RX-keppeling en ferfierlagen yn, rxlink_clk, en rxframe_clk-domeinen.

Weromsette sinjaal	Rjochting	Beskriuwing
		De reset sequencer 1 reset_out4-poarte reset j204c_rx_rst_n. Dizze reset deasserts as de kearn PLL is beskoattele, en de rx_pma_ready en rx_ready sinjalen wurde asserted.
j204c_tx_rst_ack_n	Ynterne	Reset handshakes sinjaal mei j204c_tx_rst_n.
j204c_rx_rst_ack_n	Ynterne	Reset handshakes sinjaal mei j204c_rx_rst_n.

figuer 8. Timingdiagram foar it ûntwerp Example Resets

F-Tegel JESD204C Design Example Sinjalen

tabel 15. Systeem ynterface sinjalen

Sinjaal	Rjochting	Beskriuwing
Klokken en weromsette
mgmt_clk	Ynfier	100 MHz klok foar systeem behear.
refclk_xcvr	Ynfier	Referinsjeklok foar F-tile UX QUAD en System PLL. Ekwivalint oan gegevensrate / faktor fan 33.
refclk_core	Ynfier	Core PLL referinsje klok. Tapasse deselde klok frekwinsje as refclk_xcvr.
yn_sysref	Ynfier	SYSREF sinjaal fan eksterne SYSREF generator foar JESD204C Subklasse 1 ymplemintaasje.
sysref_out	Utfier	SYSREF-sinjaal foar ymplemintaasje fan JESD204C Subklasse 1 generearre troch it FPGA-apparaat foar ûntwerp ex.ample link inisjalisaasje doel allinnich.

 

Sinjaal	Rjochting	Beskriuwing
SPI
spi_SS_n[2:0]	Utfier	Aktive low, SPI slave selektearje sinjaal.
spi_SCLK	Utfier	SPI serial klok.
spi_sdio	Ynfier / Utfier	Utfiergegevens fan 'e master nei eksterne slaaf. Ynfier gegevens fan eksterne slaaf nei master.

Sinjaal	Rjochting	Beskriuwing
Noat:Wannear't Generearje 3-Wire SPI Module opsje is ynskeakele.
spi_MISO Noat: Wannear Generate 3-Wire SPI Module opsje is net ynskeakele.	Ynfier	Ynfier gegevens fan eksterne slaaf oan de SPI master.
spi_MOSI Noat: Wannear Generate 3-Wire SPI Module opsje is net ynskeakele.	Utfier	Utfiergegevens fan SPI-master nei de eksterne slaaf.

 

Sinjaal	Rjochting	Beskriuwing
ADC / DAC
tx_serial_data[LINK*L-1:0]	Utfier	Differinsjaal hege snelheid serial útfier gegevens nei DAC. De klok is ynbêde yn 'e serial datastream.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Ynfier	Differinsjaal hege snelheid serial ynfier gegevens út ADC. De klok wurdt weromhelle út de serial data stream.
rx_serial_data_n[LINK*L-1:0]

 

Sinjaal	Rjochting	Beskriuwing
Algemien Doel I/O
user_led[3:0]	Utfier	Jout de status oan foar de folgjende betingsten: [0]: SPI-programmearring dien [1]: TX keppeling flater [2]: RX keppeling flater [3]: Pattern checker flater foar Avalon streaming gegevens
brûker_dip[3:0]	Ynfier	Brûkermodus DIP-skeakelynfier: [0]: Ynterne serial loopback ynskeakelje [1]: FPGA-generearre SYSREF ynskeakelje [3:2]: Reservearre

 

Sinjaal	Rjochting	Beskriuwing
Out-of-band (OOB) en Status
rx_patchk_data_error[LINK-1:0]	Utfier	As dit sinjaal wurdt beweard, jout it oan dat patroankontroleur flater ûntdutsen hat.
rx_link_error[LINK-1:0]	Utfier	As dit sinjaal wurdt beweard, jout it oan dat JESD204C RX IP hat bewearde interrupt.
tx_link_error[LINK-1:0]	Utfier	As dit sinjaal wurdt beweard, jout it oan dat JESD204C TX IP hat bewearde interrupt.
emb_lock_out	Utfier	As dit sinjaal wurdt beweard, jout it oan dat JESD204C RX IP EMB-slot hat berikt.
sh_lock_out	Utfier	As dit sinjaal wurdt beweard, jout it oan dat JESD204C RX IP syngronisaasjekoptekst is beskoattele.

 

Sinjaal	Rjochting	Beskriuwing
Avalon streaming
rx_avst_valid[LINK-1:0]	Ynfier	Jout oan oft de converter sample gegevens oan de applikaasje laach is jildich of ûnjildich. 0: Data is ûnjildich 1: Data is jildich
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Ynfier	Konverter sample gegevens nei de applikaasje laach.

F-Tegel JESD204C Design Example Control Registers

It F-Tegel JESD204C-ûntwerp example registers yn it ED Control blok brûke byte-adressering (32 bits).

Tabel 16. Design Example Adreskaart
Dizze 32-bit ED Control-blokregisters binne yn it mgmt_clk-domein.

Komponint	Adres
F-Tegel JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tegel JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI kontrôle	0x0102_0000 – 0x0102_001F
PIO kontrôle	0x0102_0020 – 0x0102_002F
PIO Status	0x0102_0040 – 0x0102_004F
Sequencer 0 weromsette	0x0102_0100 – 0x0102_01FF
Sequencer 1 weromsette	0x0102_0200 – 0x0102_02FF
ED kontrôle	0x0102_0400 – 0x0102_04FF
F-Tegel JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tabel 17. Registrearje tagong Type en definysje
Dizze tabel beskriuwt it register tagong type foar Intel FPGA IPs.

Tagong Type	Definysje
RO/V	Software allinich lêzen (gjin effekt op skriuwen). De wearde kin fariearje.
RW	Software lêst en jout de aktuele bitwearde werom. Software skriuwt en stelt it bit nei de winske wearde.
RW1C	Software lêst en jout de aktuele bitwearde werom. Software skriuwt 0 en hat gjin effekt. Software skriuwt 1 en wisket it bit nei 0 as it bit is ynsteld op 1 troch hardware. Hardware set it bit op 1. Software dúdlik hat hegere prioriteit as hardware set.

tabel 18. ED Control Adres Map

Offset	Registrearje Namme
0x00	rst_ctl
0x04	rst_sts0
fierder…

Offset	Registrearje Namme
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabel 19. ED Control Block Control en Status Registers

Byte Offset	Register	Namme	Tagong	Weromsette	Beskriuwing
0x00	rst_ctl	rst_assert	RW	0x0	Reset kontrôle. [0]: Skriuw 1 om reset te befestigjen. (hw_rst) Skriuw 0 wer om te deassert reset. [31:1]: Reservearre.
0x04	rst_sts0	rst_status	RO/V	0x0	Reset status. [0]: Core PLL beskoattele status. [31:1]: Reservearre.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	SYSREF edge detection status foar ynterne of eksterne SYSREF generator. [0]: Wearde fan 1 Jout oan in SYSREF opkommende râne wurdt ûntdutsen foar subklasse 1 operaasje. Software kin 1 skriuwe om dit bit te wiskjen om nije SYSREF-rândeteksje yn te skeakeljen. [31:1]: Reservearre.
0x40	sysref_ctl	sysref_contr ol	RW	Duplex datapath Ien-shot: 0x00080	SYSREF kontrôle. Ferwize nei Tabel 10 op side 17 foar mear ynformaasje oer it brûken fan dit register.
				Periodyk:	Noat: De reset wearde hinget ôf fan
				0x00081	de SYSREF type en F-Tegel
				Gapped- periodyk:	JESD204C IP gegevens paad parameter ynstellings.
				0x00082
				TX of RX gegevens
				paad
				Ien skot:
				0x00000
				Periodyk:
				0x00001
				Gapped-
				periodyk:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF status. Dit register befettet de lêste SYSREF perioade en duty cycle ynstellings fan de ynterne SYSREF generator. Ferwize nei Tabel 9 op side 16 foar de juridyske wearde fan de SYSREF perioade en duty cycle.
fierder…

Byte Offset	Register	Namme	Tagong	Weromsette	Beskriuwing
					[8:0]: SYSREF perioade. As de wearde is 0xFF, de SYSREF perioade = 255 Wannear't de wearde as 0x00, de SYSREF perioade = 256. [17:9]: SYSREF duty cycle. [31:18]: Reservearre.
0x80	tst_ctl	tst_kontrôle	RW	0x0	Test kontrôle. Brûk dit register om ferskate testpatroanen yn te skeakeljen foar de patroangenerator en kontrôler. [1:0] = Reservearre fjild [2] = ramp_test_ctl 1'b0 = Aktivearret PRBS-patroangenerator en kontrôler 1'b1 = Aktivearret ramp patroangenerator en checker [31:3]: Reservearre.
0x8c	tst_err0	tst_error	RW1C	0x0	Flaterflagge foar Link 0. As de bit 1'b1 is, jout it oan dat der in flater bard is. Jo moatte de flater oplosse foardat jo 1'b1 nei de respektive bit skriuwe om de flaterflagge te wiskjen. [0] = Patroankontrôleflater [1] = tx_link_error [2] = rx_link_error [3] = Kommandopatroankontrôleflater [31:4]: Reservearre.

Dokumintferzjeskiednis foar de F-Te JESD204C Intel FPGA IP Design Example User Guide

Dokumint Ferzje	Intel Quartus Prime Ferzje	IP Ferzje	Feroarings
2021.10.11	21.3	1.0.0	Inisjele release.

Dokuminten / Resources

intel F-Tegel JESD204C Intel FPGA IP Design Example [pdf] Brûkersgids F-Tegel JESD204C Intel FPGA IP Design Example, F-Tegel JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Referinsjes

• User Manual