F-Tile JESD204C Intel FPGA IP Design Example Guide d'utilisation

Questa guida d'utilizatore furnisce e caratteristiche, linee di usu, è descrizzione dettagliata di u disignu example per l'IP F-Tile JESD204C Intel® FPGA cù i dispositi Intel Agilex™.

Audience destinata

Stu documentu hè destinatu à:

L'architettu di cuncepimentu per fà a selezzione IP durante a fase di pianificazione di u disignu di u sistema
I diseggiani di hardware quandu integranu l'IP in u so disignu di livellu di sistema

Ingegneri di validazione durante a simulazione à livellu di u sistema è a fase di validazione di hardware

Documenti cunnessi
A tavula seguente lista altri documenti di riferimentu chì sò ligati à l'IP F-Tile JESD204C Intel FPGA.

Tabella 1. Documenti cunnessi

Riferimentu	Descrizzione
F-Tile JESD204C Intel FPGA IP User Guide	Fornisce infurmazione nantu à u F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Release Notes	Elenca i cambiamenti fatti per u F-Tile JESD204C F-Tile JESD204C in una versione particulare.
Scheda di dati di u dispositivu Intel Agilex	Stu documentu descrive e caratteristiche elettriche, caratteristiche di cambiamentu, specificazioni di cunfigurazione è timing per i dispositi Intel Agilex.

Acronimi è Glossariu

Table 2. Acronimu Lista

Acronimu	Espansione
LEMC	Clock Multiblock Estensu Locale
FC	Frequenza di clock frame
ADC	Convertitore analogicu à digitale
DAC	Convertitore digitale à analogicu
DSP	Processore di signale digitale
TX	Trasmettitore
RX	Ricevitore

Acronimu	Espansione
DLL	Livellu di ligame di dati
CSR	Registru di cuntrollu è statutu
CRU	Clock è Reset Unit
ISR	Interrupt Service Routine
FIFO	Primu in u primu esce
SERDES	Serializzatore Deserializatore
ECC	Error Correction Code
FEC	Correzione d'errore in avanti
SERR	Detection d'errore unicu (in ECC, corregibile)
DERR	Double Error Detection (in ECC, fatale)
PRBS	Sequenza binaria pseudorandom
MAC	Media Access Controller. MAC include u sublayer di protokollu, u stratu di trasportu è u livellu di ligame di dati.
PHY	Stratu fisicu. PHY tipicamente include a strata fisica, SERDES, drivers, receptors è CDR.
PCS	Sottostratu di codificazione fisica
PMA	Fisicu Mediu Attachment
RBD	RX Buffer Delay
UI	Unit Interval = durata di u bit seriale
conte RBD	RX Buffer Delay l'ultima arrivata di corsia
Offset RBD	Opportunità di liberazione di RX Buffer Delay
SH	Sincronizza l'intestazione
TL	Livellu di trasportu
EMIB	Ponte di interconnessione multi-die integratu

Table 3. Lista di glossariu

Terminu	Descrizzione
Dispositivu Convertitore	Convertitore ADC o DAC
Dispositivu logicu	FPGA o ASIC
Ottettu	Un gruppu di 8 bit, chì serve da input à l'encoder 64/66 è output da u decoder
Nibble	Un set di 4 bits chì hè l'unità di travagliu di basa di e specificazioni JESD204C
Bloccu	Un simbulu di 66 bit generatu da u schema di codificazione 64/66
Tariffa Linea	Tasso di dati efficace di u ligame seriale Lane Line Rate = (Mx Sx N'x 66/64 x FC) / L
Link Clock	Link Clock = Lane Line Rate/66.
Frame	Un inseme di ottetti consecutivi in quale a pusizione di ogni ottettu pò esse identificata per riferimentu à un signalu di allineamentu di frame.
Frame Clock	Un clock di sistema chì funziona à a tarifa di u quadru, chì deve esse 1x è 2x link clock.

Terminu	Descrizzione
Samples per frame clock	Samples per clock, u tutale samples in frame clock per u dispusitivu di cunvertitore.
LEMC	U clock internu utilizatu per allineà u cunfini di u multiblock allargatu trà e corsi è in e referenze esterne (SYSREF o Subclass 1).
Sottoclasse 0	Nisun supportu per a latenza deterministica. I dati duveranu esse liberati immediatamente nantu à l'allineamentu di corsia à corsia nantu à u ricevitore.
Sottoclasse 1	Latenza deterministica utilizendu SYSREF.
Link multipuntu	Ligami inter-dispositivi cù 2 o più dispusitivi cunvertitori.
Codificazione 64B/66B	Codice di linea chì mape dati 64-bit à 66 bit per furmà un bloccu. A struttura di dati di u livellu di basa hè un bloccu chì principia cù l'intestazione di sincronia di 2 bit.

Tabella 4. Simbuli

Terminu	Descrizzione
L	Numaru di corsi per u dispusitivu di cunvertitore
M	Numaru di cunvertitori per dispusitivu
F	Numero di ottetti per quadru nantu à una sola corsia
S	Numaru di samples trasmessi per un cunvertitore unicu per ciclu di quadru
N	Risoluzione di u cunvertitore
N'	U numeru tutale di bit per sample in u furmatu di dati d'utilizatori
CS	Numaru di bit di cuntrollu per cunversione sample
CF	Numeru di parolle di cuntrollu per u periodu di clock frame per ligame
HD	Formatu di dati d'utilizatori d'alta densità
E	Numero di multiblock in un multiblock allargatu

F-Tile JESD204C Intel FPGA IP Design Example Guide Quick Start

U F-Tile JESD204C Intel FPGA IP design exampi per i dispositi Intel Agilex presentanu un testbench di simulazione è un disignu hardware chì sustene a compilazione è a prova di hardware.
Pudete generà u disignu F-Tile JESD204C exampvia u catalogu IP in u software Intel Quartus® Prime Pro Edition.

Figura 1. Sviluppu Stages per u Design Example

Design Exampu Block Diagram

Figura 2. F-Tile JESD204C Design Example Diagramu Block High-Level

U disignu example si compone di i seguenti moduli:

Sistema di Designer di piattaforma
- F-Tile JESD204C Intel FPGA IP
- JTAG à u ponte Avalon Master
- Contrôleur d'E/S parallèle (PIO).
- Serial Port Interface (SPI) - modulu maestru - IOPLL
- generatore SYSREF
- Example Design (ED) Control CSR
- Resetta i sequencers

Sistema PLL
Generatore di mudelli
Verificatore di mudellu

Table 5. Design Exampi Moduli

Cumpunenti	Descrizzione
Sistema di Designer di piattaforma	U sistema Platform Designer instantieghja u percorsu di dati IP F-Tile JESD204C è i periferiche di supportu.
F-Tile JESD204C Intel FPGA IP	Stu sottosistema di Platform Designer cuntene l'IP TX è RX F-Tile JESD204C istanziati inseme cù u duplex PHY.
JTAG à u ponte Avalon Master	Stu ponte furnisce l'accessu di l'ospiti di a cunsola di u sistema à l'IP mappatu in memoria in u disignu attraversu u JTAG interfaccia.
Contrôleur d'E/S parallèle (PIO).	Stu controller furnisce una interfaccia mappata di memoria per sampling è guidà i porti I/O di scopu generale.
Maestru SPI	Stu modulu gestisce u trasferimentu seriale di dati di cunfigurazione à l'interfaccia SPI à a fine di u cunvertitore.
generatore SYSREF	U generatore SYSREF usa u clock di ligame cum'è un clock di riferimentu è genera impulsi SYSREF per l'IP F-Tile JESD204C. Nota: Stu disignu example usa u generatore SYSREF per dimustrà l'inizializazione di u ligame IP duplex F-Tile JESD204C. In l'applicazione di livellu di sistema F-Tile JESD204C subclass 1, duvete generà u SYSREF da a stessa fonte cum'è l'orologio di u dispusitivu.
IOPLL	Stu disignu example usa un IOPLL per generà un clock d'utilizatore per trasmette dati in l'IP F-Tile JESD204C.
ED Control CSR	Stu modulu furnisce u cuntrollu è u statutu di rilevazione SYSREF, è u cuntrollu di u mudellu di prova è u statutu.
Resetta i sequencers	Stu disignu example consiste in 2 sequencers di reset: Reset Sequence 0 - Gestisce u reset à u duminiu di streaming TX/RX Avalon®, u duminiu Avalon mappatu in memoria, u core PLL, TX PHY, TX core è u generatore SYSREF. Reset Sequence 1 - Gestisce u reset à RX PHY è RX core.
Sistema PLL	Fonte di clock primariu per l'attraversu IP rigidu F-tile è EMIB.
Generatore di mudelli	U generatore di mudelli genera un PRBS o ramp mudellu.
Verificatore di mudellu	U verificatore di mudellu verifica u PRBS o ramp mudellu ricevutu, è flags un errore quandu si trova una mancata di dati sample.

Requisiti di u Software

Intel usa u software seguente per pruvà u disignu examples in un sistema Linux:

Software Intel Quartus Prime Pro Edition
Questa*/ModelSim* o VCS*/VCS MX simulator

Generazione di u Design

Per generà u disignu example da l'editore di paràmetri IP:

Crea un prughjettu destinatu à a famiglia di dispositivi Intel Agilex F-tile è selezziunate u dispusitivu desideratu.
In u Catalogu IP, Strumenti ➤ Catalogu IP, selezziunate F-Tile JESD204C Intel FPGA IP.

Specificate un nome di primu livellu è u cartulare per a vostra variazione IP persunalizata. Cliccate OK. L'editore di paràmetri aghjunghjenu u .ip di primu livellu file à u prughjettu attuale automaticamente. Sè vo site dumandatu à aghjunghje manualmente u .ip file à u prugettu, cliccate Prughjettu ➤ Add / Remove Files in Project per aghjunghje u file.
Sottu à l'Example Tabulazione Design, specificate u disignu example paràmetri cum'è discrittu in Design Example Parametri.

Cliccate Generate Exampu Design.

U software genera tuttu u disignu files in i subdirectorii. Quessi files sò necessarii per eseguisce a simulazione è a compilazione.

Design Example Parametri
L'editore di parametri IP F-Tile JESD204C Intel FPGA include l'Example Design tab per voi di specificà certi paràmetri prima di generà u disignu example.

Tabella 6. Parametri in l'Exampu Design Tab

Parametru	Opzioni	Descrizzione
Selezziunà Design	Cuntrolla di a Consola di Sistema Nimu	Selezziunate u cuntrollu di a cunsola di u sistema per accede à u disignu exampu percorsu di dati attraversu a cunsola di u sistema.
Simulazione	On, Off	Accende l'IP per generà u necessariu files per simulà u disignu example.
Sintesi	On, Off	Accende l'IP per generà u necessariu files per a compilazione Intel Quartus Prime è a dimostrazione di hardware.
formatu HDL (per simulazione)	Verilog VDHL	Selezziunà u furmatu HDL di u RTL files per a simulazione.
formatu HDL (per sintesi)	Verilog solu	Selezziunà u furmatu HDL di u RTL files per sintesi.

Parametru	Opzioni	Descrizzione
Generate un modulu SPI à 3 fili	On, Off	Accende per attivà l'interfaccia SPI di 3 fili invece di 4 fili.
Modu Sysref	Un colpu Periodicu Gapped periodic	Sceglite se vulete chì l'allineamentu SYSREF sia un modu di impulsu one-shot, periodicu, o periodicu gapped, basatu annantu à i vostri bisogni di cuncepimentu è flessibilità di timing. One-shot-Selezziunate questa opzione per attivà SYSREF per esse un modu di impulsu one-shot. U valore di u bit di registru sysref_ctrl[17] hè 0. Dopu à u F-Tile JESD204C IP reset deasserts, cambia u valore di u registru sysref_ctrl[17] da 0 à 1, dopu à 0, per un impulsu SYSREF one-shot. Periodicu - SYSREF in modu periodicu hà un ciclu di duty 50:50. U periodu SYSREF hè ESYSREF_MULP. Periodicu gapped - SYSREF hà un ciclu di travagliu programabile di granularità di 1 ciclu di clock link. U periodu SYSREF hè ESYSREF_MULP. Per l'impostazione di u ciclu di travagliu fora di u range, u bloccu di generazione SYSREF deve inferisce automaticamente u ciclu di u travagliu 50:50. Riferite à u SYSREF Generatore sezione per più infurmazione nantu à u SYSREF periodu.
Selezziunà u bordu	Nimu	Selezziunà u tavulinu per u disignu example. Nisunu - Questa opzione esclude l'aspetti hardware per u disignu example. Tutte l'assignazioni di pin seranu messe à pin virtuale.
Prughjettu di prova	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Selezziunate u generatore di mudelli è u mudellu di teste di verificatore. Pattern Generator-JESD204C supporta u generatore di mudelli PRBS per data sample. Questu significa chì a larghezza di e dati hè l'opzione N + CS. U generatore di mudelli PRBS è u verificatore sò utili per creà dati sample stimulus per a prova è ùn hè micca cumpatibile cù u modu di prova PRBS nantu à u cunvertitore ADC / DAC. Ramp Pattern Generator - JESD204C link layer opera nurmale ma u trasportu dopu hè disattivatu è l'input da u formatter hè ignoratu. Ogni corsia trasmette un flussu di ottettu identicu chì aumenta da 0x00 à 0xFF è poi si ripete. Ramp A prova di mudellu hè attivata da prbs_test_ctl. PRBS Pattern Checker-JESD204C PRBS scrambler hè autosincronizzante è hè previstu chì quandu u core IP hè capaci di decodificà u ligame, a semente di scrambling hè digià sincronizata. La semente di scrambling PRBS richiederà 8 ottetti per autoinizializzare. Ramp Pattern Checker-JESD204C scrambling hè autosincronizatu è hè previstu chì quandu u core IP hè capace di decodificà u ligame, a semente di scrambling hè digià sincronizata. U primu ottettu validu hè caricatu cum'è ramp valore iniziale. I dati successivi duveranu aumentà finu à 0xFF è rinfriscà à 0x00. Ramp U verificatore di mudellu deve verificà u mudellu identicu in tutte e corsie.
Abilita u loopback seriale internu	On, Off	Selezziunà u loopback seriale internu.
Habilita u Canale di Command	On, Off	Selezziunà u mudellu di u canali di cumanda.

Struttura di u repertoriu
U disignu F-Tile JESD204C example directory cuntenenu generati files per u disignu examples.

Figura 3. Struttura di directory per F-Tile JESD204C Intel Agilex Design Example

Table 7. Directory Files

Folders	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulazione / mentore	modelsim_sim.tcl tb_top_waveform.do
simulazione/sinossi	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulazione di u Design Example Testbench

U disignu example testbench simula u vostru disignu generatu.

Figura 4. Prucedura

Per simulà u disignu, fate i seguenti passi:

Cambia u cartulare di travagliu inample_design_directory>/simulation/ .
In a linea di cummanda, eseguite u script di simulazione. A tabella sottu mostra i cumandamenti per eseguisce i simulatori supportati.

Simulatore	Cumanda
Questa/ModelSim	vsim -do modelsim_sim.tcl
Questa/ModelSim	vsim -c -do modelsim_sim.tcl (senza Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

A simulazione finisci cù missaghji chì indicanu s'ellu a corsa hè stata successu o micca.

Figura 5. Simulazione successu
Questa figura mostra u missaghju di simulazione successu per u simulatore VCS.

Cumpilà u Design Example

Per cumpilà a compilazione solu exampu prughjettu, seguitate sti passi:

Assicurà u disignu di compilazione exampa generazione hè cumpleta.
In u software Intel Quartus Prime Pro Edition, apre u prughjettu Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.

In u menù di Trattamentu, cliccate Start Compilation.

Descrizzione dettagliata per u F-Tile JESD204C Design Example

U disignu F-Tile JESD204C example mostra a funziunalità di u streaming di dati cù u modu di loopback.
Pudete specificà i paràmetri di a vostra scelta è generà u disignu example.
U disignu example hè dispunibule solu in modalità duplex per a variante Base è PHY. Pudete sceglie solu a variante Base o PHY solu ma l'IP generà u disignu example per a Base è PHY.

Nota: Alcune cunfigurazioni di alta velocità di dati ponu fallu u timing. Per evità u fallimentu di u timing, cunzidira à specificà u valore di u multiplicatore di frequenza di clock frame inferiore (FCLK_MULP) in a tabulazione Configurazioni di l'editore di parametri IP F-Tile JESD204C Intel FPGA.

Cumpunenti di u sistema

U disignu F-Tile JESD204C example furnisce un flussu di cuntrollu basatu in software chì usa l'unità di cuntrollu dura cù o senza supportu di cunsola di sistema.

U disignu example permette un ligame automaticu in modi di loopback interni è esterni.

JTAG à Avalon Master Bridge
U JTAG à Avalon Master Bridge furnisce una cunnessione trà u sistema host per accede à l'IP F-Tile JESD204C mappatu in memoria è u cuntrollu IP perifericu è i registri di statutu attraversu u J.TAG interfaccia.

Figura 6. Sistema cù un JTAG à Avalon Master Bridge Core

Nota: L'orologio di u sistema deve esse almenu 2X più veloce di u JTAG clock. U clock di u sistema hè mgmt_clk (100MHz) in stu disignu example.

Core d'E/S parallèle (PIO).
U core di input/output parallelu (PIO) cù l'interfaccia Avalon furnisce una interfaccia mappata in memoria trà un portu slave Avalon mappatu in memoria è i porti I/O di scopu generale. I porti I/O sò cunnessi sia à a logica di l'utilizatori in chip, sia à i pins I/O chì cunnessi à i dispositi esterni à l'FPGA.

Figura 7. PIO Core cù Porti di Input, Porti di Output, è Supportu IRQ
Per automaticamente, u cumpunente Platform Designer disattiva l'Interrupt Service Line (IRQ).

I porti PIO I/O sò assignati à u livellu superiore HDL file ( io_ status per i porti di input, io_ control per i porti di output).

A tavula sottu descrive a cunnessione di u signale per i porti I/O di statutu è di cuntrollu à u DIP switch è LED in u kit di sviluppu.

Table 8. PIO Core I/O Ports

Portu	Bit	Segnale
Out_port	0	U prugramma USER_LED SPI hè fattu
Out_port	31: 1	Riservatu
In_portu	0	USER_DIP attivazione di loopback seriale interna Off = 1 On = 0
	1	USER_DIP FPGA-generated SYSREF enable Off = 1 On = 0
	31: 2	Riservatu.

Maestru SPI
U modulu maestru SPI hè un cumpunente standard di Platform Designer in a biblioteca standard IP Catalog. Stu modulu usa u protocolu SPI per facilità a cunfigurazione di cunvertitori esterni (per esample, ADC, DAC, è generatori di clock esterni) via un spaziu di registru strutturatu in questi dispositi.

U maestru SPI hà una interfaccia di mappa di memoria Avalon chì si cunnetta à u maestru Avalon (JTAG à Avalon master bridge) via l'interconnessione Avalon mappata in memoria. U maestru SPI riceve struzzioni di cunfigurazione da u maestru Avalon.

U modulu maestru SPI cuntrolla finu à 32 esclavi SPI indipendenti. U baud rate SCLK hè cunfiguratu à 20 MHz (divisibile per 5).
Stu modulu hè cunfiguratu à una interfaccia di 4-wire, 24-bit width. Se l'opzione Generate 3-Wire SPI Module hè selezziunata, un modulu supplementu hè instanziatu per cunvertisce l'output 4-wire di u maestru SPI à 3-wire.

IOPLL
L'IOPLL genera u clock necessariu per generà frame_clk è link_clk. U clock di riferimentu à u PLL hè configurabile ma limitatu à a tarifa di dati / fattore di 33.

Per u disignu example chì sustene a velocità di dati di 24.33024 Gbps, a freccia di clock per frame_clk è link_clk hè 368.64 MHz.
Per u disignu example chì sustene a velocità di dati di 32 Gbps, a freccia di clock per frame_clk è link_clk hè 484.848 MHz.

Generatore SYSREF
SYSREF hè un signalu di timing criticu per i cunvertitori di dati cù l'interfaccia F-Tile JESD204C.

U generatore SYSREF in u disignu example hè adupratu solu per u scopu di dimostrazione di inizializazione di u ligame IP duplex JESD204C. In l'applicazione di livellu di sistema JESD204C subclass 1, duvete generà SYSREF da a stessa fonte cum'è l'orologio di u dispusitivu.

Per l'IP F-Tile JESD204C, u multiplicatore SYSREF (SYSREF_MULP) di u registru di cuntrollu SYSREF definisce u periodu SYSREF, chì hè n-integer multiplu di u paràmetru E.

Avete da assicurà E*SYSREF_MULP ≤16. Per esample, se E=1, l'impostazione legale per SYSREF_MULP deve essere compresa tra 1 e 16, e se E=3, l'impostazione legale per SYSREF_MULP deve essere compresa tra 1 e 5.

Nota: Se stabilisce un SYSREF_MULP fora di intervallu, u generatore SYSREF riparà l'impostazione à SYSREF_MULP=1.
Pudete selezziunà s'ellu vulete chì u tipu SYSREF sia un impulsu one-shot, periodicu, o periodicu gapped attraversu l'Ex.ample Scheda Design in l'editore di parametri IP F-Tile JESD204C Intel FPGA.

Tabella 9. Examples of Periodic and Gapped Periodic SYSREF Counter

E	SYSREF_MULP	PERIODU SYSREF (ESYSREF_MULP 32)	Duty Cycle	Descrizzione
1	1	32	1..31 (Programmable)	Gapped Periodic
1	1	32	16 (fissu)	Periodicu
1	2	64	1..63 (Programmable)	Gapped Periodic
1	2	64	32 (fissu)	Periodicu
1	16	512	1..511 (Programmable)	Gapped Periodic
1	16	512	256 (fissu)	Periodicu
2	3	19	1..191 (Programmable)	Gapped Periodic
2	3	192	96 (fissu)	Periodicu
2	8	512	1..511 (Programmable)	Gapped Periodic
2	8	512	256 (fissu)	Periodicu
2	9 (illegale)	64	32 (fissu)	Gapped Periodic
2	9 (illegale)	64	32 (fissu)	Periodicu

Table 10. SYSREF Control Registers
Pudete cunfigurà dinamicamente i registri di cuntrollu SYSREF se u paràmetru di u registru hè diversu da u paràmetru chì avete specificatu quandu avete generatu u disignu ex.ample. Configurate i registri SYSREF prima chì l'IP F-Tile JESD204C Intel FPGA sia fora di reset. Se selezziunate u generatore SYSREF esternu attraversu u
sysref_ctrl[7] registratu bit, pudete ignurà i paràmetri per u tipu SYSREF, u multiplicatore, u ciclu di duty è a fase.

Bits	Valore predeterminatu	Descrizzione
sysref_ctrl[1:0]	2'b00: Un colpu 2'b01: Periodicu 2'b10: Périodique gap	tipu SYSREF. U valore predeterminatu dipende da l'impostazione di u modu SYSREF in u Exampu Design tab in l'editore di parametri IP F-Tile JESD204C Intel FPGA.
sysref_ctrl[6:2]	5'b00001	multiplicatore SYSREF. Stu campu SYSREF_MULP hè applicabile à u tipu SYSREF periodicu è gapped-periodic. Duvete cunfigurà u valore multiplicatore per assicurà chì u valore E * SYSREF_MULP hè trà 1 à 16 prima chì l'IP F-Tile JESD204C sia fora di reset. Se u valore E*SYSREF_MULP hè fora di questu intervallu, u valore di u multiplicatore predeterminatu à 5'b00001.
sysref_ctrl[7]	Datapath duplex: 1'b1 Simplex TX o RX datapath: 1'b0	SYSREF selezziunate. U valore predeterminatu dipende da u paràmetru di a strada di dati in l'Example Scheda Design in l'editore di parametri IP F-Tile JESD204C Intel FPGA. 0: Simplex TX o RX (SYSREF Esternu) 1: Duplex (SYSREF Internu)
sysref_ctrl[16:8]	9h0	SYSREF duty cycle quandu u tipu SYSREF hè periodicu o gapped periodic. Duvete cunfigurà u ciculu di duty prima chì l'IP F-Tile JESD204C sia fora di reset. Valore massimu = (ESYSREF_MULP32)-1 Per esampLe: 50% duty cycle = (ESYSREF_MULP32)/2 U ciculu di duty default à 50% se ùn cunfigurà micca stu campu di registru, o se cunfigurate u campu di registru à 0 o più di u valore massimu permessu.
sysref_ctrl[17]	1'b0	U cuntrollu manuale quandu u tipu SYSREF hè one-shot. Scrivite 1 per stabilisce u signale SYSREF à altu. Scrivite 0 per stabilisce u signale SYSREF à bassu. Avete bisognu di scrive un 1 dopu un 0 per creà un impulsu SYSREF in modu di un colpu.
sysref_ctrl[31:18]	22h0	Riservatu.

Resetta i Sequencers
Stu disignu exampLe hè custituitu da dui sequencers di reset:

Reset Sequence 0 - Gestisce u reset à u duminiu di streaming TX / RX Avalon, u duminiu Avalon mappatu in memoria, u core PLL, TX PHY, TX core è u generatore SYSREF.
Reset Sequence 1 - Gestisce u reset à RX PHY è RX Core.

SPI à 3 fils
Stu modulu hè opzionale per cunvertisce l'interfaccia SPI in 3-wire.

Sistema PLL
F-tile hà trè PLL di sistema à bordu. Questi PLL di u sistema sò a fonte primaria di clock per IP duru (MAC, PCS è FEC) è EMIB crossing. Questu significa chì, quandu utilizate u modu di clock PLL di u sistema, i blocchi ùn sò micca chjappi da u clock PMA è ùn dependenu micca di un clock chì vene da u core FPGA. Ogni sistema PLL genera solu u clock assuciatu cù una interfaccia di frequenza. Per esample, avete bisognu di dui PLL di sistema per eseguisce una interfaccia à 1 GHz è una interfaccia à 500 MHz. Utilizà un sistema PLL vi permette di utilizà ogni carrughju indipindentamente senza un cambiamentu di l'orologio di strada chì affetta una strada vicina.
Ogni PLL di u sistema pò usà unu di ottu orologi di riferimentu FGT. I PLL di u sistema ponu sparte un clock di riferimentu o avè diversi orologi di riferimentu. Ogni interfaccia pò sceglie u sistema PLL chì usa, ma, una volta sceltu, hè fissatu, micca ricunfigurabile cù ricunfigurazione dinamica.

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Generatore di mudelli è Checker
U generatore di mudelli è u verificatore sò utili per creà dati samples è surviglianza per scopi di teste.
Table 11. Generatore di Pattern Supported

Generatore di mudelli	Descrizzione
Generatore di mudelli PRBS	U disignu F-Tile JESD204C exampu generatore di mudelli PRBS supporta i seguenti gradu di polinomi: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp generatore di mudelli	U ramp u valore di u mudellu aumenta di 1 per ogni s sussegwentiample cù a larghezza di u generatore di N, è si passa à 0 quandu tutti i bits in u sampsò 1. Attivate u ramp generatore di mudelli scrivendu un 1 à u bit 2 di u registru tst_ctl di u bloccu di cuntrollu ED.
Canale di cumanda ramp generatore di mudelli	U disignu F-Tile JESD204C example supporta u canali di cummandu ramp generatore di mudelli per corsia. U ramp u valore di u mudellu aumenta di 1 per 6 bit di parolle di cumanda. A sumente di partenza hè un mudellu di incrementu in tutti i corsi.

Table 12. Verificatore di Pattern Supportatu

Verificatore di mudelli	Descrizzione
Verificatore di mudelli PRBS	A semente di scrambling in u verificatore di mudelli hè autosincronizzata quandu u F-Tile JESD204C IP ottene l'allineamentu di deskew. U verificatore di mudellu richiede 8 ottetti per a semente di scrambling per autosincronizza.
Ramp verificatore di mudellu	I primi dati validi sample per ogni cunvertitore (M) hè caricatu cum'è u valore iniziale di ramp mudellu. Dati successivi sampi valori duveranu aumentà da 1 in ogni ciculu di u clock finu à u massimu è poi turnà à 0.

Verificatore di mudelli	Descrizzione
	Per esample, quandu S=1, N=16 è WIDTH_MULP = 2, a larghezza di dati per cunvertitore hè S * WIDTH_MULP * N = 32. U massimu di dati sampu valore hè 0xFFFF. U ramp u verificatore di mudelli verifica chì mudelli identici sò ricevuti in tutti i cunvertitori.
Canale di cumanda ramp verificatore di mudellu	U disignu F-Tile JESD204C example supporta u canali di cummandu ramp verificatore di mudellu. A prima parola di cumanda (6 bits) ricevuta hè caricata cum'è u valore iniziale. E parolle di cumandamentu successive in a listessa corsia anu da aumentà finu à 0x3F è rinfriscà à 0x00. U canali di cumanda ramp verificatore di mudellu verifica per ramp mudelli in tutti i corsi.

F-Tile JESD204C TX è RX IP
Stu disignu example permette di cunfigurà ogni TX / RX in modu simplex o duplex.
I cunfigurazioni duplex permettenu a dimostrazione di a funziunalità IP utilizendu un loopback seriale internu o esternu. I CSR in l'IP ùn sò micca ottimizzati per permette u cuntrollu IP è l'osservazione di u statutu.

F-Tile JESD204C Design Example Clock è Reset

U disignu F-Tile JESD204C example hà un set di clock è reset signali.

Tabella 13.Design Example Clocks

Segnale di u clock	Direzzione	Descrizzione
mgmt_clk	Input	Clock differenziale LVDS cù frequenza di 100 MHz.
refclk_xcvr	Input	Orologio di riferimentu di transceiver cù frequenza di ritmu di dati / fattore di 33.
refclk_core	Input	Clock di riferimentu core cù a listessa frequenza cum'è refclk_xcvr.
in_sysref	Input	Segnale SYSREF. A frequenza massima SYSREF hè a velocità di dati / (66x32xE).
sysref_out	Output
txlink_clk rxlink_clk	Internu	Clock di ligame TX è RX cù frequenza di dati / 66.
txframe_clk rxframe_clk	Internu	Clock di frame TX è RX cù frequenza di data rate / 33 (FCLK_MULP = 2) Clock di frame TX è RX cù frequenza di data rate / 66 (FCLK_MULP = 1)
tx_fclk rx_fclk	Internu	Clock di fase TX è RX cù a frequenza di a velocità di dati / 66 (FCLK_MULP = 2) L'orologio di fase TX è RX hè sempre altu (1'b1) quandu FCLK_MULP = 1
spi_SCLK	Output	SPI baud rate clock cù frequenza di 20 MHz.

Quandu caricate u disignu example in un dispositivu FPGA, un eventu internu ninit_done assicura chì u JTAG à u ponte Avalon Master hè in resettore cum'è tutti l'altri blocchi.

U generatore SYSREF hà u so reset indipendente per injectà una relazione asincrona intenzionale per i clock txlink_clk è rxlink_clk. Stu metudu hè più cumpletu in l'emulazione di u signale SYSREF da un chip di clock esternu.

Tabella 14. Design Example Resets

Reset Signal	Direzzione	Descrizzione
global_rst_n	Input	Push button reset globale per tutti i blocchi, eccettu u JTAG à u ponte Avalon Master.
ninit_fattu	Internu	Output da Reset Release IP per u JTAG à u ponte Avalon Master.
edctl_rst_n	Internu	U bloccu di cuntrollu ED hè resettatu da JTAG à u ponte Avalon Master. I porti hw_rst è global_rst_n ùn resettanu micca u bloccu ED Control.
hw_rst	Internu	Assert and deassert hw_rst scrivendu à u registru rst_ctl di u bloccu ED Control. mgmt_rst_in_n affirmeghja quandu hw_rst hè affirmatu.
mgmt_rst_in_n	Internu	Reset per interfacce Avalon mappate in memoria di vari IP è input di sequencers di reset: j20c_reconfig_reset per F-Tile JESD204C IP duplex Native PHY spi_rst_n per u maestru SPI pio_rst_n per u statutu è u cuntrollu PIO reset_in0 portu di reset sequencer 0 è 1 U portu global_rst_n, hw_rst, o edctl_rst_n afferma reset in mgmt_rst_in_n.
sysref_rst_n	Internu	Reset per u bloccu generatore SYSREF in u bloccu di cuntrollu ED utilizendu u sequencer di reset 0 reset_out2 portu. U sequencer di reset 0 portu reset_out2 annulla u reset se u core PLL hè chjusu.
core_pll_rst	Internu	Resetta u core PLL attraversu u portu di reset sequencer 0 reset_out0. U core PLL resetta quandu mgmt_rst_in_n reset hè assicuratu.
j204c_tx_avs_rst_n	Internu	Resetta l'interfaccia di mappa di memoria F-Tile JESD204C TX Avalon attraversu u sequencer di reset 0. L'interfaccia di mappa di memoria TX Avalon afferma quandu mgmt_rst_in_n hè assicuratu.
j204c_rx_avs_rst_n	Internu	Resetta l'interfaccia di mappa di memoria F-Tile JESD204C TX Avalon attraversu u sequencer di reset 1. L'interfaccia di mappa di memoria RX Avalon afferma quandu mgmt_rst_in_n hè assicurata.
j204c_tx_rst_n	Internu	Resetta u ligame F-Tile JESD204C TX è i strati di trasportu in i domini txlink_clk, è txframe_clk. U reset sequencer 0 reset_out5 portu resetta j204c_tx_rst_n. Questu resettore annulla se u PLL core hè chjusu, è i signali tx_pma_ready è tx_ready sò affirmati.
j204c_rx_rst_n	Internu	Resetta u ligame F-Tile JESD204C RX è i strati di trasportu in i domini, rxlink_clk è rxframe_clk.

Reset Signal	Direzzione	Descrizzione
		U reset sequencer 1 reset_out4 portu resetta j204c_rx_rst_n. Questu resettore annulla se u PLL core hè chjusu, è i signali rx_pma_ready è rx_ready sò affirmati.
j204c_tx_rst_ack_n	Internu	Resettate u signale di handshake cù j204c_tx_rst_n.
j204c_rx_rst_ack_n	Internu	Resettate u signale di handshake cù j204c_rx_rst_n.

Figura 8. Diagramma di timing per u Design Example Resets

F-Tile JESD204C Design Example Signals

Table 15. System Interface Signals

Segnale	Direzzione	Descrizzione
Orologi è reset
mgmt_clk	Input	Clock 100 MHz per a gestione di u sistema.
refclk_xcvr	Input	Clock di riferimentu per F-tile UX QUAD è System PLL. Equivalente à a tarifa di dati / fattore di 33.
refclk_core	Input	Clock di riferimentu PLL Core. Applica a stessa frequenza di clock cum'è refclk_xcvr.
in_sysref	Input	Segnale SYSREF da generatore SYSREF esternu per l'implementazione di JESD204C Subclass 1.
sysref_out	Output	Segnale SYSREF per l'implementazione di JESD204C Subclass 1 generata da u dispositivu FPGA per u disignu exampu scopu di inizializazione di u ligame solu.

Segnale	Direzzione	Descrizzione
SPI
spi_SS_n[2:0]	Output	Active low, SPI slave select signal signal.
spi_SCLK	Output	SPI clock seriale.
spi_sdio	Input / Output	Dati di output da u maestru à u slave esternu. Input dati da slave esternu à maestru.

Segnale	Direzzione	Descrizzione
Nota:Quandu l'opzione Generate 3-Wire SPI Module hè attivata.
spi_MISO Nota: Quandu l'opzione Generate 3-Wire SPI Module ùn hè micca attivata.	Input	Dati di input da u slave esternu à u maestru SPI.
spi_MOSI Nota: Quandu l'opzione Generate 3-Wire SPI Module ùn hè micca attivata.	Output	Dati di output da u maestru SPI à l'esclave esternu.

Segnale	Direzzione	Descrizzione
ADC / DAC
tx_serial_data[LINK*L-1:0]	Output	Dati di output seriale d'alta velocità differenziale à DAC. U clock hè incrustatu in u flussu di dati seriali.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Input	Dati di input seriali differenziali à alta velocità da ADC. U clock hè recuperatu da u flussu di dati seriale.
rx_serial_data_n[LINK*L-1:0]

Segnale	Direzzione	Descrizzione
I/O per scopi generali
guidatu d'utilizatore[3:0]	Output	Indica u statutu per e seguenti cundizioni: [0]: prugrammazione SPI fatta [1]: Errore di ligame TX [2]: Errore di ligame RX [3]: Errore di verificatore di mudellu per i dati di streaming Avalon
user_dip[3:0]	Input	Ingressu di l'interruttore DIP in modalità d'utilizatore: [0]: Abilitazione di loopback seriale internu [1]: attivazione SYSREF generata da FPGA [3:2]: Riservatu

Segnale	Direzzione	Descrizzione
Out-of-band (OOB) è Status
rx_patchk_data_error[LINK-1:0]	Output	Quandu stu signalu hè affirmatu, indica chì u verificatore di mudellu hà rilevatu un errore.
rx_link_error[LINK-1:0]	Output	Quandu stu signalu hè affirmatu, indica chì JESD204C RX IP hà affirmatu l'interruzzione.
tx_link_error[LINK-1:0]	Output	Quandu stu signalu hè affirmatu, indica chì JESD204C TX IP hà affirmatu l'interruzzione.
emb_lock_out	Output	Quandu stu signalu hè affirmatu, indica chì JESD204C RX IP hà ottenutu u bloccu EMB.
sh_lock_out	Output	Quandu stu signalu hè affirmatu, indica chì l'intestazione di sincronia IP JESD204C RX hè chjusa.

Segnale	Direzzione	Descrizzione
Avalon in streaming
rx_avst_valid[LINK-1:0]	Input	Indica se u cunvertitore sampi dati à a strata di l'applicazione sò validi o invalidi. 0: I dati ùn sò micca validi 1: I dati sò validi
rx_avst_data[(TOTAL_SAMPLE*N) -1:0 ]	Input	Convertitore sample data à u stratu di l'applicazione.

F-Tile JESD204C Design Example Registri di cuntrollu

U disignu F-Tile JESD204C exampi registri in u bloccu ED Control utilizanu l'indirizzu di byte (32 bits).

Tabella 16. Design Example Mappa di l'indirizzu
Questi registri di blocchi di cuntrollu ED 32-bit sò in u duminiu mgmt_clk.

Cumpunente	Indirizzu
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Control SPI	0x0102_0000 – 0x0102_001F
PIO Control	0x0102_0020 – 0x0102_002F
Status PIO	0x0102_0040 – 0x0102_004F
Reset Sequencer 0	0x0102_0100 – 0x0102_01FF
Reset Sequencer 1	0x0102_0200 – 0x0102_02FF
Controlu ED	0x0102_0400 – 0x0102_04FF
Transceiver IP F-Tile JESD204C PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Table 17. Register Access Type and Definition
Questa tabella descrive u tipu d'accessu à u registru per l'IP Intel FPGA.

Tipu d'accessu	Definizione
RO/V	U software solu lettura (senza effettu nantu à a scrittura). U valore pò varià.
RW	U software leghje è torna u valore di bit attuale. U software scrive è stabilisce u bit à u valore desideratu.
RW1C	U software leghje è torna u valore di bit attuale. U software scrive 0 è ùn hà micca effettu. U software scrive 1 è sguassate u bit à 0 se u bit hè statu stabilitu à 1 da hardware. L'hardware mette u bit à 1. U software chjaru hà una priorità più altu ch'è u set hardware.

Table 18. ED Control Address Map

Offset	Registru Nome
0x00	rst_ctl
0x04	rst_sts0
*cuntinuò…*

Offset	Registru Nome
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Table 19. ED Control Block Control and Status Registers

Byte Offset	Registrate	Nome	Accessu	Resettate	Descrizzione
0x00	rst_ctl	primu_affirmà	RW	0x0	Resetta u cuntrollu. [0]: Scrivite 1 per affirmà u reset. (hw_rst) Scrivite 0 di novu per annunzià u reset. [31:1]: Riservatu.
0x04	rst_sts0	primu_statu	RO/V	0x0	Resetta u statutu. [0]: Statu di core PLL bloccatu. [31:1]: Riservatu.
0x10	rst_sts_dete cted0	primu_sts_set	RW1C	0x0	Status di rilevazione di bordu SYSREF per u generatore SYSREF internu o esternu. [0]: Valore di 1 Indica un fronte ascendente SYSREF rilevato per l'operazione di sottoclasse 1. U software pò scrive 1 per sguassà stu bit per attivà a nova rilevazione di bordu SYSREF. [31:1]: Riservatu.
0x40	sysref_ctl	sysref_contr ol	RW	Percorsu di dati duplex One-shot: 0x00080	cuntrollu SYSREF. Riferite à Tabella 10 in a pagina 17 per più infurmazione nantu à l'usu di stu registru.
				Periodicu:	Nota: U valore di reset dipende
				0x00081	u tipu SYSREF è F-Tile
				Gapped- periodic:	JESD204C paràmetri di a strada di dati IP.
				0x00082
				Dati TX o RX
				caminu
				Un colpu:
				0x00000
				Periodicu:
				0x00001
				spaccatu-
				periodicu:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Status SYSREF. Stu registru cuntene l'ultime paràmetri di u periodu SYSREF è u ciclu di duty di u generatore SYSREF internu. Riferite à Tabella 9 in a pagina 16 per u valore legale di u periodu SYSREF è u ciclu di duty.
*cuntinuò…*

Byte Offset	Registrate	Nome	Accessu	Resettate	Descrizzione
					[8: 0]: periodu SYSREF. Quandu u valore hè 0xFF, u Periudu SYSREF = 255 Quandu u valore si 0x00, u periodu SYSREF = 256. [17: 9]: SYSREF duty cycle. [31:18]: Riservatu.
0x80	tst_ctl	tst_control	RW	0x0	Pruvate di cuntrollu. Aduprate stu registru per attivà diversi mudelli di teste per u generatore è u verificatore di mudelli. [1:0] = Campu riservatu [2] = ramp_test_ctl 1'b0 = Abilita u generatore è u verificatore di mudelli PRBS 1'b1 = Permette ramp generatore di mudelli è verificatore [31:3]: Riservatu.
0x8c	tst_err0	tst_error	RW1C	0x0	Indicatore d'errore per u Link 0. Quandu u bit hè 1'b1, indica chì un errore hè accadutu. Duvete risolve l'errore prima di scrive 1'b1 à u bit rispettivu per sguassà u indicatore d'errore. [0] = Errore di verificatore di pattern [1] = tx_link_error [2] = rx_link_error [3] = Errore di verificatore di pattern di cumanda [31:4]: Riservatu.

Storia di Revisione di Documentu per u F-Tile JESD204C Intel FPGA IP Design Example Guide d'utilisation

Versione di documentu	Version Intel Quartus Prime	Versione IP	Cambiamenti
2021.10.11	21.3	1.0.0	Liberazione iniziale.

Documenti / Risorse

intel F-Tile JESD204C Intel FPGA IP Design Example [pdfGuida di l'utente
F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Referenze

Manuale d'usu

F-Tile JESD204C Intel FPGA IP Design Example

À propositu di F-Tile JESD204C Intel® FPGA IP Design Example Guide d'utilisation