F-Tile JESD204C Intel FPGA IP Design Example

F-Tile JESD204C Intel® FPGA IP дизайны жөнүндө Example User Guide

Бул колдонуучу колдонмо өзгөчөлүктөрдү, колдонуу боюнча көрсөтмөлөрдү жана дизайндын деталдуу сүрөттөлүшүн камсыз кылатampF-Tile JESD204C Intel® FPGA IP үчүн Intel Agilex™ түзмөктөрүн колдонуу.

Максаттуу аудитория

Бул документ төмөнкүлөргө арналган:

• Дизайн архитектору система деңгээлинде долбоорлоо пландоо баскычында IP тандоосун жасоо үчүн
• Аппараттык дизайнерлер IPди системалык деңгээлдеги дизайнга интеграциялоодо
• Системалык деңгээлдеги симуляция жана аппараттык текшерүү баскычында валидациялык инженерлер

Тиешелүү документтер
Төмөнкү таблицада F-Tile JESD204C Intel FPGA IP менен байланышкан башка маалымдама документтердин тизмеси келтирилген.

Таблица 1. Тиешелүү документтер

Шилтеме	Description
F-Tile JESD204C Intel FPGA IP Колдонуучунун колдонмосу	F-Tile JESD204C Intel FPGA IP жөнүндө маалымат берет.
F-Tile JESD204C Intel FPGA IP Release Notes	Белгилүү бир чыгарылышта F-Tile JESD204C F-Tile JESD204C үчүн жасалган өзгөртүүлөрдү тизмелейт.
Intel Agilex Device Data Sheet	Бул документ электрдик мүнөздөмөлөрдү, которуштуруу мүнөздөмөлөрүн, конфигурациянын мүнөздөмөлөрүн жана Intel Agilex түзмөктөрүнүн убактысын сүрөттөйт.

Акронимдер жана Глоссарий

Таблица 2. Акронимдердин тизмеси

Акроним	Кеңейтүү
LEMC	Жергиликтүү кеңейтилген көп блоктуу саат
FC	Кадрдын саатынын ылдамдыгы
ADC	Аналогдуктан санарипке конвертер
DAC	Санариптен аналогго конвертер
DSP	Санариптик сигнал процессору
TX	Өткөргүч
RX	Алуучу

Акроним	Кеңейтүү
DLL	Маалымат шилтемесинин катмары
CSR	Контролдоо жана статус реестри
CRU	Саат жана баштапкы абалга келтирүү бирдиги
ISR	Үзгүлтүксүз тейлөө тартиби
FIFO	Биринчи-кирген-биринчи-чыгыш
СЕРДЕС	Сериалдаштыруу Deserializer
ECC	Ката оңдоо коду
FEC	Алга Ката Түзөтүү
SERR	Жалгыз катаны аныктоо (ECCде, оңдоого болот)
DERR	Кош катаны аныктоо (ECCде, өлүмгө алып келүүчү)
PRBS	Псевдордук экилик ырааттуулук
MAC	Медиа кирүү контроллери. MAC протоколдук катмарды, транспорттук катмарды жана маалымат шилтеме катмарын камтыйт.
PHY	Физикалык катмар. PHY адатта физикалык катмарды, SERDESди, драйверлерди, кабыл алгычтарды жана CDRди камтыйт.
PCS	Физикалык коддоо кошумча катмары
PMA	Физикалык орто тиркеме
RBD	RX буферинин кечигүү
UI	Бирдик аралыгы = сериялык биттин узактыгы
RBD саны	RX Buffer Delay акыркы тилкеге ​​келүү
RBD офсет	RX Buffer Delay чыгаруу мүмкүнчүлүгү
SH	Синхрондоштуруу
TL	Транспорт катмары
EMIB	Камтылган көп өлчөмдүү Interconnect көпүрөсү

Таблица 3. Глоссарий тизмеси

Мөөнөтү	Description
Конвертер түзмөк	ADC же DAC конвертер
Логикалык түзмөк	FPGA же ASIC
Октет	8 биттен турган топ, 64/66 коддогучка кириш жана декодерден чыгуу катары кызмат кылат
Nibble	JESD4C спецификацияларынын негизги жумушчу бирдиги болгон 204 биттин топтому
Блок	66/64 коддоо схемасы тарабынан түзүлгөн 66 биттик символ
Line Rate	Сериялык шилтеменин эффективдүү маалымат ылдамдыгы Lane Line Rate = (Mx Sx N'x 66/64 x FC) / L
Шилтеме саат	Шилтеме сааты = Лайн линиясынын ылдамдыгы/66.
Frame	Кадрларды тегиздөө сигналына шилтеме аркылуу ар бир октеттин ордун аныктоого боло турган ырааттуу октеттердин жыйындысы.
Frame Clock	Кадрдын ылдамдыгы боюнча иштеген системалык саат 1x жана 2x шилтеме сааты болушу керек.

Мөөнөтү	Description
Sampкадр саатына les	Sampсаатына лес, жалпы сampконвертер түзүлүш үчүн кадр саатындагы les.
LEMC	Ички саат кеңейтилген мультиблоктун чек арасын тилкелердин ортосундагы жана тышкы шилтемелерге тегиздөө үчүн колдонулат (SYSREF же субкласс 1).
0 подкласс	Детерминисттик кечигүү үчүн колдоо жок. Берилиштер дароо кабылдагычтагы тилкеден тилкеге ​​чейин чыгарылууга тийиш.
1 подкласс	SYSREF менен аныктоочу кечигүү.
Көп чекиттүү шилтеме	2 же андан көп конвертер түзмөктөрү менен түзмөктөр аралык байланыштар.
64B/66B коддоо	Блокту түзүү үчүн 64 биттик маалыматты 66 битке салыштырган сап коду. Негизги деңгээлдеги берилиштер структурасы 2 биттик синхрондоштуруунун аталышынан башталган блок.

Таблица 4. Символдор

Мөөнөтү	Description
L	Конвертер аппаратына тилкелердин саны
M	Түзмөккө конвертерлердин саны
F	Бир тилкедеги ар бир кадрдагы октеттердин саны
S	s саныamples бир кадр циклине бир конвертерге берилет
N	Конвертер резолюциясы
N'	Сына биттердин жалпы саныampколдонуучунун маалымат форматында
CS	Конверсиядагы башкаруу биттеринин саны sample
CF	Шилтеме боюнча кадрдык сааттын мезгилине башкаруучу сөздөрдүн саны
HD	Жогорку тыгыздыктагы колдонуучунун маалымат форматы
E	Кеңейтилген мультиблоктогу мультиблоктун саны

F-Tile JESD204C Intel FPGA IP Design Example Quick Start Guide

F-Tile JESD204C Intel FPGA IP дизайн эксampIntel Agilex түзмөктөрү үчүн les компиляцияны жана жабдыктарды тестирлөөнү колдогон симуляциялоочу тесттен жана аппараттык дизайнга ээ.
Сиз F-Tile JESD204C дизайнын жарата аласызampIntel Quartus® Prime Pro Edition программасындагы IP каталогу аркылуу.

Сүрөт 1. Өнүгүү СtagДизайн Example

Дизайн Example Block Diagram

Сүрөт 2. F-Tile JESD204C Дизайн Example Жогорку деңгээлдеги блок диаграммасы

Дизайн эксample төмөнкү модулдардан турат:

• Platform Designer системасы
  • F-Tile JESD204C Intel FPGA IP
  • JTAG Avalon Master көпүрөсүнө чейин
  • Параллель киргизүү/чыгаруу (PIO) контроллери
  • Сериялык порт интерфейси (SPI) — башкы модул — IOPLL
  • SYSREF генератору
  • Example Design (ED) Control CSR
  • Секвендерди баштапкы абалга келтирүү
• PLL системасы
• Үлгү генератору
• Үлгү текшергич

Таблица 5. Дизайн Example Modules

Компоненттер	Description
Platform Designer системасы	Platform Designer системасы F-Tile JESD204C IP маалымат жолун жана колдоочу перифериялык түзүлүштөрдү жаратат.
F-Tile JESD204C Intel FPGA IP	Бул Platform Designer подсистемасы дуплекстүү PHY менен бирге түзүлгөн TX жана RX F-Tile JESD204C IPлерди камтыйт.
JTAG Avalon Master көпүрөсүнө чейин	Бул көпүрө тутум консолунун хостунун дизайндагы эстутум картасына орнотулган IPге ДжTAG интерфейс.
Параллель киргизүү/чыгаруу (PIO) контроллери	Бул контроллер с үчүн эстутум картасына түшүрүлгөн интерфейсти камсыз кылатampжалпы максаттагы киргизүү/чыгаруу портторун айдоо.
SPI мастери	Бул модул конфигурация маалыматтарын конвертердин аягындагы SPI интерфейсине сериялык түрдө өткөрүп берүүнү тейлейт.
SYSREF генератору	SYSREF генератору шилтеме саатын шилтеме сааты катары колдонот жана F-Tile JESD204C IP үчүн SYSREF импульстарын жаратат. Эскертүү: Бул дизайн эксample дуплекстүү F-Tile JESD204C IP шилтемесин инициализациялоону көрсөтүү үчүн SYSREF генераторун колдонот. F-Tile JESD204C субкласс 1 тутумдук деңгээлдеги тиркемесинде сиз SYSREFти аппараттын сааты менен бир булактан түзүшүңүз керек.
IOPLL	Бул дизайн эксample F-Tile JESD204C IPге маалыматтарды берүү үчүн колдонуучунун саатын түзүү үчүн IOPLL колдонот.
ED Control CSR	Бул модуль SYSREF аныктоо көзөмөлүн жана статусун, ошондой эле үлгү башкарууну жана статусун сыноону камсыз кылат.
Секвендерди баштапкы абалга келтирүү	Бул дизайн эксample 2 баштапкы абалга келтирүүчү секвенерлерден турат: Кайра орнотуу 0 — TX/RX Avalon® агымдык доменине, Avalon эстутум картасына түшүрүлгөн доменине, негизги PLL, TX PHY, TX өзөгүнө жана SYSREF генераторуна баштапкы абалга келтирүүнү иштетет. Кайра орнотуу 1—RX PHY жана RX өзөгүнө баштапкы абалга келтирүүнү иштетет.
PLL системасы	F-плиткасынын катуу IP жана EMIB өтүшү үчүн негизги саат булагы.
Үлгү генератору	Үлгү генератору PRBS же r түзөтamp үлгү.
Үлгү текшергич	Үлгү текшергич PRBS же r текшеретamp үлгү алынган жана ал маалыматтардын дал келбегендигин тапканда катаны белгилейтample.

Программалык камсыздоо талаптары

Дизайнды текшерүү үчүн Intel төмөнкү программаны колдонотampLinux системасындагы les:

• Intel Quartus Prime Pro Edition программасы
• Questa*/ModelSim* же VCS*/VCS MX симулятору

Дизайнды түзүү

Дизайнды түзүү үчүн эксample IP параметр редакторунан:

1. Intel Agilex F-плиткалык аппараттын үй-бүлөсүнө багытталган долбоорду түзүп, керектүү аппаратты тандаңыз.
2. IP каталогунда, Tools ➤ IP Catalog, F-Tile JESD204C Intel FPGA IP тандаңыз.
3. Өзүңүздүн жеке IP вариацияңыз үчүн жогорку деңгээлдеги атты жана папканы көрсөтүңүз. OK басыңыз. Параметр редактору жогорку деңгээлдеги .ipди кошот file учурдагы долбоорго автоматтык түрдө. Эгер сизден .ip кол менен кошуу сунушталса file долбоорго, Долбоор ➤ Кошуу/Өчүрүү дегенди басыңыз Fileкошуу үчүн Долбоордо с file.
4. Эксample Дизайн өтмөгү, дизайнын көрсөтүңүзample параметрлери Дизайн Example Параметрлер.
5. Ex Generate чыкылдатыңызample Design.

Программа бардык дизайнды түзөт fileлар подкаталогдордо. Булар fileс симуляция жана компиляцияны жүргүзүү үчүн талап кылынат.

Дизайн Example Параметрлер
F-Tile JESD204C Intel FPGA IP параметр редактору Example Дизайн өтмөгү сиз дизайнды жаратуудан мурун белгилүү бир параметрлерди көрсөтүү үчүнample.

Таблица 6. Параметрлер Example Design Tab

Параметр	Параметрлер	Description
Дизайн тандаңыз	Системанын консолун башкаруу Жок	Дизайнга кирүү үчүн системанын консолун башкарууну тандаңызampсистема консолу аркылуу маалымат жолу.
Симуляция	Күйгүзүү өчүрүү	Керектүү түзүү үчүн IP үчүн күйгүзүңүз fileдизайнды имитациялоо үчүн sample.
Синтез	Күйгүзүү өчүрүү	Керектүү түзүү үчүн IP үчүн күйгүзүңүз files Intel Quartus Prime компиляциясы жана аппараттык камсыздоону көрсөтүү үчүн.
HDL форматы (симуляция үчүн)	Verilog VDHL	RTLдин HDL форматын тандаңыз fileсимуляция үчүн.
HDL форматы (синтез үчүн)	Verilog гана	RTLдин HDL форматын тандаңыз fileсинтез үчүн.

Параметр	Параметрлер	Description
3-зымдуу SPI модулун түзүү	Күйгүзүү өчүрүү	3-зымдын ордуна 4-зымдуу SPI интерфейсин иштетүү үчүн күйгүзүңүз.
Sysref режими	Бир атуу Мезгилдүү Капталган мезгилдүү	Дизайн талаптарыңызга жана убакыттын ийкемдүүлүгүнө жараша SYSREF тегиздөөнүн бир жолу импульс режими, мезгилдүү же үзүлгөн мезгилдүү болушун каалайсызбы, тандаңыз. One-shot — SYSREFти бир атуучу импульс режимин иштетүү үчүн бул параметрди тандаңыз. sysref_ctrl[17] регистр битинин мааниси 0. F-Tile JESD204C IP баштапкы абалга келтирилген десерттерден кийин, sysref_ctrl[17] регистринин маанисин 0дөн 1ге, андан кийин бир жолу SYSREF импульсу үчүн 0гө өзгөртүңүз. Мезгилдүү — мезгилдүү режимде SYSREF 50:50 иш циклине ээ. SYSREF мезгили - E*SYSREF_MULP. Gapped periodic — SYSREF 1 шилтеме саат циклинин гранулярдуулугунун программалануучу милдет циклине ээ. SYSREF мезгили - E*SYSREF_MULP. Диапазондон тышкаркы иштөө циклин орнотуу үчүн SYSREF генерация блогу автоматтык түрдө 50:50 иш циклин чыгарышы керек. караңыз SYSREF Генератор SYSREF жөнүндө көбүрөөк маалымат алуу үчүн бөлүм мезгил.
Тактаны тандоо	Жок	Дизайн үчүн тактаны тандаңызample. Эч кими жок—Бул параметр мурунку дизайндын аппараттык аспектилерин кошпойтample. Бардык пин дайындоолору виртуалдык пиндерге коюлат.
Сыноо үлгүсү	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Үлгү генераторун жана текшерүүчү тест үлгүсүн тандаңыз. Pattern Generator-JESD204C ар бир маалымат үчүн PRBS үлгү генераторун колдойтample. Бул маалыматтардын туурасы N+CS параметрин билдирет. PRBS үлгү генератору жана текшерүүчү маалыматтарды түзүү үчүн пайдалууample тестирлөө үчүн стимул жана ал ADC/DAC конвертериндеги PRBS тест режимине туура келбейт. Ramp Pattern Generator — JESD204C шилтеме катмары кадимкидей иштейт, бирок кийинчерээк транспорт өчүрүлөт жана форматтоочу киргизүүгө көңүл бурулбайт. Ар бир тилке 0x00дөн 0xFFге чейин көбөйүп, андан кийин кайталануучу окшош октет агымын өткөрөт. Рamp үлгү тести prbs_test_ctl тарабынан иштетилген. PRBS Pattern Checker — JESD204C PRBS скрамблери өзүн-өзү синхрондоштурууда жана IP өзөгү шилтемени чече алганда, шифрлөөчү үрөн мурунтан эле синхрондолуп калат деп күтүлүүдө. PRBS скремблинг үрөнү өзүн инициализациялоо үчүн 8 октетти алат. Ramp Pattern Checker — JESD204C шифрлөө өзүн-өзү синхрондоштуруу жана IP өзөгү шилтемени чече алганда, шифрлөөчү үрөн мурунтан эле синхрондоштурулган деп күтүлүүдө. Биринчи жарактуу октет r катары жүктөлөтamp баштапкы маани. Кийинки маалыматтар 0xFFге чейин көбөйүп, 0x00гө чейин жылышы керек. Рamp үлгү текшерүүчү бардык тилкелер боюнча бирдей үлгүсүн текшерүү керек.
Ички сериялык кайра циклди иштетүү	Күйгүзүү өчүрүү	Ички сериялык циклди тандаңыз.
Буйрук каналын иштетүү	Күйгүзүү өчүрүү	Буйрук каналынын үлгүсүн тандаңыз.

Каталог структурасы
F-Tile JESD204C дизайн мурункуample каталогдор түзүлгөн fileдизайн үчүн samples.

3-сүрөт. F-Tile JESD204C Intel Agilex Design Ex үчүн каталогдун структурасыample

Таблица 7. Каталог Files

Папкалар	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
симуляция/насаатчы	modelsim_sim.tcl tb_top_waveform.do
симуляция/синопсис	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Дизайнды имитациялоо Example Testbench

Дизайн эксample testbench сиз жараткан дизайнды окшоштурат.

Сүрөт 4. Процедура

Дизайнды имитациялоо үчүн, төмөнкү кадамдарды аткарыңыз:

1. Жумуш каталогун өзгөртүңүзample_design_directory>/симуляция/ .
2. Буйрук сабында симуляция скриптин иштетиңиз. Төмөнкү таблица колдоого алынган симуляторлорду иштетүү үчүн буйруктарды көрсөтөт.

Симулятор	Command
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUIсиз)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Модельдештирүү чуркоо ийгиликтүү же жокпу көрсөткөн билдирүүлөр менен аяктайт.

Сүрөт 5. Ийгиликтүү симуляция
Бул көрсөткүч VCS симулятору үчүн ийгиликтүү симуляция билдирүүсүн көрсөтөт.

Дизайнды түзүү Example

Бир гана компиляцияны түзүү үчүнampдолбоордо, бул кадамдарды аткарыңыз:

1. Компиляция дизайнын камсыз кылуу, мисалыampле муун бүттү.
2. Intel Quartus Prime Pro Edition программасында Intel Quartus Prime Pro Edition долбоорун ачыңызample_ design_ directory>/ed/quartus.
3. Иштетүү менюсунда Компиляцияны баштоону басыңыз.

F-Tile JESD204C Дизайнынын толук сүрөттөлүшү Example

F-Tile JESD204C дизайн мурункуample loopback режимин колдонуу менен маалымат агымынын функционалдуулугун көрсөтөт.
Сиз тандаган параметрлердин орнотууларын белгилеп, экс дизайнды түзө аласызample.
Дизайн эксample негизги жана PHY варианты үчүн гана дуплекстүү режимде жеткиликтүү. Сиз Базаны гана же PHY гана вариантын тандай аласыз, бирок IP эски дизайнды жарататample База жана PHY үчүн.

Эскертүү:  Кээ бир жогорку маалымат ылдамдыгынын конфигурациялары убакытты туура аныктабай калышы мүмкүн. Убакыт туура эместигин болтурбоо үчүн, F-Tile JESD204C Intel FPGA IP параметр редакторунун Конфигурациялар өтмөгүндө төмөнкү кадрдык тактык жыштык көбөйткүчүнүн (FCLK_MULP) маанисин көрсөтүүнү карап көрүңүз.

Системалык компоненттер

F-Tile JESD204C дизайн мурункуample тутум консолунун колдоосу менен же болбосо катуу башкаруу блогун колдонгон программалык камсыздоого негизделген башкаруу агымын камсыз кылат.

Дизайн эксample ички жана тышкы кайра кайтаруу режимдеринде автоматтык байланышты камсыз кылат.

JTAG Авалон Мастер көпүрөсүнө чейин
ДжTAG Avalon Master Bridge эстутум картасына түшүрүлгөн F-Tile JESD204C IP жана перифериялык IP контролу жана J аркылуу статус регистрлерине жетүү үчүн хост тутумунун ортосундагы байланышты камсыз кылат.TAG интерфейс.

6-сүрөт. системасы менен ДжTAG Avalon Master Bridge Core үчүн

Эскертүү:  Системалык саат J саатынан кеминде 2X ылдамыраак болушу керекTAG саат. Системалык саат бул дизайнда mgmt_clk (100MHz) болуп саналатample.

Параллель киргизүү/чыгаруу (PIO) өзөгү
Avalon интерфейси менен параллелдүү киргизүү/чыгарма (PIO) өзөгү Avalon эстутум картасына түшүрүлгөн кул порту менен жалпы максаттагы киргизүү/чыгарма портторунун ортосунда эс тутум картасына түшүрүлгөн интерфейсти камсыз кылат. Киргизүү/чыгаруу порттору же чиптеги колдонуучунун логикасына, же FPGAга тышкы түзмөктөргө туташтырылган киргизүү/чыгаруу пиндерине туташат.

7-сүрөт. Киргизүү порттору, чыгаруу порттору жана IRQ колдоосу менен PIO Core
Демейки боюнча, Platform Designer компоненти Interrupt Service Line (IRQ) кызматын өчүрөт.

PIO I/O порттору HDL жогорку деңгээлинде дайындалган file (киргизүү порттору үчүн io_ статусу, чыгаруу порттору үчүн io_ башкаруу).

Төмөнкү таблицада абалдын жана башкаруунун I/O портторунун DIP которгучка жана иштеп чыгуу комплектиндеги LEDге сигнал байланышы сүрөттөлөт.

Таблица 8. PIO Core I/O порттору

Порт	Bit	Сигнал
Out_port	0	USER_LED SPI программалоо бүттү
	31:1	Резервге коюлган
In_port	0	USER_DIP ички сериялык кайра циклди иштетүү Өчүк = 1 Күйүк = 0
	1	USER_DIP FPGA тарабынан түзүлгөн SYSREF иштетүү Өчүк = 1 Күйүк = 0
	31:2	Резервге коюлган.

SPI мастери
SPI мастер модулу IP Каталог стандарттык китепканасындагы стандарттуу Platform Designer компоненти болуп саналат. Бул модуль тышкы конвертерлердин конфигурациясын жеңилдетүү үчүн SPI протоколун колдонот (мисалыample, ADC, DAC жана тышкы саат генераторлору) бул түзүлүштөрдүн ичиндеги структураланган регистр мейкиндиги аркылуу.

SPI мастеринде Avalon мастерине (ДжTAG Avalon мастер көпүрөсүнө) Avalon эс тутумунун картасы аркылуу байланыштырат. SPI мастери Avalon мастеринен конфигурация көрсөтмөлөрүн алат.

SPI мастер модулу 32 көз карандысыз SPI кулуна чейин көзөмөлдөйт. SCLK берүү ылдамдыгы 20 МГц конфигурацияланган (5ке бөлүнөт).
Бул модул 4-зым, 24-бит туурасы интерфейске конфигурацияланган. Эгерде Generate 3-Wire SPI Module опциясы тандалган болсо, SPI мастеринин 4-зымдуу чыгышын 3-зымга айландыруу үчүн кошумча модуль түзүлөт.

IOPLL
IOPLL frame_clk жана link_clk түзүү үчүн керектүү саатты жаратат. PLLге шилтеме сааты конфигурацияланат, бирок маалымат ылдамдыгы/фактору 33 менен чектелген.

• Дизайн үчүн, мисалыample 24.33024 Гбит/сек маалымат ылдамдыгын колдойт, frame_clk жана link_clk үчүн саат ылдамдыгы 368.64 МГц.
• Дизайн үчүн, мисалыample 32 Гбит/сек маалымат ылдамдыгын колдойт, frame_clk жана link_clk үчүн саат ылдамдыгы 484.848 МГц.

SYSREF генератору
SYSREF - F-Tile JESD204C интерфейси бар маалымат конвертерлери үчүн маанилүү убакыт сигналы.

Дизайндагы SYSREF генератор эксample дуплекстүү JESD204C IP шилтемесин баштоону көрсөтүү максатында гана колдонулат. JESD204C субкласс 1 тутум деңгээлиндеги тиркемеде сиз SYSREFти аппараттын сааты менен бир булактан түзүшүңүз керек.

F-Tile JESD204C IP үчүн, SYSREF башкаруу регистринин SYSREF көбөйтүүчүсү (SYSREF_MULP) SYSREF мезгилин аныктайт, ал E параметринин n-бүтүн эсе көп.

E*SYSREF_MULP ≤16 болушу керек. Мисалы үчүнample, эгерде E=1 болсо, SYSREF_MULP үчүн укуктук жөндөө 1–16 чегинде болушу керек, ал эми E=3 болсо, SYSREF_MULP үчүн укуктук жөндөө 1–5 чегинде болушу керек.

Эскертүү:  Эгерде сиз диапазондон тышкары SYSREF_MULP орнотсоңуз, SYSREF генератору жөндөөнү SYSREF_MULP=1 кылып оңдойт.
Сиз SYSREF түрүнүн бир жолу импульс, мезгилдүү же үзүлгөн мезгилдүү болушун каалайсызбы, муну Ex.ampF-Tile JESD204C Intel FPGA IP параметр редакторундагы Дизайн өтмөгү.

Таблица 9. ExampМезгилдүү жана боштук мезгилдүү SYSREF эсептегичтери

E	SYSREF_MULP	SYSREF период (E*SYSREF_MULP* 32)	Милдеттик цикл	Description
1	1	32	1..31 (Программалануучу)	Gapped Periodic
1	1	32	16 (Оңдолгон)	Мезгилдүү
1	2	64	1..63 (Программалануучу)	Gapped Periodic
1	2	64	32 (Оңдолгон)	Мезгилдүү
1	16	512	1..511 (Программалануучу)	Gapped Periodic
1	16	512	256 (Оңдолгон)	Мезгилдүү
2	3	19	1..191 (Программалануучу)	Gapped Periodic
2	3	192	96 (Оңдолгон)	Мезгилдүү
2	8	512	1..511 (Программалануучу)	Gapped Periodic
2	8	512	256 (Оңдолгон)	Мезгилдүү
2	9 (Мыйзамсыз)	64	32 (Оңдолгон)	Gapped Periodic
2	9 (Мыйзамсыз)	64	32 (Оңдолгон)	Мезгилдүү

 

Таблица 10. SYSREF башкаруу регистрлери
Эгер регистрдин жөндөөсү дизайнды түзгөндө көрсөткөн жөндөөдөн башкача болсо, сиз SYSREF башкаруу регистрлерин динамикалык түрдө кайра конфигурациялай аласыз.ample. F-Tile JESD204C Intel FPGA IP баштапкы абалга келтирилбей калганга чейин SYSREF регистрлерин конфигурациялаңыз. Тышкы SYSREF генераторун тандасаңыз
sysref_ctrl[7] регистр бит, сиз SYSREF түрүнүн, көбөйткүчтүн, милдет циклинин жана фазасынын орнотууларын этибарга албай койсоңуз болот.

Биттер	Демейки маани	Description
sysref_ctrl[1:0]	2'b00: Бир жолу 2'b01: Мезгилдүү 2'b10: Кесилген мезгилдик	SYSREF түрү. Демейки маани SYSREF режиминин жөндөөсүнө жараша болот Example Design F-Tile JESD204C Intel FPGA IP параметр редакторундагы табулатура.
sysref_ctrl[6:2]	5'b00001	SYSREF мультипликатору. Бул SYSREF_MULP талаасы мезгилдүү жана боштук-мезгилдүү SYSREF түрүнө тиешелүү. F-Tile JESD1C IP баштапкы абалга келтирилбей калганга чейин E*SYSREF_MULP мааниси 16ден 204га чейин болушун камсыздоо үчүн мультипликатордун маанисин конфигурациялашыңыз керек. Эгерде E*SYSREF_MULP мааниси бул диапазондон тышкары болсо, мультипликатордун мааниси демейки 5'b00001 болуп саналат.
sysref_ctrl[7]	Дуплекстүү маалымат жолу: 1'b1 Simplex TX же RX маалымат жолу: 1'b0	SYSREF тандоо. Демейки маани Ex'деги маалымат жолунун жөндөөсүнө жараша болотampF-Tile JESD204C Intel FPGA IP параметр редакторундагы Дизайн өтмөгү. 0: Simplex TX же RX (Тышкы SYSREF) 1: Дуплекстүү (Ички SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF түрү мезгилдүү же боштук мезгилдүү болгондо SYSREF иштөө цикли. F-Tile JESD204C IP баштапкы абалга келтирилбей калганга чейин иш циклин конфигурациялашыңыз керек. Максималдуу маани = (E*SYSREF_MULP*32)-1 Мисалы үчүнampле: 50% милдет цикли = (E*SYSREF_MULP*32)/2 Эгерде сиз бул регистр талаасын конфигурациялабасаңыз, же регистр талаасын 50 же уруксат берилген максималдуу мааниден көбүрөөк конфигурацияласаңыз, милдет цикли демейки 0% болот.
sysref_ctrl[17]	1'b0	SYSREF түрү бир жолу болгондо кол менен башкаруу. SYSREF сигналын жогорку абалга коюу үчүн 1 деп жазыңыз. SYSREF сигналын төмөн коюу үчүн 0 деп жазыңыз. Бир ок режиминде SYSREF импульсун түзүү үчүн 1 анан 0 жазуу керек.
sysref_ctrl[31:18]	22'h0	Резервге коюлган.

Секвендерди баштапкы абалга келтирүү
Бул дизайн эксample эки баштапкы абалга келтирүүчү секвенерлерден турат:

• Калыбына келтирүү ырааттуулугу 0 — TX/RX Avalon агымдык доменине, Avalon эстутум картасына түшүрүлгөн доменге, негизги PLL, TX PHY, TX өзөгүнө жана SYSREF генераторуна баштапкы абалга келтирүүнү иштетет.
• Баштапкы абалга келтирүү ырааттуулугу 1— RX PHY жана RX Core үчүн баштапкы абалга келтирүүнү иштетет.

3-Wire SPI
Бул модул SPI интерфейсин 3-зымга айландыруу үчүн милдеттүү эмес.

PLL системасы
F-плиткасында үч борттук система PLL бар. Бул система PLLs катуу IP (MAC, PCS жана FEC) жана EMIB өтүү үчүн негизги саат булагы болуп саналат. Бул PLL системасынын тактоо режимин колдонгондо, блоктор PMA сааты тарабынан такталган эмес жана FPGA өзөгүнөн келген сааттан көз каранды эмес дегенди билдирет. Ар бир PLL системасы бир жыштык интерфейси менен байланышкан саатты гана жаратат. Мисалы үчүнample, 1 ГГц жана 500 МГц бир интерфейсти иштетүү үчүн сизге эки система PLL керек. PLL тутумун колдонуу ар бир тилкени өз алдынча колдонууга мүмкүндүк берет, кошуна тилкеге ​​таасир этүүчү тилке саатын өзгөртүүсүз.
Ар бир PLL системасы сегиз FGT маалымдама саатынын каалаганын колдоно алат. Системалык PLLлер маалымдама саатын бөлүшө алат же башка маалымдама сааттарга ээ болот. Ар бир интерфейс кайсы PLL тутумун колдоноорун тандай алат, бирок, бир жолу тандалгандан кийин, ал динамикалык кайра конфигурациялоонун жардамы менен кайра конфигурацияланбайт.

Тиешелүү маалымат
F-тайл архитектурасы жана PMA жана FEC Түз PHY IP Колдонуучу колдонмосу

Intel Agilex F-плиткалык түзүлүштөрүндө PLL саат режими системасы жөнүндө көбүрөөк маалымат.

Үлгү генератору жана текшерүүчү
Үлгү генератору жана текшерүүчү маалыматтарды түзүү үчүн пайдалууampтестирлөө максатында мониторинг жүргүзүү.
Таблица 11. Колдоого алынган Үлгү генератору

Үлгү генератору	Description
PRBS үлгү генератору	F-Tile JESD204C дизайн мурункуample PRBS үлгү генератору төмөнкү полиномдук даражасын колдойт: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp үлгү генератор	рamp үлгү мааниси ар бир кийинки с үчүн 1ге көбөйөтample генератордун туурасы N, жана s ичиндеги бардык биттер болгондо 0гө айланатampле 1. r иштетүүamp ED башкаруу блогунун tst_ctl регистринин 1ден 2-битине чейин жазуу менен үлгү генератору.
Командалык канал рamp үлгү генератор	F-Tile JESD204C дизайн мурункуample командалык каналды колдойт ramp ар бир тилкеге ​​үлгү генератору. рamp үлгү мааниси буйрук сөздөрүнүн 1 битине 6 көбөйөт. Баштапкы үрөн бардык тилкелер боюнча өсүү үлгүсү болуп саналат.

Таблица 12. Колдоого алынган үлгү текшергич

Үлгү текшергич	Description
PRBS үлгү текшерүүчүсү	F-Tile JESD204C IP кыйшаюусуз тегиздөөсүнө жеткенде, үлгү текшергичтеги тырмаланган үрөн өзүн-өзү синхрондоштурууга болот. Өз алдынча синхрондоштуруу үчүн үлгү текшерүүчү 8 октетти талап кылат.
Ramp үлгү текшергич	Биринчи жарактуу маалыматтар сampар бир конвертер үчүн le (M) r баштапкы мааниси катары жүктөлөтamp үлгү. Кийинки маалыматтар сamples маанилери ар бир саат циклинде максимумга чейин 1ге көбөйүп, андан кийин 0гө жылдырылышы керек.

Үлгү текшергич	Description
	Мисалы үчүнample, S=1, N=16 жана WIDTH_MULP = 2 болгондо, ар бир конвертерге берилиштердин туурасы S * WIDTH_MULP * N = 32. Максималдуу маалымат sample мааниси 0xFFFF. рamp үлгү текшергич бардык конвертерлерде бирдей үлгүлөр алынганын текшерет.
Командалык канал рamp үлгү текшергич	F-Tile JESD204C дизайн мурункуample командалык каналды колдойт ramp үлгү текшергич. Кабыл алынган биринчи буйрук сөзү (6 бит) баштапкы маани катары жүктөлөт. Ошол эле тилкедеги кийинки буйрук сөздөрү 0x3F чейин көбөйүп, 0x00гө чейин жылышы керек. Командалык канал Рamp үлгү текшерүүчү р үчүн текшеретamp бардык тилкелер боюнча үлгүлөрү.

F-Tile JESD204C TX жана RX IP
Бул дизайн эксample ар бир TX/RXди симплекс режиминде же дуплекс режиминде конфигурациялоого мүмкүндүк берет.
Дуплекстүү конфигурациялар ички же тышкы сериялык циклди колдонуу менен IP функционалдуулугун көрсөтүүгө мүмкүндүк берет. IP ичиндеги CSRлер IP башкарууга жана абалды байкоого мүмкүндүк берүү үчүн оптималдаштырылган эмес.

F-Tile JESD204C Design Example Саат жана баштапкы абалга келтирүү

F-Tile JESD204C дизайн мурункуampле саат жана баштапкы абалга келтирүү сигналдарынын топтому бар.

Таблица 13.Дизайн Example Сааттар

Саат сигналы	Багыт	Description
mgmt_clk	Киргизүү	100 МГц жыштыгы менен LVDS дифференциалдык сааты.
refclk_xcvr	Киргизүү	Маалымат ылдамдыгынын жыштыгы/33 фактору менен кабыл алгычтын маалымдама сааты.
refclk_core	Киргизүү	Ошол эле жыштыктагы негизги маалымдама сааты refclk_xcvr.
in_sysref	Киргизүү	SYSREF сигналы. Максималдуу SYSREF жыштыгы – маалымат ылдамдыгы/(66x32xE).
sysref_out	Чыгуу
txlink_clk rxlink_clk	Ички	Маалымат ылдамдыгынын жыштыгы менен TX жана RX шилтеме сааты/66.
txframe_clk rxframe_clk	Ички	Маалымат ылдамдыгынын жыштыгы менен TX жана RX кадр сааты/33 (FCLK_MULP=2) Маалымат ылдамдыгынын жыштыгы менен TX жана RX кадр сааты/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Ички	Маалымат ылдамдыгынын жыштыгы менен TX жана RX фазалык сааты/66 (FCLK_MULP=2) FCLK_MULP=1 болгондо TX жана RX фазасынын сааты дайыма жогору (1'b1).
spi_SCLK	Чыгуу	20 MHz жыштыгы менен SPI берүү ылдамдыгы сааты.

Сиз дизайн экс жүктөгөн кездеampFPGA түзмөгүнө киргенде, ички ninit_done окуясы ДжTAG Avalon Master көпүрөсү башка блоктор сыяктуу эле баштапкы абалга келтирилди.

SYSREF генераторунун txlink_clk жана rxlink_clk сааттары үчүн атайылап асинхрондук байланышты киргизүү үчүн көз карандысыз баштапкы абалга келтирилиши бар. Бул ыкма SYSREF сигналын тышкы саат чипинен эмуляциялоодо кеңири.

Таблица 14. Дизайн Example Resets

Сигналды калыбына келтирүү	Багыт	Description
global_rst_n	Киргизүү	J башка бардык блоктор үчүн баскычты глобалдык абалга келтирүүTAG Avalon Master көпүрөсүнө чейин.
ninit_done	Ички	ДжTAG Avalon Master көпүрөсүнө чейин.
edctl_rst_n	Ички	ED Control блогу J тарабынан баштапкы абалга келтирилгенTAG Avalon Master көпүрөсүнө чейин. hw_rst жана global_rst_n порттору ED Control блогун баштапкы абалга келтирбейт.
hw_rst	Ички	ED Control блогунун rst_ctl реестрине жазуу менен hw_rstти ырастаңыз жана жок кылыңыз. mgmt_rst_in_n hw_rst ырасталганда ырастайт.
mgmt_rst_in_n	Ички	Авалондун эс тутумуна түшүрүлгөн ар кандай IP интерфейстери жана баштапкы абалга келтирүүчү секвенсерлердин кириштери үчүн баштапкы абалга келтирүү:  F-Tile JESD20C IP дуплекстүү Native PHY үчүн j204c_reconfig_reset SPI мастер үчүн spi_rst_n pio_rst_n PIO абалы жана башкаруу үчүн 0 жана 0 баштапкы абалга келтирүүчү секвенсердин reset_in1 порту Global_rst_n, hw_rst же edctl_rst_n порту mgmt_rst_in_n боюнча баштапкы абалга келтирүүнү ырастайт.
sysref_rst_n	Ички	ED Control блогундагы SYSREF генератор блогу үчүн баштапкы абалга келтирүүчү секвенсер 0 reset_out2 портун колдонуу менен баштапкы абалга келтириңиз. Эгерде өзөк PLL кулпуланган болсо, баштапкы абалга келтирүү секвенсери 0 reset_out2 порту баштапкы абалга келтирүүнү жок кылат.
core_pll_rst	Ички	0 reset_out0 порту аркылуу негизги PLLди баштапкы абалга келтирет. mgmt_rst_in_n баштапкы абалга келтирүү ырасталганда негизги PLL баштапкы абалга келтирилет.
j204c_tx_avs_rst_n	Ички	F-Tile JESD204C TX Avalon эстутум менен карталанган интерфейсин баштапкы абалга келтирүү секвенсери 0 аркылуу баштапкы абалга келтирет. TX Avalon эстутум картасына түшүрүлгөн интерфейс mgmt_rst_in_n ырасталганда ырастайт.
j204c_rx_avs_rst_n	Ички	F-Tile JESD204C TX Avalon эстутум менен карталанган интерфейсин баштапкы абалга келтирүү секвенсери аркылуу баштапкы абалга келтирет.
j204c_tx_rst_n	Ички	F-Tile JESD204C TX шилтемесин жана txlink_clk жана txframe_clk домендериндеги транспорт катмарларын баштапкы абалга келтирет. Баштапкы абалга келтиргич 0 reset_out5 порту j204c_tx_rst_n баштапкы абалга келтирет. Эгерде негизги PLL кулпуланган болсо, жана tx_pma_ready жана tx_ready сигналдары ырасталса, бул баштапкы абалга келтирилгендесерт болот.
j204c_rx_rst_n	Ички	F-Tile JESD204C RX шилтемесин жана rxlink_clk жана rxframe_clk домендериндеги транспорт катмарларын баштапкы абалга келтирет.

Сигналды калыбына келтирүү	Багыт	Description
		Баштапкы абалга келтирүүчү секвенсер 1 reset_out4 порту j204c_rx_rst_n баштапкы абалга келтирет. Эгерде негизги PLL кулпуланган болсо жана rx_pma_ready жана rx_ready сигналдары ырасталса, бул баштапкы абалга келтирилгендесерт болот.
j204c_tx_rst_ack_n	Ички	j204c_tx_rst_n менен кол алышуу сигналын баштапкы абалга келтириңиз.
j204c_rx_rst_ack_n	Ички	J204c_rx_rst_n менен кол алышуу сигналын баштапкы абалга келтириңиз.

8-сүрөт. Дизайн үчүн убакыт диаграммасы Example Resets

F-Tile JESD204C Design Example Signals

Таблица 15. Системалык интерфейс сигналдары

Сигнал	Багыт	Description
Сааттар жана баштапкы абалга келтирүү
mgmt_clk	Киргизүү	Системаны башкаруу үчүн 100 MHz саат.
refclk_xcvr	Киргизүү	F-tile UX QUAD жана System PLL үчүн маалымдама сааты. Маалымат ылдамдыгына/33 факторуна барабар.
refclk_core	Киргизүү	Core PLL маалымдама сааты. refclk_xcvr сыяктуу эле саат жыштыгын колдонот.
in_sysref	Киргизүү	JESD204C Subclass 1 ишке ашыруу үчүн тышкы SYSREF генераторунан SYSREF сигналы.
sysref_out	Чыгуу	JESD204C Subclass 1 ишке ашыруу үчүн SYSREF сигналы, мурунку дизайн үчүн FPGA түзмөгү тарабынан түзүлгөнample шилтемени баштоо максатында гана.

 

Сигнал	Багыт	Description
SPI
spi_SS_n[2:0]	Чыгуу	Активдүү төмөн, SPI кул тандоо сигналы.
spi_SCLK	Чыгуу	SPI сериялык сааты.
spi_sdio	Киргизүү/Чыгуу	Кожоюндан тышкы кулга маалымат чыгаруу. Сырткы кулдан мастерге берилиштерди киргизүү.

Сигнал	Багыт	Description
Эскертүү:3-Wire SPI модулун түзүү опциясы иштетилгенде.
spi_MISO Эскертүү: 3-Wire SPI модулун түзүү опциясы иштетилбегенде.	Киргизүү	Сырткы кулдан SPI мастерине берилиштерди киргизүү.
spi_MOSI Эскертүү: 3-Wire SPI модулун түзүү опциясы иштетилбегенде.	Чыгуу	SPI мастеринен тышкы кулга чыгаруу маалыматтары.

 

Сигнал	Багыт	Description
ADC / DAC
tx_serial_data[LINK*L-1:0]	Чыгуу	DACга дифференциалдык жогорку ылдамдыктагы сериялык чыгуу маалыматтары. Саат сериялык маалымат агымына киргизилген.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Киргизүү	ADCден дифференциалдык жогорку ылдамдыктагы сериялык киргизүү маалыматтары. Саат сериялык маалымат агымынан калыбына келтирилет.
rx_serial_data_n[LINK*L-1:0]

 

Сигнал	Багыт	Description
Жалпы максаттуу киргизүү/чыгаруу
user_led[3:0]	Чыгуу	Төмөнкү шарттардын абалын көрсөтөт: [0]: SPI программалоо бүттү [1]: TX шилтеме катасы [2]: RX шилтеме катасы [3]: Avalon агымдык маалыматтары үчүн үлгү текшерүү катасы
user_dip[3:0]	Киргизүү	Колдонуучу режиминин DIP которуштуруу киргизүүсү: [0]: Ички сериялык кайра циклди иштетүү [1]: FPGA тарабынан түзүлгөн SYSREF иштетүү [3:2]: Резервдик

 

Сигнал	Багыт	Description
Диапазондон тышкары (OOB) жана Статусу
rx_patchk_data_error[LINK-1:0]	Чыгуу	Бул сигнал ырасталганда, үлгү текшерүүчү катаны аныктаганын көрсөтөт.
rx_link_error[LINK-1:0]	Чыгуу	Бул сигнал ырасталганда, ал JESD204C RX IP үзгүлтүккө учураганын көрсөтөт.
tx_link_error[LINK-1:0]	Чыгуу	Бул сигнал ырасталганда, ал JESD204C TX IP үзгүлтүккө учураганын көрсөтөт.
emb_lock_out	Чыгуу	Бул сигнал ырасталганда, ал JESD204C RX IP EMB кулпусуна жетишкенин көрсөтөт.
sh_lock_out	Чыгуу	Бул сигнал ырасталганда, ал JESD204C RX IP шайкештештирүү темасы кулпуланганын көрсөтөт.

 

Сигнал	Багыт	Description
Avalon Streaming
rx_avst_valid[LINK-1:0]	Киргизүү	конвертер с экендигин көрсөтөтampКолдонмо катмарындагы маалыматтар жарактуу же жараксыз. 0: Маалымат жараксыз 1: Маалыматтар жарактуу
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Киргизүү	Конвертер сampКолдонмо катмарына маалыматтар.

F-Tile JESD204C Design Example Control Registers

F-Tile JESD204C дизайн мурункуampED Control блогундагы регистрлер байт-даректешти (32 бит) колдонушат.

Таблица 16. Дизайн Example Дарек картасы
Бул 32-бит ED Control блок регистрлери mgmt_clk доменинде.

Компонент	Дарек
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI Control	0x0102_0000 – 0x0102_001F
PIO Control	0x0102_0020 – 0x0102_002F
PIO абалы	0x0102_0040 – 0x0102_004F
Секвенжерди кайра коюу 0	0x0102_0100 – 0x0102_01FF
Секвенжерди кайра коюу 1	0x0102_0200 – 0x0102_02FF
ED Control	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP трансивер PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Таблица 17. Каттоо мүмкүнчүлүгүнүн түрү жана аныктамасы
Бул таблица Intel FPGA IP үчүн реестрге кирүү түрүн сүрөттөйт.

Кирүү түрү	Аныктама
RO/V	Программа окуу үчүн гана (жазууга эч кандай таасир этпейт). Маани ар кандай болушу мүмкүн.
RW	Программа учурдагы биттин маанисин окуйт жана кайтарат. Программалык камсыздоо битти керектүү мааниге жазат жана орнотот.
RW1C	Программа учурдагы биттин маанисин окуйт жана кайтарат. Программа 0 жазат жана эч кандай таасири жок. Программалык камсыздоо 1 жазат жана бит аппараттык камсыздоо тарабынан 0ге коюлган болсо, битти 1гө чейин тазалайт. Аппараттык камсыздоо битти 1ге коет. Программалык камсыздоону тазалоо аппараттык жабдыкка караганда жогорураак артыкчылыкка ээ.

Таблица 18. ЭД башкаруунун дарек картасы

Оффсет	Каттоо аты
0x00	rst_ctl
0x04	rst_sts0
уланды…

Оффсет	Каттоо аты
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

19-таблица. ЭД башкаруу блогун башкаруу жана абал регистрлери

Байт Оффсет	Каттоо	аты	Мүмкүнчүлүк	Калыбына келтирүү	Description
0x00	rst_ctl	rst_assert	RW	0x0	Баштапкы абалга келтирүү. [0]: Калыбына келтирүүнү ырастоо үчүн 1 жазыңыз. (hw_rst) Десертти баштапкы абалга келтирүү үчүн кайра 0 жазыңыз. [31:1]: Бактылуу.
0x04	rst_sts0	rst_status	RO/V	0x0	Статусун баштапкы абалга келтирүү. [0]: Негизги PLL кулпуланган абалы. [31:1]: Бактылуу.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Ички же тышкы SYSREF генератору үчүн SYSREF четин аныктоо статусу. [0]: 1 мааниси субкласс 1 операциясы үчүн SYSREF көтөрүлүп жаткан чети аныкталганын көрсөтөт. Жаңы SYSREF четин аныктоону иштетүү үчүн бул битти тазалоо үчүн программа 1 жаза алат. [31:1]: Бактылуу.
0x40	sysref_ctl	sysref_contr ol	RW	Дуплекстүү маалымат жолу Бир жолу: 0x00080	SYSREF башкаруу. кайрылыңыз 10-таблица Бул реестрди колдонуу жөнүндө көбүрөөк маалымат алуу үчүн 17-бетте.
				Мезгил -мезгили менен:	Эскертүү: баштапкы абалга келтирүү мааниси көз каранды
				0x00081	SYSREF түрү жана F-Tile
				Капталган - мезгилдүү:	JESD204C IP маалымат жол параметр орнотуулары.
				0x00082
				TX же RX маалыматтары
				жол
				Бир ок:
				0x00000
				Мезгил -мезгили менен:
				0x00001
				Ачылган -
				мезгилдүү:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF абалы. Бул реестр ички SYSREF генераторунун акыркы SYSREF мезгилин жана иштөө циклинин орнотууларын камтыйт. кайрылыңыз 9-таблица SYSREF мезгилинин жана милдет циклинин юридикалык мааниси үчүн 16-бетте.
уланды…

Байт Оффсет	Каттоо	аты	Мүмкүнчүлүк	Калыбына келтирүү	Description
					[8:0]: SYSREF мезгили. Маани 0xFF болгондо, SYSREF мезгили = 255 Мааниси 0x00 болгондо, SYSREF мезгили = 256. [17:9]: SYSREF милдет цикли. [31:18]: Бактылуу.
0x80	tst_ctl	tst_control	RW	0x0	Сыноо көзөмөлү. Үлгү генератору жана текшерүүчү үчүн ар кандай сыноо үлгүлөрүн иштетүү үчүн бул регистрди колдонуңуз. [1:0] = Запастагы талаа [2] = ramp_test_ctl 1'b0 = PRBS үлгү генераторун жана текшергичти иштетет 1'b1 = r иштететamp үлгү генератор жана текшерүүчү [31:3]: Бактылуу.
0x8c	tst_err0	tst_error	RW1C	0x0	Шилтеме 0 үчүн ката желекчеси. Бит 1'b1 болгондо, ал ката болгонун көрсөтөт. Ката желегин тазалоо үчүн тиешелүү битке 1'b1 жазуудан мурун катаны чечишиңиз керек. [0] = Үлгү текшергич катасы [1] = tx_link_error [2] = rx_link_error [3] = Буйрук үлгүсүн текшерүү катасы [31:4]: Сакталган.

F-Tile JESD204C Intel FPGA IP Дизайн Ex. Документти кайра карап чыгуу тарыхыample User Guide

Документтин версиясы	Intel Quartus Prime Version	IP Version	Өзгөрүүлөр
2021.10.11	21.3	1.0.0	Алгачкы чыгаруу.

Документтер / Ресурстар

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Колдонуучунун колдонмосу F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Шилтемелер

• User Manual