F-Tile JESD204C Intel FPGA IP Disseny Example

Sobre el F-Tile JESD204C Intel® FPGA IP Design Example Guia de l'usuari

Aquesta guia de l'usuari proporciona les funcions, les directrius d'ús i una descripció detallada sobre el disseny, pampfitxers per a la IP FPGA Intel® F-Tile JESD204C amb dispositius Intel Agilex™.

Públic destinat

Aquest document està destinat a:

• Arquitecte de disseny per fer la selecció de la IP durant la fase de planificació del disseny del sistema
• Dissenyadors de maquinari a l'hora d'integrar la IP al disseny del seu sistema
• Enginyers de validació durant la fase de simulació a nivell de sistema i validació de maquinari

Documents relacionats
La taula següent enumera altres documents de referència relacionats amb la IP FPGA Intel JESD204C de F-Tile.

Taula 1. Documents relacionats

Referència	Descripció
Guia d'usuari de F-Tile JESD204C Intel FPGA IP	Proporciona informació sobre la IP FPGA Intel F-Tile JESD204C.
Notes de versió de F-Tile JESD204C Intel FPGA IP	Llista els canvis fets per al F-Tile JESD204C F-Tile JESD204C en una versió concreta.
Full de dades del dispositiu Intel Agilex	Aquest document descriu les característiques elèctriques, les característiques de commutació, les especificacions de configuració i el temps dels dispositius Intel Agilex.

Acrònims i glossari

Taula 2. Llista d'acrònims

Acrònim	Expansió
LEMC	Rellotge multibloc estès local
FC	Freqüència de rellotge de fotogrames
ADC	Convertidor analògic a digital
DAC	Convertidor digital a analògic
DSP	Processador de senyal digital
TX	Emissor
RX	Receptor

Acrònim	Expansió
DLL	Capa d'enllaç de dades
RSE	Registre de control i estat
CRU	Unitat de rellotge i reinici
ISR	Rutina de servei d'interrupció
FIFO	Primer en entrar, primer en sortir
SERDES	Serialitzador Deserialitzador
ECC	Codi de correcció d'errors
FEC	Correcció d'errors de reenviament
SERR	Detecció d'error únic (en ECC, corregible)
DERR	Detecció d'error doble (en ECC, fatal)
PRBS	Seqüència binària pseudo-aleatoria
MAC	Controlador d'accés als mitjans. MAC inclou la subcapa de protocol, la capa de transport i la capa d'enllaç de dades.
PHY	Capa física. PHY normalment inclou la capa física, SERDES, controladors, receptors i CDR.
PCS	Subcapa de codificació física
PMA	Adhesió al mitjà físic
RBD	Retard del buffer RX
UI	Interval unitari = durada del bit sèrie
Recompte de RBD	RX Buffer Delay darrera arribada al carril
Compensació RBD	Oportunitat de llançament de RX Buffer Delay
SH	Sincronitza la capçalera
TL	Capa de transport
EMIB	Pont d'interconnexió de múltiples matrius incrustat

Taula 3. Llista de glossari

Terme	Descripció
Dispositiu convertidor	Convertidor ADC o DAC
Dispositiu lògic	FPGA o ASIC
Octet	Un grup de 8 bits, que serveix d'entrada al codificador 64/66 i sortida del descodificador
Picar	Un conjunt de 4 bits que és la unitat de treball base de les especificacions JESD204C
Bloc	Un símbol de 66 bits generat per l'esquema de codificació 64/66
Tarifa de línia	Velocitat de dades efectiva de l'enllaç sèrie Velocitat de línia de carril = (Mx Sx N'x 66/64 x FC)/L
Rellotge d'enllaç	Rellotge d'enllaç = Tarifa de línia de carril/66.
Marc	Conjunt d'octets consecutius en què la posició de cada octet es pot identificar per referència a un senyal d'alineació de trama.
Rellotge de marc	Un rellotge del sistema que funciona a la velocitat del fotograma, que ha de ser un rellotge d'enllaç 1x i 2x.

Terme	Descripció
Samples per frame clock	Samples per rellotge, el total sampels fitxers de rellotge de fotograma per al dispositiu convertidor.
LEMC	Rellotge intern utilitzat per alinear el límit del multibloc estès entre carrils i a les referències externes (SYSREF o subclasse 1).
Subclasse 0	No hi ha suport per a la latència determinista. Les dades s'han d'alliberar immediatament quan es desviïn de carril a carril al receptor.
Subclasse 1	Latència determinista utilitzant SYSREF.
Enllaç multipunt	Enllaços entre dispositius amb 2 o més dispositius convertidors.
Codificació 64B/66B	Codi de línia que mapeja dades de 64 bits a 66 bits per formar un bloc. L'estructura de dades de nivell base és un bloc que comença amb una capçalera de sincronització de 2 bits.

Taula 4. Símbols

Terme	Descripció
L	Nombre de carrils per dispositiu convertidor
M	Nombre de convertidors per dispositiu
F	Nombre d'octets per fotograma en un sol carril
S	Nombre de samples transmeses per convertidor únic per cicle de trama
N	Resolució del convertidor
N'	Nombre total de bits per sampli en el format de dades d'usuari
CS	Nombre de bits de control per conversió sample
CF	Nombre de paraules de control per període de rellotge de fotogrames per enllaç
HD	Format de dades d'usuari d'alta densitat
E	Nombre de multibloc en un multibloc estès

F-Tile JESD204C Intel FPGA IP Disseny Example Guia d'inici ràpid

El disseny IP F-Tile JESD204C Intel FPGA exampEls fitxers per a dispositius Intel Agilex inclouen un banc de proves de simulació i un disseny de maquinari que admet la compilació i les proves de maquinari.
Podeu generar el disseny F-Tile JESD204C exampmitjançant el catàleg IP del programari Intel Quartus® Prime Pro Edition.

Figura 1. Desenvolupament Stages per al Disseny Example

Disseny Example Diagrama de blocs

Figura 2. Disseny F-Tile JESD204C Example Diagrama de blocs d'alt nivell

El disseny exampEl fitxer consta dels mòduls següents:

• Sistema de disseny de plataforma
  • F-Tile JESD204C Intel FPGA IP
  • JTAG fins al pont Avalon Master
  • Controlador d'E/S paral·lel (PIO).
  • Interfície de port sèrie (SPI)—mòdul mestre—IOPLL
  • Generador SYSREF
  • Example Disseny (ED) Control RSC
  • Restableix els seqüenciadors
• PLL del sistema
• Generador de patrons
• Verificador de patrons

Taula 5. Disseny Examples Mòduls

Components	Descripció
Sistema de disseny de plataforma	El sistema Platform Designer crea una instancia de la ruta de dades IP F-Tile JESD204C i perifèrics compatibles.
F-Tile JESD204C Intel FPGA IP	Aquest subsistema Platform Designer conté les IP TX i RX F-Tile JESD204C instanciades juntament amb el PHY dúplex.
JTAG fins al pont Avalon Master	Aquest pont proporciona accés a l'amfitrió de la consola del sistema a la IP assignada a la memòria en el disseny a través de JTAG interfície.
Controlador d'E/S paral·lel (PIO).	Aquest controlador proporciona una interfície de mapa de memòria per a sampling i conduir ports d'E/S de propòsit general.
Màster SPI	Aquest mòdul gestiona la transferència en sèrie de dades de configuració a la interfície SPI a l'extrem del convertidor.
Generador SYSREF	El generador SYSREF utilitza el rellotge d'enllaç com a rellotge de referència i genera polsos SYSREF per a la IP F-Tile JESD204C. Nota: Aquest disseny example utilitza el generador SYSREF per demostrar la inicialització de l'enllaç IP dúplex F-Tile JESD204C. A l'aplicació de nivell de sistema de subclasse 204 F-Tile JESD1C, heu de generar el SYSREF des de la mateixa font que el rellotge del dispositiu.
IOPLL	Aquest disseny exampLe utilitza un IOPLL per generar un rellotge d'usuari per transmetre dades a la IP F-Tile JESD204C.
ED Control RSC	Aquest mòdul proporciona control i estat de detecció de SYSREF i control i estat de patró de prova.
Restableix els seqüenciadors	Aquest disseny exampEl fitxer consta de 2 seqüenciadors de restabliment: Seqüència de restabliment 0: gestiona el restabliment del domini de transmissió TX/RX Avalon®, el domini assignat a memòria Avalon, el PLL principal, el PHY TX, el nucli TX i el generador SYSREF. Seqüència de restabliment 1: gestiona el restabliment a RX PHY i RX core.
PLL del sistema	Font de rellotge primària per a l'encreuament dur IP i EMIB de mosaic F.
Generador de patrons	El generador de patrons genera un PRBS o ramp patró.
Verificador de patrons	El verificador de patrons verifica el PRBS o ramp patró rebut i marca un error quan troba una manca de coincidència de dadesample.

Requisits de programari

Intel utilitza el programari següent per provar el disseny, exampfitxers en un sistema Linux:

• Programari Intel Quartus Prime Pro Edition
• Simulador de Questa*/ModelSim* o VCS*/VCS MX

Generació del Disseny

Per generar el disseny exampfitxer de l'editor de paràmetres IP:

1. Creeu un projecte orientat a la família de dispositius Intel Agilex F-tile i seleccioneu el dispositiu desitjat.
2. Al Catàleg IP, Eines ➤ Catàleg IP, seleccioneu F-Tile JESD204C Intel FPGA IP.
3. Especifiqueu un nom de nivell superior i la carpeta per a la vostra variació IP personalitzada. Feu clic a D'acord. L'editor de paràmetres afegeix el .ip de nivell superior file automàticament al projecte actual. Si se us demana que afegiu manualment el fitxer .ip file al projecte, feu clic a Projecte ➤ Afegeix/Elimina Files al Projecte per afegir el file.
4. Sota l'Example pestanya Disseny, especifiqueu el disseny exampparàmetres tal com es descriu a Disseny Example Paràmetres.
5. Feu clic a Genera Exampel Disseny.

El programari genera tot el disseny files als subdirectoris. Aquests files són necessaris per executar la simulació i la compilació.

Disseny Example Paràmetres
L'editor de paràmetres IP F-Tile JESD204C Intel FPGA inclou l'example Pestanya Disseny perquè especifiqueu certs paràmetres abans de generar el disseny, example.

Taula 6. Paràmetres a l'Exampla pestanya Disseny

Paràmetre	Opcions	Descripció
Seleccioneu Disseny	Control de la consola del sistema Cap	Seleccioneu el control de la consola del sistema per accedir al disseny, exampruta de dades del fitxer a través de la consola del sistema.
Simulació	Activat, Desactivat	Enceneu la IP per generar el necessari files per simular el disseny example.
Síntesi	Activat, Desactivat	Enceneu la IP per generar el necessari files per a la compilació Intel Quartus Prime i la demostració de maquinari.
format HDL (per a la simulació)	Verilog VDHL	Seleccioneu el format HDL del RTL files per a la simulació.
format HDL (per a la síntesi)	Només Verilog	Seleccioneu el format HDL del RTL files per a la síntesi.

Paràmetre	Opcions	Descripció
Genera un mòdul SPI de 3 fils	Activat, Desactivat	Enceneu per activar la interfície SPI de 3 fils en lloc de 4 cables.
Mode Sysref	Un tret Periòdic Periòdic gapped	Seleccioneu si voleu que l'alineació SYSREF sigui un mode de pols d'un sol cop, periòdic o periòdic amb bretxa, en funció dels vostres requisits de disseny i flexibilitat de temps. One-shot: seleccioneu aquesta opció per permetre que SYSREF sigui un mode de pols d'un sol tir. El valor del bit de registre sysref_ctrl[17] és 0. Després que el restabliment IP JESD204C de F-Tile s'hagi anul·lat, canvieu el valor del registre sysref_ctrl[17] de 0 a 1, després a 0, per obtenir un pols SYSREF d'un sol tir. Periòdic: SYSREF en mode periòdic té un cicle de treball de 50:50. El període SYSREF és E*SYSREF_MULP. Periòdic interval: SYSREF té un cicle de treball programable de granularitat d'1 cicle de rellotge d'enllaç. El període SYSREF és E*SYSREF_MULP. Per a la configuració del cicle de treball fora de rang, el bloc de generació SYSREF hauria d'inferir automàticament un cicle de treball 50:50. Consulteu el SYSREF Generador secció per obtenir més informació sobre el SYSREF període.
Seleccioneu el tauler	Cap	Seleccioneu el tauler per al disseny example. Cap: aquesta opció exclou aspectes de maquinari per al disseny, per exempleample. Totes les assignacions de pins s'establiran en pins virtuals.
Patró de prova	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Seleccioneu el generador de patrons i el patró de prova del verificador. Generador de patrons: JESD204C admet el generador de patrons PRBS per dadesample. Això vol dir que l'amplada de les dades és l'opció N+CS. El generador i el verificador de patrons PRBS són útils per crear dadesampl'estímul per provar i no és compatible amb el mode de prova PRBS al convertidor ADC/DAC. Ramp Generador de patrons: la capa d'enllaç JESD204C funciona amb normalitat, però el transport posterior està desactivat i s'ignora l'entrada del formatador. Cada carril transmet un flux d'octets idèntic que augmenta de 0x00 a 0xFF i després es repeteix. Ramp prbs_test_ctl habilita la prova del patró. Verificador de patrons PRBS: JESD204C El codificador PRBS s'autosincronitza i s'espera que quan el nucli IP sigui capaç de descodificar l'enllaç, la llavor de codificació ja estigui sincronitzada. La llavor de codificació PRBS trigarà 8 octets a autoiniciar-se. Ramp Verificador de patrons: la codificació JESD204C es sincronitza automàticament i s'espera que quan el nucli IP sigui capaç de descodificar l'enllaç, la llavor de codificació ja estigui sincronitzada. El primer octet vàlid es carrega com a ramp valor inicial. Les dades posteriors han d'incrementar fins a 0xFF i passar a 0x00. Ramp El verificador de patrons hauria de comprovar si hi ha un patró idèntic a tots els carrils.
Activa el bucle en sèrie intern	Activat, Desactivat	Seleccioneu loopback sèrie intern.
Activa el canal d'ordres	Activat, Desactivat	Seleccioneu el patró del canal d'ordres.

Estructura de directoris
El disseny F-Tile JESD204C exampels directoris contenen generats files pel disseny examples.

Figura 3. Estructura de directoris per a F-Tile JESD204C Intel Agilex Design Example

Taula 7. Directori Files

Carpetes	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulació/mentora	modelsim_sim.tcl tb_top_waveform.do
simulació/sinopsia	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulació del disseny Exampel banc de proves

El disseny example testbench simula el vostre disseny generat.

Figura 4. Procediment

Per simular el disseny, seguiu els passos següents:

1. Canvia el directori de treball aampdirectori_disseny>/simulation/ .
2. A la línia d'ordres, executeu l'script de simulació. La taula següent mostra les ordres per executar els simuladors compatibles.

Simulador	Comandament
Aquesta/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (sense GUI de Questa/ ModelSim)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

La simulació acaba amb missatges que indiquen si l'execució va tenir èxit o no.

Figura 5. Simulació amb èxit
Aquesta figura mostra el missatge de simulació amb èxit per al simulador VCS.

Compilació del disseny Example

Per compilar l'example projecte, seguiu aquests passos:

1. Assegureu-vos el disseny de la compilació exampla generació s'ha completat.
2. Al programari Intel Quartus Prime Pro Edition, obriu el projecte Intel Quartus Prime Pro Editionample_ directori_disseny>/ed/quartus.
3. Al menú Processament, feu clic a Inicia la compilació.

Descripció detallada del disseny F-Tile JESD204C Example

El disseny F-Tile JESD204C example demostra la funcionalitat de la transmissió de dades mitjançant el mode loopback.
Podeu especificar la configuració de paràmetres que trieu i generar el disseny example.
El disseny exampel fitxer només està disponible en mode dúplex per a la variant Base i PHY. Podeu triar la variant només base o només PHY, però la IP generaria el disseny, per exempleample tant per a Base com per a PHY.

Nota:  Algunes configuracions d'alta velocitat de dades poden fallar en el temps. Per evitar errors de temporització, considereu especificar el valor del multiplicador de freqüència de rellotge de trama inferior (FCLK_MULP) a la pestanya Configuracions de l'editor de paràmetres IP FPGA Intel F-Tile JESD204C.

Components del sistema

El disseny F-Tile JESD204C example proporciona un flux de control basat en programari que utilitza la unitat de control dur amb o sense suport de la consola del sistema.

El disseny example permet un enllaç automàtic en modes de bucle intern i extern.

JTAG fins a Avalon Master Bridge
El JTAG a Avalon Master Bridge proporciona una connexió entre el sistema amfitrió per accedir a la IP F-Tile JESD204C assignada a la memòria i els registres d'estat i de control de la IP perifèrica mitjançant el JTAG interfície.

Figura 6. Sistema amb un JTAG a Avalon Master Bridge Core

Nota:  El rellotge del sistema ha de ser almenys 2 vegades més ràpid que el JTAG rellotge. El rellotge del sistema és mgmt_clk (100MHz) en aquest disseny, example.

Nucli d'E/S paral·lel (PIO).
El nucli d'entrada/sortida paral·lel (PIO) amb interfície d'Avalon proporciona una interfície assignada a memòria entre un port esclau d'Avalon assignat a memòria i ports d'E/S d'ús general. Els ports d'E/S es connecten a la lògica d'usuari del xip o als pins d'E/S que es connecten a dispositius externs a l'FPGA.

Figura 7. Nucli PIO amb ports d'entrada, ports de sortida i suport IRQ
Per defecte, el component Platform Designer desactiva la línia de servei d'interrupció (IRQ).

Els ports d'E/S PIO s'assignen al nivell superior HDL file (estat io_ per als ports d'entrada, control io_ per als ports de sortida).

La taula següent descriu la connectivitat del senyal per als ports d'E/S d'estat i de control al commutador DIP i al LED del kit de desenvolupament.

Taula 8. Ports d'E/S del nucli PIO

Port	Bit	Senyal
Out_port	0	USER_LED programació SPI feta
	31:1	Reservat
In_port	0	USER_DIP habilitació de bucle en sèrie intern Desactivat = 1 Activat = 0
	1	Habilitat SYSREF generada per USER_DIP FPGA Desactivat = 1 Activat = 0
	31:2	Reservat.

Màster SPI
El mòdul mestre SPI és un component estàndard de Platform Designer a la biblioteca estàndard del catàleg IP. Aquest mòdul utilitza el protocol SPI per facilitar la configuració de convertidors externs (per example, ADC, DAC i generadors de rellotge externs) mitjançant un espai de registre estructurat dins d'aquests dispositius.

El mestre SPI té una interfície de mapa de memòria Avalon que es connecta al mestre Avalon (JTAG al pont mestre d'Avalon) a través de la interconnexió de mapes de memòria d'Avalon. El mestre SPI rep instruccions de configuració del mestre Avalon.

El mòdul mestre SPI controla fins a 32 esclaus SPI independents. La velocitat en baudis SCLK està configurada a 20 MHz (divisible per 5).
Aquest mòdul està configurat per a una interfície de 4 fils i 24 bits d'amplada. Si se selecciona l'opció Genera mòdul SPI de 3 fils, s'instancia un mòdul addicional per convertir la sortida de 4 fils del mestre SPI a 3 fils.

IOPLL
L'IOPLL genera el rellotge necessari per generar frame_clk i link_clk. El rellotge de referència del PLL és configurable, però limitat a la velocitat/factor de dades de 33.

• Per al disseny exampque admet una velocitat de dades de 24.33024 Gbps, la velocitat de rellotge per a frame_clk i link_clk és de 368.64 MHz.
• Per al disseny exampque admet una velocitat de dades de 32 Gbps, la velocitat de rellotge per a frame_clk i link_clk és de 484.848 MHz.

Generador SYSREF
SYSREF és un senyal de temporització crític per a convertidors de dades amb interfície F-Tile JESD204C.

El generador SYSREF en el disseny exampLe s'utilitza només per a la demostració d'inicialització de l'enllaç IP JESD204C dúplex. A l'aplicació de nivell de sistema de subclasse 204 JESD1C, heu de generar SYSREF des de la mateixa font que el rellotge del dispositiu.

Per a la IP JESD204C de F-Tile, el multiplicador SYSREF (SYSREF_MULP) del registre de control SYSREF defineix el període SYSREF, que és múltiple n-sencer del paràmetre E.

Heu de garantir que E*SYSREF_MULP ≤16. Per exampsi E=1, la configuració legal de SYSREF_MULP ha d'estar entre 1 i 16, i si E=3, la configuració legal de SYSREF_MULP ha d'estar entre 1 i 5.

Nota:  Si configureu un SYSREF_MULP fora de rang, el generador SYSREF fixarà la configuració a SYSREF_MULP=1.
Podeu seleccionar si voleu que el tipus SYSREF sigui un pols d'un sol cop, periòdic o periòdic amb bretxa mitjançant l'Example pestanya Disseny a l'editor de paràmetres IP FPGA Intel F-Tile JESD204C.

Taula 9. Exampfitxers del comptador SYSREF periòdic i gapped periòdic

E	SYSREF_MULP	PERÍODE SYSREF (E*SYSREF_MULP* 32)	Cicle de treball	Descripció
1	1	32	1..31 (programable)	Periòdic Gap
1	1	32	16 (Corregit)	Periòdic
1	2	64	1..63 (programable)	Periòdic Gap
1	2	64	32 (Corregit)	Periòdic
1	16	512	1..511 (programable)	Periòdic Gap
1	16	512	256 (Corregit)	Periòdic
2	3	19	1..191 (programable)	Periòdic Gap
2	3	192	96 (Corregit)	Periòdic
2	8	512	1..511 (programable)	Periòdic Gap
2	8	512	256 (Corregit)	Periòdic
2	9 (il·legal)	64	32 (Corregit)	Periòdic Gap
2	9 (il·legal)	64	32 (Corregit)	Periòdic

 

Taula 10. Registres de control SYSREF
Podeu reconfigurar dinàmicament els registres de control SYSREF si la configuració del registre és diferent de la que heu especificat quan vau generar el disseny ex.ample. Configureu els registres SYSREF abans que la IP FPGA Intel F-Tile JESD204C estigui fora de restabliment. Si seleccioneu el generador SYSREF extern a través del
sysref_ctrl[7] bit de registre, podeu ignorar la configuració del tipus, multiplicador, cicle de treball i fase SYSREF.

Bits	Valor per defecte	Descripció
sysref_ctrl[1:0]	2'b00: Un tir 2'b01: Periòdic 2'b10: Periòdic gapped	tipus SYSREF. El valor predeterminat depèn de la configuració del mode SYSREF al fitxer Exampel Disseny pestanya a l'editor de paràmetres IP FPGA Intel F-Tile JESD204C.
sysref_ctrl[6:2]	5'b00001	Multiplicador SYSREF. Aquest camp SYSREF_MULP és aplicable al tipus SYSREF periòdic i periòdic breu. Heu de configurar el valor del multiplicador per assegurar-vos que el valor E*SYSREF_MULP estigui entre 1 i 16 abans que l'IP F-Tile JESD204C estigui fora de restabliment. Si el valor E*SYSREF_MULP està fora d'aquest interval, el valor del multiplicador per defecte és 5'b00001.
sysref_ctrl[7]	Camí de dades dúplex: 1'b1 Camí de dades simplex TX o RX: 1'b0	Selecciona SYSREF. El valor predeterminat depèn de la configuració del camí de dades a l'Example pestanya Disseny a l'editor de paràmetres IP FPGA Intel F-Tile JESD204C. 0: Simplex TX o RX (SYSREF extern) 1: dúplex (SYSREF intern)
sysref_ctrl[16:8]	9'0h	Cicle de treball SYSREF quan el tipus SYSREF és periòdic o periòdic gapped. Heu de configurar el cicle de treball abans que l'IP F-Tile JESD204C estigui fora de restabliment. Valor màxim = (E*SYSREF_MULP*32)-1 Per exampLI: Cicle de treball del 50% = (E*SYSREF_MULP*32)/2 El cicle de treball és del 50% per defecte si no configureu aquest camp de registre, o si configureu el camp de registre a 0 o més del valor màxim permès.
sysref_ctrl[17]	1'b0	Control manual quan el tipus SYSREF és d'un sol tir. Escriviu 1 per establir el senyal SYSREF a alt. Escriviu 0 per establir el senyal SYSREF a baix. Heu d'escriure un 1 i després un 0 per crear un pols SYSREF en mode d'un sol cop.
sysref_ctrl[31:18]	22'0h	Reservat.

Restablir seqüenciadors
Aquest disseny exampEl fitxer consta de dos seqüenciadors de restabliment:

• Seqüència de restabliment 0: gestiona el restabliment del domini de transmissió TX/RX Avalon, el domini assignat a memòria Avalon, el PLL principal, el PHY TX, el nucli TX i el generador SYSREF.
• Seqüència de restabliment 1: gestiona el restabliment a RX PHY i RX Core.

SPI de 3 fils
Aquest mòdul és opcional per convertir la interfície SPI a 3 fils.

PLL del sistema
F-tile té tres PLL del sistema integrat. Aquests PLL del sistema són la font de rellotge principal per a l'encreuament IP dur (MAC, PCS i FEC) i EMIB. Això vol dir que, quan utilitzeu el mode de rellotge PLL del sistema, els blocs no estan marcats pel rellotge PMA i no depenen d'un rellotge provinent del nucli FPGA. Cada PLL del sistema només genera el rellotge associat a una interfície de freqüència. Per exampNecessites dos PLL del sistema per executar una interfície a 1 GHz i una interfície a 500 MHz. L'ús d'un sistema PLL us permet utilitzar cada carril de manera independent sense que un canvi de rellotge de carril afecti un carril veí.
Cada PLL del sistema pot utilitzar qualsevol dels vuit rellotges de referència FGT. Els PLL del sistema poden compartir un rellotge de referència o tenir diferents rellotges de referència. Cada interfície pot triar quin sistema PLL utilitza, però, un cop escollit, es fixa, no es reconfigura mitjançant la reconfiguració dinàmica.

Informació relacionada
F-tile Architecture i Guia d'usuari de PMA i FEC Direct PHY IP

Més informació sobre el mode de rellotge PLL del sistema als dispositius Intel Agilex F-tile.

Generador i verificador de patrons
El generador de patrons i el verificador són útils per crear dadesampfitxers i seguiment amb finalitats de prova.
Taula 11. Generador de patrons compatible

Generador de patrons	Descripció
Generador de patrons PRBS	El disseny F-Tile JESD204C exampEl generador de patrons PRBS admet el següent grau de polinomis: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp generador de patrons	El ramp el valor del patró augmenta en 1 per cada s posteriorample amb l'amplada del generador de N, i passa a 0 quan tots els bits del sampsón 1. Activa la ramp generador de patrons escrivint un 1 al bit 2 del registre tst_ctl del bloc de control ED.
Canal de comandament ramp generador de patrons	El disseny F-Tile JESD204C example admet el canal d'ordres ramp generador de patrons per carril. El ramp el valor del patró s'incrementa en 1 per cada 6 bits de paraules d'ordre. La llavor inicial és un patró d'increment en tots els carrils.

Taula 12. Verificador de patrons compatible

Verificador de patrons	Descripció
Verificador de patrons PRBS	La llavor de codificació del verificador de patrons es sincronitza automàticament quan l'IP F-Tile JESD204C aconsegueix l'alineació desviada. El verificador de patrons requereix 8 octets perquè la llavor de codificació s'autosincronitzi.
Ramp verificador de patrons	Les primeres dades vàlides sample per a cada convertidor (M) es carrega com el valor inicial de ramp patró. Dades posteriors sampels valors han d'augmentar en 1 en cada cicle de rellotge fins al màxim i després passar a 0.

Verificador de patrons	Descripció
	Per example, quan S=1, N=16 i WIDTH_MULP = 2, l'amplada de dades per convertidor és S * WIDTH_MULP * N = 32. Les dades màximes sampel valor del fitxer és 0xFFFF. El ramp el verificador de patrons verifica que es rebin patrons idèntics a tots els convertidors.
Canal de comandament ramp verificador de patrons	El disseny F-Tile JESD204C example admet el canal d'ordres ramp verificador de patrons. La primera paraula d'ordre (6 bits) rebuda es carrega com a valor inicial. Les paraules d'ordre posteriors al mateix carril han d'incrementar fins a 0x3F i passar a 0x00. El canal de comandament ramp el verificador de patrons comprova ramp patrons a tots els carrils.

F-Tile JESD204C TX i RX IP
Aquest disseny exampli permet configurar cada TX/RX en mode simplex o mode dúplex.
Les configuracions dúplex permeten la demostració de la funcionalitat IP mitjançant un bucle en sèrie intern o extern. Els CSR dins de la IP no estan optimitzats per permetre el control de la IP i l'observació de l'estat.

F-Tile JESD204C Disseny Example Rellotge i reinicia

El disseny F-Tile JESD204C example té un conjunt de senyals de rellotge i reinici.

Taula 13.Disseny Example Rellotges

Senyal del rellotge	Direcció	Descripció
mgmt_clk	Entrada	Rellotge diferencial LVDS amb freqüència de 100 MHz.
refclk_xcvr	Entrada	Rellotge de referència del transceptor amb freqüència de velocitat de dades/factor de 33.
refclk_core	Entrada	Rellotge de referència del nucli amb la mateixa freqüència que refclk_xcvr.
in_sysref	Entrada	Senyal SYSREF. La freqüència màxima de SYSREF és la velocitat de dades/(66x32xE).
sysref_out	Sortida
txlink_clk rxlink_clk	Interna	Rellotge d'enllaç TX i RX amb freqüència de velocitat de dades/66.
txframe_clk rxframe_clk	Interna	Rellotge de fotogrames TX i RX amb freqüència de velocitat de dades/33 (FCLK_MULP=2) Rellotge de fotogrames TX i RX amb freqüència de velocitat de dades/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Interna	Rellotge de fase TX i RX amb freqüència de velocitat de dades/66 (FCLK_MULP=2) El rellotge de fase TX i RX és sempre alt (1'b1) quan FCLK_MULP=1
spi_SCLK	Sortida	Rellotge de velocitat en baudis SPI amb freqüència de 20 MHz.

Quan carregueu el disseny exampen un dispositiu FPGA, un esdeveniment intern ninit_done garanteix que el fitxer JTAG al pont Avalon Master està en reinici, així com tots els altres blocs.

El generador SYSREF té el seu restabliment independent per injectar una relació asíncrona intencionada per als rellotges txlink_clk i rxlink_clk. Aquest mètode és més complet per emular el senyal SYSREF d'un xip de rellotge extern.

Taula 14. Disseny Example Reinicia

Restablir senyal	Direcció	Descripció
global_rst_n	Entrada	Premeu el botó de restabliment global per a tots els blocs, excepte el JTAG fins al pont Avalon Master.
ninit_done	Interna	Sortida de Reset Release IP per a JTAG fins al pont Avalon Master.
edctl_rst_n	Interna	J. restableix el bloc de control EDTAG fins al pont Avalon Master. Els ports hw_rst i global_rst_n no restableixen el bloc de control ED.
hw_rst	Interna	Afirma i desafirma hw_rst escrivint al registre rst_ctl del bloc de control ED. mgmt_rst_in_n afirma quan s'afirma hw_rst.
mgmt_rst_in_n	Interna	Restablir per a interfícies de mapes de memòria Avalon de diverses IP i entrades de seqüenciadors de restabliment:  j20c_reconfig_reset per a F-Tile JESD204C IP dúplex natiu PHY spi_rst_n per al mestre SPI pio_rst_n per a l'estat i el control de PIO port reset_in0 del seqüenciador de restabliment 0 i 1 El port global_rst_n, hw_rst o edctl_rst_n afirma el restabliment a mgmt_rst_in_n.
sysref_rst_n	Interna	Restableix el bloc generador SYSREF al bloc de control ED mitjançant el port reset_out0 del seqüenciador de restabliment 2. El port reset_out0 del seqüenciador de restabliment 2 anul·la el reinici si el PLL principal està bloquejat.
core_pll_rst	Interna	Restableix el PLL bàsic mitjançant el port reset_out0 del seqüenciador de restabliment 0. El PLL bàsic es restableix quan s'afirma el restabliment de mgmt_rst_in_n.
j204c_tx_avs_rst_n	Interna	Restableix la interfície assignada a la memòria del F-Tile JESD204C TX Avalon mitjançant el seqüenciador de restabliment 0. La interfície assignada a la memòria del TX Avalon s'afirma quan s'afirma mgmt_rst_in_n.
j204c_rx_avs_rst_n	Interna	Restableix la interfície assignada a la memòria F-Tile JESD204C TX Avalon mitjançant el seqüenciador de restabliment 1. La interfície assignada a la memòria RX Avalon afirma quan s'afirma mgmt_rst_in_n.
j204c_tx_rst_n	Interna	Restableix l'enllaç F-Tile JESD204C TX i les capes de transport als dominis txlink_clk i txframe_clk. El port reset_out0 del seqüenciador de restabliment 5 restableix j204c_tx_rst_n. Aquest restabliment anul·la si el PLL principal està bloquejat i s'afirmen els senyals tx_pma_ready i tx_ready.
j204c_rx_rst_n	Interna	Restableix l'enllaç F-Tile JESD204C RX i les capes de transport als dominis, rxlink_clk i rxframe_clk.

Restablir senyal	Direcció	Descripció
		El port reset_out1 del seqüenciador de restabliment 4 restableix j204c_rx_rst_n. Aquest restabliment anul·la si el PLL principal està bloquejat i s'afirmen els senyals rx_pma_ready i rx_ready.
j204c_tx_rst_ack_n	Interna	Restableix el senyal d'encaixada amb j204c_tx_rst_n.
j204c_rx_rst_ack_n	Interna	Restableix el senyal d'encaixada amb j204c_rx_rst_n.

Figura 8. Diagrama de temps per al disseny Example Reinicia

F-Tile JESD204C Disseny Example Senyals

Taula 15. Senyals de la interfície del sistema

Senyal	Direcció	Descripció
Rellotges i reinicials
mgmt_clk	Entrada	Rellotge de 100 MHz per a la gestió del sistema.
refclk_xcvr	Entrada	Rellotge de referència per a F-tile UX QUAD i System PLL. Equivalent a la velocitat de dades/factor de 33.
refclk_core	Entrada	Rellotge de referència PLL bàsic. Aplica la mateixa freqüència de rellotge que refclk_xcvr.
in_sysref	Entrada	Senyal SYSREF del generador extern SYSREF per a la implementació de la subclasse 204 JESD1C.
sysref_out	Sortida	Senyal SYSREF per a la implementació de la subclasse 204 JESD1C generada pel dispositiu FPGA per al disseny exampl'únic propòsit d'inicialització de l'enllaç.

 

Senyal	Direcció	Descripció
SPI
spi_SS_n[2:0]	Sortida	Senyal de selecció d'esclau SPI baix actiu.
spi_SCLK	Sortida	Rellotge sèrie SPI.
spi_sdio	Entrada/sortida	Sortida de dades del mestre a l'esclau extern. Introduïu dades de l'esclau extern al mestre.

Senyal	Direcció	Descripció
Nota:Quan l'opció Genera un mòdul SPI de 3 fils està habilitada.
spi_MISO Nota: Quan l'opció Genera mòdul SPI de 3 fils no està habilitada.	Entrada	Introduïu dades des de l'esclau extern al mestre SPI.
spi_MOSI Nota: Quan l'opció Genera mòdul SPI de 3 fils no està habilitada.	Sortida	Sortida de dades del mestre SPI a l'esclau extern.

 

Senyal	Direcció	Descripció
ADC/DAC
tx_serial_data[LINK*L-1:0]	Sortida	Dades de sortida en sèrie d'alta velocitat diferencial a DAC. El rellotge està incrustat al flux de dades en sèrie.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Entrada	Dades d'entrada en sèrie diferencial d'alta velocitat de l'ADC. El rellotge es recupera del flux de dades en sèrie.
rx_serial_data_n[LINK*L-1:0]

 

Senyal	Direcció	Descripció
E/S d'ús general
dirigit per l'usuari[3:0]	Sortida	Indica l'estat de les condicions següents: [0]: programació SPI feta [1]: error d'enllaç TX [2]: error d'enllaç RX [3]: error del verificador de patró per a les dades de transmissió d'Avalon
user_dip[3:0]	Entrada	Entrada del commutador DIP del mode d'usuari: [0]: Habilitació de bucle de retorn en sèrie intern [1]: habilitat SYSREF generat per FPGA [3:2]: reservat

 

Senyal	Direcció	Descripció
Fora de banda (OOB) i estat
rx_patchk_data_error[LINK-1:0]	Sortida	Quan s'afirma aquest senyal, indica que el verificador de patrons ha detectat un error.
rx_link_error[LINK-1:0]	Sortida	Quan s'afirma aquest senyal, indica que JESD204C RX IP ha afirmat una interrupció.
tx_link_error[LINK-1:0]	Sortida	Quan s'afirma aquest senyal, indica que JESD204C TX IP ha afirmat una interrupció.
emb_lock_out	Sortida	Quan s'afirma aquest senyal, indica que JESD204C RX IP ha aconseguit el bloqueig EMB.
sh_lock_out	Sortida	Quan s'afirma aquest senyal, indica que la capçalera de sincronització IP JESD204C RX està bloquejada.

 

Senyal	Direcció	Descripció
Transmissió d'Avalon
rx_avst_valid[LINK-1:0]	Entrada	Indica si el convertidor sampLes dades del fitxer a la capa d'aplicació són vàlides o no vàlides. 0: les dades no són vàlides 1: Les dades són vàlides
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Entrada	Convertidor sample dades a la capa d'aplicació.

F-Tile JESD204C Disseny Example Registres de control

El disseny F-Tile JESD204C exampEls registres de fitxers del bloc de control ED utilitzen adreçament de bytes (32 bits).

Taula 16. Disseny Example Mapa d'adreces
Aquests registres de blocs de control ED de 32 bits es troben al domini mgmt_clk.

Component	Adreça
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Control SPI	0x0102_0000 – 0x0102_001F
Control PIO	0x0102_0020 – 0x0102_002F
Estat PIO	0x0102_0040 – 0x0102_004F
Restableix el seqüenciador 0	0x0102_0100 – 0x0102_01FF
Restableix el seqüenciador 1	0x0102_0200 – 0x0102_02FF
Control ED	0x0102_0400 – 0x0102_04FF
Transceptor IP F-Tile JESD204C PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Taula 17. Tipus d'accés al registre i definició
Aquesta taula descriu el tipus d'accés al registre per a les IP Intel FPGA.

Tipus d'accés	Definició
RO/V	Programari només de lectura (sense efecte en l'escriptura). El valor pot variar.
RW	El programari llegeix i retorna el valor de bit actual. El programari escriu i estableix el bit al valor desitjat.
RW1C	El programari llegeix i retorna el valor de bit actual. El programari escriu 0 i no té cap efecte. El programari escriu 1 i esborra el bit a 0 si el maquinari ha establert el bit a 1. El maquinari posa el bit a 1. La neteja del programari té una prioritat més alta que el conjunt de maquinari.

Taula 18. Mapa d'adreces de control d'ED

Offset	Nom de registre
0 x 00	primer_ctl
0 x 04	rst_sts0
continuat…

Offset	Nom de registre
0 x 10	rst_sts_detected0
0 x 40	sysref_ctl
0 x 44	sysref_sts
0 x 80	tst_ctl
0x8c	tst_err0

Taula 19. Registres d'estat i de control del bloc de control ED

Byte Offset	Registra't	Nom	Accés	Restableix	Descripció
0 x 00	primer_ctl	primer_afirmar	RW	0 x 0	Restablir el control. [0]: escriviu 1 per confirmar el restabliment. (hw_rst) Escriu 0 de nou per anul·lar el restabliment. [31:1]: Reservat.
0 x 04	rst_sts0	primer_estat	RO/V	0 x 0	Restableix l'estat. [0]: estat de bloqueig PLL principal. [31:1]: Reservat.
0 x 10	rst_sts_dete cted0	rst_sts_set	RW1C	0 x 0	Estat de detecció de vora SYSREF per al generador SYSREF intern o extern. [0]: Valor d'1 Indica que s'ha detectat un front ascendent SYSREF per a l'operació de la subclasse 1. El programari pot escriure 1 per esborrar aquest bit per habilitar la nova detecció de vora SYSREF. [31:1]: Reservat.
0 x 40	sysref_ctl	sysref_contr ol	RW	Camí de dades dúplex Un cop: 0x00080	Control SYSREF. Consulteu Taula 10 a la pàgina 17 per obtenir més informació sobre l'ús d'aquest registre.
				Periòdic:	Nota: El valor de restabliment depèn de
				0 x 00081	el tipus SYSREF i F-Tile
				Periòdic-gapped:	Configuració del paràmetre del camí de dades IP JESD204C.
				0 x 00082
				Dades TX o RX
				camí
				Un tret:
				0 x 00000
				Periòdic:
				0 x 00001
				gapat-
				periòdic:
				0 x 00002
0 x 44	sysref_sts	sysref_statu s	RO/V	0 x 0	Estat SYSREF. Aquest registre conté els darrers paràmetres de període SYSREF i cicle de treball del generador intern de SYSREF. Consulteu Taula 9 a la pàgina 16 per al valor legal del període SYSREF i del cicle de treball.
continuat…

Byte Offset	Registra't	Nom	Accés	Restableix	Descripció
					[8:0]: període SYSREF. Quan el valor és 0xFF, el Període SYSREF = 255 Quan el valor és 0x00, el període SYSREF = 256. [17:9]: cicle de treball SYSREF. [31:18]: Reservat.
0 x 80	tst_ctl	tst_control	RW	0 x 0	Control de prova. Utilitzeu aquest registre per habilitar diferents patrons de prova per al generador i el verificador de patrons. [1:0] = Camp reservat [2] = ramp_test_ctl 1'b0 = Habilita el generador i el verificador de patrons PRBS 1'b1 = Habilita ramp generador de patrons i verificador [31:3]: Reservat.
0x8c	tst_err0	tst_error	RW1C	0 x 0	Indicador d'error per a l'enllaç 0. Quan el bit és 1'b1, indica que s'ha produït un error. Heu de resoldre l'error abans d'escriure 1'b1 al bit respectiu per esborrar l'indicador d'error. [0] = Error del verificador de patrons [1] = tx_link_error [2] = rx_link_error [3] = Error del verificador de patrons de comandaments [31:4]: Reservat.

Historial de revisions de documents per a F-Tile JESD204C Intel FPGA IP Design Example Guia de l'usuari

Versió del document	Versió Intel Quartus Prime	Versió IP	Canvis
2021.10.11	21.3	1.0.0	Alliberament inicial.

Documents/Recursos

intel F-Tile JESD204C Intel FPGA IP Disseny Example [pdfGuia de l'usuari F-Tile JESD204C Intel FPGA IP Disseny Example, F-Tile JESD204C, Intel FPGA IP Design Example, Disseny IP Example, Disseny Example

Referències

• Manual d'usuari