F-Tile JESD204C Intel FPGA IP ڊيزائن Example

ايف ٽائل بابت JESD204C Intel® FPGA IP ڊيزائن Exampلي يوزر گائيڊ

هي صارف گائيڊ مهيا ڪري ٿو خاصيتون، استعمال جي هدايتون، ۽ تفصيلي وضاحت جي ڊيزائن بابتamples F-Tile JESD204C Intel® FPGA IP لاءِ Intel Agilex™ ڊوائيسز استعمال ڪندي.

مطلوب سامعين

هن دستاويز جو مقصد آهي:

• سسٽم ليول ڊيزائن پلاننگ مرحلي دوران IP چونڊ ڪرڻ لاءِ ڊيزائن معمار
• هارڊويئر ڊيزائنر جڏهن IP کي ضم ڪري رهيا آهن انهن جي سسٽم جي سطح جي ڊيزائن ۾
• سسٽم جي سطح جي تخليق ۽ هارڊويئر جي تصديق واري مرحلي دوران تصديق ڪندڙ انجنيئر

لاڳاپيل دستاويز
ھيٺ ڏنل جدول ٻين حوالن جي دستاويزن جي فهرست ڏئي ٿو جيڪي F-Tile JESD204C Intel FPGA IP سان لاڳاپيل آھن.

جدول 1. لاڳاپيل دستاويز

حوالو	وصف
F-Tile JESD204C Intel FPGA IP يوزر گائيڊ	F-Tile JESD204C Intel FPGA IP بابت معلومات مهيا ڪري ٿي.
F-Tile JESD204C Intel FPGA IP رليز نوٽس	F-Tile JESD204C F-Tile JESD204C لاءِ ڪيل تبديلين کي ھڪڙي خاص رليز ۾ لسٽ ڪري ٿو.
Intel Agilex ڊوائيس ڊيٽا شيٽ	هي دستاويز بيان ڪري ٿو برقي خاصيتون، سوئچنگ خاصيتون، ترتيب جي وضاحت، ۽ Intel Agilex ڊوائيسز لاء وقت.

مخففات ۽ لغت

ٽيبل 2. مخفف فهرست

مخفف	وسعت
ايل اي ايم سي	مقامي توسيع مليل بلاڪ گھڙي
FC	فريم ڪلاڪ جي شرح
ADC	اينالاگ جي طرف ڊجيٽل ڪنورٽر
ڊي اي سي	ڊجيٽل کان اينالاگ ڪنورٽر
ڊي ايس پي	ڊجيٽل سگنل پروسيسر
TX	ٽرانسميٽر
RX	وصول ڪندڙ

مخفف	وسعت
ڊي ايل ايل	ڊيٽا لنڪ پرت
سي ايس آر	ڪنٽرول ۽ اسٽيٽس رجسٽر
سي آر يو	گھڙي ۽ ري سيٽ يونٽ
آئي ايس آر	رڪاوٽ سروس روين
فيفا	پهريون- اندر- پهريون- ٻاهر
SERDES	سيريلائيزر Deserializer
اي سي سي	غلطي کي درست ڪرڻ جو ڪوڊ
ايف اي سي	اڳوڻي غلطي جي درستگي
ايس اي آر آر	سنگل نقص جي چڪاس (اي سي سي ۾، درست ڪرڻ لائق)
ڊي آر آر	ٻٽي غلطي جي چڪاس (اي سي سي ۾، موتمار)
پي آر بي ايس	Pseudorandom بائنري تسلسل
MAC	ميڊيا رسائي ڪنٽرولر. MAC ۾ شامل آهي پروٽوڪول ذيلي پرت، ٽرانسپورٽ پرت، ۽ ڊيٽا لنڪ پرت.
PHY	جسماني پرت. PHY ۾ عام طور تي جسماني پرت، SERDES، ڊرائيور، وصول ڪندڙ ۽ CDR شامل آهن.
پي سي ايس	جسماني ڪوڊنگ ذيلي پرت
پي ايم اي	جسماني وچولي منسلڪ
آر بي ڊي	RX بفر دير
UI	يونٽ جو وقفو = سيريل بٽ جو عرصو
آر بي ڊي شمار	RX Buffer Delay تازي لين جي آمد
آر بي ڊي آف سيٽ	RX بفر دير ڇڏڻ جو موقعو
SH	هم وقت سر سر
TL	ٽرانسپورٽ جو پرت
اي ايم آئيب	ايمبيڊڊ ملٽي-ڊائي انٽر ڪنيڪٽ پل

جدول 3. لغت جي فهرست

اصطلاح	وصف
ڪنورٽر ڊوائيس	ADC يا DAC ڪنورٽر
منطق جي ڊوائس	FPGA يا ASIC
آڪٽٽ	8 بٽس جو هڪ گروپ، 64/66 انڪوڊر ۾ انپٽ طور ڪم ڪري رهيو آهي ۽ ڊيڪوڊر مان آئوٽ
نِبل	4 بٽ جو هڪ سيٽ جيڪو JESD204C وضاحتن جو بنيادي ڪم ڪندڙ يونٽ آهي
بلاڪ	هڪ 66-bit علامت 64/66 انڪوڊنگ اسڪيم پاران ٺاهيل آهي
لائن جي شرح	سيريل لنڪ جي مؤثر ڊيٽا جي شرح لين لائن جي شرح = (Mx Sx N'x 66/64 x FC) / ايل
لنڪ ڪلاڪ	لنڪ ڪلاڪ = لين لائين ريٽ/66.
فريم	لڳاتار آڪٽيٽ جو هڪ سيٽ جنهن ۾ هر آڪٽٽ جي پوزيشن کي فريم الائنمينٽ سگنل جي حوالي سان سڃاڻي سگهجي ٿو.
فريم ڪلاڪ	هڪ سسٽم ڪلاڪ جيڪو فريم جي شرح تي هلندو آهي، اهو هجڻ گهرجي 1x ۽ 2x لنڪ ڪلاڪ.

اصطلاح	وصف
Samples في فريم ڪلاڪ	Samples في ڪلاڪ، ڪل sampڪنورٽر ڊوائيس لاءِ فريم ڪلاڪ ۾.
ايل اي ايم سي	اندروني گھڙي لينن جي وچ ۾ وڌايل ملٽي بلاڪ جي حد کي ترتيب ڏيڻ لاءِ استعمال ڪيو ويو ۽ خارجي حوالن ۾ (SYSREF يا ذيلي ڪلاس 1).
ذيلي ڪلاس 0	deterministic lateency لاءِ ڪابه مدد ناهي. ڊيٽا کي فوري طور تي رسيور تي لين کان لين ڊيسڪ تي جاري ڪيو وڃي.
ذيلي ڪلاس 1	SYSREF استعمال ڪندي تعيناتي ويڪرائي.
ملٽي پوائنٽ لنڪ	2 يا وڌيڪ ڪنورٽر ڊوائيسز سان انٽر ڊيوائس لنڪس.
64B / 66B انڪوڊنگ	لڪير ڪوڊ جيڪو نقشو 64-bit ڊيٽا کي 66 بٽ تائين بلاڪ ڪرڻ لاء. بنيادي سطح ڊيٽا جي جوڙجڪ هڪ بلاڪ آهي جيڪو 2-bit هم وقت سازي هيڊر سان شروع ٿئي ٿو.

جدول 4. نشانيون

اصطلاح	وصف
L	لين جو تعداد في ڪنورٽر ڊوائيس
M	في ڊوائيس ڪنورٽرز جو تعداد
F	ھڪڙي لين تي في فريم آڪٽيٽ جو تعداد
S	ايس جو تعدادamples منتقل ٿيل في واحد ڪنورٽر في فريم چڪر
N	ڪنورٽر جي قرارداد
ن'	بٽس جو ڪل تعداد في سample استعمال ڪندڙ ڊيٽا فارميٽ ۾
CS	ڪنٽرول بٽس جو تعداد في ڪنورشن sample
CF	ڪنٽرول لفظن جو تعداد في فريم ڪلاڪ جي مدت في لنڪ
HD	هاء کثافت صارف ڊيٽا فارميٽ
E	وڌايل ملٽي بلاڪ ۾ ملٽي بلاڪ جو تعداد

F-Tile JESD204C Intel FPGA IP ڊيزائن Exampجلد شروع ڪرڻ جي گائيڊ

ايف ٽائل JESD204C Intel FPGA IP ڊيزائن اڳوڻيamples for Intel Agilex ڊوائيسز هڪ تخليقي ٽيسٽ بينچ ۽ هڪ هارڊويئر ڊيزائن جي خاصيت آهي جيڪا تاليف ۽ هارڊويئر ٽيسٽ کي سپورٽ ڪري ٿي.
توھان ٺاھي سگھوٿا F-Tile JESD204C ڊيزائن exampIntel Quartus® Prime Pro Edition سافٽ ويئر ۾ IP فهرست ذريعي.

شڪل 1. ڊولپمينٽ ايسtages for the Design Example

ڊيزائن Exampلي بلاڪ ڊاگرام

شڪل 2. F-ٽائل JESD204C ڊيزائن Exampاعلي سطحي بلاڪ ڊراگرام

ڊزائن جو مثالample هيٺين ماڊلز تي مشتمل آهي:

• پليٽ فارم ڊيزائنر سسٽم
  • ايف ٽائل JESD204C Intel FPGA IP
  • JTAG Avalon ماسٽر پل ڏانهن
  • متوازي I/O (PIO) ڪنٽرولر
  • سيريل پورٽ انٽرفيس (SPI) - ماسٽر ماڊل - IOPLL
  • SYSREF جنريٽر
  • Exampلي ڊيزائن (ED) ڪنٽرول CSR
  • sequencers ري سيٽ ڪريو
• سسٽم PLL
• نموني جنريٽر
• نموني چڪاس ڪندڙ

ٽيبل 5. ڊيزائن Exampلي ماڊلز

اجزاء	وصف
پليٽ فارم ڊيزائنر سسٽم	پليٽ فارم ڊيزائنر سسٽم فوري طور تي F-Tile JESD204C IP ڊيٽا جو رستو ۽ سپورٽ پرديئرز.
ايف ٽائل JESD204C Intel FPGA IP	ھن پليٽ فارم ڊيزائنر سبسسٽم تي مشتمل آھي TX ۽ RX F-Tile JESD204C IPs ڊوپليڪس PHY سان گڏ.
JTAG Avalon ماسٽر پل ڏانهن	ھي پل سسٽم ڪنسول ھوسٽ کي ميموري-ميپ ٿيل IP تائين رسائي فراهم ڪري ٿي ڊيزائن ۾ J ذريعيTAG انٽرفيس.
متوازي I/O (PIO) ڪنٽرولر	هي ڪنٽرولر s لاءِ ميموري ميپ ٿيل انٽرفيس مهيا ڪري ٿوampلنگ ۽ ڊرائيونگ عام مقصد I / O بندرگاهن.
SPI ماسٽر	هي ماڊل ڪنورٽر جي آخر ۾ SPI انٽرفيس ڏانهن ترتيب واري ڊيٽا جي سيريل منتقلي کي سنڀاليندو آهي.
SYSREF جنريٽر	SYSREF جنريٽر لنڪ ڪلاڪ کي ريفرنس ڪلاڪ طور استعمال ڪري ٿو ۽ F-Tile JESD204C IP لاءِ SYSREF دال ٺاهي ٿو. نوٽ: هي ڊزائن اڳوڻيample Duplex F-Tile JESD204C IP لنڪ جي شروعات کي ڏيکارڻ لاءِ SYSREF جنريٽر استعمال ڪري ٿو. F-Tile JESD204C ذيلي ڪلاس 1 سسٽم ليول ايپليڪيشن ۾، توهان کي لازمي طور تي SYSREF کي ساڳئي ذريعن مان پيدا ڪرڻ گهرجي جيئن ڊوائيس ڪلاڪ.
IOPLL	هي ڊزائن اڳوڻيample هڪ IOPLL استعمال ڪري ٿو صارف گھڙي پيدا ڪرڻ لاءِ F-Tile JESD204C IP ۾ ڊيٽا منتقل ڪرڻ لاءِ.
ED ڪنٽرول CSR	هي ماڊل مهيا ڪري ٿو SYSREF ڳولڻ جو ڪنٽرول ۽ اسٽيٽس، ۽ ٽيسٽ پيٽرن ڪنٽرول ۽ اسٽيٽس.
sequencers ري سيٽ ڪريو	هي ڊزائن اڳوڻيample تي مشتمل آهي 2 ري سيٽ sequencers: ترتيب 0 ري سيٽ ڪريو—TX/RX Avalon® اسٽريمنگ ڊومين، Avalon Memory-mapped domain، core PLL، TX PHY، TX core، ۽ SYSREF جنريٽر تي ري سيٽ کي سنڀالي ٿو. ري سيٽ ترتيب 1- RX PHY ۽ RX ڪور ڏانهن ري سيٽ کي سنڀاليندو آهي.
سسٽم PLL	F-ٽائل سخت IP ۽ EMIB ڪراسنگ لاءِ پرائمري ڪلاڪ جو ذريعو.
نموني جنريٽر	نموني جنريٽر هڪ PRBS يا آر ٺاهي ٿوamp نمونو.
نموني چڪاس ڪندڙ	نموني چيڪ ڪندڙ پي آر بي ايس يا آر جي تصديق ڪري ٿوamp نمونو حاصل ڪيو، ۽ ھڪڙي غلطي کي جھليندو آھي جڏھن اھو ڊيٽا جي بي ميل ملندو آھيampلي.

سافٽ ويئر جي گهرج

Intel استعمال ڪري ٿو ھيٺ ڏنل سافٽ ويئر ڊيزائن کي جانچڻ لاءِampلينڪس سسٽم ۾:

• Intel Quartus Prime Pro Edition سافٽ ويئر
• Questa*/ModelSim* يا VCS*/VCS MX سمائيٽر

ڊيزائن ٺاهڻ

ڊيزائن ٺاهڻ لاءِ exampلي IP پيٽرولر ايڊيٽر کان:

1. Intel Agilex F-tile ڊيوائس فيملي کي ٽارگيٽ ڪندي هڪ پروجيڪٽ ٺاهيو ۽ گهربل ڊيوائس چونڊيو.
2. IP Catalog، Tools ➤ IP Catalog ۾، F-Tile JESD204C Intel FPGA IP چونڊيو.
3. هڪ اعلي سطحي نالو ۽ فولڊر جي وضاحت ڪريو توهان جي ڪسٽم IP مختلف قسم لاء. OK تي ڪلڪ ڪريو. پيرا ميٽر ايڊيٽر مٿين-سطح .ip شامل ڪري ٿو file موجوده پروجيڪٽ ڏانهن خودڪار طريقي سان. جيڪڏھن توھان کي دستي طور شامل ڪرڻ لاءِ چيو ويو آھي .ip file پروجيڪٽ ڏانهن، ڪلڪ ڪريو پروجيڪٽ ➤ شامل ڪريو/هٽايو Files شامل ڪرڻ لاءِ پروجيڪٽ ۾ file.
4. جي تحت Example ڊيزائن ٽئب، وضاحت ڪريو ڊيزائن example parameters جيئن بيان ڪيل ڊيزائن Exampپيرا ميٽرز.
5. ڪلڪ Generate Exampلي ڊيزائن.

سافٽ ويئر سڀ ڊيزائن ٺاهي ٿو files ذيلي ڊائريڪٽرن ۾. هنن files جي ضرورت آھي تخليق ۽ تاليف کي هلائڻ لاءِ.

ڊيزائن Exampپيرا ميٽرز
F-Tile JESD204C Intel FPGA IP پيٽرولر ايڊيٽر شامل آهي Exampلي ڊيزائين ٽيب توهان جي لاءِ مخصوص پيٽرول جي وضاحت ڪرڻ کان پهريان ڊزائن ٺاهڻ کان اڳampلي.

ٽيبل 6. پيرا ميٽرز ۾ Exampلي ڊيزائن ٽيب

پيرا ميٽر	اختيارن	وصف
منتخب ڪريو ڊيزائن	سسٽم ڪنسول ڪنٽرول ڪو به	منتخب ڪريو سسٽم ڪنسول ڪنٽرول ڊيزائن تائين رسائي ڪرڻ لاءِ exampسسٽم ڪنسول ذريعي ڊيٽا جو رستو.
سمجهاڻي	چالو بند	ضروري پيدا ڪرڻ لاءِ IP لاءِ آن ڪريو files simulating جي ڊيزائن لاءِ exampلي.
سنٿاس	چالو بند	ضروري پيدا ڪرڻ لاءِ IP لاءِ آن ڪريو files Intel Quartus Prime تاليف ۽ هارڊويئر مظاهرين لاءِ.
HDL فارميٽ (تقليد لاءِ)	ويريلوگ وي ڊي ايڇ ايل	RTL جو HDL فارميٽ چونڊيو files تخليق لاءِ.
HDL فارميٽ (ترڪيب لاء)	صرف Verilog	RTL جو HDL فارميٽ چونڊيو files synthesis لاء.

پيرا ميٽر	اختيارن	وصف
3-تار SPI ماڊل ٺاھيو	چالو بند	3-وائر بدران 4-وائر SPI انٽرفيس کي فعال ڪرڻ لاءِ آن ڪريو.
سيريف موڊ	هڪ ڌڪ وقتي وقفي وقفي سان	چونڊيو ته ڇا توهان چاهيو ٿا ته SYSREF الائنمينٽ هڪ شاٽ پلس موڊ هجي، وقتي، يا وقفي وقفي تي، توهان جي ڊيزائن جي گهرج ۽ وقت جي لچڪ جي بنياد تي. ون شاٽ- ھن اختيار کي چونڊيو SYSREF کي ھڪڙي شاٽ پلس موڊ کي فعال ڪرڻ لاءِ. sysref_ctrl[17] رجسٽر بٽ جي قيمت 0 آھي. F-Tile JESD204C IP ري سيٽ ڪرڻ کان پوءِ، sysref_ctrl[17] رجسٽر جي قيمت کي 0 کان 1، پوءِ 0 ۾ تبديل ڪريو، ھڪڙي شاٽ SYSREF پلس لاءِ. Periodic-SYSREF دورانياتي موڊ ۾ 50:50 ڊيوٽي چڪر آهي. SYSREF مدت E*SYSREF_MULP آهي. وقفي وقفي سان - SYSREF وٽ 1 لنڪ ڪلاڪ سائيڪل جي گرينولرٽي جو پروگرام قابل ڊيوٽي چڪر آهي. SYSREF مدت E*SYSREF_MULP آهي. رينج کان ٻاهر جي ڊيوٽي چڪر جي سيٽنگ لاء، SYSREF نسل بلاڪ کي خودڪار طور تي 50:50 فرض چڪر جو اندازو لڳائڻ گهرجي. ڏانهن رجوع ڪريو SYSREF جنريٽر SYSREF بابت وڌيڪ معلومات لاء سيڪشن عرصو
بورڊ چونڊيو	ڪو به	ڊزائن لاء بورڊ چونڊيو exampلي. ڪو به نه- هي اختيار خارج ڪري ٿو هارڊويئر جا حصا ڊزائن لاءِ اڳample. سڀئي پن اسائنمينٽس مقرر ڪيا ويندا مجازي پنن تي.
ٽيسٽ جو نمونو	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	چونڊيو نمونو جنريٽر ۽ چيڪ ڪندڙ ٽيسٽ نمونو. پيٽرن جنريٽر-JESD204C سپورٽ PRBS پيٽرن جنريٽر في ڊيٽا sampلي. هن جو مطلب آهي ته ڊيٽا جي چوٽي N + CS اختيار آهي. پي آر بي ايس پيٽرن جنريٽر ۽ چيڪ ڪندڙ ڊيٽا ٺاهڻ لاءِ ڪارآمد آهنample stimulus for testing ۽ اهو ADC/DAC ڪنورٽر تي PRBS ٽيسٽ موڊ سان مطابقت ناهي. Ramp پيٽرن جنريٽر- JESD204C لنڪ پرت عام طور تي هلندي آهي پر ٽرانسپورٽ بعد ۾ غير فعال ٿي ويندي آهي ۽ فارميٽر کان ان پٽ کي نظرانداز ڪيو ويندو آهي. هر لين هڪجهڙائي آڪٽيٽ اسٽريم کي منتقل ڪري ٿي جيڪا 0x00 کان 0xFF تائين وڌائي ٿي ۽ پوءِ ورجائي ٿي. آرamp نموني ٽيسٽ کي فعال ڪيو ويو آهي prbs_test_ctl. PRBS پيٽرن چيڪ ڪندڙ-JESD204C PRBS اسڪرابلر پاڻ کي هم وقت سازي ڪري رهيو آهي ۽ اها توقع آهي ته جڏهن IP ڪور لنڪ اپ کي ڊيڪوڊ ڪرڻ جي قابل هوندو، اسڪرامبلنگ سيڊ اڳ ۾ ئي هم وقت سازي ڪئي وئي آهي. پي آر بي ايس اسڪرامبلنگ سيڊ 8 آڪٽيٽ وٺي ويندو پاڻ کي شروع ڪرڻ لاءِ. Ramp پيٽرن چيڪ ڪندڙ-JESD204C اسڪرامبلنگ خود هم وقت سازي آهي ۽ اها توقع آهي ته جڏهن IP ڪور لنڪ اپ کي ڊيڪوڊ ڪرڻ جي قابل هوندو آهي، ڇڪڻ وارو ٻج اڳ ۾ ئي هم وقت سازي ٿيل آهي. پهريون صحيح آڪٽٽ آر جي طور تي لوڊ ڪيو ويو آهيamp شروعاتي قدر. بعد ۾ ڊيٽا کي 0xFF تائين وڌايو وڃي ۽ 0x00 تائين وڌايو وڃي. آرamp نمونن جي جانچ ڪندڙ کي سڀني لينن ۾ هڪجهڙائي واري نموني جي جانچ ڪرڻ گهرجي.
اندروني سيريل لوپ بيڪ کي فعال ڪريو	چالو بند	اندروني سيريل لوپ بيڪ چونڊيو.
ڪمانڊ چينل کي فعال ڪريو	چالو بند	منتخب ڪريو حڪم چينل نمونو.

ڊاريڪٽري جي جوڙجڪ
F-ٽائل JESD204C ڊيزائن example Directories تي مشتمل آهي generated files ڊزائينز لاءِ examples.

شڪل 3. ڊائريڪٽري جي جوڙجڪ F-ٽائل JESD204C Intel Agilex Design Example

ٽيبل 7. ڊاريڪٽري Files

فولڊر	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
تخليق / مرشد	modelsim_sim.tcl tb_top_waveform.do
تخليق/ تجزيا	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

ڊيزائن جو نمونو Exampلي ٽيسٽ بينچ

ڊزائن جو مثالampلي ٽيسٽ بينچ توهان جي ٺاهيل ڊيزائن کي ترتيب ڏئي ٿو.

شڪل 4. طريقيڪار

ڊزائن کي ترتيب ڏيڻ لاء، ھيٺ ڏنل قدمن تي عمل ڪريو:

1. ڪم ڪندڙ ڊاريڪٽري کي تبديل ڪريوample_design_directory>/simulation/ .
2. ڪمانڊ لائن ۾، تخليق اسڪرپٽ کي هلائڻ. هيٺ ڏنل جدول ڏيکاري ٿو حڪمن کي هلائڻ لاءِ سپورٽ ٿيل سموليٽر.

سمائيٽر	حڪم
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (بغير Questa/ ModelSim GUI)
وي سي ايس	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

تخليق پيغامن سان ختم ٿئي ٿو جيڪو ظاهر ڪري ٿو ته ڇا رن ڪامياب هو يا نه.

شڪل 5. ڪامياب تخليق
ھي انگ اکر ڏيکاري ٿو ڪامياب تخليق پيغام VCS سميوليٽر لاءِ.

ڊيزائن کي گڏ ڪرڻ Example

تاليف کي گڏ ڪرڻ لاءِ- صرف exampلي پروجيڪٽ، انهن قدمن تي عمل ڪريو:

1. ٺاھڻ جي ڊيزائن کي يقيني بڻايو وڃيampنسل مڪمل آهي.
2. Intel Quartus Prime Pro Edition سافٽ ويئر ۾، Intel Quartus Prime Pro Edition پروجيڪٽ کوليوample_ design_ Directory>/ed/quartus.
3. پروسيسنگ مينيو تي، ڪلڪ ڪريو ڪمپليشن شروع ڪريو.

F-Tile JESD204C ڊيزائن Example

F-ٽائل JESD204C ڊيزائن example لوپ بڪ موڊ استعمال ڪندي ڊيٽا اسٽريمنگ جي ڪارڪردگي کي ظاھر ڪري ٿو.
توھان پنھنجي پسند جي پيٽرولر سيٽنگون بيان ڪري سگھو ٿا ۽ ٺاھيو ٺاھيو exampلي.
ڊزائن جو مثالampلي صرف ڊپليڪس موڊ ۾ موجود آهي ٻنهي بيس ۽ پي ايڇ وي جي مختلف قسمن لاءِ. توھان چونڊي سگھوٿا صرف بيس يا صرف PHY مختلف قسم پر IP ٺاھيندو ٺاھيندو اڳوڻوampبنيادي ۽ PHY ٻنهي لاءِ.

نوٽ:  ڪجھ اعلي ڊيٽا جي شرح جي ترتيبن جي وقت ۾ ناڪام ٿي سگھي ٿي. وقت جي ناڪامي کان بچڻ لاءِ، F-Tile JESD204C Intel FPGA IP پيٽرول ايڊيٽر جي ڪنفيگريشن ٽيب ۾ هيٺين فريم ڪلاڪ فريڪوئنسي ملٽيپليئر (FCLK_MULP) قدر جي وضاحت ڪرڻ تي غور ڪريو.

سسٽم اجزاء

F-ٽائل JESD204C ڊيزائن example هڪ سافٽ ويئر تي ٻڌل ڪنٽرول وهڪري مهيا ڪري ٿو جيڪو هارڊ ڪنٽرول يونٽ استعمال ڪري ٿو سسٽم ڪنسول سپورٽ سان يا بغير.

ڊزائن جو مثالample هڪ خودڪار لنڪ اپ کي اندروني ۽ بيروني لوپ بيڪ موڊس ۾ فعال ڪري ٿو.

JTAG Avalon ماسٽر برج ڏانهن
جيTAG To Avalon Master Bridge ميموري ميپڊ F-Tile JESD204C IP تائين رسائي حاصل ڪرڻ لاءِ ميزبان سسٽم جي وچ ۾ ڪنيڪشن فراهم ڪري ٿو ۽ پردي جي IP ڪنٽرول ۽ اسٽيٽس رجسٽرز جي ذريعي.TAG انٽرفيس.

شڪل 6. سسٽم سان جيTAG Avalon ماسٽر برج ڪور ڏانهن

نوٽ:  سسٽم جي گھڙي J جي ڀيٽ ۾ گھٽ ۾ گھٽ 2X تيز ھئڻ گھرجيTAG ڪلاڪ سسٽم جي گھڙي هن ڊيزائن ۾ mgmt_clk (100MHz) آهيampلي.

متوازي I/O (PIO) ڪور
Avalon انٽرفيس سان گڏ متوازي ان پٽ/آئوٽ پٽ (PIO) ڪور Avalon ميموري ميپ ٿيل غلام بندرگاهه ۽ عام مقصد I/O بندرگاهن جي وچ ۾ ميموري ميپ ٿيل انٽرفيس مهيا ڪري ٿو. I/O بندرگاهن يا ته آن-چِپ يوزر لاجڪ سان ڳنڍيندا آهن، يا I/O پنن سان ڳنڍيندا آهن جيڪي FPGA جي ٻاهرين ڊوائيسز سان ڳنڍجن ٿا.

شڪل 7. PIO ڪور ان پٽ پورٽس، آئوٽ پٽ پورٽس، ۽ IRQ سپورٽ سان
ڊفالٽ طور، پليٽ فارم ڊيزائنر جزو مداخلت سروس لائن (IRQ) کي غير فعال ڪري ٿو.

PIO I / O بندرگاهن کي اعلي سطحي HDL تي لڳايو ويو آهي file (io_ اسٽيٽس ان پٽ بندرگاهن لاءِ، io_ ڪنٽرول ٻاھرين بندرگاھن لاءِ).

هيٺ ڏنل جدول بيان ڪري ٿو سگنل رابطي لاءِ اسٽيٽس ۽ ڪنٽرول I/O بندرگاهن کي DIP سوئچ ۽ LED کي ڊولپمينٽ کٽ تي.

ٽيبل 8. PIO ڪور I/O بندرگاهن

بندرگاهه	بٽ	سگنل
ٻاھر_پورٽ	0	USER_LED SPI پروگرامنگ ٿي وئي
	31:1	رکيل
ان_پورٽ	0	USER_DIP اندروني سيريل لوپ بڪ فعال آف = 1 تي = 0
	1	USER_DIP FPGA ٺاهيل SYSREF فعال آف = 1 تي = 0
	31:2	رکيل.

SPI ماسٽر
SPI ماسٽر ماڊل IP Catalog معياري لائبريري ۾ هڪ معياري پليٽ فارم ڊيزائنر جزو آهي. هي ماڊل SPI پروٽوڪول استعمال ڪري ٿو ٻاهرين ڪنورٽرز جي ترتيب کي آسان ڪرڻ لاءِ (اڳوڻي لاءِample، ADC، DAC، ۽ ٻاهرين گھڙي جنريٽر) انهن ڊوائيسز اندر هڪ منظم رجسٽرڊ اسپيس ذريعي.

SPI ماسٽر وٽ Avalon ميموري ميپ ٿيل انٽرفيس آهي جيڪو Avalon ماسٽر (JTAG Avalon ماسٽر پل ڏانهن) Avalon ميموري-ميپ ٿيل انٽر ڪنيڪٽ ذريعي. SPI ماسٽر Avalon ماسٽر کان ترتيب جي هدايتون حاصل ڪري ٿو.

SPI ماسٽر ماڊل 32 آزاد SPI غلامن تائين ڪنٽرول ڪري ٿو. SCLK baud جي شرح 20 MHz تي ترتيب ڏني وئي آھي (5 کان ورهائي سگھجي ٿو).
هي ماڊل 4-وائر، 24-بٽ ويڪر انٽرفيس تي ترتيب ڏنل آهي. جيڪڏھن ٺاھيو 3-وائر SPI ماڊل اختيار چونڊيو، ھڪڙو اضافي ماڊل فوري طور تي SPI ماسٽر جي 4-وائر آئوٽ کي 3-وائر ۾ تبديل ڪرڻ لاء تيار ڪيو ويو آھي.

IOPLL
IOPLL فريم_clk ۽ link_clk ٺاهڻ لاءِ گھربل گھڙي ٺاھي ٿو. PLL ڏانهن حوالو گھڙي ترتيب ڏنل آھي پر ڊيٽا جي شرح / فيڪٽر 33 تائين محدود آھي.

• ڊزائينز لاءِ example جيڪو 24.33024 Gbps جي ڊيٽا جي شرح کي سپورٽ ڪري ٿو، فريم_clk ۽ link_clk لاء ڪلاڪ جي شرح 368.64 MHz آهي.
• ڊزائينز لاءِ example جيڪو 32 Gbps جي ڊيٽا جي شرح کي سپورٽ ڪري ٿو، فريم_clk ۽ link_clk لاء ڪلاڪ جي شرح 484.848 MHz آهي.

SYSREF جنريٽر
SYSREF F-Tile JESD204C انٽرفيس سان ڊيٽا ڪنورٽرز لاءِ هڪ نازڪ ٽائمنگ سگنل آهي.

ڊزائن ۾ SYSREF جنريٽر اڳوڻيampلي صرف ڊپلڪس JESD204C IP لنڪ شروعاتي نمائش جي مقصد لاءِ استعمال ڪيو ويندو آهي. JESD204C ذيلي ڪلاس 1 سسٽم ليول ايپليڪيشن ۾، توهان کي لازمي طور تي SYSREF کي ساڳئي ذريعن مان پيدا ڪرڻ گهرجي جيئن ڊوائيس ڪلاڪ.

F-Tile JESD204C IP لاءِ، SYSREF ڪنٽرول رجسٽر جو SYSREF multiplier (SYSREF_MULP) SYSREF مدت جي وضاحت ڪري ٿو، جيڪو E پيٽرولر جو n-integer گھڻائي آھي.

توهان کي پڪ ڪرڻ گهرجي E*SYSREF_MULP ≤16. مثال طورample، جيڪڏھن E=1، SYSREF_MULP لاءِ قانوني سيٽنگ لازمي آھي 1-16 جي اندر، ۽ جيڪڏھن E=3، SYSREF_MULP لاءِ قانوني سيٽنگ 1-5 جي اندر ھجڻ گھرجي.

نوٽ:  جيڪڏهن توهان حد کان ٻاهر SYSREF_MULP سيٽ ڪريو ٿا، SYSREF جنريٽر سيٽنگ کي درست ڪندو SYSREF_MULP=1.
توھان چونڊي سگھوٿا ته ڇا توھان چاھيو ٿا ته SYSREF قسم ھڪڙي شاٽ پلس، وقتي، يا وقفي وقفي جي ذريعي Ex.ample ڊيزائن ٽيب ۾ F-Tile JESD204C Intel FPGA IP پيٽرولر ايڊيٽر.

ٽيبل 9. Exampليس آف Periodic and Gapped Periodic SYSREF Counter

E	SYSREF_MULP	SYSREF دور (E*SYSREF_MULP* 32)	ڊيوٽي سائيڪل	وصف
1	1	32	1..31 (پروگرام قابل)	وقفي وقفي سان
1	1	32	16 (مقرر)	وقتي
1	2	64	1..63 (پروگرام قابل)	وقفي وقفي سان
1	2	64	32 (مقرر)	وقتي
1	16	512	1..511 (پروگرام قابل)	وقفي وقفي سان
1	16	512	256 (مقرر)	وقتي
2	3	19	1..191 (پروگرام قابل)	وقفي وقفي سان
2	3	192	96 (مقرر)	وقتي
2	8	512	1..511 (پروگرام قابل)	وقفي وقفي سان
2	8	512	256 (مقرر)	وقتي
2	9 (غير قانوني)	64	32 (مقرر)	وقفي وقفي سان
2	9 (غير قانوني)	64	32 (مقرر)	وقتي

 

ٽيبل 10. SYSREF ڪنٽرول رجسٽرز
توهان متحرڪ طور تي SYSREF ڪنٽرول رجسٽر کي ٻيهر ترتيب ڏئي سگهو ٿا جيڪڏهن رجسٽر جي سيٽنگ توهان جي بيان ڪيل سيٽنگ کان مختلف آهي جڏهن توهان ڊيزائن ٺاهيampلي. F-Tile JESD204C Intel FPGA IP ري سيٽ ٿيڻ کان اڳ SYSREF رجسٽرز کي ترتيب ڏيو. جيڪڏھن توھان چونڊيو خارجي SYSREF جنريٽر ذريعي
sysref_ctrl[7] register bit، توهان SYSREF قسم، ضرب، ڊيوٽي چڪر ۽ مرحلي جي سيٽنگن کي نظرانداز ڪري سگھو ٿا.

بيٽس	ڊفالٽ قدر	وصف
sysref_ctrl[1:0]	2'b00: هڪ شاٽ 2'b01: وقتي 2'b10: وقفي وقفي سان	SYSREF قسم. ڊفالٽ قيمت تي منحصر آهي SYSREF موڊ سيٽنگ ۾ Exampلي ڊزائن F-Tile JESD204C Intel FPGA IP پيٽرولر ايڊيٽر ۾ ٽيب.
sysref_ctrl[6:2]	5'b00001	SYSREF ضرب. هي SYSREF_MULP فيلڊ وقتي ۽ وقفي وقفي واري SYSREF قسم تي لاڳو ٿئي ٿو. F-Tile JESD1C IP ري سيٽ ٿيڻ کان اڳ E*SYSREF_MULP جي قيمت 16 کان 204 جي وچ ۾ آهي انهي کي يقيني بڻائڻ لاءِ توهان کي ضرب جي قيمت کي ترتيب ڏيڻ گهرجي. جيڪڏهن E*SYSREF_MULP قدر هن حد کان ٻاهر آهي، ته ضرب جي قيمت 5'b00001 تي ڊفالٽ ٿي ويندي آهي.
sysref_ctrl[7]	Duplex datapath: 1'b1 Simplex TX يا RX datapath: 1'b0	SYSREF چونڊيو. ڊفالٽ قدر منحصر آهي ڊيٽا جي رستي جي سيٽنگ تي Example ڊيزائن ٽيب ۾ F-Tile JESD204C Intel FPGA IP پيٽرولر ايڊيٽر. 0: Simplex TX يا RX (ٻاهرين SYSREF) 1: Duplex (اندروني SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF ڊيوٽي چڪر جڏهن SYSREF قسم وقتي يا وقفي دوراني آهي. F-Tile JESD204C IP ري سيٽ ٿيڻ کان اڳ توهان کي فرض جي چڪر کي ترتيب ڏيڻ گهرجي. وڌ ۾ وڌ قدر = (E*SYSREF_MULP*32)-1 مثال لاءِampاليزي: 50٪ ڊيوٽي چڪر = (E*SYSREF_MULP*32)/2 جيڪڏهن توهان هن رجسٽري فيلڊ کي ترتيب نه ڏيو، يا جيڪڏهن توهان رجسٽرڊ فيلڊ کي 50 يا وڌ ۾ وڌ اجازت ڏنل قيمت کان وڌيڪ ترتيب ڏيو ته ڊيوٽي چڪر 0٪ تي ڊفالٽ ڪري ٿو.
sysref_ctrl[17]	1'b0	دستي ڪنٽرول جڏهن SYSREF قسم هڪ شاٽ آهي. SYSREF سگنل کي بلند ڪرڻ لاءِ 1 لکو. SYSREF سگنل کي گھٽ ڪرڻ لاءِ 0 لکو. ون شاٽ موڊ ۾ SYSREF نبض ٺاهڻ لاءِ توهان کي 1 پوءِ 0 لکڻو پوندو.
sysref_ctrl[31:18]	22'h0	رکيل.

ري سيٽ ڪريو Sequencers
هي ڊزائن اڳوڻيample تي مشتمل آهي ٻن ري سيٽ sequencers:

• ترتيب 0 ري سيٽ ڪريو - TX/RX Avalon اسٽريمنگ ڊومين، Avalon Memory-mapped domain، core PLL، TX PHY، TX core، ۽ SYSREF جنريٽر تي ري سيٽ کي سنڀاليندو آهي.
• ترتيب 1 ري سيٽ ڪريو- RX PHY ۽ RX ڪور ڏانهن ري سيٽ ڪرڻ.

3-وائر SPI
هي ماڊل SPI انٽرفيس کي 3-وائر ۾ تبديل ڪرڻ لاءِ اختياري آهي.

سسٽم PLL
ايف ٽائل ۾ ٽي آن-بورڊ سسٽم PLLs آهن. اهي سسٽم PLLs بنيادي گھڙي جو ذريعو آهن سخت IP (MAC، PCS، ۽ FEC) ۽ EMIB ڪراسنگ لاءِ. هن جو مطلب اهو آهي ته، جڏهن توهان سسٽم PLL ڪلاڪنگ موڊ استعمال ڪندا آهيو، بلاڪ PMA گھڙي طرفان نه گھڙيا ويندا آهن ۽ FPGA ڪور کان اچڻ واري ڪلاڪ تي منحصر نه هوندا آهن. هر سسٽم PLL صرف هڪ گھڙي ٺاهي ٿو جيڪو هڪ تعدد انٽرفيس سان لاڳاپيل آهي. مثال لاءِampلي، توهان کي هڪ انٽرفيس 1 GHz تي هلائڻ لاءِ ٻه سسٽم PLLs جي ضرورت آهي ۽ هڪ انٽرفيس 500 MHz تي. سسٽم PLL استعمال ڪندي توهان کي هر لين کي آزاديءَ سان استعمال ڪرڻ جي اجازت ڏئي ٿي بغير ڪنهن لين ڪلاڪ تبديليءَ جي هڪ پاڙيسري لين کي متاثر ڪندي.
هر سسٽم PLL استعمال ڪري سگهي ٿو ڪنهن به اٺن مان هڪ FGT ريفرنس ڪلاڪ. سسٽم PLLs هڪ حوالو ڪلاڪ شيئر ڪري سگھن ٿا يا مختلف حوالا گھڙيون آھن. هر انٽرفيس اهو چونڊي سگھي ٿو ته ڪهڙو سسٽم PLL اهو استعمال ڪري ٿو، پر، هڪ دفعو چونڊيو، اهو طئي ڪيو ويو آهي، متحرڪ ريڪنفيگريشن استعمال ڪندي ٻيهر ترتيب ڏيڻ جي قابل ناهي.

لاڳاپيل معلومات
ايف ٽائل آرڪيٽيڪچر ۽ PMA ۽ FEC Direct PHY IP استعمال ڪندڙ گائيڊ

Intel Agilex F-ٽائل ڊوائيسز ۾ سسٽم PLL ڪلاڪنگ موڊ بابت وڌيڪ معلومات.

پيٽرن جنريٽر ۽ چيڪ ڪندڙ
نموني جنريٽر ۽ چيڪ ڪندڙ ڊيٽا ٺاهڻ لاء ڪارائتو آهنamples ۽ چڪاس جي مقصدن لاء نگراني.
ٽيبل 11. سپورٽ ٿيل پيٽرن جنريٽر

پيٽرن جنريٽر	وصف
PRBS نموني جنريٽر	F-ٽائل JESD204C ڊيزائن example PRBS نموني جنريٽر هيٺين درجي جي polynomials جي حمايت ڪري ٿو: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp نموني جنريٽر	آرamp هر ايندڙ s لاءِ 1 پاران نمونن جي قيمت ۾ واڌample جنريٽر جي چوٽي N سان، ۽ 0 تي ڦري ٿو جڏهن s ۾ سڀ بٽample آهن 1. آر کي فعال ڪريوamp ED ڪنٽرول بلاڪ جي tst_ctl رجسٽر جي هڪ 1 کان بٽ 2 لکڻ سان پیٹرن جنريٽر.
ڪمانڊ چينل آرamp نموني جنريٽر	F-ٽائل JESD204C ڊيزائن example ڪمانڊ چينل آر کي سپورٽ ڪري ٿوamp پيٽرن جنريٽر في لين. آرamp ڪمانڊ لفظن جي 1 في 6 بٽ جي ذريعي نموني جي قيمت وڌائي ٿي. شروعاتي ٻج سڀني لينن ۾ هڪ واڌارو نمونو آهي.

ٽيبل 12. سپورٽ ٿيل پيٽرن چيڪ ڪندڙ

نموني چڪاس ڪندڙ	وصف
پي آر بي ايس نموني چيڪ ڪندڙ	پيٽرن چيڪر ۾ اسڪرامبلنگ سيڊ پاڻمرادو هم وقت ٿيندو آهي جڏهن F-ٽائل JESD204C IP ڊيسڪيو الائنمينٽ حاصل ڪري ٿو. نمونن جي جانچ ڪندڙ کي 8 آڪٽيٽ جي ضرورت آهي اسڪرامبلنگ سيڊ لاءِ پاڻ کي هم وقت سازي ڪرڻ لاءِ.
Ramp نموني چڪاس ڪندڙ	پهريون صحيح ڊيٽا sample هر ڪنورٽر لاءِ (M) r جي شروعاتي قيمت جي طور تي لوڊ ڪيو ويو آهيamp نمونو. بعد ۾ ڊيٽا samples قدر لازمي طور تي هر گھڙي جي چڪر ۾ 1 کان وڌ ۾ وڌ وڌو وڃي ۽ پوءِ 0 تائين وڌو.

نموني چڪاس ڪندڙ	وصف
	مثال طورampلي، جڏهن S=1، N=16 ۽ WIDTH_MULP = 2، ڊيٽا جي چوٽي في ڪنورٽر آهي S * WIDTH_MULP * N = 32. وڌ ۾ وڌ ڊيٽا sample قدر 0xFFFF آهي. آرamp پيٽرن چيڪ ڪندڙ تصديق ڪري ٿو ته هڪجهڙا نمونا سڀني ڪنورٽرز ۾ مليا آهن.
ڪمانڊ چينل آرamp نموني چڪاس ڪندڙ	F-ٽائل JESD204C ڊيزائن example ڪمانڊ چينل آر کي سپورٽ ڪري ٿوamp نموني چڪاس ڪندڙ. پهريون حڪم لفظ (6 بٽ) وصول ڪيو ويو آهي شروعاتي قيمت جي طور تي. ساڳئي لين ۾ ايندڙ ڪمانڊ لفظن کي 0x3F تائين وڌائڻ ۽ 0x00 تائين رول ڪرڻ گھرجي. حڪم چينل آرamp آر لاءِ نمونن جي چڪاس ڪندڙ چيڪamp سڀني رستن تي نمونن.

F-ٽائل JESD204C TX ۽ RX IP
هي ڊزائن اڳوڻيample توهان کي هر TX/RX ترتيب ڏيڻ جي اجازت ڏئي ٿي simplex mode يا duplex mode.
Duplex ترتيبون اجازت ڏين ٿيون IP ڪارڪردگي جو مظاهرو يا ته اندروني يا بيروني سيريل لوپ بيڪ استعمال ڪندي. IP جي اندر CSRs کي بهتر نه ڪيو ويو آهي IP ڪنٽرول ۽ اسٽيٽس جي مشاهدي جي اجازت ڏيڻ لاءِ.

F-ٽائل JESD204C ڊيزائن Exampگھڙي ۽ ري سيٽ ڪريو

F-ٽائل JESD204C ڊيزائن example وٽ گھڙي ۽ ري سيٽ سگنلن جو سيٽ آھي.

ٽيبل 13.ڊيزائن Exampلي ڪلاڪ

ڪلاڪ سگنل	ھدايت	وصف
mgmt_clk	ان پٽ	LVDS فرق واري گھڙي 100 MHz جي تعدد سان.
refclk_xcvr	ان پٽ	33 جي ڊيٽا جي شرح / فيڪٽر جي تعدد سان ٽرانسيور ريفرنس ڪلاڪ.
refclk_core	ان پٽ	بنيادي حوالو گھڙي ساڳئي تعدد سان refclk_xcvr.
in_sysref	ان پٽ	SYSREF سگنل. وڌ ۾ وڌ SYSREF فریکوئنسي ڊيٽا جي شرح آهي / (66x32xE).
sysref_out	ٻاھر
txlink_clk rxlink_clk	اندروني	TX ۽ RX لنڪ گھڙي ڊيٽا جي شرح جي تعدد سان / 66.
txframe_clk rxframe_clk	اندروني	TX ۽ RX فريم ڪلاڪ سان گڏ ڊيٽا جي شرح جي تعدد/33 (FCLK_MULP=2) TX ۽ RX فريم ڪلاڪ سان گڏ ڊيٽا جي شرح جي تعدد/66 (FCLK_MULP=1)
tx_fclk rx_fclk	اندروني	ڊيٽا جي شرح جي تعدد سان TX ۽ RX مرحلو گھڙي/66 (FCLK_MULP=2) TX ۽ RX مرحلو گھڙي ھميشه بلند آھي (1'b1) جڏھن FCLK_MULP=1
spi_SCLK	ٻاھر	20 MHz جي تعدد سان SPI baud شرح ڪلاڪ.

جڏهن توهان ڊزائين لوڊ ڪريو exampهڪ FPGA ڊوائيس ۾، هڪ اندروني ninit_done واقعي کي يقيني بڻائي ٿو ته JTAG Avalon ماسٽر پل کي ري سيٽ ۾ آهي ۽ ٻين سڀني بلاڪ.

SYSREF جنريٽر کي txlink_clk ۽ rxlink_clk گھڙين لاءِ ارادي طور تي غير مطابقت واري رشتي کي انجڻ ڪرڻ لاءِ ان جي آزاد ري سيٽ آھي. اهو طريقو هڪ خارجي ڪلاڪ چپ مان SYSREF سگنل کي نقل ڪرڻ ۾ وڌيڪ جامع آهي.

ٽيبل 14. ڊيزائن Exampلي ري سيٽ

سگنل ري سيٽ ڪريو	ھدايت	وصف
عالمي_rst_n	ان پٽ	پش بٽڻ گلوبل ري سيٽ سڀني بلاڪ لاء، سواء JTAG Avalon ماسٽر پل ڏانهن.
ninit_done	اندروني	جي لاءِ ري سيٽ رليز IP مان آئوٽTAG Avalon ماسٽر پل ڏانهن.
edctl_rst_n	اندروني	اي ڊي ڪنٽرول بلاڪ جي طرفان ريٽ ڪيو ويو آهيTAG Avalon ماسٽر پل ڏانهن. hw_rst ۽ global_rst_n بندرگاهن اي ڊي ڪنٽرول بلاڪ کي ريٽ نه ڪيو.
hw_rst	اندروني	ED ڪنٽرول بلاڪ جي rst_ctl رجسٽر تي لکڻ سان hw_rst تي زور ڀريو ۽ ختم ڪريو. mgmt_rst_in_n اصرار ڪري ٿو جڏهن hw_rst تي زور ڏنو ويو آهي.
mgmt_rst_in_n	اندروني	مختلف IPs جي Avalon ميموري ميپ ٿيل انٽرفيس لاءِ ري سيٽ ڪريو ۽ ري سيٽ sequencers جي انپٽس:  j20c_reconfig_reset F-Tile JESD204C IP duplex Native PHY لاءِ spi_rst_n SPI ماسٽر لاءِ pio_rst_n PIO اسٽيٽس ۽ ڪنٽرول لاءِ reset_in0 بندرگاهن جو reset sequencer 0 ۽ 1 عالمي_rst_n، hw_rst، يا edctl_rst_n بندرگاهن mgmt_rst_in_n تي ري سيٽ ڪري ٿو.
sysref_rst_n	اندروني	ED ڪنٽرول بلاڪ ۾ SYSREF جنريٽر بلاڪ لاءِ ري سيٽ ڪريو ري سيٽ sequencer 0 reset_out2 پورٽ استعمال ڪندي. ري سيٽ sequencer 0 reset_out2 پورٽ ري سيٽ کي ختم ڪري ٿو جيڪڏهن ڪور PLL بند ٿيل آهي.
core_pll_rst	اندروني	ري سيٽ sequencer 0 reset_out0 port ذريعي ڪور PLL کي ري سيٽ ڪري ٿو. بنيادي PLL ري سيٽ ٿئي ٿو جڏهن mgmt_rst_in_n ري سيٽ ڪيو ويو آهي.
j204c_tx_avs_rst_n	اندروني	F-Tile JESD204C TX Avalon ميموري-ميپ ٿيل انٽرفيس کي ري سيٽ sequencer 0 ذريعي ري سيٽ ڪري ٿو. TX Avalon ميموري-ميپ ٿيل انٽرفيس اصرار ڪري ٿو جڏهن mgmt_rst_in_n تي زور ڏنو وڃي ٿو.
j204c_rx_avs_rst_n	اندروني	F-Tile JESD204C TX Avalon ميموري-ميپ ٿيل انٽرفيس کي ري سيٽ sequencer 1 ذريعي ري سيٽ ڪري ٿو. RX Avalon ميموري-ميپ ٿيل انٽرفيس اصرار ڪري ٿو جڏهن mgmt_rst_in_n تي زور ڏنو وڃي ٿو.
j204c_tx_rst_n	اندروني	F-Tile JESD204C TX لنڪ ۽ ٽرانسپورٽ جي تہن کي txlink_clk، ۽ txframe_clk، ڊومينز ۾ ري سيٽ ڪري ٿو. ري سيٽ sequencer 0 reset_out5 port reset j204c_tx_rst_n. هي ريٽ ڊيسٽ ڪري ٿو جيڪڏهن بنيادي PLL بند ٿيل آهي، ۽ tx_pma_ready ۽ tx_ready سگنلن تي زور ڏنو ويو آهي.
j204c_rx_rst_n	اندروني	ري سيٽ ڪري ٿو F-Tile JESD204C RX لنڪ ۽ ٽرانسپورٽ پرت ۾، rxlink_clk، ۽ rxframe_clk ڊومينز.

سگنل ري سيٽ ڪريو	ھدايت	وصف
		ري سيٽ sequencer 1 reset_out4 پورٽ ري سيٽ j204c_rx_rst_n. هي ريٽ ڊيسٽ ڪري ٿو جيڪڏهن بنيادي PLL بند ٿيل آهي، ۽ rx_pma_ready ۽ rx_ready سگنلن تي زور ڏنو ويو آهي.
j204c_tx_rst_ack_n	اندروني	j204c_tx_rst_n سان هٿ ملايو سگنل ري سيٽ ڪريو.
j204c_rx_rst_ack_n	اندروني	j204c_rx_rst_n سان هٿ ملايو سگنل ري سيٽ ڪريو.

شڪل 8. ڊيزائن لاءِ ٽائمنگ ڊاگرام Exampلي ري سيٽ

F-ٽائل JESD204C ڊيزائن Exampلي سگنل

ٽيبل 15. سسٽم انٽرفيس سگنل

سگنل	ھدايت	وصف
ڪلاڪ ۽ ري سيٽ
mgmt_clk	ان پٽ	سسٽم جي انتظام لاء 100 MHz ڪلاڪ.
refclk_xcvr	ان پٽ	ايف ٽائل UX QUAD ۽ سسٽم PLL لاءِ حوالو گھڙي. ڊيٽا جي شرح / فيڪٽر جي 33 جي برابر.
refclk_core	ان پٽ	ڪور PLL حوالو گھڙي. refclk_xcvr وانگر ساڳئي گھڙي جي تعدد تي لاڳو ٿئي ٿو.
in_sysref	ان پٽ	SYSREF سگنل خارجي SYSREF جنريٽر کان JESD204C سب ڪلاس 1 عمل درآمد لاءِ.
sysref_out	ٻاھر	SYSREF سگنل JESD204C سب ڪلاس 1 تي عمل درآمد لاءِ FPGA ڊيوائس پاران تيار ڪيل ڊيزائن اڳampلي لنڪ شروعاتي مقصد صرف.

 

سگنل	ھدايت	وصف
SPI
spi_SS_n[2:0]	ٻاھر	فعال گهٽ، SPI غلام چونڊيو سگنل.
spi_SCLK	ٻاھر	SPI سيريل ڪلاڪ.
spi_sdio	ان پٽ/آئوٽ پٽ	ٻاھرين ٻانھي ڏانھن ماسٽر کان ٻاھرين ڊيٽا. خارجي غلام کان ماسٽر تائين ڊيٽا داخل ڪريو.

سگنل	ھدايت	وصف
نوٽ:جڏھن ٺاھيو 3-وائر SPI ماڊل اختيار فعال آھي.
spi_MISO نوٽ: جڏھن ٺاھيو 3-وائر SPI ماڊل اختيار فعال نه آھي.	ان پٽ	خارجي غلام کان ڊيٽا داخل ڪريو SPI ماسٽر ڏانهن.
spi_MOSI نوٽ: جڏھن ٺاھيو 3-وائر SPI ماڊل اختيار فعال نه آھي.	ٻاھر	ٻاھرين غلام ڏانھن SPI ماسٽر کان ٻاھرين ڊيٽا.

 

سگنل	ھدايت	وصف
ADC / ڊي اي سي
tx_serial_data[LINK*L-1:0]	ٻاھر	DAC کي مختلف تيز رفتار سيريل ٻاھرين ڊيٽا. گھڙي سيريل ڊيٽا جي وهڪري ۾ شامل آهي.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	ان پٽ	ADC کان مختلف تيز رفتار سيريل ان پٽ ڊيٽا. گھڙي سيريل ڊيٽا وهڪرو مان هٿ ڪيو ويو آهي.
rx_serial_data_n[LINK*L-1:0]

 

سگنل	ھدايت	وصف
عام مقصد I/O
user_led[3:0]	ٻاھر	ھيٺ ڏنل شرطن جي حالت کي اشارو ڪري ٿو: [0]: SPI پروگرامنگ ٿي چڪو آهي [1]: TX لنڪ غلطي [2]: RX لنڪ جي غلطي [3]: Avalon اسٽريمنگ ڊيٽا لاءِ پيٽرن چيڪ ڪندڙ غلطي
user_dip[3:0]	ان پٽ	يوزر موڊ DIP سوئچ ان پٽ: [0]: اندروني سيريل لوپ بيڪ فعال [1]: FPGA ٺاهيل SYSREF فعال [3:2]: محفوظ

 

سگنل	ھدايت	وصف
آئوٽ آف بينڊ (OOB) ۽ اسٽيٽس
rx_patchk_data_error[LINK-1:0]	ٻاھر	جڏهن هي سگنل زور ڀريو ويو آهي، اهو اشارو ڪري ٿو ته نموني چيڪ ڪندڙ غلطي کي ڳولي چڪو آهي.
rx_link_error[LINK-1:0]	ٻاھر	جڏهن هي سگنل زور ڀريو ويو آهي، اهو اشارو ڪري ٿو JESD204C RX IP مداخلت ڪئي آهي.
tx_link_error[LINK-1:0]	ٻاھر	جڏهن هي سگنل زور ڀريو ويو آهي، اهو اشارو ڪري ٿو JESD204C TX IP مداخلت ڪئي آهي.
emb_lock_out	ٻاھر	جڏهن هي سگنل زور ڀريو ويو آهي، اهو اشارو ڪري ٿو JESD204C RX IP حاصل ڪيو آهي EMB تالا.
sh_lock_out	ٻاھر	جڏهن هي سگنل زور ڀريو ويو آهي، اهو اشارو ڪري ٿو JESD204C RX IP هم وقت سر بند ٿيل آهي.

 

سگنل	ھدايت	وصف
Avalon اسٽريمنگ
rx_avst_valid[LINK-1:0]	ان پٽ	ڏيکاري ٿو ته ڇا ڪنورٽر ايسampلي ڊيٽا ايپليڪيشن پرت ڏانهن صحيح يا غلط آهي. 0: ڊيٽا غلط آهي 1: ڊيٽا صحيح آهي
rx_avst_data[(TOTAL_SAMPLE*N -1:0 ]	ان پٽ	ڪنورٽر ايسample ڊيٽا کي ايپليڪيشن پرت ڏانهن.

F-ٽائل JESD204C ڊيزائن Exampلي ڪنٽرول رجسٽر

F-ٽائل JESD204C ڊيزائن exampاي اي ڊي ڪنٽرول بلاڪ ۾ رجسٽر ٿيل بائيٽ ايڊريسنگ استعمال ڪريو (32 بٽ).

ٽيبل 16. ڊيزائن Exampپتي جو نقشو
اهي 32-bit ED ڪنٽرول بلاڪ رجسٽرڊ mgmt_clk ڊومين ۾ آهن.

جزو	پتو
ايف ٽائل JESD204C TX IP	0x000C_0000 – 0x000C_03FF
ايف ٽائل JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI ڪنٽرول	0x0102_0000 – 0x0102_001F
PIO ڪنٽرول	0x0102_0020 – 0x0102_002F
PIO اسٽيٽس	0x0102_0040 – 0x0102_004F
ري سيٽ ڪريو Sequencer 0	0x0102_0100 – 0x0102_01FF
ري سيٽ ڪريو Sequencer 1	0x0102_0200 – 0x0102_02FF
اي ڊي ڪنٽرول	0x0102_0400 – 0x0102_04FF
F-ٽائل JESD204C IP ٽرانسيور PHY Reconfig	0x0200_0000 – 0x023F_FFFF

ٽيبل 17. رجسٽر رسائي جو قسم ۽ تعريف
هي ٽيبل انٽيل FPGA IPs لاءِ رجسٽر پهچ جي قسم کي بيان ڪري ٿو.

رسائي جو قسم	وصف
آر او/وي	سافٽ ويئر صرف پڙهڻ لاءِ (لکڻ تي ڪو به اثر ناهي). قدر مختلف ٿي سگهي ٿو.
RW	سافٽ ويئر پڙهي ٿو ۽ موجوده بٽ قدر واپس ڪري ٿو. سافٽ ويئر لکي ٿو ۽ بٽ کي مطلوب قدر تي سيٽ ڪري ٿو.
RW1C	سافٽ ويئر پڙهي ٿو ۽ موجوده بٽ قدر واپس ڪري ٿو. سافٽ ويئر لکي ٿو 0 ۽ ڪو به اثر نه آهي. سافٽ ويئر 1 لکي ٿو ۽ بٽ کي 0 تي صاف ڪري ٿو جيڪڏهن بٽ کي هارڊويئر طرفان 1 تي سيٽ ڪيو ويو آهي. هارڊويئر بٽ کي 1 تي سيٽ ڪري ٿو. سافٽ ويئر صاف هارڊويئر سيٽ جي ڀيٽ ۾ اعلي ترجيح آهي.

ٽيبل 18. اي ڊي ڪنٽرول ايڊريس نقشو

آفسيٽ	رجسٽر نالو
0x00	rst_ctl
0x04	rst_sts0
جاري رهيو…

آفسيٽ	رجسٽر نالو
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8 سي	tst_err0

ٽيبل 19. اي ڊي ڪنٽرول بلاڪ ڪنٽرول ۽ اسٽيٽس رجسٽرز

بائيٽ آفسيٽ	رجسٽر	نالو	پهچ	ري سيٽ ڪريو	وصف
0x00	rst_ctl	rst_asssert	RW	0x0	ڪنٽرول ري سيٽ ڪريو. [0]: ٻيهر سيٽ ڪرڻ لاءِ 1 لکو. (hw_rst) 0 لکو وري ڊيسٽ ري سيٽ ڪرڻ لاءِ. [31:1]: محفوظ ٿيل.
0x04	rst_sts0	rst_status	آر او/وي	0x0	اسٽيٽس ري سيٽ ڪريو. [0]: ڪور PLL بند ٿيل حالت. [31:1]: محفوظ ٿيل.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	اندروني يا بيروني SYSREF جنريٽر لاءِ SYSREF کنڊ جو پتو لڳائڻ جي حالت. [0]: 1 جو قدر ظاھر ڪري ٿو ھڪڙي SYSREF اڀرندڙ کنڊ کي ذيلي ڪلاس 1 آپريشن لاءِ معلوم ڪيو ويو آھي. سافٽ ويئر 1 لکي سگھي ٿو ھن بٽ کي صاف ڪرڻ لاءِ نئين SYSREF ايج ڳولڻ کي فعال ڪرڻ لاءِ. [31:1]: محفوظ ٿيل.
0x40	sysref_ctl	sysref_contr ol	RW	Duplex datapath ھڪڙي شاٽ: 0x00080	SYSREF ڪنٽرول. ڏانهن رجوع ڪريو ٽيبل 10 هن رجسٽر جي استعمال بابت وڌيڪ معلومات لاءِ صفحي 17 تي.
				وقتي:	نوٽ: ري سيٽ جي قيمت تي منحصر آهي
				0x00081	SYSREF قسم ۽ F-ٽائل
				وقفي وقفي:	JESD204C IP ڊيٽا واٽ پيٽرولر سيٽنگون.
				0x00082
				TX يا RX ڊيٽا
				رستو
				هڪ ڌڪ:
				0x00000
				وقتي:
				0x00001
				جڙيل-
				وقتي:
				0x00002
0x44	sysref_sts	sysref_statu s	آر او/وي	0x0	SYSREF اسٽيٽس. ھن رجسٽر ۾ جديد SYSREF مدت ۽ اندروني SYSREF جنريٽر جي ڊيوٽي چڪر سيٽنگون شامل آھن. ڏانهن رجوع ڪريو ٽيبل 9 صفحي 16 تي SYSREF مدت ۽ ڊيوٽي چڪر جي قانوني قيمت لاءِ.
جاري رهيو…

بائيٽ آفسيٽ	رجسٽر	نالو	پهچ	ري سيٽ ڪريو	وصف
					[8:0]: SYSREF مدت. جڏهن قيمت 0xFF آهي، ته SYSREF مدت = 255 جڏهن قدر جيڪڏهن 0x00، SYSREF مدت = 256. [17:9]: SYSREF فرض چڪر. [31:18]: رکيل.
0x80	tst_ctl	tst_control	RW	0x0	ٽيسٽ ڪنٽرول. ھن رجسٽر کي استعمال ڪريو مختلف ٽيسٽ نمونن کي فعال ڪرڻ لاءِ پيٽرن جنريٽر ۽ چيڪ ڪندڙ لاءِ. [1:0] = محفوظ ٿيل ميدان [2] = رamp_test_ctl 1'b0 = PRBS پيٽرن جنريٽر ۽ چيڪ ڪندڙ کي فعال ڪري ٿو 1'b1 = فعال ڪري ٿو ramp نموني جنريٽر ۽ چيڪ ڪندڙ [31:3]: محفوظ ڪيل.
0x8 سي	tst_err0	tst_error	RW1C	0x0	لنڪ 0 لاءِ ايرر فليگ. جڏهن بِٽ 1'b1 آهي، ته اهو ظاهر ڪري ٿو ته هڪ ايرر ٿي وئي آهي. ايرر فليگ کي صاف ڪرڻ لاءِ توهان کي لاڳاپيل بِٽ تي 1'b1 لکڻ کان اڳ ايرر کي حل ڪرڻ گهرجي. [0] = پيٽرن چيڪر ايرر [1] = tx_link_error [2] = rx_link_error [3] = ڪمانڊ پيٽرن چيڪر ايرر [31:4]: محفوظ.

F-ٽائل جي نظرثاني جي تاريخ JESD204C Intel FPGA IP ڊيزائن Exampلي يوزر گائيڊ

دستاويزي نسخو	Intel Quartus Prime نسخو	IP نسخو	تبديليون
2021.10.11	21.3	1.0.0	شروعاتي ڇڏڻ.

دستاويز / وسيلا

Intel F-Tile JESD204C Intel FPGA IP ڊيزائن Example [pdf] استعمال ڪندڙ ھدايت F-Tile JESD204C Intel FPGA IP ڊيزائن Example، F-Tile JESD204C، Intel FPGA IP ڊيزائن Exampلي، IP ڊيزائن Exampلي، ڊيزائن Example

حوالو

• استعمال ڪندڙ دستي