F-Tile JESD204C Intel FPGA IP Design Example

Om F-Tile JESD204C Intel® FPGA IP Design Example Användarhandbok

Den här användarhandboken ger funktionerna, användningsriktlinjerna och detaljerad beskrivning av designen exampfiler för F-Tile JESD204C Intel® FPGA IP med Intel Agilex™-enheter.

Avsedd publik

Detta dokument är avsett för:

• Designarkitekt för att göra IP-val under designplaneringsfasen på systemnivå
• Hårdvarudesigners när de integrerar IP i sin design på systemnivå
• Valideringsingenjörer under systemnivåsimulering och hårdvaruvalideringsfas

Relaterade dokument
Följande tabell listar andra referensdokument som är relaterade till F-Tile JESD204C Intel FPGA IP.

Tabell 1. Relaterade dokument

Hänvisning	Beskrivning
F-Tile JESD204C Intel FPGA IP Användarhandbok	Ger information om F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Release Notes	Listar ändringarna som gjorts för F-Tile JESD204C F-Tile JESD204C i en viss version.
Intel Agilex Device Datablad	Det här dokumentet beskriver de elektriska egenskaperna, omkopplingsegenskaperna, konfigurationsspecifikationerna och timing för Intel Agilex-enheter.

Akronymer och ordlista

Tabell 2. Akronymlista

Akronym	Expansion
LEMC	Lokal utökad multiblockklocka
FC	Frame klockfrekvens
ADC	Analog till digital omvandlare
DAC	Digital till analog omvandlare
DSP	Digital signalprocessor
TX	Sändare
RX	Mottagare

Akronym	Expansion
DLL	Datalänkskikt
CSR	Kontroll och statusregister
CRU	Klocka och återställ enheten
ISR	Rutin för avbrott i tjänsten
FIFO	Först-in-först-ut
SERDES	Serializer Deserializer
ECC	Fel vid korrigering av kod
FEC	Felkorrigering framåt
SERR	Single Error Detection (i ECC, korrigerbar)
DERR	Dubbel feldetektering (i ECC, dödlig)
PRBS	Pseudoslumpmässig binär sekvens
MAC	Media Access Controller. MAC inkluderar protokollunderlag, transportlager och datalänkslager.
PHY	Fysiskt lager. PHY inkluderar vanligtvis det fysiska lagret, SERDES, drivrutiner, mottagare och CDR.
PCS	Fysisk kodningsunderlag
PMA	Fysisk medium fäste
RBD	RX-buffertfördröjning
UI	Enhetsintervall = varaktighet för seriell bit
RBD-antal	RX Buffer Delay senaste körfältsankomst
RBD offset	RX Buffer Delay release möjlighet
SH	Synkronisera sidhuvud
TL	Transportlager
EMIB	Inbäddad Multi-die Interconnect Bridge

Tabell 3. Ordlista

Kalla	Beskrivning
Omvandlarenhet	ADC eller DAC-omvandlare
Logisk enhet	FPGA eller ASIC
Oktett	En grupp på 8 bitar, som fungerar som indata till 64/66-kodaren och utdata från avkodaren
Knapra	En uppsättning med 4 bitar som är basen för JESD204C-specifikationerna
Blockera	En 66-bitars symbol genererad av 64/66-kodningsschemat
Linjehastighet	Effektiv datahastighet för seriell länk Lane Line Rate = (Mx Sx N'x 66/64 x FC) / L
Länkklocka	Länkklocka = Lane Line Rate/66.
Ram	En uppsättning på varandra följande oktetter i vilka positionen för varje oktett kan identifieras med hänvisning till en raminriktningssignal.
Ramklocka	En systemklocka som körs med ramens hastighet, det måste vara 1x och 2x länkklocka.

Kalla	Beskrivning
Samples per ramklocka	Samples per klocka, det totala antalet samples i ramklocka för omvandlarenheten.
LEMC	Intern klocka som används för att rikta in gränsen för det utökade multiblocket mellan körfält och in i de externa referenserna (SYSREF eller underklass 1).
Underklass 0	Inget stöd för deterministisk latens. Data bör omedelbart släppas ut när körfält till körfält förskjuts på mottagaren.
Underklass 1	Deterministisk latens med SYSREF.
Flerpunktslänk	Länkar mellan enheter med 2 eller flera omvandlarenheter.
64B/66B-kodning	Linjekod som mappar 64-bitars data till 66 bitar för att bilda ett block. Basnivådatastrukturen är ett block som börjar med 2-bitars synkhuvud.

Tabell 4. Symboler

Kalla	Beskrivning
L	Antal körfält per omvandlarenhet
M	Antal omvandlare per enhet
F	Antal oktetter per bildruta på ett körfält
S	Antal sampsändningar per enskild omvandlare per ramcykel
N	Omvandlarens upplösning
N'	Totalt antal bitar per sample i användardataformatet
CS	Antal kontrollbitar per omvandling sample
CF	Antal styrord per ramklockperiod per länk
HD	Användardataformat med hög densitet
E	Antal multiblock i ett utökat multiblock

F-Tile JESD204C Intel FPGA IP Design Example Snabbstartguide

F-Tile JESD204C Intel FPGA IP-design examples för Intel Agilex-enheter har en simulerande testbänk och en hårdvarudesign som stöder kompilering och hårdvarutestning.
Du kan generera F-Tile JESD204C design exampgenom IP-katalogen i programvaran Intel Quartus® Prime Pro Edition.

Figur 1. Utveckling Stages för Design Example

Design Exampblockdiagrammet

Figur 2. F-Te JESD204C Design Example Blockdiagram på hög nivå

Designen example består av följande moduler:

• Plattformsdesignersystem
  • F-Tile JESD204C Intel FPGA IP
  • JTAG till Avalon Master bridge
  • Parallell I/O (PIO) styrenhet
  • Serial Port Interface (SPI)—mastermodul— IOPLL
  • SYSREF generator
  • Example Design (ED) Control CSR
  • Återställ sequencers
• System PLL
• Mönstergenerator
• Mönsterkontroll

Tabell 5. Design Example Moduler

Komponenter	Beskrivning
Plattformsdesignersystem	Platform Designer-systemet instansierar F-Tile JESD204C IP-datavägen och stödjande kringutrustning.
F-Tile JESD204C Intel FPGA IP	Detta Platform Designer-undersystem innehåller TX och RX F-Tile JESD204C IP:er instansierade tillsammans med duplex PHY.
JTAG till Avalon Master bridge	Denna brygga ger systemkonsolvärd åtkomst till den minnesmappade IP-adressen i designen genom JTAG gränssnitt.
Parallell I/O (PIO) styrenhet	Denna styrenhet tillhandahåller ett minnesmappat gränssnitt för sampling och driva I/O-portar för allmänna ändamål.
SPI mästare	Denna modul hanterar seriell överföring av konfigurationsdata till SPI-gränssnittet på omvandlarens ände.
SYSREF generator	SYSREF-generatorn använder länkklockan som en referensklocka och genererar SYSREF-pulser för F-Tile JESD204C IP. Notera: Denna design example använder SYSREF-generatorn för att demonstrera duplex F-Tile JESD204C IP-länkinitiering. I applikationen F-Tile JESD204C underklass 1 systemnivå måste du generera SYSREF från samma källa som enhetens klocka.
IOPLL	Denna design example använder en IOPLL för att generera en användarklocka för att överföra data till F-Tile JESD204C IP.
ED Control CSR	Denna modul tillhandahåller SYSREF-detektionskontroll och status, och testmönsterkontroll och status.
Återställ sequencers	Denna design example består av 2 återställningssekvenser: Återställ sekvens 0 – Hanterar återställningen till TX/RX Avalon® strömmande domän, Avalon minnesmappad domän, kärn PLL, TX PHY, TX kärna och SYSREF generator. Återställningssekvens 1—Hanterar återställningen till RX PHY och RX-kärna.
System PLL	Primär klockkälla för F-tile hård IP och EMIB korsning.
Mönstergenerator	Mönstergeneratorn genererar en PRBS eller ramp mönster.
Mönsterkontroll	Mönsterkontrollen verifierar PRBS eller ramp mönstret mottaget, och flaggar ett fel när det hittar en oöverensstämmelse mellan dataample.

Programvarukrav

Intel använder följande programvara för att testa designen examples i ett Linux-system:

• Programvaran Intel Quartus Prime Pro Edition
• Questa*/ModelSim* eller VCS*/VCS MX-simulator

Skapar designen

För att generera designen example från IP-parameterredigeraren:

1. Skapa ett projekt som riktar sig till Intel Agilex F-tile-enhetsfamiljen och välj önskad enhet.
2. I IP-katalogen, Verktyg ➤ IP-katalog, välj F-Tile JESD204C Intel FPGA IP.
3. Ange ett toppnivånamn och mappen för din anpassade IP-variant. Klicka på OK. Parameterredigeraren lägger till toppnivån .ip file till det aktuella projektet automatiskt. Om du uppmanas att manuellt lägga till .ip file till projektet klickar du på Projekt ➤ Lägg till/ta bort Files i Project för att lägga till file.
4. Under exampfliken Design, ange designen example-parametrar som beskrivs i Design Example Parametrar.
5. Klicka på Generera example Design.

Programvaran genererar all design files i underkatalogerna. Dessa files krävs för att köra simulering och kompilering.

Design Example Parametrar
F-Tile JESD204C Intel FPGA IP-parameterredigerare inkluderar Exampfliken Design där du kan specificera vissa parametrar innan du genererar designen t.example.

Tabell 6. Parametrar i example Design Tab

Parameter	Alternativ	Beskrivning
Välj Design	Systemkonsolkontroll Ingen	Välj systemkonsolens kontroll för att komma åt designen exampdatavägen genom systemkonsolen.
Simulering	På, av	Slå på för IP för att generera det nödvändiga files för att simulera designen example.
Syntes	På, av	Slå på för IP för att generera det nödvändiga files för Intel Quartus Prime-kompilering och hårdvarudemonstration.
HDL-format (för simulering)	Verilog VDHL	Välj HDL-formatet för RTL files för simulering.
HDL-format (för syntes)	Endast Verilog	Välj HDL-formatet för RTL files för syntes.

Parameter	Alternativ	Beskrivning
Generera 3-tråds SPI-modul	På, av	Slå på för att aktivera 3-tråds SPI-gränssnitt istället för 4-tråds.
Sysref-läge	Ett skott Periodisk Glappade periodvis	Välj om du vill att SYSREF-inriktningen ska vara ett engångspulsläge, periodiskt eller periodiskt mellanrum, baserat på dina designkrav och tidsflexibilitet. One-shot—Välj det här alternativet för att aktivera SYSREF att vara ett one-shot pulsläge. Sysref_ctrl[17]-registerbitens värde är 0. Efter att F-Tile JESD204C IP-återställningen avaktiverats, ändra sysref_ctrl[17]-registrets värde från 0 till 1, sedan till 0, för en one-shot SYSREF-puls. Periodisk – SYSREF i periodiskt läge har 50:50 arbetscykel. SYSREF-perioden är E*SYSREF_MULP. Periodisk mellanrum – SYSREF har en programmerbar arbetscykel med granularitet på 1 länkklockcykel. SYSREF-perioden är E*SYSREF_MULP. För inställning av arbetscykel utanför intervallet, bör SYSREF-genereringsblocket automatiskt härleda 50:50 arbetscykel. Se till SYSREF Generator avsnittet för mer information om SYSREF period.
Välj styrelse	Ingen	Välj tavlan för designen example. Ingen – Det här alternativet utesluter hårdvaruaspekter för designen, example. Alla pin-tilldelningar kommer att ställas in på virtuella pins.
Testmönster	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Välj mönstergenerator och schacktestmönster. Mönstergenerator—JESD204C stödjer PRBS-mönstergenerator per datasample. Detta betyder att databredden är N+CS-alternativet. PRBS mönstergenerator och checker är användbara för att skapa dataampstimulus för testning och den är inte kompatibel med PRBS-testläget på ADC/DAC-omvandlaren. Ramp Mönstergenerator – JESD204C-länkskiktet fungerar normalt men transporten senare inaktiveras och indata från formateraren ignoreras. Varje körfält sänder en identisk oktettström som ökar från 0x00 till 0xFF och sedan upprepas. Ramp mönstertest är aktiverat av prbs_test_ctl. PRBS Pattern Checker—JESD204C PRBS-förvrängare är självsynkroniserande och det förväntas att när IP-kärnan kan avkoda länken, är förvrängningsfröet redan synkroniserat. PRBS scrambling seed kommer att ta upp 8 oktetter för att självinitiera. Ramp Pattern Checker – JESD204C-kryptering är självsynkroniserande och det förväntas att när IP-kärnan kan avkoda länken är krypteringsfröet redan synkroniserat. Den första giltiga oktetten laddas som ramp ursprungligt värde. Efterföljande data måste öka upp till 0xFF och rulla över till 0x00. Ramp mönstergranskaren bör kontrollera om det finns identiska mönster över alla körfält.
Aktivera intern seriell loopback	På, av	Välj intern seriell loopback.
Aktivera kommandokanal	På, av	Välj kommandokanalmönster.

Katalogstruktur
F-Te JESD204C design example-kataloger innehåller genererade files för design examples.

Figur 3. Katalogstruktur för F-Tile JESD204C Intel Agilex Design Example

Tabell 7. Katalog Files

Mappar	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulering/mentor	modelsim_sim.tcl tb_top_waveform.do
simulering/synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulering av Design Example Testbänk

Designen example testbench simulerar din skapade design.

Figur 4. Tillvägagångssätt

För att simulera designen, utför följande steg:

1. Ändra arbetskatalogen tillample_design_directory>/simulering/ .
2. Kör simuleringsskriptet på kommandoraden. Tabellen nedan visar kommandona för att köra de simulatorer som stöds.

Simulator	Kommando
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (utan Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simuleringen avslutas med meddelanden som indikerar om körningen lyckades eller inte.

Figur 5. Framgångsrik simulering
Den här figuren visar det framgångsrika simuleringsmeddelandet för VCS-simulatorn.

Sammanställning av Design Example

För att kompilera exampför projektet, följ dessa steg:

1. Säkerställ kompileringsdesign exampgenerationen är klar.
2. Öppna Intel Quartus Prime Pro Edition-projektet i programmet Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. Klicka på Starta kompilering på menyn Bearbetning.

Detaljerad beskrivning för F-Te JESD204C Design Example

F-Te JESD204C design example demonstrerar funktionaliteten för dataströmning med loopback-läge.
Du kan specificera de parametrar som du väljer och generera designen example.
Designen example är endast tillgänglig i duplexläge för både Base- och PHY-varianten. Du kan välja endast bas eller endast PHY variant men IP:n skulle generera designen example för både Base och PHY.

Notera:  Vissa konfigurationer med hög datahastighet kan misslyckas med timing. För att undvika tidsfel, överväg att ange lägre ramklockfrekvensmultiplikatorvärde (FCLK_MULP) på fliken Konfigurationer i F-Tile JESD204C Intel FPGA IP-parameterredigerare.

Systemkomponenter

F-Te JESD204C design example tillhandahåller ett mjukvarubaserat kontrollflöde som använder den hårda styrenheten med eller utan systemkonsolstöd.

Designen example möjliggör en automatisk länkning i internt och externt återkopplingsläge.

JTAG till Avalon Master Bridge
JTAG till Avalon Master Bridge tillhandahåller en anslutning mellan värdsystemet för att komma åt den minnesmappade F-Tile JESD204C IP och de perifera IP-kontroll- och statusregistren via JTAG gränssnitt.

Figur 6. System med JTAG till Avalon Master Bridge Core

Notera:  Systemklockan måste vara minst 2X snabbare än JTAG klocka. Systemklockan är mgmt_clk (100MHz) i denna design example.

Parallell I/O (PIO) kärna
Den parallella input/output-kärnan (PIO) med Avalon-gränssnitt tillhandahåller ett minnesmappat gränssnitt mellan en Avalon-minne-mappad slavport och allmänna I/O-portar. I/O-portarna ansluter antingen till on-chip användarlogik eller till I/O-stift som ansluter till enheter externa till FPGA.

Figur 7. PIO Core med ingångsportar, utgångsportar och IRQ-stöd
Som standard inaktiverar Platform Designer-komponenten Interrupt Service Line (IRQ).

PIO I/O-portarna är tilldelade på toppnivån HDL file ( io_ status för ingångsportar, io_ kontroll för utgångsportar).

Tabellen nedan beskriver signalanslutningen för status- och kontroll-I/O-portarna till DIP-switchen och lysdioden på utvecklingssatsen.

Tabell 8. PIO Core I/O-portar

Hamn	Bit	Signal
Ut_hamn	0	USER_LED SPI-programmering klar
	31:1	Reserverad
In_port	0	USER_DIP intern seriell återkopplingsaktivering Av = 1 På = 0
	1	USER_DIP FPGA-genererad SYSREF-aktivering Av = 1 På = 0
	31:2	Reserverad.

SPI Master
SPI-mastermodulen är en standardplattformsdesignerkomponent i IP Catalogs standardbibliotek. Denna modul använder SPI-protokollet för att underlätta konfigurationen av externa omvandlare (t.example, ADC, DAC och externa klockgeneratorer) via ett strukturerat registerutrymme inuti dessa enheter.

SPI-mastern har ett Avalon-minne-mappat gränssnitt som ansluts till Avalon-mastern (JTAG till Avalon master bridge) via den Avalon minneskartade sammankopplingen. SPI-mastern får konfigurationsinstruktioner från Avalon-mastern.

SPI-mastermodulen styr upp till 32 oberoende SPI-slavar. SCLK-överföringshastigheten är konfigurerad till 20 MHz (delbart med 5).
Denna modul är konfigurerad för ett 4-tråds, 24-bitars breddgränssnitt. Om alternativet Generera 3-tråds SPI-modul är valt, instansieras en extra modul för att konvertera 4-trådsutgången från SPI-mastern till 3-tråds.

IOPLL
IOPLL genererar klockan som krävs för att generera frame_clk och link_clk. Referensklockan till PLL:n är konfigurerbar men begränsad till datahastigheten/faktorn 33.

• För design exampläs som stöder en datahastighet på 24.33024 Gbps, klockfrekvensen för frame_clk och link_clk är 368.64 MHz.
• För design exampläs som stöder en datahastighet på 32 Gbps, klockfrekvensen för frame_clk och link_clk är 484.848 MHz.

SYSREF Generator
SYSREF är en kritisk tidssignal för dataomvandlare med F-Tile JESD204C-gränssnitt.

SYSREF-generatorn i design example används endast för demonstrationsändamål för duplex JESD204C IP-länkinitiering. I systemnivåapplikationen JESD204C underklass 1 måste du generera SYSREF från samma källa som enhetens klocka.

För F-Tile JESD204C IP definierar SYSREF-multiplikatorn (SYSREF_MULP) för SYSREF-kontrollregistret SYSREF-perioden, som är en n-heltalsmultipel av E-parametern.

Du måste säkerställa E*SYSREF_MULP ≤16. Till exempelample, om E=1 måste den legala inställningen för SYSREF_MULP vara inom 1–16, och om E=3 måste den legala inställningen för SYSREF_MULP vara inom 1–5.

Notera:  Om du ställer in en SYSREF_MULP utanför intervallet kommer SYSREF-generatorn att fixa inställningen till SYSREF_MULP=1.
Du kan välja om du vill att SYSREF-typen ska vara en engångspuls, periodisk eller gapad periodisk genom Ex.ampfliken Design i F-Tile JESD204C Intel FPGA IP-parameterredigerare.

Tabell 9. Examples av periodisk och gapad periodisk SYSREF-räknare

E	SYSREF_MULP	SYSREF PERIOD (E*SYSREF_MULP* 32)	Arbetscykel	Beskrivning
1	1	32	1...31 (Programmerbar)	Glapp periodiskt
1	1	32	16 (Fast)	Periodisk
1	2	64	1...63 (Programmerbar)	Glapp periodiskt
1	2	64	32 (Fast)	Periodisk
1	16	512	1...511 (Programmerbar)	Glapp periodiskt
1	16	512	256 (Fast)	Periodisk
2	3	19	1...191 (Programmerbar)	Glapp periodiskt
2	3	192	96 (Fast)	Periodisk
2	8	512	1...511 (Programmerbar)	Glapp periodiskt
2	8	512	256 (Fast)	Periodisk
2	9 (Olaglig)	64	32 (Fast)	Glapp periodiskt
2	9 (Olaglig)	64	32 (Fast)	Periodisk

 

Tabell 10. SYSREF-kontrollregister
Du kan dynamiskt konfigurera om SYSREF-kontrollregistren om registerinställningen skiljer sig från den inställning du angav när du genererade designen ex.ample. Konfigurera SYSREF-registren innan F-Tile JESD204C Intel FPGA IP inte är återställd. Om du väljer den externa SYSREF-generatorn genom
sysref_ctrl[7] registerbit, kan du ignorera inställningarna för SYSREF-typ, multiplikator, arbetscykel och fas.

Bits	Standardvärde	Beskrivning
sysref_ctrl[1:0]	2'b00: One-shot 2'b01: Periodisk 2'b10: Glapp periodiskt	SYSREF typ. Standardvärdet beror på SYSREF-lägesinställningen i Example Design fliken i F-Tile JESD204C Intel FPGA IP-parameterredigerare.
sysref_ctrl[6:2]	5'b00001	SYSREF multiplikator. Detta SYSREF_MULP-fält är tillämpligt på periodisk och periodisk SYSREF-typ. Du måste konfigurera multiplikatorvärdet för att säkerställa att E*SYSREF_MULP-värdet är mellan 1 och 16 innan F-Tile JESD204C IP är slut. Om värdet E*SYSREF_MULP ligger utanför detta intervall, är multiplikatorvärdet som standard 5'b00001.
sysref_ctrl[7]	Duplex dataväg: 1'b1 Simplex TX eller RX datasökväg: 1'b0	SYSREF välj. Standardvärdet beror på datasökvägsinställningen i Exampfliken Design i F-Tile JESD204C Intel FPGA IP-parameterredigerare. 0: Simplex TX eller RX (extern SYSREF) 1: Duplex (intern SYSREF)
sysref_ctrl[16:8]	9:0	SYSREF-driftcykel när SYSREF-typen är periodisk eller periodisk med mellanrum. Du måste konfigurera driftcykeln innan F-Tile JESD204C IP är slut på återställning. Maxvärde = (E*SYSREF_MULP*32)-1 För exampde: 50 % arbetscykel = (E*SYSREF_MULP*32)/2 Arbetscykeln är som standard 50 % om du inte konfigurerar detta registerfält, eller om du konfigurerar registerfältet till 0 eller mer än det högsta tillåtna värdet.
sysref_ctrl[17]	1'b0	Manuell kontroll när SYSREF-typ är engångskontroll. Skriv 1 för att ställa in SYSREF-signalen till hög. Skriv 0 för att ställa in SYSREF-signalen till låg. Du måste skriva en 1 och sedan en 0 för att skapa en SYSREF-puls i engångsläge.
sysref_ctrl[31:18]	22:0	Reserverad.

Återställ sekvenser
Denna design example består av två återställningssekvenser:

• Återställ sekvens 0 – Hanterar återställningen till TX/RX Avalon strömmande domän, Avalon minnesmappad domän, kärn PLL, TX PHY, TX kärna och SYSREF generator.
• Återställ sekvens 1—Hanterar återställningen till RX PHY och RX Core.

3-tråds SPI
Denna modul är valfri för att konvertera SPI-gränssnitt till 3-tråds.

System PLL
F-tile har tre inbyggda system-PLL:er. Dessa system PLL:er är den primära klockkällan för hård IP (MAC, PCS och FEC) och EMIB-korsning. Detta innebär att när du använder systemets PLL-klockningsläge, klockas blocken inte av PMA-klockan och är inte beroende av en klocka som kommer från FPGA-kärnan. Varje system-PLL genererar endast klockan som är associerad med ett frekvensgränssnitt. Till exempelampdu behöver två system-PLL:er för att köra ett gränssnitt på 1 GHz och ett gränssnitt på 500 MHz. Genom att använda ett system PLL kan du använda varje körfält oberoende utan att en växling av körfältsklockan påverkar ett närliggande körfält.
Varje system-PLL kan använda vilken som helst av åtta FGT-referensklockor. System PLL:er kan dela en referensklocka eller ha olika referensklockor. Varje gränssnitt kan välja vilket system PLL det använder, men när det väl har valts är det fixat, inte omkonfigurerbart med dynamisk omkonfigurering.

Relaterad information
F-tile Architecture och PMA och FEC Direct PHY IP användarhandbok

Mer information om systemets PLL-klockningsläge i Intel Agilex F-tile-enheter.

Mönstergenerator och Checker
Mönstergeneratorn och kontrollen är användbara för att skapa dataamples och övervakning för teständamål.
Tabell 11. Mönstergenerator som stöds

Mönstergenerator	Beskrivning
PRBS mönstergenerator	F-Te JESD204C design example PRBS mönstergenerator stöder följande grad av polynom: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp mönstergenerator	Den ramp mönstervärdet ökar med 1 för varje efterföljande sample med generatorbredden N, och rullar över till 0 när alla bitar i sampjag är 1. Aktivera ramp mönstergenerator genom att skriva en 1 till bit 2 i tst_ctl-registret för ED-kontrollblocket.
Kommandokanal ramp mönstergenerator	F-Te JESD204C design example stöder kommandokanal ramp mönsterritare per körfält. Den ramp mönstervärdet ökar med 1 per 6 bitar av kommandoord. Startfröet är ett inkrementmönster över alla banor.

Tabell 12. Mönsterkontroll som stöds

Mönsterkontroll	Beskrivning
PRBS mönsterkontroll	Krypteringsfröet i mönsterkontrollen är självsynkroniserat när F-Tile JESD204C IP uppnår snedställning. Mönsterkontrollen kräver 8 oktetter för att scramblingfröet ska synkronisera sig själv.
Ramp mönsterkontroll	De första giltiga uppgifternaample för varje omvandlare (M) laddas som initialvärdet för ramp mönster. Efterföljande data samplesvärdena måste öka med 1 i varje klockcykel upp till maximum och sedan rulla över till 0.

Mönsterkontroll	Beskrivning
	Till exempelample, när S=1, N=16 och WIDTH_MULP = 2, är databredden per omvandlare S * WIDTH_MULP * N = 32. Maximal data sample-värdet är 0xFFFF. Den ramp mönsterkontrollen verifierar att identiska mönster tas emot över alla omvandlare.
Kommandokanal ramp mönsterkontroll	F-Te JESD204C design example stöder kommandokanal ramp mönsterkontroll. Det första kommandoordet (6 bitar) som tas emot laddas som initialvärde. Efterföljande kommandoord i samma fil måste öka upp till 0x3F och rulla över till 0x00. Kommandokanalen ramp mönsterruta kontrollerar för ramp mönster över alla körfält.

F-Tile JESD204C TX och RX IP
Denna design example låter dig konfigurera varje TX/RX i simplexläge eller duplexläge.
Duplexkonfigurationer tillåter demonstration av IP-funktionalitet med antingen intern eller extern seriell loopback. CSR:er inom IP:n är inte bortoptimerade för att möjliggöra IP-kontroll och statusobservation.

F-Tegel JESD204C Design Example Klocka och återställ

F-Te JESD204C design example har en uppsättning klocka och återställningssignaler.

Tabell 13.Design Example Klockor

Klocksignal	Riktning	Beskrivning
mgmt_clk	Input	LVDS differentialklocka med en frekvens på 100 MHz.
refclk_xcvr	Input	Transceiverreferensklocka med frekvens för datahastighet/faktor på 33.
refclk_core	Input	Kärreferensklocka med samma frekvens som refclk_xcvr.
in_sysref	Input	SYSREF-signal. Maximal SYSREF-frekvens är datahastighet/(66x32xE).
sysref_out	Produktion
txlink_clk rxlink_clk	Inre	TX och RX länkklocka med frekvens för datahastighet/66.
txframe_clk rxframe_clk	Inre	TX och RX ramklocka med frekvens för datahastighet/33 (FCLK_MULP=2) TX och RX ramklocka med frekvens för datahastighet/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Inre	TX- och RX-fasklocka med frekvens för datahastighet/66 (FCLK_MULP=2) TX- och RX-fasklockan är alltid hög (1'b1) när FCLK_MULP=1
spi_SCLK	Produktion	SPI baudhastighetsklocka med frekvens på 20 MHz.

När du laddar designen exampin i en FPGA-enhet säkerställer en intern ninit_done-händelse att JTAG till Avalon Master bridge är i återställning liksom alla andra block.

SYSREF-generatorn har sin oberoende återställning för att injicera avsiktligt asynkront förhållande för klockorna txlink_clk och rxlink_clk. Denna metod är mer omfattande för att emulera SYSREF-signalen från ett externt klockchip.

Tabell 14. Design Example Återställer

Återställ signal	Riktning	Beskrivning
global_rst_n	Input	Tryckknapp global återställning för alla block, utom JTAG till Avalon Master bridge.
ninit_done	Inre	Utdata från Reset Release IP för JTAG till Avalon Master bridge.
edctl_rst_n	Inre	ED-kontrollblocket återställs av JTAG till Avalon Master bridge. Portarna hw_rst och global_rst_n återställer inte ED-kontrollblocket.
hw_rst	Inre	Bekräfta och avhäva hw_rst genom att skriva till rst_ctl-registret i ED-kontrollblocket. mgmt_rst_in_n hävdar när hw_rst hävdas.
mgmt_rst_in_n	Inre	Återställ för Avalon minnesmappade gränssnitt för olika IP:er och ingångar för återställningssekvenser:  j20c_reconfig_reset för F-Tile JESD204C IP duplex Native PHY spi_rst_n för SPI master pio_rst_n för PIO-status och kontroll reset_in0-porten för återställningssekvenseraren 0 och 1 Porten global_rst_n, hw_rst eller edctl_rst_n hävdar återställning på mgmt_rst_in_n.
sysref_rst_n	Inre	Återställ för SYSREF-generatorblock i ED-kontrollblocket med hjälp av återställningssekvenseraren 0 reset_out2-porten. Porten för återställningssekvenseraren 0 reset_out2 återställer återställningen om kärn-PLL:n är låst.
core_pll_rst	Inre	Återställer kärn-PLL genom återställningssekvenseraren 0 reset_out0-porten. Kärn-PLL återställs när mgmt_rst_in_n reset hävdas.
j204c_tx_avs_rst_n	Inre	Återställer F-Tile JESD204C TX Avalon minnesmappade gränssnitt genom återställningssekvenserare 0. Det TX Avalon minnesmappade gränssnittet hävdar när mgmt_rst_in_n hävdas.
j204c_rx_avs_rst_n	Inre	Återställer F-Tile JESD204C TX Avalon minnesmappade gränssnittet genom återställningssekvenserare 1. Det RX Avalon minnesmappade gränssnittet hävdar när mgmt_rst_in_n hävdas.
j204c_tx_rst_n	Inre	Återställer F-Tile JESD204C TX-länk- och transportlager i domänerna txlink_clk och txframe_clk. Återställningssekvenseraren 0 reset_out5-porten återställer j204c_tx_rst_n. Denna återställning avhävs om kärn-PLL är låst och signalerna tx_pma_ready och tx_ready bekräftas.
j204c_rx_rst_n	Inre	Återställer F-Tile JESD204C RX-länk och transportlager i domänerna rxlink_clk och rxframe_clk.

Återställ signal	Riktning	Beskrivning
		Återställningssekvenseraren 1 reset_out4-porten återställer j204c_rx_rst_n. Denna återställning avhävs om kärn-PLL är låst och signalerna rx_pma_ready och rx_ready bekräftas.
j204c_tx_rst_ack_n	Inre	Återställ handskakningssignal med j204c_tx_rst_n.
j204c_rx_rst_ack_n	Inre	Återställ handskakningssignal med j204c_rx_rst_n.

Figur 8. Tidsdiagram för Design Example Återställer

F-Tegel JESD204C Design Example Signaler

Tabell 15. Systemgränssnittssignaler

Signal	Riktning	Beskrivning
Klockor och återställningar
mgmt_clk	Input	100 MHz klocka för systemhantering.
refclk_xcvr	Input	Referensklocka för F-tile UX QUAD och System PLL. Motsvarar datahastighet/faktor på 33.
refclk_core	Input	Core PLL referensklocka. Använder samma klockfrekvens som refclk_xcvr.
in_sysref	Input	SYSREF-signal från extern SYSREF-generator för implementering av JESD204C Subklass 1.
sysref_out	Produktion	SYSREF-signal för JESD204C Subklass 1-implementering genererad av FPGA-enheten för design ex.ampLänkinitieringssyftet endast.

 

Signal	Riktning	Beskrivning
SPI
spi_SS_n[2:0]	Produktion	Aktiv låg, SPI-slavvalssignal.
spi_SCLK	Produktion	SPI seriell klocka.
spi_sdio	Ingång/utgång	Utdata från mastern till extern slav. Indata från extern slav till master.

Signal	Riktning	Beskrivning
Notera:När alternativet Generera 3-tråds SPI-modul är aktiverat.
spi_MISO Notera: När alternativet Generera 3-tråds SPI-modul inte är aktiverat.	Input	Indata från extern slav till SPI-mastern.
spi_MOSI Notera: När alternativet Generera 3-tråds SPI-modul inte är aktiverat.	Produktion	Utdata från SPI-master till extern slav.

 

Signal	Riktning	Beskrivning
ADC / DAC
tx_serial_data[LINK*L-1:0]	Produktion	Differentiell höghastighets seriell utdata till DAC. Klockan är inbäddad i den seriella dataströmmen.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Input	Differentiell höghastighets seriell indata från ADC. Klockan återställs från den seriella dataströmmen.
rx_serial_data_n[LINK*L-1:0]

 

Signal	Riktning	Beskrivning
Allmänt I/O
user_led[3:0]	Produktion	Indikerar status för följande tillstånd: [0]: SPI-programmering klar [1]: TX-länkfel [2]: RX-länkfel [3]: Mönsterkontrollfel för Avalon-strömmande data
user_dip[3:0]	Input	Användarläge DIP-switchingång: [0]: Aktivering av intern seriell återkoppling [1]: FPGA-genererad SYSREF-aktivering [3:2]: Reserverad

 

Signal	Riktning	Beskrivning
Out-of-band (OOB) och status
rx_patchk_data_error[LINK-1:0]	Produktion	När denna signal bekräftas, indikerar det att mönsterkontrollen har upptäckt ett fel.
rx_link_error[LINK-1:0]	Produktion	När denna signal bekräftas indikerar det att JESD204C RX IP har hävdat avbrott.
tx_link_error[LINK-1:0]	Produktion	När denna signal bekräftas indikerar det att JESD204C TX IP har hävdat avbrott.
emb_lock_out	Produktion	När denna signal bekräftas indikerar det att JESD204C RX IP har uppnått EMB-lås.
sh_lock_out	Produktion	När denna signal bekräftas indikerar det att JESD204C RX IP-synkroniseringshuvudet är låst.

 

Signal	Riktning	Beskrivning
Avalon streaming
rx_avst_valid[LINK-1:0]	Input	Indikerar om omvandlaren sampdata till applikationslagret är giltiga eller ogiltiga. 0: Data är ogiltig 1: Data är giltiga
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Input	Omvandlare sampläs data till applikationslagret.

F-Tegel JESD204C Design Example kontrollregister

F-Te JESD204C design example-registren i ED-kontrollblocket använder byte-adressering (32 bitar).

Tabell 16. Design Example Adresskarta
Dessa 32-bitars ED-kontrollblockregister finns i domänen mgmt_clk.

Komponent	Adress
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI-kontroll	0x0102_0000 – 0x0102_001F
PIO-kontroll	0x0102_0020 – 0x0102_002F
PIO-status	0x0102_0040 – 0x0102_004F
Återställ Sequencer 0	0x0102_0100 – 0x0102_01FF
Återställ Sequencer 1	0x0102_0200 – 0x0102_02FF
ED-kontroll	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tabell 17. Registeråtkomsttyp och definition
Den här tabellen beskriver registeråtkomsttypen för Intel FPGA IP:er.

Åtkomsttyp	Definition
RO/V	Programvara skrivskyddad (ingen effekt på skrivning). Värdet kan variera.
RW	Programvaran läser och returnerar det aktuella bitvärdet. Programvaran skriver och ställer in biten till önskat värde.
RW1C	Programvaran läser och returnerar det aktuella bitvärdet. Programvaran skriver 0 och har ingen effekt. Programvaran skriver 1 och rensar biten till 0 om biten har satts till 1 av hårdvaran. Hårdvaran ställer in biten till 1. Software clear har högre prioritet än hårdvaruuppsättning.

Tabell 18. Karta över ED-kontrolladress

Offset	Registrera Namn
0x00	rst_ctl
0x04	rst_sts0
fortsatt…

Offset	Registrera Namn
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabell 19. ED Control Block Control and Status Registers

Byte Offset	Register	Namn	Tillträde	Återställa	Beskrivning
0x00	rst_ctl	rst_assert	RW	0x0	Återställ kontrollen. [0]: Skriv 1 för att bekräfta återställning. (hw_rst) Skriv 0 igen för att återställa. [31:1]: Reservad.
0x04	rst_sts0	första_status	RO/V	0x0	Återställ status. [0]: Core PLL låst status. [31:1]: Reservad.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	SYSREF-kantdetekteringsstatus för intern eller extern SYSREF-generator. [0]: Värde på 1 Indikerar att en SYSREF-stigande flank detekteras för subklass 1-drift. Programvaran kan skriva 1 för att rensa denna bit för att möjliggöra ny SYSREF-kantdetektering. [31:1]: Reservad.
0x40	sysref_ctl	sysref_contr ol	RW	Duplex dataväg One-shot: 0x00080	SYSREF kontroll. Referera till Tabell 10 på sidan 17 för mer information om användningen av detta register.
				Periodisk:	Notera: Återställningsvärdet beror på
				0x00081	SYSREF-typen och F-Tile
				Glapp - periodisk:	JESD204C IP-datasökvägsparameterinställningar.
				0x00082
				TX- eller RX-data
				väg
				Ett skott:
				0x00000
				Periodisk:
				0x00001
				Glapp-
				periodisk:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF status. Detta register innehåller den senaste SYSREF-perioden och arbetscykelinställningarna för den interna SYSREF-generatorn. Referera till Tabell 9 på sidan 16 för det juridiska värdet av SYSREF-perioden och driftcykeln.
fortsatt…

Byte Offset	Register	Namn	Tillträde	Återställa	Beskrivning
					[8:0]: SYSREF-period. När värdet är 0xFF, SYSREF-period = 255 När värdet är 0x00, är ​​SYSREF-perioden = 256. [17:9]: SYSREF-arbetscykel. [31:18]: Reservad.
0x80	tst_ctl	tst_control	RW	0x0	Testkontroll. Använd det här registret för att aktivera olika testmönster för mönsterritaren och pjäsen. [1:0] = Reserverat fält [2] = ramp_test_ctl 1'b0 = Aktiverar PRBS mönstergenerator och kontroll 1'b1 = Aktiverar ramp mönsterritare och pjäs [31:3]: Reservad.
0x8c	tst_err0	tst_error	RW1C	0x0	Felflagga för Länk 0. När biten är 1'b1 indikerar det att ett fel har inträffat. Du bör åtgärda felet innan du skriver 1'b1 till respektive bit för att rensa felflaggan. [0] = Mönsterkontrollfel [1] = tx_link_error [2] = rx_link_error [3] = Kommandomönsterkontrollfel [31:4]: Reserverat.

Dokumentrevisionshistorik för F-Te JESD204C Intel FPGA IP Design Example Användarhandbok

Dokumentversion	Intel Quartus Prime-version	IP-version	Ändringar
2021.10.11	21.3	1.0.0	Initial release.

Dokument/resurser

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Användarhandbok F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Referenser

• Användarmanual