F-Tile JESD204C इंटेल FPGA IP डिझाइन उदाampवापरकर्ता मार्गदर्शक

हे वापरकर्ता मार्गदर्शक वैशिष्ट्ये, वापर मार्गदर्शक तत्त्वे आणि डिझाइनचे तपशीलवार वर्णन प्रदान करतेampIntel Agilex™ उपकरणे वापरून F-Tile JESD204C Intel® FPGA IP साठी.

अभिप्रेत प्रेक्षक

हा दस्तऐवज यासाठी आहे:

सिस्टम लेव्हल डिझाइन प्लॅनिंग टप्प्यात आयपी निवड करण्यासाठी डिझाइन आर्किटेक्ट
हार्डवेअर डिझायनर जेव्हा त्यांच्या सिस्टम लेव्हल डिझाइनमध्ये IP समाकलित करतात

सिस्टम लेव्हल सिम्युलेशन आणि हार्डवेअर व्हॅलिडेशन टप्प्यात प्रमाणीकरण अभियंते

संबंधित कागदपत्रे
खालील तक्त्यामध्ये F-Tile JESD204C Intel FPGA IP शी संबंधित इतर संदर्भ दस्तऐवजांची सूची आहे.

तक्ता 1. संबंधित दस्तऐवज

संदर्भ	वर्णन
F-Tile JESD204C इंटेल FPGA IP वापरकर्ता मार्गदर्शक	F-Tile JESD204C इंटेल FPGA IP बद्दल माहिती देते.
F-Tile JESD204C इंटेल FPGA IP प्रकाशन नोट्स	F-Tile JESD204C F-Tile JESD204C साठी विशिष्‍ट रिलीझमध्‍ये केलेले बदल सूचीबद्ध करते.
इंटेल एजिलेक्स डिव्हाइस डेटा शीट	हा दस्तऐवज इंटेल एजिलेक्स उपकरणांसाठी इलेक्ट्रिकल वैशिष्ट्ये, स्विचिंग वैशिष्ट्ये, कॉन्फिगरेशन वैशिष्ट्ये आणि वेळेचे वर्णन करतो.

परिवर्णी शब्द आणि शब्दकोष

तक्ता 2. संक्षेप सूची

परिवर्णी शब्द	विस्तार
एलईएमसी	स्थानिक विस्तारित मल्टीब्लॉक घड्याळ
FC	फ्रेम घड्याळ दर
एडीसी	ॲनालॉग ते डिजिटल कनव्हर्टर
DAC	डिजिटल ते ॲनालॉग कनव्हर्टर
डीएसपी	डिजिटल सिग्नल प्रोसेसर
TX	ट्रान्समीटर
RX	स्वीकारणारा

परिवर्णी शब्द	विस्तार
DLL	डेटा दुवा स्तर
CSR	नियंत्रण आणि स्थिती नोंदणी
CRU	घड्याळ आणि रीसेट युनिट
ISR	व्यत्यय सेवा नियमित
फिफो	फर्स्ट-इन-फर्स्ट-आउट
SERDES	सिरीयलायझर डिसिरियलायझर
ECC	त्रुटी दुरुस्त करण्याचा कोड
FEC	अग्रेषित त्रुटी सुधारणा
एसईआरआर	सिंगल एरर डिटेक्शन (ईसीसी मध्ये, सुधारण्यायोग्य)
DERR	दुहेरी त्रुटी शोध (ईसीसी मध्ये, घातक)
PRBS	स्यूडोरांडम बायनरी अनुक्रम
MAC	मीडिया ऍक्सेस कंट्रोलर. MAC मध्ये प्रोटोकॉल सबलेयर, ट्रान्सपोर्ट लेयर आणि डेटा लिंक लेयर समाविष्ट आहे.
PHY	भौतिक स्तर. PHY मध्ये सामान्यतः भौतिक स्तर, SERDES, ड्रायव्हर्स, रिसीव्हर्स आणि CDR समाविष्ट असतात.
पीसीएस	भौतिक कोडिंग उप-स्तर
पीएमए	शारीरिक मध्यम संलग्नक
RBD	RX बफर विलंब
UI	युनिट अंतराल = सिरीयल बिटचा कालावधी
RBD संख्या	RX बफर नवीनतम लेन आगमन विलंब
RBD ऑफसेट	RX बफर विलंब रिलीझ संधी
SH	शीर्षलेख समक्रमित करा
TL	वाहतूक स्तर
ईएमआयबी	एम्बेडेड मल्टी-डाई इंटरकनेक्ट ब्रिज

तक्ता 3. शब्दावली सूची

मुदत	वर्णन
कनवर्टर डिव्हाइस	ADC किंवा DAC कनवर्टर
लॉजिक डिव्हाइस	FPGA किंवा ASIC
ऑक्टेट	8 बिट्सचा समूह, 64/66 एन्कोडरला इनपुट आणि डीकोडरमधून आउटपुट म्हणून काम करतो
कुरतडणे	4 बिट्सचा संच जो JESD204C वैशिष्ट्यांचे बेस वर्किंग युनिट आहे
ब्लॉक करा	66/64 एन्कोडिंग योजनेद्वारे व्युत्पन्न केलेले 66-बिट चिन्ह
लाइन दर	सीरियल लिंकचा प्रभावी डेटा दर लेन लाइन रेट = (Mx Sx N'x 66/64 x FC) / L
लिंक घड्याळ	लिंक घड्याळ = लेन लाइन रेट/66.
फ्रेम	सलग ऑक्टेटचा एक संच ज्यामध्ये प्रत्येक ऑक्टेटची स्थिती फ्रेम संरेखन सिग्नलच्या संदर्भात ओळखली जाऊ शकते.
फ्रेम घड्याळ	एक सिस्टम घड्याळ जे फ्रेमच्या दराने चालते, ते 1x आणि 2x लिंक घड्याळ असणे आवश्यक आहे.

मुदत	वर्णन
Sampलेस प्रति फ्रेम घड्याळ	Samples प्रति घड्याळ, एकूण sampकन्व्हर्टर उपकरणासाठी फ्रेम घड्याळात.
एलईएमसी	लेन आणि बाह्य संदर्भांमध्ये विस्तारित मल्टीब्लॉकची सीमा संरेखित करण्यासाठी वापरलेले अंतर्गत घड्याळ (SYSREF किंवा उपवर्ग 1).
सबक्लास 0	निर्धारक विलंबासाठी कोणतेही समर्थन नाही. प्राप्तकर्त्यावर लेन ते लेन डेस्क्यूवर डेटा ताबडतोब सोडला जावा.
सबक्लास 1	SYSREF वापरून निर्धारक विलंब.
मल्टीपॉइंट लिंक	2 किंवा अधिक कनवर्टर उपकरणांसह आंतर-डिव्हाइस लिंक.
64 बी / 66 बी एन्कोडिंग	लाइन कोड जो ब्लॉक तयार करण्यासाठी 64-बिट डेटा 66 बिट्समध्ये मॅप करतो. बेस लेव्हल डेटा स्ट्रक्चर हा एक ब्लॉक आहे जो 2-बिट सिंक हेडरने सुरू होतो.

तक्ता 4. चिन्हे

मुदत	वर्णन
L	प्रति कनव्हर्टर डिव्हाइस लेनची संख्या
M	प्रति डिव्हाइस कन्व्हर्टरची संख्या
F	एका लेनवर प्रति फ्रेम ऑक्टेटची संख्या
S	s ची संख्याampप्रति फ्रेम सायकल प्रति सिंगल कन्व्हर्टर प्रसारित
N	कनव्हर्टर रिझोल्यूशन
एन'	प्रति s एकूण बिट संख्याample वापरकर्ता डेटा स्वरूपात
CS	प्रति रूपांतरण नियंत्रण बिट्सची संख्या sample
CF	प्रति लिंक प्रति फ्रेम घड्याळ कालावधी नियंत्रण शब्दांची संख्या
HD	उच्च घनता वापरकर्ता डेटा स्वरूप
E	विस्तारित मल्टीब्लॉकमध्ये मल्टीब्लॉकची संख्या

F-Tile JESD204C इंटेल FPGA IP डिझाइन उदाampजलद प्रारंभ मार्गदर्शक

F-Tile JESD204C इंटेल FPGA IP डिझाइन माजीamples for Intel Agilex डिव्हाइसेसमध्ये सिम्युलेटिंग टेस्टबेंच आणि हार्डवेअर डिझाइन आहे जे संकलन आणि हार्डवेअर चाचणीला समर्थन देते.
तुम्ही F-Tile JESD204C डिझाइन तयार करू शकताampइंटेल क्वार्टस® प्राइम प्रो एडिशन सॉफ्टवेअरमधील आयपी कॅटलॉगद्वारे.

आकृती 1. विकास एसtagडिझाईन माजी साठी esample

डिझाईन माजीampले ब्लॉक डायग्राम

आकृती 2. एफ-टाइल JESD204C डिझाइन उदाampउच्च-स्तरीय ब्लॉक आकृती

डिझाइन माजीample खालील मॉड्यूल्सचा समावेश आहे:

प्लॅटफॉर्म डिझाइनर सिस्टम
- F-Tile JESD204C इंटेल FPGA IP
- JTAG एव्हलॉन मास्टर ब्रिज पर्यंत
- समांतर I/O (PIO) नियंत्रक
- सिरीयल पोर्ट इंटरफेस (एसपीआय) — मास्टर मॉड्यूल — IOPLL
- SYSREF जनरेटर
- Example डिझाइन (ED) नियंत्रण CSR
- सिक्वेन्सर रीसेट करा
सिस्टम पीएलएल

नमुना जनरेटर
नमुना तपासणारा

तक्ता 5. डिझाईन उदाampले मॉड्यूल्स

घटक	वर्णन
प्लॅटफॉर्म डिझाइनर सिस्टम	प्लॅटफॉर्म डिझायनर सिस्टीम F-Tile JESD204C IP डेटा पथ आणि सपोर्टिंग पेरिफेरल्स इन्स्टंट करते.
F-Tile JESD204C इंटेल FPGA IP	या प्लॅटफॉर्म डिझायनर सबसिस्टममध्ये TX आणि RX F-Tile JESD204C IPs समाविष्ट आहेत जे डुप्लेक्स PHY सह एकत्रित केले आहेत.
JTAG एव्हलॉन मास्टर ब्रिज पर्यंत	हा ब्रिज सिस्टीम कन्सोल होस्टला जे द्वारे डिझाईनमधील मेमरी-मॅप केलेल्या आयपीमध्ये प्रवेश प्रदान करतोTAG इंटरफेस
समांतर I/O (PIO) नियंत्रक	हा कंट्रोलर s साठी मेमरी-मॅप केलेला इंटरफेस प्रदान करतोampलिंग आणि ड्रायव्हिंग सामान्य उद्देश I/O पोर्ट.
SPI मास्टर	हे मॉड्यूल कॉन्फिगरेशन डेटाचे अनुक्रमिक हस्तांतरण कन्व्हर्टरच्या टोकावरील SPI इंटरफेसमध्ये हाताळते.
SYSREF जनरेटर	SYSREF जनरेटर लिंक घड्याळ संदर्भ घड्याळ म्हणून वापरतो आणि F-Tile JESD204C IP साठी SYSREF पल्स व्युत्पन्न करतो. टीप: हे डिझाइन माजीample डुप्लेक्स F-Tile JESD204C IP लिंक इनिशिएलायझेशन प्रदर्शित करण्यासाठी SYSREF जनरेटर वापरतो. F-Tile JESD204C सबक्लास 1 सिस्टम लेव्हल ऍप्लिकेशनमध्ये, तुम्ही डिव्हाइस घड्याळाच्या समान स्त्रोतावरून SYSREF व्युत्पन्न केले पाहिजे.
IOPLL	हे डिझाइन माजीample F-Tile JESD204C IP मध्ये डेटा प्रसारित करण्यासाठी वापरकर्ता घड्याळ तयार करण्यासाठी IOPLL वापरतो.
ईडी नियंत्रण CSR	हे मॉड्यूल SYSREF शोध नियंत्रण आणि स्थिती आणि चाचणी नमुना नियंत्रण आणि स्थिती प्रदान करते.
सिक्वेन्सर रीसेट करा	हे डिझाइन माजीample मध्ये 2 रीसेट अनुक्रमांचा समावेश आहे: अनुक्रम 0 रीसेट करा—TX/RX Avalon® स्ट्रीमिंग डोमेन, Avalon मेमरी-मॅप्ड डोमेन, कोर PLL, TX PHY, TX core आणि SYSREF जनरेटरवर रीसेट करणे हाताळते. रिसेट सीक्वेन्स 1—RX PHY आणि RX core वर रीसेट करणे हाताळते.
सिस्टम पीएलएल	एफ-टाइल हार्ड IP आणि EMIB क्रॉसिंगसाठी प्राथमिक घड्याळ स्रोत.
नमुना जनरेटर	पॅटर्न जनरेटर PRBS किंवा r व्युत्पन्न करतोamp नमुना
नमुना तपासणारा	पॅटर्न तपासक PRBS किंवा r ची पडताळणी करतोamp पॅटर्न प्राप्त झाला आणि डेटा s ची जुळणी न आढळल्यास त्रुटी फ्लॅग करतेampले

सॉफ्टवेअर आवश्यकता

इंटेल डिझाईन एक्स चाचणी करण्यासाठी खालील सॉफ्टवेअर वापरतेampलिनक्स सिस्टममध्ये:

इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर
Questa*/ModelSim* किंवा VCS*/VCS MX सिम्युलेटर

डिझाइन तयार करणे

डिझाइन तयार करण्यासाठी उदाampआयपी पॅरामीटर एडिटर कडून:

Intel Agilex F-tile डिव्हाइस कुटुंबाला लक्ष्य करणारा प्रकल्प तयार करा आणि इच्छित डिव्हाइस निवडा.
आयपी कॅटलॉग, टूल्स ➤ आयपी कॅटलॉगमध्ये, F-Tile JESD204C Intel FPGA IP निवडा.
तुमच्या सानुकूल IP भिन्नतेसाठी उच्च-स्तरीय नाव आणि फोल्डर निर्दिष्ट करा. ओके क्लिक करा. पॅरामीटर एडिटर उच्च-स्तरीय .ip जोडतो file वर्तमान प्रकल्पास स्वयंचलितपणे. तुम्हाला स्वहस्ते .ip जोडण्यासाठी सूचित केले असल्यास file प्रोजेक्टमध्ये, प्रोजेक्ट ➤ जोडा/काढा वर क्लिक करा Files जोडण्यासाठी प्रकल्पात file.
माजी अंतर्गतample डिझाईन टॅबवर, डिझाईन उदा निर्दिष्ट कराampडिझाइन एक्स मध्ये वर्णन केल्याप्रमाणे le पॅरामीटर्सampले पॅरामीटर्स.
जनरेट एक्स वर क्लिक कराampले डिझाइन.

सॉफ्टवेअर सर्व डिझाइन तयार करते fileउप-डिरेक्टरीमध्ये s. या fileसिम्युलेशन आणि संकलन चालवण्यासाठी s आवश्यक आहेत.

डिझाईन माजीampले पॅरामीटर्स
F-Tile JESD204C Intel FPGA IP पॅरामीटर एडिटरमध्ये उदाample डिझाईन टॅब तुमच्यासाठी डिझाईन एक्स व्युत्पन्न करण्यापूर्वी काही पॅरामीटर्स निर्दिष्ट करण्यासाठीampले

तक्ता 6. उदा. मधील पॅरामीटर्सampले डिझाईन टॅब

पॅरामीटर	पर्याय	वर्णन
डिझाइन निवडा	सिस्टम कन्सोल नियंत्रण काहीही नाही	डिझाईन एक्स ऍक्सेस करण्यासाठी सिस्टम कन्सोल कंट्रोल निवडाampसिस्टम कन्सोलद्वारे डेटा मार्ग.
अनुकरण	चालु बंद	आवश्यक व्युत्पन्न करण्यासाठी आयपी चालू करा fileडिझाइनचे अनुकरण करण्यासाठी एसampले
संश्लेषण	चालु बंद	आवश्यक व्युत्पन्न करण्यासाठी आयपी चालू करा fileइंटेल क्वार्टस प्राइम संकलन आणि हार्डवेअर प्रात्यक्षिकासाठी एस.
एचडीएल स्वरूप (अनुकरणासाठी)	व्हेरिलॉग VDHL	RTL चे HDL स्वरूप निवडा fileसिम्युलेशनसाठी एस.
एचडीएल स्वरूप (संश्लेषणासाठी)	फक्त व्हेरिलॉग	RTL चे HDL स्वरूप निवडा files संश्लेषणासाठी.

पॅरामीटर	पर्याय	वर्णन
3-वायर SPI मॉड्यूल व्युत्पन्न करा	चालु बंद	3-वायर ऐवजी 4-वायर SPI इंटरफेस सक्षम करण्यासाठी चालू करा.
Sysref मोड	एक झटका नियतकालिक नियतकालिक गॅप केलेले	तुमच्या डिझाइन आवश्यकता आणि वेळेची लवचिकता यावर आधारित, तुम्हाला SYSREF संरेखन एक-शॉट पल्स मोड, नियतकालिक किंवा गॅप केलेले नियतकालिक हवे आहे का ते निवडा. वन-शॉट—SYSREF ला एक-शॉट पल्स मोड सक्षम करण्यासाठी हा पर्याय निवडा. sysref_ctrl[17] रजिस्टर बिटचे मूल्य 0 आहे. F-Tile JESD204C IP रीसेट डेझर्टनंतर, sysref_ctrl[17] रजिस्टरचे मूल्य 0 ते 1, नंतर 0 मध्ये, एका-शॉट SYSREF पल्ससाठी बदला. नियतकालिक - नियतकालिक मोडमधील SYSREF मध्ये 50:50 कर्तव्य चक्र असते. SYSREF कालावधी ESYSREF_MULP आहे. गॅप्ड नियतकालिक—SYSREF मध्ये 1 लिंक क्लॉक सायकलच्या ग्रॅन्युलॅरिटीचे प्रोग्राम करण्यायोग्य ड्यूटी सायकल आहे. SYSREF कालावधी ESYSREF_MULP आहे. श्रेणीबाहेरील ड्युटी सायकल सेटिंगसाठी, SYSREF जनरेशन ब्लॉकने आपोआप 50:50 ड्यूटी सायकलचा अंदाज लावला पाहिजे. चा संदर्भ घ्या SYSREF जनरेटर SYSREF बद्दल अधिक माहितीसाठी विभाग कालावधी
बोर्ड निवडा	काहीही नाही	डिझाईनसाठी बोर्ड निवडाampले काहीही नाही—हा पर्याय डिझाइन एक्ससाठी हार्डवेअर पैलू वगळतोampले सर्व पिन असाइनमेंट आभासी पिनवर सेट केल्या जातील.
चाचणी नमुना	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	नमुना जनरेटर आणि चेकर चाचणी नमुना निवडा. पॅटर्न जनरेटर—JESD204C सपोर्ट पीआरबीएस पॅटर्न जनरेटर प्रति डेटाampले याचा अर्थ डेटाची रुंदी N+CS पर्याय आहे. डेटा तयार करण्यासाठी PRBS पॅटर्न जनरेटर आणि चेकर उपयुक्त आहेतampचाचणीसाठी उत्तेजक आणि ते ADC/DAC कनवर्टरवरील PRBS चाचणी मोडशी सुसंगत नाही. Ramp पॅटर्न जनरेटर—JESD204C लिंक लेयर सामान्यपणे कार्य करते परंतु नंतर वाहतूक अक्षम केली जाते आणि फॉरमॅटरमधील इनपुटकडे दुर्लक्ष केले जाते. प्रत्येक लेन एक समान ऑक्टेट प्रवाह प्रसारित करते जी 0x00 ते 0xFF पर्यंत वाढते आणि नंतर पुनरावृत्ती होते. आरamp नमुना चाचणी prbs_test_ctl द्वारे सक्षम केली जाते. PRBS पॅटर्न तपासक—JESD204C PRBS स्क्रॅम्बलर हे सेल्फ सिंक्रोनाइझिंग आहे आणि जेव्हा IP कोर लिंक अप डीकोड करण्यास सक्षम असेल तेव्हा स्क्रॅम्बलिंग सीड आधीच सिंक्रोनाइझ केले जाणे अपेक्षित आहे. PRBS स्क्रॅम्बलिंग बियाणे स्वत: आरंभ करण्यासाठी 8 ऑक्टेट्स घेईल. Ramp पॅटर्न तपासक—JESD204C स्क्रॅम्बलिंग सेल्फ सिंक्रोनाइझिंग आहे आणि जेव्हा IP कोर लिंक अप डीकोड करण्यास सक्षम असेल तेव्हा स्क्रॅम्बलिंग सीड आधीच सिंक्रोनाइझ केले जाणे अपेक्षित आहे. पहिला वैध ऑक्टेट आर म्हणून लोड केला जातोamp प्रारंभिक मूल्य. त्यानंतरचा डेटा 0xFF पर्यंत वाढणे आणि 0x00 पर्यंत रोल ओव्हर करणे आवश्यक आहे. आरamp पॅटर्न चेकरने सर्व लेनमध्ये एकसारखे पॅटर्न तपासले पाहिजे.
अंतर्गत सीरियल लूपबॅक सक्षम करा	चालु बंद	अंतर्गत सीरियल लूपबॅक निवडा.
कमांड चॅनल सक्षम करा	चालु बंद	कमांड चॅनेल नमुना निवडा.

निर्देशिका संरचना
एफ-टाइल JESD204C डिझाइन उदाample निर्देशिका व्युत्पन्न समाविष्टीत आहे files डिझाइन माजीampलेस

आकृती 3. F-Tile JESD204C Intel Agilex Design Ex. साठी डिरेक्टरी स्ट्रक्चरample

तक्ता 7. निर्देशिका Files

फोल्डर	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
अनुकरण/मार्गदर्शक	modelsim_sim.tcl tb_top_waveform.do
सिम्युलेशन/सिनोप्सी	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

डिझाइनचे अनुकरण करणे उदाampले टेस्टबेंच

डिझाइन माजीample testbench तुमच्या व्युत्पन्न केलेल्या डिझाइनचे अनुकरण करते.

आकृती 4. प्रक्रिया

डिझाइनचे अनुकरण करण्यासाठी, खालील चरणे करा:

कार्यरत निर्देशिका मध्ये बदलाample_design_directory>/सिमुलेशन/ .
कमांड लाइनमध्ये, सिम्युलेशन स्क्रिप्ट चालवा. खालील सारणी समर्थित सिम्युलेटर चालवण्याच्या आज्ञा दर्शवते.

सिम्युलेटर	आज्ञा
Questa/ModelSim	vsim -do modelsim_sim.tcl
Questa/ModelSim	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUI शिवाय)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

सिम्युलेशन संदेशांसह समाप्त होते जे सूचित करतात की धाव यशस्वी झाली की नाही.

आकृती 5. यशस्वी सिम्युलेशन
ही आकृती VCS सिम्युलेटरसाठी यशस्वी सिम्युलेशन संदेश दर्शवते.

डिझाइन संकलित करणे उदाample

संकलन-केवळ संकलित करण्यासाठी माजीampप्रकल्पासाठी, या चरणांचे अनुसरण करा:

संकलित डिझाइनची खात्री करा उदाampले पिढी पूर्ण झाली.

इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये, इंटेल क्वार्टस प्राइम प्रो एडिशन प्रोजेक्ट उघडाample_ design_ Directory>/ed/quartus.
प्रक्रिया मेनूवर, संकलन प्रारंभ करा क्लिक करा.

एफ-टाइल JESD204C डिझाइनचे तपशीलवार वर्णन उदाample

एफ-टाइल JESD204C डिझाइन उदाample लूपबॅक मोड वापरून डेटा स्ट्रीमिंगची कार्यक्षमता दाखवते.
तुम्ही तुमच्या आवडीच्या पॅरामीटर्स सेटिंग्ज निर्दिष्ट करू शकता आणि डिझाइन एक्स व्युत्पन्न करू शकताampले
डिझाइन माजीample फक्त बेस आणि PHY या दोन्ही प्रकारांसाठी डुप्लेक्स मोडमध्ये उपलब्ध आहे. तुम्ही फक्त बेस किंवा फक्त PHY व्हेरिएंट निवडू शकता परंतु IP डिझाइन तयार करेलampले बेस आणि PHY दोन्हीसाठी.

टीप: काही उच्च डेटा दर कॉन्फिगरेशन वेळेत अयशस्वी होऊ शकतात. वेळेचे अपयश टाळण्यासाठी, F-Tile JESD204C Intel FPGA IP पॅरामीटर एडिटरच्या कॉन्फिगरेशन टॅबमध्ये लोअर फ्रेम क्लॉक फ्रिक्वेंसी मल्टीप्लायर (FCLK_MULP) मूल्य निर्दिष्ट करण्याचा विचार करा.

सिस्टम घटक

एफ-टाइल JESD204C डिझाइन उदाample एक सॉफ्टवेअर-आधारित नियंत्रण प्रवाह प्रदान करते जे सिस्टम कन्सोल समर्थनासह किंवा त्याशिवाय हार्ड कंट्रोल युनिट वापरते.

डिझाइन माजीample अंतर्गत आणि बाह्य लूपबॅक मोडमध्ये स्वयं लिंक अप सक्षम करते.

JTAG Avalon मास्टर ब्रिज पर्यंत
जेTAG Avalon Master Bridge ला मेमरी-मॅप्ड F-Tile JESD204C IP आणि J द्वारे परिधीय IP नियंत्रण आणि स्थिती नोंदणीमध्ये प्रवेश करण्यासाठी होस्ट सिस्टम दरम्यान कनेक्शन प्रदान करते.TAG इंटरफेस

आकृती 6. जे सह प्रणालीTAG Avalon Master Bridge Core ला

टीप: सिस्टम घड्याळ J पेक्षा किमान 2X वेगवान असणे आवश्यक आहेTAG घड्याळ या डिझाइनमध्ये सिस्टम घड्याळ mgmt_clk (100MHz) आहेampले

समांतर I/O (PIO) कोर
Avalon इंटरफेससह समांतर इनपुट/आउटपुट (PIO) कोर Avalon मेमरी-मॅप्ड स्लेव्ह पोर्ट आणि सामान्य उद्देश I/O पोर्ट दरम्यान मेमरी-मॅप केलेला इंटरफेस प्रदान करतो. I/O पोर्ट्स एकतर ऑन-चिप युजर लॉजिकशी किंवा FPGA च्या बाहेरील उपकरणांशी कनेक्ट केलेल्या I/O पिनशी कनेक्ट होतात.

आकृती 7. इनपुट पोर्ट्स, आउटपुट पोर्ट्स आणि IRQ सपोर्टसह PIO कोर
डीफॉल्टनुसार, प्लॅटफॉर्म डिझायनर घटक इंटरप्ट सर्व्हिस लाइन (IRQ) अक्षम करतो.

PIO I/O पोर्ट्स उच्च स्तरावरील HDL वर नियुक्त केले जातात file (इनपुट पोर्टसाठी io_ स्थिती, आउटपुट पोर्टसाठी io_ नियंत्रण).

खालील तक्त्यामध्ये विकास किटवरील DIP स्विच आणि LED ला I/O पोर्टची स्थिती आणि नियंत्रणासाठी सिग्नल कनेक्टिव्हिटीचे वर्णन केले आहे.

तक्ता 8. PIO कोर I/O पोर्ट्स

बंदर	बिट	सिग्नल
आउट_पोर्ट	0	USER_LED SPI प्रोग्रामिंग पूर्ण झाले
आउट_पोर्ट	१६:१०	राखीव
इन_पोर्ट	0	USER_DIP अंतर्गत सीरियल लूपबॅक सक्षम बंद = 1 चालू = 0
	1	USER_DIP FPGA-व्युत्पन्न SYSREF सक्षम बंद = 1 चालू = 0
	१६:१०	राखीव.

एसपीआय मास्टर
आयपी कॅटलॉग मानक लायब्ररीमध्ये एसपीआय मास्टर मॉड्यूल हा एक मानक प्लॅटफॉर्म डिझाइनर घटक आहे. हे मॉड्यूल बाह्य कन्व्हर्टर्सचे कॉन्फिगरेशन सुलभ करण्यासाठी SPI प्रोटोकॉल वापरते (उदा.ample, ADC, DAC, आणि बाह्य घड्याळ जनरेटर) या उपकरणांमध्ये संरचित नोंदणी जागेद्वारे.

SPI मास्टरमध्ये Avalon मेमरी-मॅप केलेला इंटरफेस आहे जो Avalon मास्टर (J) शी जोडतोTAG Avalon मास्टर ब्रिज पर्यंत) Avalon मेमरी-मॅप्ड इंटरकनेक्ट द्वारे. एसपीआय मास्टरला एव्हलॉन मास्टरकडून कॉन्फिगरेशन सूचना प्राप्त होतात.

SPI मास्टर मॉड्यूल 32 पर्यंत स्वतंत्र SPI स्लेव्ह्स नियंत्रित करते. SCLK बॉड रेट 20 MHz (5 ने विभाज्य) वर कॉन्फिगर केला आहे.
हे मॉड्यूल 4-वायर, 24-बिट रुंदीच्या इंटरफेसमध्ये कॉन्फिगर केले आहे. जनरेट 3-वायर SPI मॉड्यूल पर्याय निवडल्यास, SPI मास्टरच्या 4-वायर आउटपुटला 3-वायरमध्ये रूपांतरित करण्यासाठी अतिरिक्त मॉड्यूल इन्स्टंट केले जाते.

IOPLL
IOPLL फ्रेम_clk आणि link_clk तयार करण्यासाठी आवश्यक घड्याळ व्युत्पन्न करते. PLL साठी संदर्भ घड्याळ कॉन्फिगर करण्यायोग्य आहे परंतु डेटा दर/घटक 33 पर्यंत मर्यादित आहे.

डिझाइनसाठी माजीample जो डेटा दर 24.33024 Gbps चे समर्थन करतो, फ्रेम_clk आणि link_clk साठी घड्याळ दर 368.64 MHz आहे.
डिझाइनसाठी माजीample जो डेटा दर 32 Gbps चे समर्थन करतो, फ्रेम_clk आणि link_clk साठी घड्याळ दर 484.848 MHz आहे.

SYSREF जनरेटर
F-Tile JESD204C इंटरफेससह डेटा कन्व्हर्टर्ससाठी SYSREF हा एक महत्त्वपूर्ण टाइमिंग सिग्नल आहे.

डिझाइनमधील SYSREF जनरेटर उदाample फक्त डुप्लेक्स JESD204C IP लिंक इनिशिएलायझेशन प्रात्यक्षिक हेतूसाठी वापरला जातो. JESD204C सबक्लास 1 सिस्टम लेव्हल ऍप्लिकेशनमध्ये, तुम्ही डिव्हाइस घड्याळाच्या समान स्त्रोतावरून SYSREF व्युत्पन्न केले पाहिजे.

F-Tile JESD204C IP साठी, SYSREF कंट्रोल रजिस्टरचा SYSREF गुणक (SYSREF_MULP) SYSREF कालावधी परिभाषित करतो, जो E पॅरामीटरचा n-पूर्णांक गुणक आहे.

तुम्ही E*SYSREF_MULP ≤16 याची खात्री करणे आवश्यक आहे. उदाample, जर E=1, SYSREF_MULP साठी कायदेशीर सेटिंग 1-16 च्या आत असणे आवश्यक आहे, आणि E=3 असल्यास, SYSREF_MULP साठी कायदेशीर सेटिंग 1-5 च्या आत असणे आवश्यक आहे.

टीप: तुम्ही श्रेणीबाहेरचे SYSREF_MULP सेट केल्यास, SYSREF जनरेटर SYSREF_MULP=1 सेटिंग निश्चित करेल.
तुम्ही निवडू शकता की तुम्हाला SYSREF प्रकार एक-शॉट पल्स, नियतकालिक किंवा गॅप्ड नियतकालिक असावा.ample डिझाइन टॅब F-Tile JESD204C इंटेल FPGA IP पॅरामीटर एडिटरमध्ये.

तक्ता 9. Exampनियतकालिक आणि अंतर नियतकालिक SYSREF काउंटरचे लेस

E	SYSREF_MULP	SYSREF कालावधी (ईSYSREF_MULP १७)	कर्तव्य सायकल	वर्णन
1	1	32	११०..१२१ (प्रोग्राम करण्यायोग्य)	नियतकालिक अंतर
1	1	32	16 (निश्चित)	नियतकालिक
1	2	64	११०..१२१ (प्रोग्राम करण्यायोग्य)	नियतकालिक अंतर
1	2	64	32 (निश्चित)	नियतकालिक
1	16	512	११०..१२१ (प्रोग्राम करण्यायोग्य)	नियतकालिक अंतर
1	16	512	256 (निश्चित)	नियतकालिक
2	3	19	११०..१२१ (प्रोग्राम करण्यायोग्य)	नियतकालिक अंतर
2	3	192	96 (निश्चित)	नियतकालिक
2	8	512	११०..१२१ (प्रोग्राम करण्यायोग्य)	नियतकालिक अंतर
2	8	512	256 (निश्चित)	नियतकालिक
2	9 (बेकायदेशीर)	64	32 (निश्चित)	नियतकालिक अंतर
2	9 (बेकायदेशीर)	64	32 (निश्चित)	नियतकालिक

तक्ता 10. SYSREF कंट्रोल रजिस्टर्स
जर तुम्ही डिझाईन व्युत्पन्न केले तेव्हा तुम्ही निर्दिष्ट केलेल्या सेटिंगपेक्षा रजिस्टर सेटिंग वेगळी असल्यास तुम्ही SYSREF कंट्रोल रजिस्टर्स डायनॅमिकली पुन्हा कॉन्फिगर करू शकता.ampले F-Tile JESD204C Intel FPGA IP रीसेट संपण्यापूर्वी SYSREF रजिस्टर्स कॉन्फिगर करा. जर तुम्ही द्वारे बाह्य SYSREF जनरेटर निवडले
sysref_ctrl[7] रजिस्टर बिट, तुम्ही SYSREF प्रकार, गुणक, कर्तव्य चक्र आणि टप्प्यासाठी सेटिंग्जकडे दुर्लक्ष करू शकता.

बिट्स	डीफॉल्ट मूल्य	वर्णन
sysref_ctrl[1:0]	2'b00: एक-शॉट 2'b01: नियतकालिक 2'b10: नियतकालिक अंतर	SYSREF प्रकार. डीफॉल्ट मूल्य मधील SYSREF मोड सेटिंगवर अवलंबून असते Exampले डिझाइन F-Tile JESD204C Intel FPGA IP पॅरामीटर एडिटरमधील टॅब.
sysref_ctrl[6:2]	5'b00001	SYSREF गुणक. हे SYSREF_MULP फील्ड नियतकालिक आणि अंतर-नियतकालिक SYSREF प्रकारासाठी लागू आहे. F-Tile JESD1C IP रीसेट होण्याआधी ESYSREF_MULP मूल्य 16 ते 204 दरम्यान आहे याची खात्री करण्यासाठी तुम्ही गुणक मूल्य कॉन्फिगर केले पाहिजे. ESYSREF_MULP मूल्य या श्रेणीबाहेर असल्यास, गुणक मूल्य 5'b00001 वर डीफॉल्ट होते.
sysref_ctrl[7]	डुप्लेक्स डेटापथ: 1'b1 सिम्प्लेक्स TX किंवा RX डेटापाथ: 1'b0	SYSREF निवडा. डीफॉल्ट मूल्य एक्स मधील डेटा पथ सेटिंगवर अवलंबून असतेample डिझाइन टॅब F-Tile JESD204C इंटेल FPGA IP पॅरामीटर एडिटरमध्ये. 0: सिम्प्लेक्स TX किंवा RX (बाह्य SYSREF) 1: डुप्लेक्स (अंतर्गत SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF ड्युटी सायकल जेव्हा SYSREF प्रकार नियतकालिक किंवा अंतर नियतकालिक असतो. F-Tile JESD204C IP रीसेट संपण्यापूर्वी तुम्ही ड्यूटी सायकल कॉन्फिगर करणे आवश्यक आहे. कमाल मूल्य = (ESYSREF_MULP32)-1 उदाampले: ५०% ड्युटी सायकल = (ESYSREF_MULP50)/32 तुम्ही हे रजिस्टर फील्ड कॉन्फिगर न केल्यास, किंवा तुम्ही रजिस्टर फील्डला 50 किंवा जास्तीत जास्त अनुमत मूल्यापेक्षा अधिक कॉन्फिगर केल्यास ड्युटी सायकल 0% पर्यंत डीफॉल्ट होते.
sysref_ctrl[17]	1'b0	जेव्हा SYSREF प्रकार एक-शॉट असतो तेव्हा मॅन्युअल नियंत्रण. SYSREF सिग्नल उच्च वर सेट करण्यासाठी 1 लिहा. SYSREF सिग्नल कमी करण्यासाठी 0 लिहा. वन-शॉट मोडमध्ये SYSREF पल्स तयार करण्यासाठी तुम्हाला 1 नंतर 0 लिहावे लागेल.
sysref_ctrl[31:18]	22'h0	राखीव.

सिक्वेन्सर रीसेट करा
हे डिझाइन माजीample मध्ये दोन रीसेट अनुक्रमांचा समावेश आहे:

अनुक्रम 0 रीसेट करा—TX/RX Avalon स्ट्रीमिंग डोमेन, Avalon मेमरी-मॅप्ड डोमेन, कोर PLL, TX PHY, TX core आणि SYSREF जनरेटरवर रीसेट करणे हाताळते.

रिसेट अनुक्रम 1—RX PHY आणि RX Core वर रीसेट करणे हाताळते.

3-वायर SPI
हे मॉड्यूल SPI इंटरफेस 3-वायरमध्ये रूपांतरित करण्यासाठी पर्यायी आहे.

सिस्टम पीएलएल
एफ-टाइलमध्ये तीन ऑन-बोर्ड सिस्टम पीएलएल आहेत. हार्ड IP (MAC, PCS आणि FEC) आणि EMIB क्रॉसिंगसाठी हे सिस्टम PLL हे प्राथमिक घड्याळ स्त्रोत आहेत. याचा अर्थ असा की, जेव्हा तुम्ही सिस्टम पीएलएल क्लॉकिंग मोड वापरता, तेव्हा ब्लॉक्स पीएमए घड्याळाद्वारे क्लॉक केले जात नाहीत आणि ते FPGA कोरमधून येणाऱ्या घड्याळावर अवलंबून नसतात. प्रत्येक सिस्टम PLL फक्त एका फ्रिक्वेन्सी इंटरफेसशी संबंधित घड्याळ तयार करते. उदाampले, तुम्हाला 1 GHz वर एक इंटरफेस आणि 500 MHz वर एक इंटरफेस चालवण्यासाठी दोन सिस्टम PLL आवश्यक आहेत. सिस्टम PLL वापरल्याने तुम्हाला शेजारच्या लेनवर परिणाम होणार्‍या लेन घड्याळात बदल न करता प्रत्येक लेन स्वतंत्रपणे वापरता येते.
प्रत्येक सिस्टम PLL आठ FGT संदर्भ घड्याळांपैकी कोणतेही एक वापरू शकते. सिस्टम PLL एक संदर्भ घड्याळ सामायिक करू शकतात किंवा भिन्न संदर्भ घड्याळे असू शकतात. प्रत्येक इंटरफेस कोणती प्रणाली PLL वापरते ते निवडू शकते, परंतु, एकदा निवडल्यानंतर, ते निश्चित केले जाते, डायनॅमिक पुनर्रचना वापरून पुन्हा कॉन्फिगर करता येत नाही.

संबंधित माहिती
एफ-टाइल आर्किटेक्चर आणि पीएमए आणि एफईसी डायरेक्ट पीएचवाय आयपी वापरकर्ता मार्गदर्शक

Intel Agilex F-tile डिव्हाइसेसमधील सिस्टम PLL क्लॉकिंग मोडबद्दल अधिक माहिती.

नमुना जनरेटर आणि तपासक
डेटा तयार करण्यासाठी पॅटर्न जनरेटर आणि चेकर उपयुक्त आहेतamples आणि चाचणी उद्देशांसाठी निरीक्षण.
तक्ता 11. समर्थित नमुना जनरेटर

नमुना जनरेटर	वर्णन
PRBS नमुना जनरेटर	एफ-टाइल JESD204C डिझाइन उदाample PRBS पॅटर्न जनरेटर खालील पदवी बहुपदांना समर्थन देतो: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp नमुना जनरेटर	आरamp प्रत्येक त्यानंतरच्या s साठी नमुना मूल्य 1 ने वाढेलample जनरेटर N च्या रुंदीसह, आणि s मधील सर्व बिट्स 0 वर फिरतातample आहेत 1. आर सक्षम कराamp ईडी कंट्रोल ब्लॉकच्या tst_ctl रजिस्टरमध्ये 1 ते बिट 2 लिहून पॅटर्न जनरेटर.
कमांड चॅनेल आरamp नमुना जनरेटर	एफ-टाइल JESD204C डिझाइन उदाample आदेश चॅनेल r समर्थन करतेamp प्रति लेन नमुना जनरेटर. आरamp पॅटर्न व्हॅल्यू कमांड शब्दांच्या प्रति 1 बिट्समध्ये 6 ने वाढवते. सुरुवातीचे बियाणे सर्व गल्ल्यांमध्ये वाढीचा नमुना आहे.

तक्ता 12. समर्थित नमुना तपासक

नमुना तपासक	वर्णन
PRBS नमुना तपासक	जेव्हा F-Tile JESD204C IP ने डेस्क्यू संरेखन प्राप्त केले तेव्हा पॅटर्न चेकरमधील स्क्रॅम्बलिंग सीड सेल्फ-सिंक्रोनाइझ केले जाते. स्क्रॅम्बलिंग बियाणे स्वयं-समक्रमित करण्यासाठी नमुना तपासकास 8 ऑक्टेट आवश्यक आहेत.
Ramp नमुना तपासक	पहिला वैध डेटा एसampप्रत्येक कनवर्टरसाठी le (M) r चे प्रारंभिक मूल्य म्हणून लोड केले जातेamp नमुना त्यानंतरचा डेटा एसamples मूल्ये प्रत्येक घड्याळ चक्रात 1 ने कमाल पर्यंत वाढली पाहिजेत आणि नंतर 0 वर आणली पाहिजे.

नमुना तपासक	वर्णन
	उदाample, जेव्हा S=1, N=16 आणि WIDTH_MULP = 2, तेव्हा प्रति कनवर्टर डेटा रुंदी S * WIDTH_MULP * N = 32 असते. कमाल डेटा sample मूल्य 0xFFFF आहे. आरamp पॅटर्न तपासक हे सत्यापित करतो की सर्व कन्व्हर्टरवर एकसारखे नमुने प्राप्त झाले आहेत.
कमांड चॅनेल आरamp नमुना तपासक	एफ-टाइल JESD204C डिझाइन उदाample आदेश चॅनेल r समर्थन करतेamp नमुना तपासक. प्राप्त झालेला पहिला कमांड शब्द (6 बिट) प्रारंभिक मूल्य म्हणून लोड केला जातो. त्याच लेनमधील त्यानंतरचे कमांड शब्द 0x3F पर्यंत वाढले पाहिजेत आणि 0x00 वर रोल करा. कमांड चॅनेल आरamp नमुना तपासक आर साठी तपासतोamp सर्व लेनवर नमुने.

F-Tile JESD204C TX आणि RX IP
हे डिझाइन माजीample तुम्हाला प्रत्येक TX/RX सिम्प्लेक्स मोड किंवा डुप्लेक्स मोडमध्ये कॉन्फिगर करण्याची परवानगी देते.
डुप्लेक्स कॉन्फिगरेशन अंतर्गत किंवा बाह्य सीरियल लूपबॅक वापरून आयपी कार्यक्षमता प्रात्यक्षिकांना अनुमती देतात. IP नियंत्रण आणि स्थिती निरीक्षणास अनुमती देण्यासाठी IP अंतर्गत CSRs ऑप्टिमाइझ केलेले नाहीत.

एफ-टाइल JESD204C डिझाइन उदाample घड्याळ आणि रीसेट

एफ-टाइल JESD204C डिझाइन उदाample मध्ये घड्याळ आणि रीसेट सिग्नलचा संच आहे.

तक्ता 13.डिझाईन माजीample घड्याळे

घड्याळ सिग्नल	दिशा	वर्णन
mgmt_clk	इनपुट	100 मेगाहर्ट्झच्या वारंवारतेसह एलव्हीडीएस विभेदक घड्याळ.
refclk_xcvr	इनपुट	डेटा दर/घटक 33 च्या वारंवारतेसह ट्रान्सीव्हर संदर्भ घड्याळ.
refclk_core	इनपुट	सारखीच वारंवारता असलेले कोर संदर्भ घड्याळ refclk_xcvr.
in_sysref	इनपुट	SYSREF सिग्नल. कमाल SYSREF वारंवारता डेटा दर/(66x32xE) आहे.
sysref_out	आउटपुट	SYSREF सिग्नल. कमाल SYSREF वारंवारता डेटा दर/(66x32xE) आहे.
txlink_clk rxlink_clk	अंतर्गत	डेटा दर/66 च्या वारंवारतेसह TX आणि RX लिंक घड्याळ.
txframe_clk rxframe_clk	अंतर्गत	डेटा दराच्या वारंवारतेसह TX आणि RX फ्रेम घड्याळ/33 (FCLK_MULP=2) डेटा दराच्या वारंवारतेसह TX आणि RX फ्रेम घड्याळ/66 (FCLK_MULP=1)
tx_fclk rx_fclk	अंतर्गत	डेटा दराच्या वारंवारतेसह TX आणि RX फेज घड्याळ/66 (FCLK_MULP=2) FCLK_MULP=1 तेव्हा TX आणि RX फेज घड्याळ नेहमी उच्च (1'b1) असते
spi_SCLK	आउटपुट	20 मेगाहर्ट्झच्या वारंवारतेसह एसपीआय बॉड रेट घड्याळ.

आपण डिझाइन लोड करता तेव्हा माजीampएफपीजीए डिव्हाइसमध्ये प्रवेश केल्यास, अंतर्गत ninit_done इव्हेंट हे सुनिश्चित करते की जेTAG एव्हलॉन मास्टर ब्रिज तसेच इतर सर्व ब्लॉक रिसेटमध्ये आहेत.

SYSREF जनरेटरकडे txlink_clk आणि rxlink_clk घड्याळांसाठी हेतुपुरस्सर असिंक्रोनस संबंध इंजेक्ट करण्यासाठी स्वतंत्र रीसेट आहे. बाह्य घड्याळ चिपवरून SYSREF सिग्नलचे अनुकरण करण्यासाठी ही पद्धत अधिक व्यापक आहे.

तक्ता 14. डिझाईन माजीample रीसेट

सिग्नल रीसेट करा	दिशा	वर्णन
जागतिक_प्रथम_एन	इनपुट	J वगळता सर्व ब्लॉक्ससाठी पुश बटण ग्लोबल रीसेट कराTAG एव्हलॉन मास्टर ब्रिज पर्यंत.
ninit_done	अंतर्गत	J साठी रिसेट रिलीझ आयपी मधून आउटपुटTAG एव्हलॉन मास्टर ब्रिज पर्यंत.
edctl_rst_n	अंतर्गत	ED कंट्रोल ब्लॉक J द्वारे रीसेट केला आहेTAG एव्हलॉन मास्टर ब्रिज पर्यंत. hw_rst आणि global_rst_n पोर्ट ED कंट्रोल ब्लॉक रिसेट करत नाहीत.
hw_rst	अंतर्गत	ED कंट्रोल ब्लॉकच्या rst_ctl रजिस्टरवर लिहून hw_rst असार्ट आणि डेझर्ट करा. mgmt_rst_in_n जेव्हा hw_rst असा दावा केला जातो.
mgmt_rst_in_n	अंतर्गत	एव्हलॉन मेमरी-मॅप केलेल्या इंटरफेससाठी विविध आयपी आणि रीसेट सिक्वेन्सरच्या इनपुटसाठी रीसेट करा: F-Tile JESD20C IP डुप्लेक्स नेटिव्ह PHY साठी j204c_reconfig_reset SPI मास्टर साठी spi_rst_n पीआयओ स्थिती आणि नियंत्रणासाठी pio_rst_n रीसेट सीक्वेन्सर 0 आणि 0 चे reset_in1 पोर्ट ग्लोबल_rst_n, hw_rst, किंवा edctl_rst_n पोर्ट mgmt_rst_in_n वर रीसेट केले आहे.
sysref_rst_n	अंतर्गत	रिसेट सिक्वेन्सर 0 reset_out2 पोर्ट वापरून ED कंट्रोल ब्लॉकमध्ये SYSREF जनरेटर ब्लॉकसाठी रीसेट करा. रिसेट सिक्वेन्सर 0 reset_out2 पोर्ट कोर पीएलएल लॉक केलेले असल्यास रीसेट डीझर्ट करते.
core_pll_rst	अंतर्गत	रिसेट सिक्वेन्सर 0 reset_out0 पोर्टद्वारे कोर PLL रीसेट करते. mgmt_rst_in_n रीसेट केल्यावर कोर PLL रीसेट होतो.
j204c_tx_avs_rst_n	अंतर्गत	F-Tile JESD204C TX Avalon मेमरी-मॅप केलेला इंटरफेस रीसेट सीक्वेन्सर 0 द्वारे रीसेट करते. TX Avalon मेमरी-मॅप केलेला इंटरफेस जेव्हा mgmt_rst_in_n असा दावा केला जातो.
j204c_rx_avs_rst_n	अंतर्गत	F-Tile JESD204C TX Avalon मेमरी-मॅप केलेला इंटरफेस रीसेट सिक्वेन्सर 1 द्वारे रीसेट करते. RX Avalon मेमरी-मॅप केलेला इंटरफेस जेव्हा mgmt_rst_in_n असा दावा केला जातो.
j204c_tx_rst_n	अंतर्गत	F-Tile JESD204C TX लिंक आणि ट्रान्सपोर्ट लेयर txlink_clk, आणि txframe_clk, डोमेनमध्ये रीसेट करते. रीसेट सीक्वेन्सर 0 reset_out5 पोर्ट j204c_tx_rst_n रीसेट करतो. कोर पीएलएल लॉक केलेले असल्यास, आणि tx_pma_ready आणि tx_ready सिग्नल्स अ‍ॅसर्ट केले असल्यास हे डिझर्ट रिसेट करते.
j204c_rx_rst_n	अंतर्गत	F-Tile JESD204C RX लिंक आणि ट्रान्सपोर्ट लेयर्स, rxlink_clk आणि rxframe_clk डोमेनमध्ये रीसेट करते.

सिग्नल रीसेट करा	दिशा	वर्णन
		रीसेट sequencer 1 reset_out4 पोर्ट j204c_rx_rst_n रीसेट करते. कोर पीएलएल लॉक केलेले असल्यास, आणि rx_pma_ready आणि rx_ready सिग्नल्स अ‍ॅसर्ट केले असल्यास हे डिझर्ट्स रीसेट करते.
j204c_tx_rst_ack_n	अंतर्गत	j204c_tx_rst_n सह हँडशेक सिग्नल रीसेट करा.
j204c_rx_rst_ack_n	अंतर्गत	j204c_rx_rst_n सह हँडशेक सिग्नल रीसेट करा.

आकृती 8. डिझाईन साठी वेळेचे आकृती उदाample रीसेट

एफ-टाइल JESD204C डिझाइन उदाampले सिग्नल

तक्ता 15. सिस्टम इंटरफेस सिग्नल

सिग्नल	दिशा	वर्णन
घड्याळे आणि रीसेट
mgmt_clk	इनपुट	सिस्टम व्यवस्थापनासाठी 100 MHz घड्याळ.
refclk_xcvr	इनपुट	एफ-टाइल UX QUAD आणि सिस्टम PLL साठी संदर्भ घड्याळ. 33 च्या डेटा दर/घटकाच्या समतुल्य.
refclk_core	इनपुट	कोर पीएलएल संदर्भ घड्याळ. refclk_xcvr सारखीच घड्याळ वारंवारता लागू करते.
in_sysref	इनपुट	JESD204C सबक्लास 1 अंमलबजावणीसाठी बाह्य SYSREF जनरेटरकडून SYSREF सिग्नल.
sysref_out	आउटपुट	FPGA यंत्राद्वारे व्युत्पन्न केलेल्या JESD204C सबक्लास 1 अंमलबजावणीसाठी SYSREF सिग्नल माजी डिझाइनसाठीample दुवा आरंभीकरण उद्देश फक्त.

सिग्नल	दिशा	वर्णन
SPI
spi_SS_n[2:0]	आउटपुट	सक्रिय कमी, SPI स्लेव्ह सिलेक्ट सिग्नल.
spi_SCLK	आउटपुट	SPI सिरीयल घड्याळ.
spi_sdio	इनपुट/आउटपुट	मास्टरकडून बाह्य स्लेव्हकडे आउटपुट डेटा. बाह्य गुलाम पासून मास्टर पर्यंत डेटा इनपुट करा.

सिग्नल	दिशा	वर्णन
टीप:जेव्हा जनरेट 3-वायर SPI मॉड्यूल पर्याय सक्षम केला जातो.
spi_MISO नोंद: जेव्हा जनरेट 3-वायर SPI मॉड्यूल पर्याय सक्षम नसतो.	इनपुट	बाह्य स्लेव्हकडून SPI मास्टरकडे डेटा इनपुट करा.
spi_MOSI टीप: जेव्हा जनरेट 3-वायर SPI मॉड्यूल पर्याय सक्षम नसतो.	आउटपुट	एसपीआय मास्टरकडून बाह्य स्लेव्हकडे आउटपुट डेटा.

सिग्नल	दिशा	वर्णन
एडीसी / डीएसी
tx_serial_data[LINK*L-1:0]	आउटपुट	DAC ला विभेदक हाय स्पीड सीरियल आउटपुट डेटा. घड्याळ सीरियल डेटा प्रवाहात एम्बेड केलेले आहे.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	इनपुट	ADC कडून विभेदक हाय स्पीड सिरीयल इनपुट डेटा. सीरियल डेटा प्रवाहातून घड्याळ पुनर्प्राप्त केले जाते.
rx_serial_data_n[LINK*L-1:0]

सिग्नल	दिशा	वर्णन
सामान्य उद्देश I/O
user_led[3:0]	आउटपुट	खालील अटींसाठी स्थिती दर्शवते: [0]: SPI प्रोग्रामिंग पूर्ण झाले [१]: TX लिंक त्रुटी [२]: RX लिंक त्रुटी [३]: एव्हलॉन स्ट्रीमिंग डेटासाठी नमुना तपासक त्रुटी
user_dip[3:0]	इनपुट	वापरकर्ता मोड डीआयपी स्विच इनपुट: [०]: अंतर्गत सीरियल लूपबॅक सक्षम [१]: FPGA-व्युत्पन्न SYSREF सक्षम [३:२]: राखीव

सिग्नल	दिशा	वर्णन
आउट-ऑफ-बँड (OOB) आणि स्थिती
rx_patchk_data_error[LINK-1:0]	आउटपुट	जेव्हा हा सिग्नल ठामपणे मांडला जातो, तेव्हा ते सूचित करते की नमुना तपासकास त्रुटी आढळली आहे.
rx_link_error[LINK-1:0]	आउटपुट	जेव्हा हा सिग्नल ठामपणे मांडला जातो, तेव्हा ते JESD204C RX IP ने व्यत्यय आणला आहे असे सूचित करते.
tx_link_error[LINK-1:0]	आउटपुट	जेव्हा हा सिग्नल ठामपणे मांडला जातो, तेव्हा ते JESD204C TX IP ने व्यत्यय आणला आहे असे सूचित करते.
emb_lock_out	आउटपुट	जेव्हा हा सिग्नल ठामपणे सांगितला जातो, तेव्हा ते JESD204C RX IP ने EMB लॉक प्राप्त केले आहे असे सूचित करते.
sh_lock_out	आउटपुट	जेव्हा हा सिग्नल ठामपणे मांडला जातो, तेव्हा ते JESD204C RX IP समक्रमण शीर्षलेख लॉक केलेले असल्याचे सूचित करते.

सिग्नल	दिशा	वर्णन
Avalon प्रवाह
rx_avst_valid[LINK-1:0]	इनपुट	कन्व्हर्टर एस की नाही हे दर्शवितेampअनुप्रयोग स्तरावरील le डेटा वैध किंवा अवैध आहे. 0: डेटा अवैध आहे 1: डेटा वैध आहे
rx_avst_डेटा[(एकूण_एसAMPLE*N)-१:० ]	इनपुट	कन्व्हर्टर एसample डेटा अनुप्रयोग स्तरावर.

एफ-टाइल JESD204C डिझाइन उदाample नियंत्रण नोंदणी

एफ-टाइल JESD204C डिझाइन उदाampईडी कंट्रोल ब्लॉकमध्ये le नोंदणी बाइट-अॅड्रेसिंग (32 बिट) वापरते.

तक्ता 16. डिझाईन माजीample पत्ता नकाशा
हे 32-बिट ED कंट्रोल ब्लॉक रजिस्टर mgmt_clk डोमेनमध्ये आहेत.

घटक	पत्ता
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
एफ-टाइल JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI नियंत्रण	0x0102_0000 – 0x0102_001F
पीआयओ नियंत्रण	0x0102_0020 – 0x0102_002F
पीआयओ स्थिती	0x0102_0040 – 0x0102_004F
सिक्वेन्सर 0 रीसेट करा	0x0102_0100 – 0x0102_01FF
सिक्वेन्सर 1 रीसेट करा	0x0102_0200 – 0x0102_02FF
ईडी नियंत्रण	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP ट्रान्सीव्हर PHY Reconfig	0x0200_0000 – 0x023F_FFFF

तक्ता 17. नोंदणी प्रवेश प्रकार आणि व्याख्या
हे सारणी इंटेल FPGA IP साठी नोंदणी प्रवेश प्रकाराचे वर्णन करते.

प्रवेश प्रकार	व्याख्या
RO/V	सॉफ्टवेअर केवळ-वाचनीय (लेखनावर परिणाम होत नाही). मूल्य भिन्न असू शकते.
RW	सॉफ्टवेअर वर्तमान बिट मूल्य वाचते आणि परत करते. सॉफ्टवेअर बिट लिहून इच्छित मूल्यावर सेट करते.
RW1C	सॉफ्टवेअर वर्तमान बिट मूल्य वाचते आणि परत करते. सॉफ्टवेअर 0 लिहितो आणि त्याचा परिणाम होत नाही. सॉफ्टवेअर 1 लिहितो आणि बिट 0 वर क्लिअर करतो जर बिट हार्डवेअरद्वारे 1 वर सेट केले असेल. हार्डवेअर बिट 1 वर सेट करते. हार्डवेअर सेटपेक्षा सॉफ्टवेअर क्लिअरला जास्त प्राधान्य असते.

तक्ता 18. ED नियंत्रण पत्ता नकाशा

ऑफसेट	नाव नोंदणी करा
0x00	rst_ctl
0x04	rst_sts0
*चालू ठेवले…*

ऑफसेट	नाव नोंदणी करा
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8 सी	tst_err0

तक्ता 19. ईडी कंट्रोल ब्लॉक कंट्रोल आणि स्टेटस रजिस्टर्स

बाइट ऑफसेट	नोंदणी करा	नाव	प्रवेश	रीसेट करा	वर्णन
0x00	rst_ctl	rst_asssert	RW	0x0	नियंत्रण रीसेट करा. [०]: रीसेट करण्यासाठी 0 लिहा. (hw_rst) डेझर्ट रीसेट करण्यासाठी पुन्हा 1 लिहा. [३१:१]: राखीव.
0x04	rst_sts0	rst_status	RO/V	0x0	स्थिती रीसेट करा. [0]: कोर PLL लॉक स्थिती. [३१:१]: राखीव.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	अंतर्गत किंवा बाह्य SYSREF जनरेटरसाठी SYSREF एज डिटेक्शन स्थिती. [0]: 1 चे मूल्य उपवर्ग 1 ऑपरेशनसाठी SYSREF वाढणारी किनार शोधले असल्याचे सूचित करते. नवीन SYSREF एज डिटेक्शन सक्षम करण्यासाठी हे बिट साफ करण्यासाठी सॉफ्टवेअर 1 लिहू शकते. [३१:१]: राखीव.
0x40	sysref_ctl	sysref_contr ol	RW	डुप्लेक्स डेटापथ एक-शॉट: 0x00080	SYSREF नियंत्रण. पहा तक्ता 10 या रजिस्टरच्या वापराबद्दल अधिक माहितीसाठी पृष्ठ 17 वर.
				नियतकालिक:	टीप: रीसेट मूल्य यावर अवलंबून असते
				0x00081	SYSREF प्रकार आणि F-Tile
				गॅप्ड - नियतकालिक:	JESD204C IP डेटा पथ पॅरामीटर सेटिंग्ज.
				0x00082
				TX किंवा RX डेटा
				मार्ग
				एक झटका:
				0x00000
				नियतकालिक:
				0x00001
				गॅप केलेले-
				नियतकालिक:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF स्थिती. या रजिस्टरमध्ये नवीनतम SYSREF कालावधी आणि अंतर्गत SYSREF जनरेटरची ड्यूटी सायकल सेटिंग्ज समाविष्ट आहेत. पहा तक्ता 9 SYSREF कालावधी आणि कर्तव्य चक्राच्या कायदेशीर मूल्यासाठी पृष्ठ 16 वर.
*चालू ठेवले…*

बाइट ऑफसेट	नोंदणी करा	नाव	प्रवेश	रीसेट करा	वर्णन
					[८:०]: SYSREF कालावधी. जेव्हा मूल्य 0xFF असते, तेव्हा SYSREF कालावधी = 255 जेव्हा मूल्य 0x00 असल्यास, SYSREF कालावधी = 256. [17:9]: SYSREF कर्तव्य चक्र. [३१:१८]: राखीव.
0x80	tst_ctl	tst_control	RW	0x0	चाचणी नियंत्रण. पॅटर्न जनरेटर आणि तपासकांसाठी भिन्न चाचणी नमुने सक्षम करण्यासाठी हे रजिस्टर वापरा. [१:०] = आरक्षित क्षेत्र [२] = आरamp_test_ctl 1'b0 = PRBS पॅटर्न जनरेटर आणि तपासक सक्षम करते 1'b1 = r सक्षम करतेamp नमुना जनरेटर आणि तपासक [३१:१]: राखीव.
0x8 सी	tst_err0	tst_error	RW1C	0x0	लिंक ० साठी एरर फ्लॅग. जेव्हा बिट १'ब१ असेल तेव्हा ते एरर झाल्याचे दर्शवते. एरर फ्लॅग साफ करण्यासाठी संबंधित बिटवर १'ब१ लिहिण्यापूर्वी तुम्ही एरर दुरुस्त करावी. [०] = पॅटर्न चेकर एरर [१] = tx_link_error [२] = rx_link_error [३] = कमांड पॅटर्न चेकर एरर [३१:४]: राखीव.

F-Tile JESD204C इंटेल FPGA IP डिझाइन उदा. साठी दस्तऐवज पुनरावृत्ती इतिहासampवापरकर्ता मार्गदर्शक

दस्तऐवज आवृत्ती	इंटेल क्वार्टस प्राइम आवृत्ती	आयपी आवृत्ती	बदल
2021.10.11	21.3	1.0.0	प्रारंभिक प्रकाशन.

कागदपत्रे / संसाधने

इंटेल एफ-टाइल JESD204C इंटेल एफपीजीए आयपी डिझाइन उदाample [pdf] वापरकर्ता मार्गदर्शक
F-Tile JESD204C इंटेल FPGA IP डिझाइन उदाample, F-Tile JESD204C, Intel FPGA IP Design Exampले, आयपी डिझाइन उदाampले, डिझाइन उदाample

संदर्भ

वापरकर्ता मॅन्युअल

F-Tile JESD204C इंटेल FPGA IP डिझाइन उदाample

F-Tile JESD204C Intel® FPGA IP डिझाइन बद्दल माजीampवापरकर्ता मार्गदर्शक