F-Tile JESD204C Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample

F-Tile JESD204C Intel® FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਬਾਰੇampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ

ਇਹ ਉਪਭੋਗਤਾ ਗਾਈਡ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ, ਵਰਤੋਂ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼, ਅਤੇ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਬਾਰੇ ਵਿਸਤ੍ਰਿਤ ਵਰਣਨ ਪ੍ਰਦਾਨ ਕਰਦੀ ਹੈampIntel Agilex™ ਡਿਵਾਈਸਾਂ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ F-Tile JESD204C Intel® FPGA IP ਲਈ les.

ਇਰਾਦਾ ਦਰਸ਼ਕ

ਇਹ ਦਸਤਾਵੇਜ਼ ਇਸ ਲਈ ਤਿਆਰ ਕੀਤਾ ਗਿਆ ਹੈ:

• ਸਿਸਟਮ ਪੱਧਰ ਦੇ ਡਿਜ਼ਾਈਨ ਪਲੈਨਿੰਗ ਪੜਾਅ ਦੌਰਾਨ ਆਈਪੀ ਚੋਣ ਕਰਨ ਲਈ ਡਿਜ਼ਾਈਨ ਆਰਕੀਟੈਕਟ
• ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨਰ ਜਦੋਂ IP ਨੂੰ ਉਹਨਾਂ ਦੇ ਸਿਸਟਮ ਪੱਧਰ ਦੇ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਜੋੜਦੇ ਹਨ
• ਸਿਸਟਮ ਪੱਧਰ ਦੇ ਸਿਮੂਲੇਸ਼ਨ ਅਤੇ ਹਾਰਡਵੇਅਰ ਪ੍ਰਮਾਣਿਕਤਾ ਪੜਾਅ ਦੌਰਾਨ ਪ੍ਰਮਾਣਿਕਤਾ ਇੰਜੀਨੀਅਰ

ਸਬੰਧਤ ਦਸਤਾਵੇਜ਼
ਹੇਠ ਦਿੱਤੀ ਸਾਰਣੀ ਵਿੱਚ ਹੋਰ ਹਵਾਲਾ ਦਸਤਾਵੇਜ਼ਾਂ ਦੀ ਸੂਚੀ ਦਿੱਤੀ ਗਈ ਹੈ ਜੋ F-Tile JESD204C Intel FPGA IP ਨਾਲ ਸੰਬੰਧਿਤ ਹਨ।

ਸਾਰਣੀ 1. ਸੰਬੰਧਿਤ ਦਸਤਾਵੇਜ਼

ਹਵਾਲਾ	ਵਰਣਨ
F-ਟਾਈਲ JESD204C Intel FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ	F-Tile JESD204C Intel FPGA IP ਬਾਰੇ ਜਾਣਕਾਰੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।
F-Tile JESD204C Intel FPGA IP ਰੀਲੀਜ਼ ਨੋਟਸ	ਇੱਕ ਖਾਸ ਰੀਲੀਜ਼ ਵਿੱਚ F-Tile JESD204C F-Tile JESD204C ਲਈ ਕੀਤੀਆਂ ਤਬਦੀਲੀਆਂ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦਾ ਹੈ।
Intel Agilex ਡਿਵਾਈਸ ਡਾਟਾ ਸ਼ੀਟ	ਇਹ ਦਸਤਾਵੇਜ਼ Intel Agilex ਡਿਵਾਈਸਾਂ ਲਈ ਇਲੈਕਟ੍ਰੀਕਲ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ, ਸਵਿਚਿੰਗ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ, ਕੌਂਫਿਗਰੇਸ਼ਨ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ, ਅਤੇ ਸਮੇਂ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ।

ਸੰਖੇਪ ਸ਼ਬਦ ਅਤੇ ਸ਼ਬਦਾਵਲੀ

ਸਾਰਣੀ 2. ਸੰਖੇਪ ਸੂਚੀ

ਸੰਖੇਪ	ਵਿਸਤਾਰ
ਐਲਈਐਮਸੀ	ਸਥਾਨਕ ਵਿਸਤ੍ਰਿਤ ਮਲਟੀਬਲਾਕ ਘੜੀ
FC	ਫਰੇਮ ਘੜੀ ਦੀ ਦਰ
ਏ.ਡੀ.ਸੀ	ਐਨਾਲਾਗ ਤੋਂ ਡਿਜੀਟਲ ਕਨਵਰਟਰ
ਡੀ.ਏ.ਸੀ	ਡਿਜੀਟਲ ਤੋਂ ਐਨਾਲਾਗ ਕਨਵਰਟਰ
ਡੀ.ਐਸ.ਪੀ	ਡਿਜੀਟਲ ਸਿਗਨਲ ਪ੍ਰੋਸੈਸਰ
TX	ਟ੍ਰਾਂਸਮੀਟਰ
RX	ਪ੍ਰਾਪਤ ਕਰਨ ਵਾਲਾ

ਸੰਖੇਪ	ਵਿਸਤਾਰ
ਡੀ.ਐਲ.ਐਲ	ਡਾਟਾ ਲਿੰਕ ਪਰਤ
ਸੀ.ਐਸ.ਆਰ	ਕੰਟਰੋਲ ਅਤੇ ਸਥਿਤੀ ਰਜਿਸਟਰ
ਸੀ.ਆਰ.ਯੂ	ਘੜੀ ਅਤੇ ਰੀਸੈਟ ਯੂਨਿਟ
ਆਈ.ਐਸ.ਆਰ.	ਰੁਕਾਵਟ ਸੇਵਾ ਰੁਟੀਨ
FIFO	ਪਹਿਲਾਂ-ਆਉਣ-ਪਹਿਲਾਂ-ਬਾਹਰ
SERDES	ਸੀਰੀਅਲਾਈਜ਼ਰ ਡੀਸੀਰੀਅਲਾਈਜ਼ਰ
ਈ.ਸੀ.ਸੀ	ਕੋਡ ਨੂੰ ਠੀਕ ਕਰਨ ਵਿੱਚ ਗਲਤੀ
FEC	ਅੱਗੇ ਗਲਤੀ ਸੋਧ
ਐਸਈਆਰਆਰ	ਸਿੰਗਲ ਗਲਤੀ ਖੋਜ (ਈ.ਸੀ.ਸੀ. ਵਿੱਚ, ਠੀਕ ਕਰਨ ਯੋਗ)
ਡੀ.ਈ.ਆਰ.ਆਰ	ਡਬਲ ਐਰਰ ਡਿਟੈਕਸ਼ਨ (ECC ਵਿੱਚ, ਘਾਤਕ)
ਪੀ.ਆਰ.ਬੀ.ਐਸ	ਸੂਡੋਰੈਂਡਮ ਬਾਈਨਰੀ ਕ੍ਰਮ
MAC	ਮੀਡੀਆ ਐਕਸੈਸ ਕੰਟਰੋਲਰ। MAC ਵਿੱਚ ਪ੍ਰੋਟੋਕੋਲ ਸਬਲੇਅਰ, ਟ੍ਰਾਂਸਪੋਰਟ ਲੇਅਰ, ਅਤੇ ਡੇਟਾ ਲਿੰਕ ਲੇਅਰ ਸ਼ਾਮਲ ਹਨ।
PHY	ਭੌਤਿਕ ਪਰਤ। PHY ਵਿੱਚ ਆਮ ਤੌਰ 'ਤੇ ਭੌਤਿਕ ਪਰਤ, SERDES, ਡਰਾਈਵਰ, ਰਿਸੀਵਰ ਅਤੇ CDR ਸ਼ਾਮਲ ਹੁੰਦੇ ਹਨ।
ਪੀ.ਸੀ.ਐਸ	ਭੌਤਿਕ ਕੋਡਿੰਗ ਉਪ-ਪਰਤ
ਪੀ.ਐੱਮ.ਏ	ਸਰੀਰਕ ਮਾਧਿਅਮ ਅਟੈਚਮੈਂਟ
ਆਰ.ਬੀ.ਡੀ	RX ਬਫਰ ਦੇਰੀ
UI	ਯੂਨਿਟ ਅੰਤਰਾਲ = ਸੀਰੀਅਲ ਬਿੱਟ ਦੀ ਮਿਆਦ
RBD ਗਿਣਤੀ	RX ਬਫਰ ਨਵੀਨਤਮ ਲੇਨ ਆਗਮਨ ਵਿੱਚ ਦੇਰੀ
RBD ਆਫਸੈੱਟ	RX ਬਫਰ ਦੇਰੀ ਰਿਲੀਜ਼ ਦਾ ਮੌਕਾ
SH	ਸਮਕਾਲੀ ਸਿਰਲੇਖ
TL	ਟ੍ਰਾਂਸਪੋਰਟ ਪਰਤ
ਈਐਮਆਈਬੀ	ਏਮਬੈਡਡ ਮਲਟੀ-ਡਾਈ ਇੰਟਰਕਨੈਕਟ ਬ੍ਰਿਜ

ਸਾਰਣੀ 3. ਸ਼ਬਦਾਵਲੀ ਸੂਚੀ

ਮਿਆਦ	ਵਰਣਨ
ਕਨਵਰਟਰ ਡਿਵਾਈਸ	ADC ਜਾਂ DAC ਕਨਵਰਟਰ
ਤਰਕ ਜੰਤਰ	FPGA ਜਾਂ ASIC
ਓਕਟੇਟ	8 ਬਿੱਟਾਂ ਦਾ ਸਮੂਹ, 64/66 ਏਨਕੋਡਰ ਲਈ ਇਨਪੁਟ ਅਤੇ ਡੀਕੋਡਰ ਤੋਂ ਆਉਟਪੁੱਟ ਵਜੋਂ ਸੇਵਾ ਕਰਦਾ ਹੈ
ਨਿਬਲ	4 ਬਿੱਟਾਂ ਦਾ ਇੱਕ ਸਮੂਹ ਜੋ JESD204C ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦੀ ਅਧਾਰ ਕਾਰਜਸ਼ੀਲ ਇਕਾਈ ਹੈ
ਬਲਾਕ	66/64 ਏਨਕੋਡਿੰਗ ਸਕੀਮ ਦੁਆਰਾ ਤਿਆਰ ਕੀਤਾ ਗਿਆ ਇੱਕ 66-ਬਿੱਟ ਚਿੰਨ੍ਹ
ਲਾਈਨ ਰੇਟ	ਸੀਰੀਅਲ ਲਿੰਕ ਦੀ ਪ੍ਰਭਾਵੀ ਡਾਟਾ ਦਰ ਲੇਨ ਲਾਈਨ ਦਰ = (Mx Sx N'x 66/64 x FC) / L
ਲਿੰਕ ਘੜੀ	ਲਿੰਕ ਕਲਾਕ = ਲੇਨ ਲਾਈਨ ਰੇਟ/66.
ਫਰੇਮ	ਲਗਾਤਾਰ ਓਕਟੇਟ ਦਾ ਇੱਕ ਸੈੱਟ ਜਿਸ ਵਿੱਚ ਹਰੇਕ ਔਕਟੇਟ ਦੀ ਸਥਿਤੀ ਨੂੰ ਇੱਕ ਫ੍ਰੇਮ ਅਲਾਈਨਮੈਂਟ ਸਿਗਨਲ ਦੇ ਹਵਾਲੇ ਨਾਲ ਪਛਾਣਿਆ ਜਾ ਸਕਦਾ ਹੈ।
ਫਰੇਮ ਘੜੀ	ਇੱਕ ਸਿਸਟਮ ਘੜੀ ਜੋ ਫ੍ਰੇਮ ਦੀ ਦਰ 'ਤੇ ਚੱਲਦੀ ਹੈ, ਜੋ ਕਿ 1x ਅਤੇ 2x ਲਿੰਕ ਘੜੀ ਹੋਣੀ ਚਾਹੀਦੀ ਹੈ।

ਮਿਆਦ	ਵਰਣਨ
Samples ਪ੍ਰਤੀ ਫਰੇਮ ਘੜੀ	Samples ਪ੍ਰਤੀ ਘੜੀ, ਕੁੱਲ sampਕਨਵਰਟਰ ਡਿਵਾਈਸ ਲਈ ਫਰੇਮ ਘੜੀ ਵਿੱਚ les.
ਐਲਈਐਮਸੀ	ਅੰਦਰੂਨੀ ਘੜੀ ਲੇਨਾਂ ਦੇ ਵਿਚਕਾਰ ਅਤੇ ਬਾਹਰੀ ਸੰਦਰਭਾਂ (SYSREF ਜਾਂ ਸਬਕਲਾਸ 1) ਵਿੱਚ ਵਿਸਤ੍ਰਿਤ ਮਲਟੀਬਲਾਕ ਦੀ ਸੀਮਾ ਨੂੰ ਇਕਸਾਰ ਕਰਨ ਲਈ ਵਰਤੀ ਜਾਂਦੀ ਹੈ।
ਸਬਕਲਾਸ 0	ਨਿਰਧਾਰਕ ਲੇਟੈਂਸੀ ਲਈ ਕੋਈ ਸਮਰਥਨ ਨਹੀਂ। ਪ੍ਰਾਪਤ ਕਰਨ ਵਾਲੇ 'ਤੇ ਲੇਨ ਤੋਂ ਲੈਨ ਡੈਸਕਿਊ 'ਤੇ ਡਾਟਾ ਤੁਰੰਤ ਜਾਰੀ ਕੀਤਾ ਜਾਣਾ ਚਾਹੀਦਾ ਹੈ।
ਸਬਕਲਾਸ 1	SYSREF ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਨਿਰਧਾਰਕ ਵਿਲੰਬਤਾ।
ਮਲਟੀਪੁਆਇੰਟ ਲਿੰਕ	2 ਜਾਂ ਵੱਧ ਕਨਵਰਟਰ ਡਿਵਾਈਸਾਂ ਨਾਲ ਇੰਟਰ-ਡਿਵਾਈਸ ਲਿੰਕ।
64 ਬੀ / 66 ਬੀ ਐਨਕੋਡਿੰਗ	ਲਾਈਨ ਕੋਡ ਜੋ ਇੱਕ ਬਲਾਕ ਬਣਾਉਣ ਲਈ 64-ਬਿੱਟ ਡੇਟਾ ਨੂੰ 66 ਬਿੱਟਾਂ ਵਿੱਚ ਮੈਪ ਕਰਦਾ ਹੈ। ਬੇਸ ਲੈਵਲ ਡਾਟਾ ਢਾਂਚਾ ਇੱਕ ਬਲਾਕ ਹੈ ਜੋ 2-ਬਿੱਟ ਸਿੰਕ ਹੈਡਰ ਨਾਲ ਸ਼ੁਰੂ ਹੁੰਦਾ ਹੈ।

ਟੇਬਲ 4. ਚਿੰਨ੍ਹ

ਮਿਆਦ	ਵਰਣਨ
L	ਪ੍ਰਤੀ ਕਨਵਰਟਰ ਡਿਵਾਈਸ ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ
M	ਪ੍ਰਤੀ ਡਿਵਾਈਸ ਕਨਵਰਟਰਾਂ ਦੀ ਸੰਖਿਆ
F	ਇੱਕ ਸਿੰਗਲ ਲੇਨ 'ਤੇ ਪ੍ਰਤੀ ਫ੍ਰੇਮ ਔਕਟੇਟ ਦੀ ਸੰਖਿਆ
S	ਐੱਸ ਦੀ ਗਿਣਤੀamples ਪ੍ਰਸਾਰਿਤ ਪ੍ਰਤੀ ਸਿੰਗਲ ਕਨਵਰਟਰ ਪ੍ਰਤੀ ਫਰੇਮ ਚੱਕਰ
N	ਕਨਵਰਟਰ ਰੈਜ਼ੋਲਿਊਸ਼ਨ
ਐਨ'	ਪ੍ਰਤੀ ਸਕਿੰਟ ਬਿੱਟਾਂ ਦੀ ਕੁੱਲ ਸੰਖਿਆample ਉਪਭੋਗਤਾ ਡੇਟਾ ਫਾਰਮੈਟ ਵਿੱਚ
CS	ਪ੍ਰਤੀ ਪਰਿਵਰਤਨ s ਨਿਯੰਤਰਣ ਬਿੱਟਾਂ ਦੀ ਸੰਖਿਆample
CF	ਪ੍ਰਤੀ ਲਿੰਕ ਪ੍ਰਤੀ ਫ੍ਰੇਮ ਕਲਾਕ ਅਵਧੀ ਪ੍ਰਤੀ ਨਿਯੰਤਰਣ ਸ਼ਬਦਾਂ ਦੀ ਸੰਖਿਆ
HD	ਉੱਚ ਘਣਤਾ ਉਪਭੋਗਤਾ ਡੇਟਾ ਫਾਰਮੈਟ
E	ਇੱਕ ਵਿਸਤ੍ਰਿਤ ਮਲਟੀਬਲਾਕ ਵਿੱਚ ਮਲਟੀਬਲਾਕ ਦੀ ਸੰਖਿਆ

F-Tile JESD204C Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਤੇਜ਼ ਸ਼ੁਰੂਆਤ ਗਾਈਡ

F-ਟਾਈਲ JESD204C Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampIntel Agilex ਡਿਵਾਈਸਾਂ ਲਈ les ਵਿੱਚ ਇੱਕ ਸਿਮੂਲੇਟਿੰਗ ਟੈਸਟਬੈਂਚ ਅਤੇ ਇੱਕ ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਹੈ ਜੋ ਸੰਕਲਨ ਅਤੇ ਹਾਰਡਵੇਅਰ ਟੈਸਟਿੰਗ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
ਤੁਸੀਂ F-Tile JESD204C ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰ ਸਕਦੇ ਹੋampIntel Quartus® Prime Pro Edition ਸੌਫਟਵੇਅਰ ਵਿੱਚ IP ਕੈਟਾਲਾਗ ਰਾਹੀਂ।

ਚਿੱਤਰ 1. ਵਿਕਾਸ ਐੱਸtagਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ esample

ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਬਲਾਕ ਡਾਇਗ੍ਰਾਮ

ਚਿੱਤਰ 2. F-ਟਾਈਲ JESD204C ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਉੱਚ-ਪੱਧਰੀ ਬਲਾਕ ਡਾਇਗ੍ਰਾਮ

ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵਿੱਚ ਹੇਠ ਲਿਖੇ ਮੋਡੀਊਲ ਹੁੰਦੇ ਹਨ:

• ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਸਿਸਟਮ
  • F-ਟਾਈਲ JESD204C Intel FPGA IP
  • JTAG ਐਵਲੋਨ ਮਾਸਟਰ ਬ੍ਰਿਜ ਤੱਕ
  • ਪੈਰਲਲ I/O (PIO) ਕੰਟਰੋਲਰ
  • ਸੀਰੀਅਲ ਪੋਰਟ ਇੰਟਰਫੇਸ (SPI)- ਮਾਸਟਰ ਮੋਡੀਊਲ- IOPLL
  • SYSREF ਜਨਰੇਟਰ
  • Example ਡਿਜ਼ਾਈਨ (ED) ਕੰਟਰੋਲ CSR
  • ਸੀਕੁਐਂਸਰ ਰੀਸੈਟ ਕਰੋ
• ਸਿਸਟਮ PLL
• ਪੈਟਰਨ ਜਨਰੇਟਰ
• ਪੈਟਰਨ ਚੈਕਰ

ਸਾਰਣੀ 5. ਡਿਜ਼ਾਈਨ ਐਕਸample ਮੋਡੀਊਲ

ਕੰਪੋਨੈਂਟਸ	ਵਰਣਨ
ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਸਿਸਟਮ	ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਸਿਸਟਮ F-Tile JESD204C IP ਡਾਟਾ ਮਾਰਗ ਅਤੇ ਸਹਾਇਕ ਪੈਰੀਫਿਰਲਾਂ ਨੂੰ ਚਾਲੂ ਕਰਦਾ ਹੈ।
F-ਟਾਈਲ JESD204C Intel FPGA IP	ਇਸ ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਸਬ-ਸਿਸਟਮ ਵਿੱਚ TX ਅਤੇ RX F-Tile JESD204C IPs ਸ਼ਾਮਲ ਹੁੰਦੇ ਹਨ ਜੋ ਡੁਪਲੈਕਸ PHY ਦੇ ਨਾਲ ਮਿਲਦੇ ਹਨ।
JTAG ਐਵਲੋਨ ਮਾਸਟਰ ਬ੍ਰਿਜ ਤੱਕ	ਇਹ ਬ੍ਰਿਜ ਸਿਸਟਮ ਕੰਸੋਲ ਹੋਸਟ ਨੂੰ J ਦੁਆਰਾ ਡਿਜ਼ਾਇਨ ਵਿੱਚ ਮੈਮੋਰੀ-ਮੈਪਡ IP ਤੱਕ ਪਹੁੰਚ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈTAG ਇੰਟਰਫੇਸ.
ਪੈਰਲਲ I/O (PIO) ਕੰਟਰੋਲਰ	ਇਹ ਕੰਟਰੋਲਰ s ਲਈ ਮੈਮੋਰੀ-ਮੈਪਡ ਇੰਟਰਫੇਸ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈampਲਿੰਗ ਅਤੇ ਡ੍ਰਾਈਵਿੰਗ ਆਮ ਉਦੇਸ਼ I/O ਪੋਰਟਾਂ।
ਐਸਪੀਆਈ ਮਾਸਟਰ	ਇਹ ਮੋਡੀਊਲ ਕਨਵਰਟਰ ਸਿਰੇ 'ਤੇ SPI ਇੰਟਰਫੇਸ ਲਈ ਸੰਰਚਨਾ ਡੇਟਾ ਦੇ ਸੀਰੀਅਲ ਟ੍ਰਾਂਸਫਰ ਨੂੰ ਹੈਂਡਲ ਕਰਦਾ ਹੈ।
SYSREF ਜਨਰੇਟਰ	SYSREF ਜਨਰੇਟਰ ਲਿੰਕ ਕਲਾਕ ਨੂੰ ਇੱਕ ਹਵਾਲਾ ਘੜੀ ਦੇ ਤੌਰ 'ਤੇ ਵਰਤਦਾ ਹੈ ਅਤੇ F-Tile JESD204C IP ਲਈ SYSREF ਪਲਸ ਤਿਆਰ ਕਰਦਾ ਹੈ। ਨੋਟ: ਇਹ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਡੁਪਲੈਕਸ F-ਟਾਈਲ JESD204C IP ਲਿੰਕ ਸ਼ੁਰੂਆਤ ਨੂੰ ਪ੍ਰਦਰਸ਼ਿਤ ਕਰਨ ਲਈ SYSREF ਜਨਰੇਟਰ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ। F-Tile JESD204C ਸਬਕਲਾਸ 1 ਸਿਸਟਮ ਪੱਧਰ ਐਪਲੀਕੇਸ਼ਨ ਵਿੱਚ, ਤੁਹਾਨੂੰ ਡਿਵਾਈਸ ਘੜੀ ਦੇ ਸਮਾਨ ਸਰੋਤ ਤੋਂ SYSREF ਬਣਾਉਣਾ ਚਾਹੀਦਾ ਹੈ।
ਆਈ.ਓ.ਪੀ.ਐਲ	ਇਹ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample F-Tile JESD204C IP ਵਿੱਚ ਡੇਟਾ ਸੰਚਾਰਿਤ ਕਰਨ ਲਈ ਇੱਕ ਉਪਭੋਗਤਾ ਘੜੀ ਬਣਾਉਣ ਲਈ ਇੱਕ IOPLL ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ।
ਈਡੀ ਕੰਟਰੋਲ ਸੀਐਸਆਰ	ਇਹ ਮੋਡੀਊਲ SYSREF ਖੋਜ ਨਿਯੰਤਰਣ ਅਤੇ ਸਥਿਤੀ, ਅਤੇ ਟੈਸਟ ਪੈਟਰਨ ਨਿਯੰਤਰਣ ਅਤੇ ਸਥਿਤੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।
ਸੀਕੁਐਂਸਰ ਰੀਸੈਟ ਕਰੋ	ਇਹ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵਿੱਚ 2 ਰੀਸੈਟ ਸੀਕੁਏਂਸਰ ਹੁੰਦੇ ਹਨ: ਰੀਸੈਟ ਕ੍ਰਮ 0—TX/RX Avalon® ਸਟ੍ਰੀਮਿੰਗ ਡੋਮੇਨ, Avalon ਮੈਮੋਰੀ-ਮੈਪਡ ਡੋਮੇਨ, ਕੋਰ PLL, TX PHY, TX ਕੋਰ, ਅਤੇ SYSREF ਜਨਰੇਟਰ ਲਈ ਰੀਸੈਟ ਨੂੰ ਹੈਂਡਲ ਕਰਦਾ ਹੈ। ਰੀਸੈਟ ਕ੍ਰਮ 1—RX PHY ਅਤੇ RX ਕੋਰ 'ਤੇ ਰੀਸੈਟ ਨੂੰ ਹੈਂਡਲ ਕਰਦਾ ਹੈ।
ਸਿਸਟਮ PLL	F-ਟਾਈਲ ਹਾਰਡ IP ਅਤੇ EMIB ਕਰਾਸਿੰਗ ਲਈ ਪ੍ਰਾਇਮਰੀ ਘੜੀ ਸਰੋਤ।
ਪੈਟਰਨ ਜਨਰੇਟਰ	ਪੈਟਰਨ ਜਨਰੇਟਰ ਇੱਕ PRBS ਜਾਂ r ਤਿਆਰ ਕਰਦਾ ਹੈamp ਪੈਟਰਨ
ਪੈਟਰਨ ਚੈਕਰ	ਪੈਟਰਨ ਚੈਕਰ PRBS ਜਾਂ r ਦੀ ਪੁਸ਼ਟੀ ਕਰਦਾ ਹੈamp ਪੈਟਰਨ ਪ੍ਰਾਪਤ ਹੋਇਆ ਹੈ, ਅਤੇ ਇੱਕ ਗਲਤੀ ਨੂੰ ਫਲੈਗ ਕਰਦਾ ਹੈ ਜਦੋਂ ਇਹ ਡੇਟਾ s ਦਾ ਮੇਲ ਨਹੀਂ ਖਾਂਦਾ ਹੈample.

ਸਾਫਟਵੇਅਰ ਲੋੜਾਂ

ਇੰਟੇਲ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਦੀ ਜਾਂਚ ਕਰਨ ਲਈ ਹੇਠਾਂ ਦਿੱਤੇ ਸੌਫਟਵੇਅਰ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈampਲੀਨਕਸ ਸਿਸਟਮ ਵਿੱਚ:

• Intel Quartus Prime Pro ਐਡੀਸ਼ਨ ਸਾਫਟਵੇਅਰ
• Questa*/ModelSim* ਜਾਂ VCS*/VCS MX ਸਿਮੂਲੇਟਰ

ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ

ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨ ਲਈ ਸਾਬਕਾampIP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਤੋਂ le:

1. Intel Agilex F-tile ਡਿਵਾਈਸ ਫੈਮਿਲੀ ਨੂੰ ਨਿਸ਼ਾਨਾ ਬਣਾਉਣ ਵਾਲਾ ਇੱਕ ਪ੍ਰੋਜੈਕਟ ਬਣਾਓ ਅਤੇ ਲੋੜੀਦਾ ਡਿਵਾਈਸ ਚੁਣੋ।
2. IP ਕੈਟਾਲਾਗ, ਟੂਲਸ ➤ IP ਕੈਟਾਲਾਗ ਵਿੱਚ, F-Tile JESD204C Intel FPGA IP ਚੁਣੋ।
3. ਆਪਣੇ ਕਸਟਮ IP ਪਰਿਵਰਤਨ ਲਈ ਇੱਕ ਉੱਚ-ਪੱਧਰ ਦਾ ਨਾਮ ਅਤੇ ਫੋਲਡਰ ਦਿਓ। ਕਲਿਕ ਕਰੋ ਠੀਕ ਹੈ. ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਉੱਚ ਪੱਧਰੀ .ip ਨੂੰ ਜੋੜਦਾ ਹੈ file ਆਪਣੇ ਆਪ ਮੌਜੂਦਾ ਪ੍ਰੋਜੈਕਟ ਲਈ। ਜੇਕਰ ਤੁਹਾਨੂੰ ਦਸਤੀ .ip ਸ਼ਾਮਲ ਕਰਨ ਲਈ ਕਿਹਾ ਜਾਂਦਾ ਹੈ file ਪ੍ਰੋਜੈਕਟ ਲਈ, ਪ੍ਰੋਜੈਕਟ ➤ ਜੋੜੋ/ਹਟਾਓ 'ਤੇ ਕਲਿੱਕ ਕਰੋ Fileਨੂੰ ਜੋੜਨ ਲਈ ਪ੍ਰੋਜੈਕਟ ਵਿੱਚ s file.
4. ਦੇ ਤਹਿਤ ਸਾਬਕਾample ਡਿਜ਼ਾਈਨ ਟੈਬ 'ਤੇ, ਡਿਜ਼ਾਈਨ ਐਕਸample ਪੈਰਾਮੀਟਰ ਜਿਵੇਂ ਕਿ ਡਿਜ਼ਾਈਨ ਐਕਸample ਪੈਰਾਮੀਟਰ.
5. ਜਨਰੇਟ ਐਕਸ 'ਤੇ ਕਲਿੱਕ ਕਰੋample ਡਿਜ਼ਾਈਨ.

ਸਾਫਟਵੇਅਰ ਸਾਰੇ ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਦਾ ਹੈ fileਸਬ-ਡਾਇਰੈਕਟਰੀਆਂ ਵਿੱਚ ਐੱਸ. ਇਹ fileਸਿਮੂਲੇਸ਼ਨ ਅਤੇ ਕੰਪਾਇਲੇਸ਼ਨ ਨੂੰ ਚਲਾਉਣ ਲਈ s ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ।

ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਪੈਰਾਮੀਟਰ
F-Tile JESD204C Intel FPGA IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ ਸਾਬਕਾample ਡਿਜ਼ਾਈਨ ਟੈਬ ਤੁਹਾਡੇ ਲਈ ਡਿਜ਼ਾਈਨ ਐਕਸ ਤਿਆਰ ਕਰਨ ਤੋਂ ਪਹਿਲਾਂ ਕੁਝ ਮਾਪਦੰਡ ਨਿਰਧਾਰਤ ਕਰਨ ਲਈample.

ਸਾਰਣੀ 6. ਸਾਬਕਾ ਵਿੱਚ ਮਾਪਦੰਡample ਡਿਜ਼ਾਈਨ ਟੈਬ

ਪੈਰਾਮੀਟਰ	ਵਿਕਲਪ	ਵਰਣਨ
ਡਿਜ਼ਾਈਨ ਚੁਣੋ	ਸਿਸਟਮ ਕੰਸੋਲ ਕੰਟਰੋਲ ਕੋਈ ਨਹੀਂ	ਡਿਜ਼ਾਈਨ ਐਕਸ ਐਕਸੈਸ ਕਰਨ ਲਈ ਸਿਸਟਮ ਕੰਸੋਲ ਕੰਟਰੋਲ ਚੁਣੋample ਡਾਟਾ ਮਾਰਗ ਸਿਸਟਮ ਕੰਸੋਲ ਦੁਆਰਾ.
ਸਿਮੂਲੇਸ਼ਨ	ਚਾਲੂ ਬੰਦ	ਜ਼ਰੂਰੀ ਬਣਾਉਣ ਲਈ IP ਨੂੰ ਚਾਲੂ ਕਰੋ fileਡਿਜ਼ਾਈਨ ਦੀ ਨਕਲ ਕਰਨ ਲਈ s ਸਾਬਕਾample.
ਸੰਸਲੇਸ਼ਣ	ਚਾਲੂ ਬੰਦ	ਜ਼ਰੂਰੀ ਬਣਾਉਣ ਲਈ IP ਨੂੰ ਚਾਲੂ ਕਰੋ files Intel Quartus Prime ਕੰਪਾਈਲੇਸ਼ਨ ਅਤੇ ਹਾਰਡਵੇਅਰ ਪ੍ਰਦਰਸ਼ਨ ਲਈ।
HDL ਫਾਰਮੈਟ (ਸਿਮੂਲੇਸ਼ਨ ਲਈ)	ਵੇਰੀਲੌਗ VDHL	RTL ਦਾ HDL ਫਾਰਮੈਟ ਚੁਣੋ fileਸਿਮੂਲੇਸ਼ਨ ਲਈ s.
HDL ਫਾਰਮੈਟ (ਸਿੰਥੇਸਿਸ ਲਈ)	ਸਿਰਫ਼ ਵੇਰੀਲੌਗ	RTL ਦਾ HDL ਫਾਰਮੈਟ ਚੁਣੋ fileਸੰਸਲੇਸ਼ਣ ਲਈ s.

ਪੈਰਾਮੀਟਰ	ਵਿਕਲਪ	ਵਰਣਨ
3-ਤਾਰ SPI ਮੋਡੀਊਲ ਤਿਆਰ ਕਰੋ	ਚਾਲੂ ਬੰਦ	3-ਤਾਰ ਦੀ ਬਜਾਏ 4-ਤਾਰ SPI ਇੰਟਰਫੇਸ ਨੂੰ ਚਾਲੂ ਕਰਨ ਲਈ ਚਾਲੂ ਕਰੋ।
Sysref ਮੋਡ	ਇਕ ਨਿਸ਼ਾਨਾ ਆਵਰਤੀ ਸਮੇਂ-ਸਮੇਂ 'ਤੇ ਗੈਪ ਕੀਤਾ ਗਿਆ	ਚੁਣੋ ਕਿ ਕੀ ਤੁਸੀਂ ਚਾਹੁੰਦੇ ਹੋ ਕਿ SYSREF ਅਲਾਈਨਮੈਂਟ ਇੱਕ-ਸ਼ਾਟ ਪਲਸ ਮੋਡ ਹੋਵੇ, ਪੀਰੀਅਡਿਕ, ਜਾਂ ਗੈਪਡ ਪੀਰੀਅਡਿਕ, ਤੁਹਾਡੀਆਂ ਡਿਜ਼ਾਈਨ ਜ਼ਰੂਰਤਾਂ ਅਤੇ ਸਮੇਂ ਦੀ ਲਚਕਤਾ ਦੇ ਆਧਾਰ 'ਤੇ। ਇੱਕ-ਸ਼ਾਟ—SYSREF ਨੂੰ ਇੱਕ-ਸ਼ਾਟ ਪਲਸ ਮੋਡ ਵਿੱਚ ਸਮਰੱਥ ਬਣਾਉਣ ਲਈ ਇਸ ਵਿਕਲਪ ਨੂੰ ਚੁਣੋ। sysref_ctrl[17] ਰਜਿਸਟਰ ਬਿੱਟ ਦਾ ਮੁੱਲ 0 ਹੈ। F-Tile JESD204C ਆਈਪੀ ਰੀਸੈਟ ਡੀਸਰਟ ਤੋਂ ਬਾਅਦ, ਇੱਕ-ਸ਼ਾਟ SYSREF ਪਲਸ ਲਈ sysref_ctrl[17] ਰਜਿਸਟਰ ਦੇ ਮੁੱਲ ਨੂੰ 0 ਤੋਂ 1, ਫਿਰ 0 ਵਿੱਚ ਬਦਲੋ। ਪੀਰੀਅਡਿਕ—ਆਵਰਤੀ ਮੋਡ ਵਿੱਚ SYSREF ਦਾ 50:50 ਡਿਊਟੀ ਚੱਕਰ ਹੁੰਦਾ ਹੈ। SYSREF ਮਿਆਦ E*SYSREF_MULP ਹੈ। ਗੈਪਡ ਪੀਰੀਅਡਿਕ—SYSREF ਕੋਲ 1 ਲਿੰਕ ਕਲਾਕ ਚੱਕਰ ਦੀ ਗ੍ਰੈਨਿਊਲਿਟੀ ਦਾ ਪ੍ਰੋਗਰਾਮੇਬਲ ਡਿਊਟੀ ਚੱਕਰ ਹੈ। SYSREF ਮਿਆਦ E*SYSREF_MULP ਹੈ। ਰੇਂਜ ਤੋਂ ਬਾਹਰ ਡਿਊਟੀ ਸਾਈਕਲ ਸੈਟਿੰਗ ਲਈ, SYSREF ਜਨਰੇਸ਼ਨ ਬਲਾਕ ਨੂੰ ਆਪਣੇ ਆਪ 50:50 ਡਿਊਟੀ ਚੱਕਰ ਦਾ ਅਨੁਮਾਨ ਲਗਾਉਣਾ ਚਾਹੀਦਾ ਹੈ। ਨੂੰ ਵੇਖੋ SYSREF ਜਨਰੇਟਰ SYSREF ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ ਲਈ ਸੈਕਸ਼ਨ ਮਿਆਦ.
ਬੋਰਡ ਚੁਣੋ	ਕੋਈ ਨਹੀਂ	ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਬੋਰਡ ਦੀ ਚੋਣ ਕਰੋample. ਕੋਈ ਨਹੀਂ—ਇਹ ਵਿਕਲਪ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਹਾਰਡਵੇਅਰ ਪਹਿਲੂਆਂ ਨੂੰ ਸ਼ਾਮਲ ਨਹੀਂ ਕਰਦਾample. ਸਾਰੀਆਂ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਾਂ ਨੂੰ ਵਰਚੁਅਲ ਪਿੰਨ 'ਤੇ ਸੈੱਟ ਕੀਤਾ ਜਾਵੇਗਾ।
ਟੈਸਟ ਪੈਟਰਨ	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	ਪੈਟਰਨ ਜਨਰੇਟਰ ਅਤੇ ਚੈਕਰ ਟੈਸਟ ਪੈਟਰਨ ਚੁਣੋ। ਪੈਟਰਨ ਜਨਰੇਟਰ—JESD204C ਸਪੋਰਟ PRBS ਪੈਟਰਨ ਜਨਰੇਟਰ ਪ੍ਰਤੀ ਡਾਟਾample. ਇਸਦਾ ਮਤਲਬ ਹੈ ਕਿ ਡੇਟਾ ਦੀ ਚੌੜਾਈ N+CS ਵਿਕਲਪ ਹੈ। PRBS ਪੈਟਰਨ ਜਨਰੇਟਰ ਅਤੇ ਚੈਕਰ ਡੇਟਾ ਬਣਾਉਣ ਲਈ ਉਪਯੋਗੀ ਹਨampਟੈਸਟਿੰਗ ਲਈ le stimulus ਅਤੇ ਇਹ ADC/DAC ਕਨਵਰਟਰ 'ਤੇ PRBS ਟੈਸਟ ਮੋਡ ਦੇ ਅਨੁਕੂਲ ਨਹੀਂ ਹੈ। Ramp ਪੈਟਰਨ ਜਨਰੇਟਰ—JESD204C ਲਿੰਕ ਲੇਅਰ ਆਮ ਤੌਰ 'ਤੇ ਕੰਮ ਕਰਦੀ ਹੈ ਪਰ ਬਾਅਦ ਵਿੱਚ ਟਰਾਂਸਪੋਰਟ ਨੂੰ ਅਸਮਰੱਥ ਕਰ ਦਿੱਤਾ ਜਾਂਦਾ ਹੈ ਅਤੇ ਫਾਰਮੈਟਰ ਤੋਂ ਇਨਪੁਟ ਨੂੰ ਅਣਡਿੱਠ ਕੀਤਾ ਜਾਂਦਾ ਹੈ। ਹਰ ਲੇਨ ਇੱਕ ਸਮਾਨ ਓਕਟੇਟ ਸਟ੍ਰੀਮ ਨੂੰ ਪ੍ਰਸਾਰਿਤ ਕਰਦੀ ਹੈ ਜੋ 0x00 ਤੋਂ 0xFF ਤੱਕ ਵਧਦੀ ਹੈ ਅਤੇ ਫਿਰ ਦੁਹਰਾਉਂਦੀ ਹੈ। ਆਰamp ਪੈਟਰਨ ਟੈਸਟ prbs_test_ctl ਦੁਆਰਾ ਸਮਰੱਥ ਹੈ। PRBS ਪੈਟਰਨ ਚੈਕਰ—JESD204C PRBS ਸਕ੍ਰੈਂਬਲਰ ਸਵੈ-ਸਮਕਾਲੀ ਹੈ ਅਤੇ ਇਹ ਉਮੀਦ ਕੀਤੀ ਜਾਂਦੀ ਹੈ ਕਿ ਜਦੋਂ IP ਕੋਰ ਲਿੰਕ ਅੱਪ ਨੂੰ ਡੀਕੋਡ ਕਰਨ ਦੇ ਯੋਗ ਹੁੰਦਾ ਹੈ, ਤਾਂ ਸਕ੍ਰੈਂਬਲਿੰਗ ਸੀਡ ਪਹਿਲਾਂ ਹੀ ਸਮਕਾਲੀ ਹੋ ਜਾਂਦਾ ਹੈ। PRBS ਸਕ੍ਰੈਂਬਲਿੰਗ ਬੀਜ ਸਵੈ-ਸ਼ੁਰੂਆਤੀ ਕਰਨ ਲਈ 8 ਓਕਟੇਟ ਲਵੇਗਾ। Ramp ਪੈਟਰਨ ਚੈਕਰ—JESD204C ਸਕ੍ਰੈਂਬਲਿੰਗ ਸਵੈ-ਸਮਕਾਲੀ ਹੈ ਅਤੇ ਇਹ ਉਮੀਦ ਕੀਤੀ ਜਾਂਦੀ ਹੈ ਕਿ ਜਦੋਂ IP ਕੋਰ ਲਿੰਕ ਅੱਪ ਨੂੰ ਡੀਕੋਡ ਕਰਨ ਦੇ ਯੋਗ ਹੁੰਦਾ ਹੈ, ਤਾਂ ਸਕ੍ਰੈਂਬਲਿੰਗ ਸੀਡ ਪਹਿਲਾਂ ਹੀ ਸਮਕਾਲੀ ਹੁੰਦਾ ਹੈ। ਪਹਿਲਾ ਵੈਧ ਔਕਟ r ਦੇ ਰੂਪ ਵਿੱਚ ਲੋਡ ਕੀਤਾ ਜਾਂਦਾ ਹੈamp ਸ਼ੁਰੂਆਤੀ ਮੁੱਲ. ਬਾਅਦ ਦੇ ਡੇਟਾ ਨੂੰ 0xFF ਤੱਕ ਵਧਾਉਣਾ ਚਾਹੀਦਾ ਹੈ ਅਤੇ 0x00 ਤੱਕ ਰੋਲ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ। ਆਰamp ਪੈਟਰਨ ਚੈਕਰ ਨੂੰ ਸਾਰੀਆਂ ਲੇਨਾਂ ਵਿੱਚ ਇੱਕੋ ਜਿਹੇ ਪੈਟਰਨ ਦੀ ਜਾਂਚ ਕਰਨੀ ਚਾਹੀਦੀ ਹੈ।
ਅੰਦਰੂਨੀ ਸੀਰੀਅਲ ਲੂਪਬੈਕ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ	ਚਾਲੂ ਬੰਦ	ਅੰਦਰੂਨੀ ਸੀਰੀਅਲ ਲੂਪਬੈਕ ਚੁਣੋ।
ਕਮਾਂਡ ਚੈਨਲ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ	ਚਾਲੂ ਬੰਦ	ਕਮਾਂਡ ਚੈਨਲ ਪੈਟਰਨ ਚੁਣੋ।

ਡਾਇਰੈਕਟਰੀ ਬਣਤਰ
F-ਟਾਈਲ JESD204C ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਡਾਇਰੈਕਟਰੀਆਂ ਵਿੱਚ ਪੈਦਾ ਹੁੰਦਾ ਹੈ fileਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ samples.

ਚਿੱਤਰ 3. F-Tile JESD204C Intel Agilex ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਡਾਇਰੈਕਟਰੀ ਢਾਂਚਾample

ਸਾਰਣੀ 7. ਡਾਇਰੈਕਟਰੀ Files

ਫੋਲਡਰ	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
ਸਿਮੂਲੇਸ਼ਨ / ਸਲਾਹਕਾਰ	modelsim_sim.tcl tb_top_waveform.do
ਸਿਮੂਲੇਸ਼ਨ/ਸਿਨੋਪਸੀ	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

ਡਿਜ਼ਾਈਨ ਦੀ ਨਕਲ ਕਰਨਾ ਸਾਬਕਾampਲੇ ਟੈਸਟਬੈਂਚ

ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample testbench ਤੁਹਾਡੇ ਤਿਆਰ ਡਿਜ਼ਾਈਨ ਦੀ ਨਕਲ ਕਰਦਾ ਹੈ।

ਚਿੱਤਰ 4. ਵਿਧੀ

ਡਿਜ਼ਾਈਨ ਦੀ ਨਕਲ ਕਰਨ ਲਈ, ਹੇਠਾਂ ਦਿੱਤੇ ਕਦਮਾਂ ਨੂੰ ਪੂਰਾ ਕਰੋ:

1. ਵਰਕਿੰਗ ਡਾਇਰੈਕਟਰੀ ਨੂੰ ਇਸ ਵਿੱਚ ਬਦਲੋample_design_directory>/ਸਿਮੂਲੇਸ਼ਨ/ .
2. ਕਮਾਂਡ ਲਾਈਨ ਵਿੱਚ, ਸਿਮੂਲੇਸ਼ਨ ਸਕ੍ਰਿਪਟ ਚਲਾਓ। ਹੇਠਾਂ ਦਿੱਤੀ ਸਾਰਣੀ ਸਮਰਥਿਤ ਸਿਮੂਲੇਟਰਾਂ ਨੂੰ ਚਲਾਉਣ ਲਈ ਕਮਾਂਡਾਂ ਨੂੰ ਦਰਸਾਉਂਦੀ ਹੈ।

ਸਿਮੂਲੇਟਰ	ਹੁਕਮ
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUI ਤੋਂ ਬਿਨਾਂ)
ਵੀ.ਸੀ.ਐਸ	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

ਸਿਮੂਲੇਸ਼ਨ ਸੁਨੇਹਿਆਂ ਨਾਲ ਖਤਮ ਹੁੰਦਾ ਹੈ ਜੋ ਇਹ ਦਰਸਾਉਂਦੇ ਹਨ ਕਿ ਦੌੜ ਸਫਲ ਸੀ ਜਾਂ ਨਹੀਂ।

ਚਿੱਤਰ 5. ਸਫਲ ਸਿਮੂਲੇਸ਼ਨ
ਇਹ ਚਿੱਤਰ VCS ਸਿਮੂਲੇਟਰ ਲਈ ਸਫਲ ਸਿਮੂਲੇਸ਼ਨ ਸੁਨੇਹਾ ਦਿਖਾਉਂਦਾ ਹੈ।

ਡਿਜ਼ਾਈਨ ਕੰਪਾਇਲ ਕਰਨਾ ਸਾਬਕਾample

ਕੰਪਾਇਲੇਸ਼ਨ-ਸਿਰਫ ਐਕਸampਪ੍ਰੋਜੈਕਟ ਲਈ, ਇਹਨਾਂ ਕਦਮਾਂ ਦੀ ਪਾਲਣਾ ਕਰੋ:

1. ਸੰਕਲਨ ਡਿਜ਼ਾਈਨ ਨੂੰ ਯਕੀਨੀ ਬਣਾਓ ਸਾਬਕਾampਲੀ ਪੀੜ੍ਹੀ ਪੂਰੀ ਹੋ ਗਈ ਹੈ।
2. Intel Quartus Prime Pro Edition ਸਾਫਟਵੇਅਰ ਵਿੱਚ, Intel Quartus Prime Pro ਐਡੀਸ਼ਨ ਪ੍ਰੋਜੈਕਟ ਨੂੰ ਖੋਲ੍ਹੋample_ design_ ਡਾਇਰੈਕਟਰੀ>/ed/quartus.
3. ਪ੍ਰੋਸੈਸਿੰਗ ਮੀਨੂ 'ਤੇ, ਸੰਕਲਨ ਸ਼ੁਰੂ ਕਰੋ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।

F-ਟਾਈਲ JESD204C ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਵਿਸਤ੍ਰਿਤ ਵੇਰਵਾample

F-ਟਾਈਲ JESD204C ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਲੂਪਬੈਕ ਮੋਡ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਡੇਟਾ ਸਟ੍ਰੀਮਿੰਗ ਦੀ ਕਾਰਜਕੁਸ਼ਲਤਾ ਦਾ ਪ੍ਰਦਰਸ਼ਨ ਕਰਦਾ ਹੈ।
ਤੁਸੀਂ ਆਪਣੀ ਪਸੰਦ ਦੇ ਪੈਰਾਮੀਟਰ ਸੈਟਿੰਗਾਂ ਨੂੰ ਨਿਰਧਾਰਿਤ ਕਰ ਸਕਦੇ ਹੋ ਅਤੇ ਡਿਜ਼ਾਈਨ ਐਕਸ ਤਿਆਰ ਕਰ ਸਕਦੇ ਹੋample.
ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਬੇਸ ਅਤੇ PHY ਵੇਰੀਐਂਟ ਦੋਵਾਂ ਲਈ ਸਿਰਫ ਡੁਪਲੈਕਸ ਮੋਡ ਵਿੱਚ ਉਪਲਬਧ ਹੈ। ਤੁਸੀਂ ਸਿਰਫ਼ ਬੇਸ ਜਾਂ ਸਿਰਫ਼ PHY ਵੇਰੀਐਂਟ ਦੀ ਚੋਣ ਕਰ ਸਕਦੇ ਹੋ ਪਰ IP ਡਿਜ਼ਾਈਨ ਨੂੰ ਤਿਆਰ ਕਰੇਗਾampਬੇਸ ਅਤੇ PHY ਦੋਵਾਂ ਲਈ le.

ਨੋਟ:  ਕੁਝ ਉੱਚ ਡੇਟਾ ਦਰ ਸੰਰਚਨਾਵਾਂ ਸਮੇਂ ਵਿੱਚ ਅਸਫਲ ਹੋ ਸਕਦੀਆਂ ਹਨ। ਸਮੇਂ ਦੀ ਅਸਫਲਤਾ ਤੋਂ ਬਚਣ ਲਈ, F-Tile JESD204C Intel FPGA IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਦੀ ਸੰਰਚਨਾ ਟੈਬ ਵਿੱਚ ਹੇਠਲੇ ਫਰੇਮ ਕਲਾਕ ਫ੍ਰੀਕੁਐਂਸੀ ਗੁਣਕ (FCLK_MULP) ਮੁੱਲ ਨੂੰ ਨਿਰਧਾਰਤ ਕਰਨ 'ਤੇ ਵਿਚਾਰ ਕਰੋ।

ਸਿਸਟਮ ਦੇ ਹਿੱਸੇ

F-ਟਾਈਲ JESD204C ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਇੱਕ ਸਾਫਟਵੇਅਰ-ਆਧਾਰਿਤ ਨਿਯੰਤਰਣ ਪ੍ਰਵਾਹ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ ਜੋ ਸਿਸਟਮ ਕੰਸੋਲ ਸਹਾਇਤਾ ਦੇ ਨਾਲ ਜਾਂ ਬਿਨਾਂ ਹਾਰਡ ਕੰਟਰੋਲ ਯੂਨਿਟ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ।

ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਅੰਦਰੂਨੀ ਅਤੇ ਬਾਹਰੀ ਲੂਪਬੈਕ ਮੋਡਾਂ ਵਿੱਚ ਇੱਕ ਆਟੋ ਲਿੰਕ ਅੱਪ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ।

JTAG Avalon ਮਾਸਟਰ ਬ੍ਰਿਜ ਨੂੰ
ਜੇTAG Avalon Master Bridge ਤੱਕ ਮੇਮਰੀ-ਮੈਪਡ F-Tile JESD204C IP ਅਤੇ J ਦੁਆਰਾ ਪੈਰੀਫਿਰਲ IP ਨਿਯੰਤਰਣ ਅਤੇ ਸਥਿਤੀ ਰਜਿਸਟਰਾਂ ਤੱਕ ਪਹੁੰਚ ਕਰਨ ਲਈ ਹੋਸਟ ਸਿਸਟਮ ਵਿਚਕਾਰ ਇੱਕ ਕਨੈਕਸ਼ਨ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।TAG ਇੰਟਰਫੇਸ.

ਚਿੱਤਰ 6. ਸਿਸਟਮ ਨਾਲ ਜੇTAG Avalon ਮਾਸਟਰ ਬ੍ਰਿਜ ਕੋਰ ਨੂੰ

ਨੋਟ:  ਸਿਸਟਮ ਘੜੀ J ਨਾਲੋਂ ਘੱਟੋ-ਘੱਟ 2X ਤੇਜ਼ ਹੋਣੀ ਚਾਹੀਦੀ ਹੈTAG ਘੜੀ ਸਿਸਟਮ ਕਲਾਕ ਇਸ ਡਿਜ਼ਾਈਨ ਵਿੱਚ mgmt_clk (100MHz) ਹੈample.

ਪੈਰਲਲ I/O (PIO) ਕੋਰ
Avalon ਇੰਟਰਫੇਸ ਦੇ ਨਾਲ ਪੈਰਲਲ ਇੰਪੁੱਟ/ਆਊਟਪੁੱਟ (PIO) ਕੋਰ ਇੱਕ Avalon ਮੈਮੋਰੀ-ਮੈਪਡ ਸਲੇਵ ਪੋਰਟ ਅਤੇ ਆਮ ਮਕਸਦ I/O ਪੋਰਟਾਂ ਵਿਚਕਾਰ ਇੱਕ ਮੈਮੋਰੀ-ਮੈਪਡ ਇੰਟਰਫੇਸ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ। I/O ਪੋਰਟਾਂ ਜਾਂ ਤਾਂ ਆਨ-ਚਿੱਪ ਉਪਭੋਗਤਾ ਤਰਕ ਨਾਲ ਜੁੜਦੀਆਂ ਹਨ, ਜਾਂ I/O ਪਿੰਨਾਂ ਨਾਲ ਜੁੜਦੀਆਂ ਹਨ ਜੋ FPGA ਤੋਂ ਬਾਹਰੀ ਡਿਵਾਈਸਾਂ ਨਾਲ ਜੁੜਦੀਆਂ ਹਨ।

ਚਿੱਤਰ 7. ਇਨਪੁਟ ਪੋਰਟਾਂ, ਆਉਟਪੁੱਟ ਪੋਰਟਾਂ, ਅਤੇ IRQ ਸਹਾਇਤਾ ਨਾਲ PIO ਕੋਰ
ਮੂਲ ਰੂਪ ਵਿੱਚ, ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਕੰਪੋਨੈਂਟ ਇੰਟਰੱਪਟ ਸਰਵਿਸ ਲਾਈਨ (IRQ) ਨੂੰ ਅਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ।

PIO I/O ਪੋਰਟਾਂ ਨੂੰ ਉੱਚ ਪੱਧਰੀ HDL 'ਤੇ ਨਿਰਧਾਰਤ ਕੀਤਾ ਗਿਆ ਹੈ file (ਇਨਪੁਟ ਪੋਰਟਾਂ ਲਈ io_ ਸਥਿਤੀ, ਆਉਟਪੁੱਟ ਪੋਰਟਾਂ ਲਈ io_ ਕੰਟਰੋਲ)।

ਹੇਠਾਂ ਦਿੱਤੀ ਸਾਰਣੀ ਵਿਕਾਸ ਕਿੱਟ 'ਤੇ DIP ਸਵਿੱਚ ਅਤੇ LED ਲਈ I/O ਪੋਰਟਾਂ ਦੀ ਸਥਿਤੀ ਅਤੇ ਨਿਯੰਤਰਣ ਲਈ ਸਿਗਨਲ ਕਨੈਕਟੀਵਿਟੀ ਦਾ ਵਰਣਨ ਕਰਦੀ ਹੈ।

ਸਾਰਣੀ 8. PIO ਕੋਰ I/O ਪੋਰਟਸ

ਪੋਰਟ	ਬਿੱਟ	ਸਿਗਨਲ
ਆਊਟ_ਪੋਰਟ	0	USER_LED SPI ਪ੍ਰੋਗਰਾਮਿੰਗ ਹੋ ਗਈ
	31:1	ਰਾਖਵਾਂ
ਇਨ_ਪੋਰਟ	0	USER_DIP ਅੰਦਰੂਨੀ ਸੀਰੀਅਲ ਲੂਪਬੈਕ ਸਮਰੱਥ ਬੰਦ = 1 ਆਨ = 0
	1	USER_DIP FPGA-ਤਿਆਰ SYSREF ਸਮਰੱਥ ਬੰਦ = 1 ਆਨ = 0
	31:2	ਰਾਖਵਾਂ.

ਐਸਪੀਆਈ ਮਾਸਟਰ
SPI ਮਾਸਟਰ ਮੋਡੀਊਲ IP ਕੈਟਾਲਾਗ ਸਟੈਂਡਰਡ ਲਾਇਬ੍ਰੇਰੀ ਵਿੱਚ ਇੱਕ ਸਟੈਂਡਰਡ ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਕੰਪੋਨੈਂਟ ਹੈ। ਇਹ ਮੋਡੀਊਲ ਬਾਹਰੀ ਕਨਵਰਟਰਾਂ ਦੀ ਸੰਰਚਨਾ ਦੀ ਸਹੂਲਤ ਲਈ SPI ਪ੍ਰੋਟੋਕੋਲ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ (ਸਾਬਕਾ ਲਈample, ADC, DAC, ਅਤੇ ਬਾਹਰੀ ਘੜੀ ਜਨਰੇਟਰ) ਇਹਨਾਂ ਡਿਵਾਈਸਾਂ ਦੇ ਅੰਦਰ ਇੱਕ ਸਟ੍ਰਕਚਰਡ ਰਜਿਸਟਰ ਸਪੇਸ ਰਾਹੀਂ।

ਐਸਪੀਆਈ ਮਾਸਟਰ ਕੋਲ ਏਵਲੋਨ ਮੈਮੋਰੀ-ਮੈਪਡ ਇੰਟਰਫੇਸ ਹੈ ਜੋ ਏਵਲੋਨ ਮਾਸਟਰ (ਜੇ) ਨਾਲ ਜੁੜਦਾ ਹੈTAG Avalon ਮਾਸਟਰ ਬ੍ਰਿਜ ਤੱਕ) Avalon ਮੈਮੋਰੀ-ਮੈਪਡ ਇੰਟਰਕਨੈਕਟ ਦੁਆਰਾ। SPI ਮਾਸਟਰ ਨੂੰ Avalon ਮਾਸਟਰ ਤੋਂ ਕੌਂਫਿਗਰੇਸ਼ਨ ਨਿਰਦੇਸ਼ ਪ੍ਰਾਪਤ ਹੁੰਦੇ ਹਨ।

SPI ਮਾਸਟਰ ਮੋਡੀਊਲ 32 ਸੁਤੰਤਰ SPI ਗੁਲਾਮਾਂ ਤੱਕ ਕੰਟਰੋਲ ਕਰਦਾ ਹੈ। SCLK ਬੌਡ ਦਰ ਨੂੰ 20 MHz (5 ਦੁਆਰਾ ਵੰਡਿਆ ਜਾ ਸਕਦਾ ਹੈ) ਲਈ ਕੌਂਫਿਗਰ ਕੀਤਾ ਗਿਆ ਹੈ।
ਇਹ ਮੋਡੀਊਲ ਇੱਕ 4-ਤਾਰ, 24-ਬਿੱਟ ਚੌੜਾਈ ਇੰਟਰਫੇਸ ਲਈ ਕੌਂਫਿਗਰ ਕੀਤਾ ਗਿਆ ਹੈ। ਜੇਕਰ ਜਨਰੇਟ 3-ਵਾਇਰ SPI ਮੋਡੀਊਲ ਵਿਕਲਪ ਚੁਣਿਆ ਜਾਂਦਾ ਹੈ, ਤਾਂ SPI ਮਾਸਟਰ ਦੇ 4-ਤਾਰ ਆਉਟਪੁੱਟ ਨੂੰ 3-ਤਾਰ ਵਿੱਚ ਬਦਲਣ ਲਈ ਇੱਕ ਵਾਧੂ ਮੋਡੀਊਲ ਤੁਰੰਤ ਬਣਾਇਆ ਜਾਂਦਾ ਹੈ।

ਆਈ.ਓ.ਪੀ.ਐਲ
IOPLL ਫਰੇਮ_clk ਅਤੇ link_clk ਬਣਾਉਣ ਲਈ ਲੋੜੀਂਦੀ ਘੜੀ ਤਿਆਰ ਕਰਦਾ ਹੈ। PLL ਲਈ ਹਵਾਲਾ ਘੜੀ ਸੰਰਚਨਾਯੋਗ ਹੈ ਪਰ 33 ਦੇ ਡੇਟਾ ਰੇਟ/ਫੈਕਟਰ ਤੱਕ ਸੀਮਿਤ ਹੈ।

• ਡਿਜ਼ਾਈਨ ਲਈ ਸਾਬਕਾample ਜੋ 24.33024 Gbps ਦੀ ਡਾਟਾ ਦਰ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ, frame_clk ਅਤੇ link_clk ਲਈ ਕਲਾਕ ਦਰ 368.64 MHz ਹੈ।
• ਡਿਜ਼ਾਈਨ ਲਈ ਸਾਬਕਾample ਜੋ 32 Gbps ਦੀ ਡਾਟਾ ਦਰ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ, frame_clk ਅਤੇ link_clk ਲਈ ਕਲਾਕ ਦਰ 484.848 MHz ਹੈ।

SYSREF ਜੇਨਰੇਟਰ
SYSREF F-Tile JESD204C ਇੰਟਰਫੇਸ ਵਾਲੇ ਡੇਟਾ ਕਨਵਰਟਰਾਂ ਲਈ ਇੱਕ ਨਾਜ਼ੁਕ ਟਾਈਮਿੰਗ ਸਿਗਨਲ ਹੈ।

ਡਿਜ਼ਾਈਨ ਵਿੱਚ SYSREF ਜਨਰੇਟਰ ਸਾਬਕਾample ਦੀ ਵਰਤੋਂ ਸਿਰਫ ਡੁਪਲੈਕਸ JESD204C IP ਲਿੰਕ ਸ਼ੁਰੂਆਤੀ ਪ੍ਰਦਰਸ਼ਨ ਦੇ ਉਦੇਸ਼ ਲਈ ਕੀਤੀ ਜਾਂਦੀ ਹੈ। JESD204C ਸਬਕਲਾਸ 1 ਸਿਸਟਮ ਲੈਵਲ ਐਪਲੀਕੇਸ਼ਨ ਵਿੱਚ, ਤੁਹਾਨੂੰ ਡਿਵਾਈਸ ਘੜੀ ਦੇ ਸਮਾਨ ਸਰੋਤ ਤੋਂ SYSREF ਬਣਾਉਣਾ ਚਾਹੀਦਾ ਹੈ।

F-Tile JESD204C IP ਲਈ, SYSREF ਕੰਟਰੋਲ ਰਜਿਸਟਰ ਦਾ SYSREF ਗੁਣਕ (SYSREF_MULP) SYSREF ਮਿਆਦ ਨੂੰ ਪਰਿਭਾਸ਼ਿਤ ਕਰਦਾ ਹੈ, ਜੋ ਕਿ E ਪੈਰਾਮੀਟਰ ਦਾ n-ਪੂਰਨ ਅੰਕ ਹੈ।

ਤੁਹਾਨੂੰ E*SYSREF_MULP ≤16 ਯਕੀਨੀ ਬਣਾਉਣਾ ਚਾਹੀਦਾ ਹੈ। ਸਾਬਕਾ ਲਈample, ਜੇਕਰ E=1, SYSREF_MULP ਲਈ ਕਾਨੂੰਨੀ ਸੈਟਿੰਗ 1-16 ਦੇ ਅੰਦਰ ਹੋਣੀ ਚਾਹੀਦੀ ਹੈ, ਅਤੇ ਜੇਕਰ E=3, SYSREF_MULP ਲਈ ਕਾਨੂੰਨੀ ਸੈਟਿੰਗ 1-5 ਦੇ ਅੰਦਰ ਹੋਣੀ ਚਾਹੀਦੀ ਹੈ।

ਨੋਟ:  ਜੇਕਰ ਤੁਸੀਂ ਇੱਕ ਸੀਮਾ ਤੋਂ ਬਾਹਰ ਦਾ SYSREF_MULP ਸੈੱਟ ਕਰਦੇ ਹੋ, ਤਾਂ SYSREF ਜਨਰੇਟਰ ਸੈਟਿੰਗ ਨੂੰ SYSREF_MULP=1 'ਤੇ ਫਿਕਸ ਕਰ ਦੇਵੇਗਾ।
ਤੁਸੀਂ ਇਹ ਚੋਣ ਕਰ ਸਕਦੇ ਹੋ ਕਿ ਕੀ ਤੁਸੀਂ ਚਾਹੁੰਦੇ ਹੋ ਕਿ SYSREF ਕਿਸਮ ਨੂੰ ਇੱਕ-ਸ਼ਾਟ ਪਲਸ, ਪੀਰੀਅਡਿਕ, ਜਾਂ ਗੈਪਡ ਪੀਰੀਅਡਿਕ ਹੋਵੇ।ampF-Tile JESD204C Intel FPGA IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ le ਡਿਜ਼ਾਈਨ ਟੈਬ।

ਸਾਰਣੀ 9. Exampਪੀਰੀਅਡਿਕ ਅਤੇ ਗੈਪਡ ਪੀਰੀਓਡਿਕ SYSREF ਕਾਊਂਟਰ ਦੇ ਲੇਸ

E	SYSREF_MULP	SYSREF ਪੀਰੀਅਡ (E*SYSREF_MULP* 32)	ਡਿਊਟੀ ਸਾਈਕਲ	ਵਰਣਨ
1	1	32	1..31 (ਪ੍ਰੋਗਰਾਮੇਬਲ)	ਗੈਪਡ ਪੀਰੀਅਡਿਕ
1	1	32	16 (ਸਥਿਰ)	ਆਵਰਤੀ
1	2	64	1..63 (ਪ੍ਰੋਗਰਾਮੇਬਲ)	ਗੈਪਡ ਪੀਰੀਅਡਿਕ
1	2	64	32 (ਸਥਿਰ)	ਆਵਰਤੀ
1	16	512	1..511 (ਪ੍ਰੋਗਰਾਮੇਬਲ)	ਗੈਪਡ ਪੀਰੀਅਡਿਕ
1	16	512	256 (ਸਥਿਰ)	ਆਵਰਤੀ
2	3	19	1..191 (ਪ੍ਰੋਗਰਾਮੇਬਲ)	ਗੈਪਡ ਪੀਰੀਅਡਿਕ
2	3	192	96 (ਸਥਿਰ)	ਆਵਰਤੀ
2	8	512	1..511 (ਪ੍ਰੋਗਰਾਮੇਬਲ)	ਗੈਪਡ ਪੀਰੀਅਡਿਕ
2	8	512	256 (ਸਥਿਰ)	ਆਵਰਤੀ
2	9 (ਗੈਰ-ਕਾਨੂੰਨੀ)	64	32 (ਸਥਿਰ)	ਗੈਪਡ ਪੀਰੀਅਡਿਕ
2	9 (ਗੈਰ-ਕਾਨੂੰਨੀ)	64	32 (ਸਥਿਰ)	ਆਵਰਤੀ

 

ਸਾਰਣੀ 10. SYSREF ਕੰਟਰੋਲ ਰਜਿਸਟਰ
ਤੁਸੀਂ SYSREF ਨਿਯੰਤਰਣ ਰਜਿਸਟਰਾਂ ਨੂੰ ਗਤੀਸ਼ੀਲ ਤੌਰ 'ਤੇ ਮੁੜ ਸੰਰਚਿਤ ਕਰ ਸਕਦੇ ਹੋ ਜੇਕਰ ਰਜਿਸਟਰ ਸੈਟਿੰਗ ਤੁਹਾਡੇ ਦੁਆਰਾ ਨਿਰਧਾਰਿਤ ਸੈਟਿੰਗ ਤੋਂ ਵੱਖਰੀ ਹੈ ਜਦੋਂ ਤੁਸੀਂ ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕੀਤਾ ਸੀ।ample. F-Tile JESD204C Intel FPGA IP ਰੀਸੈਟ ਤੋਂ ਬਾਹਰ ਹੋਣ ਤੋਂ ਪਹਿਲਾਂ SYSREF ਰਜਿਸਟਰਾਂ ਨੂੰ ਕੌਂਫਿਗਰ ਕਰੋ। ਜੇਕਰ ਤੁਸੀਂ ਦੁਆਰਾ ਬਾਹਰੀ SYSREF ਜਨਰੇਟਰ ਦੀ ਚੋਣ ਕਰਦੇ ਹੋ
sysref_ctrl[7] ਰਜਿਸਟਰ ਬਿੱਟ, ਤੁਸੀਂ SYSREF ਕਿਸਮ, ਗੁਣਕ, ਡਿਊਟੀ ਚੱਕਰ ਅਤੇ ਪੜਾਅ ਲਈ ਸੈਟਿੰਗਾਂ ਨੂੰ ਅਣਡਿੱਠ ਕਰ ਸਕਦੇ ਹੋ।

ਬਿੱਟ	ਪੂਰਵ-ਨਿਰਧਾਰਤ ਮੁੱਲ	ਵਰਣਨ
sysref_ctrl[1:0]	2'b00: ਇੱਕ-ਸ਼ਾਟ 2'b01: ਆਵਰਤੀ 2'b10: ਗੈਪਡ ਪੀਰੀਅਡਿਕ	SYSREF ਕਿਸਮ। ਡਿਫੌਲਟ ਮੁੱਲ ਵਿੱਚ SYSREF ਮੋਡ ਸੈਟਿੰਗ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ Exampਲੇ ਡਿਜ਼ਾਇਨ F-Tile JESD204C Intel FPGA IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ ਟੈਬ.
sysref_ctrl[6:2]	5'ਬੀ 00001	SYSREF ਗੁਣਕ। ਇਹ SYSREF_MULP ਖੇਤਰ ਆਵਰਤੀ ਅਤੇ ਗੈਪਡ-ਪੀਰੀਓਡਿਕ SYSREF ਕਿਸਮ 'ਤੇ ਲਾਗੂ ਹੁੰਦਾ ਹੈ। F-Tile JESD1C IP ਰੀਸੈੱਟ ਤੋਂ ਬਾਹਰ ਹੋਣ ਤੋਂ ਪਹਿਲਾਂ ਤੁਹਾਨੂੰ E*SYSREF_MULP ਮੁੱਲ 16 ਤੋਂ 204 ਦੇ ਵਿਚਕਾਰ ਹੋਣ ਨੂੰ ਯਕੀਨੀ ਬਣਾਉਣ ਲਈ ਗੁਣਕ ਮੁੱਲ ਨੂੰ ਕੌਂਫਿਗਰ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ। ਜੇਕਰ E*SYSREF_MULP ਮੁੱਲ ਇਸ ਰੇਂਜ ਤੋਂ ਬਾਹਰ ਹੈ, ਤਾਂ ਗੁਣਕ ਮੁੱਲ 5'b00001 'ਤੇ ਡਿਫੌਲਟ ਹੁੰਦਾ ਹੈ।
sysref_ctrl[7]	ਡੁਪਲੈਕਸ ਡਾਟਾਪਾਥ: 1'b1 ਸਿੰਪਲੈਕਸ TX ਜਾਂ RX ਡੇਟਾਪਾਥ: 1'b0	SYSREF ਦੀ ਚੋਣ ਕਰੋ। ਪੂਰਵ-ਨਿਰਧਾਰਤ ਮੁੱਲ ਸਾਬਕਾ ਵਿੱਚ ਡੇਟਾ ਮਾਰਗ ਸੈਟਿੰਗ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈampF-Tile JESD204C Intel FPGA IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ le ਡਿਜ਼ਾਈਨ ਟੈਬ। 0: ਸਿੰਪਲੈਕਸ TX ਜਾਂ RX (ਬਾਹਰੀ SYSREF) 1: ਡੁਪਲੈਕਸ (ਅੰਦਰੂਨੀ SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF ਡਿਊਟੀ ਚੱਕਰ ਜਦੋਂ SYSREF ਕਿਸਮ ਪੀਰੀਅਡਿਕ ਜਾਂ ਗੈਪਡ ਪੀਰੀਅਡਿਕ ਹੁੰਦੀ ਹੈ। F-Tile JESD204C IP ਰੀਸੈਟ ਤੋਂ ਬਾਹਰ ਹੋਣ ਤੋਂ ਪਹਿਲਾਂ ਤੁਹਾਨੂੰ ਡਿਊਟੀ ਚੱਕਰ ਨੂੰ ਕੌਂਫਿਗਰ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ। ਅਧਿਕਤਮ ਮੁੱਲ = (E*SYSREF_MULP*32)-1 ਸਾਬਕਾ ਲਈampLe: 50% ਡਿਊਟੀ ਚੱਕਰ = (E*SYSREF_MULP*32)/2 ਜੇਕਰ ਤੁਸੀਂ ਇਸ ਰਜਿਸਟਰ ਫੀਲਡ ਨੂੰ ਕੌਂਫਿਗਰ ਨਹੀਂ ਕਰਦੇ ਹੋ, ਜਾਂ ਜੇਕਰ ਤੁਸੀਂ ਰਜਿਸਟਰ ਫੀਲਡ ਨੂੰ 50 ਜਾਂ ਵੱਧ ਤੋਂ ਵੱਧ ਮਨਜ਼ੂਰ ਮੁੱਲ ਤੋਂ ਵੱਧ ਸੰਰਚਿਤ ਕਰਦੇ ਹੋ ਤਾਂ ਡਿਊਟੀ ਚੱਕਰ 0% ਤੱਕ ਡਿਫਾਲਟ ਹੋ ਜਾਂਦਾ ਹੈ।
sysref_ctrl[17]	1'ਬੀ 0	ਮੈਨੁਅਲ ਕੰਟਰੋਲ ਜਦੋਂ SYSREF ਕਿਸਮ ਇੱਕ-ਸ਼ਾਟ ਹੁੰਦੀ ਹੈ। SYSREF ਸਿਗਨਲ ਨੂੰ ਉੱਚ 'ਤੇ ਸੈੱਟ ਕਰਨ ਲਈ 1 ਲਿਖੋ। SYSREF ਸਿਗਨਲ ਨੂੰ ਘੱਟ ਕਰਨ ਲਈ 0 ਲਿਖੋ। ਇੱਕ-ਸ਼ਾਟ ਮੋਡ ਵਿੱਚ ਇੱਕ SYSREF ਪਲਸ ਬਣਾਉਣ ਲਈ ਤੁਹਾਨੂੰ ਇੱਕ 1 ਫਿਰ ਇੱਕ 0 ਲਿਖਣ ਦੀ ਲੋੜ ਹੈ।
sysref_ctrl[31:18]	22'h0	ਰਾਖਵਾਂ.

ਸੀਕੁਏਂਸਰ ਰੀਸੈਟ ਕਰੋ
ਇਹ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵਿੱਚ ਦੋ ਰੀਸੈਟ ਸੀਕੁਏਂਸਰ ਹੁੰਦੇ ਹਨ:

• ਰੀਸੈਟ ਕ੍ਰਮ 0—TX/RX Avalon ਸਟ੍ਰੀਮਿੰਗ ਡੋਮੇਨ, Avalon ਮੈਮੋਰੀ-ਮੈਪਡ ਡੋਮੇਨ, ਕੋਰ PLL, TX PHY, TX ਕੋਰ, ਅਤੇ SYSREF ਜਨਰੇਟਰ ਲਈ ਰੀਸੈਟ ਨੂੰ ਹੈਂਡਲ ਕਰਦਾ ਹੈ।
• ਰੀਸੈਟ ਕ੍ਰਮ 1—RX PHY ਅਤੇ RX ਕੋਰ 'ਤੇ ਰੀਸੈਟ ਨੂੰ ਹੈਂਡਲ ਕਰਦਾ ਹੈ।

3-ਤਾਰ SPI
ਇਹ ਮੋਡੀਊਲ SPI ਇੰਟਰਫੇਸ ਨੂੰ 3-ਤਾਰ ਵਿੱਚ ਬਦਲਣ ਲਈ ਵਿਕਲਪਿਕ ਹੈ।

ਸਿਸਟਮ PLL
F-ਟਾਈਲ ਵਿੱਚ ਤਿੰਨ ਆਨ-ਬੋਰਡ ਸਿਸਟਮ PLLs ਹਨ। ਇਹ ਸਿਸਟਮ PLL ਹਾਰਡ IP (MAC, PCS, ਅਤੇ FEC) ਅਤੇ EMIB ਕ੍ਰਾਸਿੰਗ ਲਈ ਪ੍ਰਾਇਮਰੀ ਕਲਾਕ ਸਰੋਤ ਹਨ। ਇਸਦਾ ਮਤਲਬ ਹੈ ਕਿ, ਜਦੋਂ ਤੁਸੀਂ ਸਿਸਟਮ PLL ਕਲਾਕਿੰਗ ਮੋਡ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋ, ਤਾਂ ਬਲਾਕ PMA ਘੜੀ ਦੁਆਰਾ ਨਹੀਂ ਘੜੀ ਜਾਂਦੇ ਹਨ ਅਤੇ FPGA ਕੋਰ ਤੋਂ ਆਉਣ ਵਾਲੀ ਘੜੀ 'ਤੇ ਨਿਰਭਰ ਨਹੀਂ ਹੁੰਦੇ ਹਨ। ਹਰੇਕ ਸਿਸਟਮ PLL ਸਿਰਫ ਇੱਕ ਬਾਰੰਬਾਰਤਾ ਇੰਟਰਫੇਸ ਨਾਲ ਜੁੜੀ ਘੜੀ ਤਿਆਰ ਕਰਦਾ ਹੈ। ਸਾਬਕਾ ਲਈampਲੇ, ਤੁਹਾਨੂੰ 1 GHz 'ਤੇ ਇੱਕ ਇੰਟਰਫੇਸ ਅਤੇ 500 MHz 'ਤੇ ਇੱਕ ਇੰਟਰਫੇਸ ਚਲਾਉਣ ਲਈ ਦੋ ਸਿਸਟਮ PLLs ਦੀ ਲੋੜ ਹੈ। ਸਿਸਟਮ PLL ਦੀ ਵਰਤੋਂ ਕਰਨ ਨਾਲ ਤੁਸੀਂ ਗੁਆਂਢੀ ਲੇਨ ਨੂੰ ਪ੍ਰਭਾਵਿਤ ਕਰਨ ਵਾਲੀ ਲੇਨ ਕਲਾਕ ਤਬਦੀਲੀ ਤੋਂ ਬਿਨਾਂ ਹਰ ਲੇਨ ਦੀ ਸੁਤੰਤਰ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ।
ਹਰੇਕ ਸਿਸਟਮ PLL ਅੱਠ FGT ਸੰਦਰਭ ਘੜੀਆਂ ਵਿੱਚੋਂ ਕਿਸੇ ਇੱਕ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦਾ ਹੈ। ਸਿਸਟਮ PLLs ਇੱਕ ਸੰਦਰਭ ਘੜੀ ਨੂੰ ਸਾਂਝਾ ਕਰ ਸਕਦੇ ਹਨ ਜਾਂ ਵੱਖ-ਵੱਖ ਸੰਦਰਭ ਘੜੀਆਂ ਰੱਖ ਸਕਦੇ ਹਨ। ਹਰੇਕ ਇੰਟਰਫੇਸ ਇਹ ਚੁਣ ਸਕਦਾ ਹੈ ਕਿ ਇਹ ਕਿਹੜਾ ਸਿਸਟਮ PLL ਵਰਤਦਾ ਹੈ, ਪਰ, ਇੱਕ ਵਾਰ ਚੁਣੇ ਜਾਣ ਤੋਂ ਬਾਅਦ, ਇਹ ਸਥਿਰ ਹੈ, ਗਤੀਸ਼ੀਲ ਪੁਨਰ-ਸੰਰਚਨਾ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਮੁੜ ਸੰਰਚਨਾਯੋਗ ਨਹੀਂ ਹੈ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
F-ਟਾਈਲ ਆਰਕੀਟੈਕਚਰ ਅਤੇ PMA ਅਤੇ FEC ਡਾਇਰੈਕਟ PHY IP ਉਪਭੋਗਤਾ ਗਾਈਡ

Intel Agilex F-tile ਡਿਵਾਈਸਾਂ ਵਿੱਚ ਸਿਸਟਮ PLL ਕਲਾਕਿੰਗ ਮੋਡ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ।

ਪੈਟਰਨ ਜੇਨਰੇਟਰ ਅਤੇ ਚੈਕਰ
ਪੈਟਰਨ ਜਨਰੇਟਰ ਅਤੇ ਚੈਕਰ ਡੇਟਾ ਬਣਾਉਣ ਲਈ ਉਪਯੋਗੀ ਹਨamples ਅਤੇ ਜਾਂਚ ਦੇ ਉਦੇਸ਼ਾਂ ਲਈ ਨਿਗਰਾਨੀ.
ਸਾਰਣੀ 11. ਸਮਰਥਿਤ ਪੈਟਰਨ ਜਨਰੇਟਰ

ਪੈਟਰਨ ਜਨਰੇਟਰ	ਵਰਣਨ
PRBS ਪੈਟਰਨ ਜਨਰੇਟਰ	F-ਟਾਈਲ JESD204C ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample PRBS ਪੈਟਰਨ ਜਨਰੇਟਰ ਹੇਠ ਲਿਖੀਆਂ ਪੌਲੀਨੋਮੀਅਲਸ ਦੀ ਡਿਗਰੀ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp ਪੈਟਰਨ ਜਨਰੇਟਰ	ਆਰamp ਹਰ ਅਗਲੇ s ਲਈ ਪੈਟਰਨ ਮੁੱਲ ਵਿੱਚ 1 ਦਾ ਵਾਧਾample ਜਨਰੇਟਰ ਦੀ ਚੌੜਾਈ N ਦੇ ਨਾਲ, ਅਤੇ 0 ਤੱਕ ਰੋਲ ਕਰਦਾ ਹੈ ਜਦੋਂ s ਵਿੱਚ ਸਾਰੇ ਬਿੱਟ ਹੁੰਦੇ ਹਨample ਹਨ 1. ਆਰ ਨੂੰ ਯੋਗ ਕਰੋamp ED ਕੰਟਰੋਲ ਬਲਾਕ ਦੇ tst_ctl ਰਜਿਸਟਰ ਦਾ 1 ਤੋਂ ਬਿੱਟ 2 ਲਿਖ ਕੇ ਪੈਟਰਨ ਜਨਰੇਟਰ।
ਕਮਾਂਡ ਚੈਨਲ ਆਰamp ਪੈਟਰਨ ਜਨਰੇਟਰ	F-ਟਾਈਲ JESD204C ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਕਮਾਂਡ ਚੈਨਲ r ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈamp ਪ੍ਰਤੀ ਲੇਨ ਪੈਟਰਨ ਜਨਰੇਟਰ। ਆਰamp ਪੈਟਰਨ ਮੁੱਲ 1 ਪ੍ਰਤੀ 6 ਬਿੱਟ ਕਮਾਂਡ ਸ਼ਬਦਾਂ ਨਾਲ ਵਧਦਾ ਹੈ। ਸ਼ੁਰੂਆਤੀ ਬੀਜ ਸਾਰੀਆਂ ਲੇਨਾਂ ਵਿੱਚ ਇੱਕ ਵਾਧਾ ਪੈਟਰਨ ਹੈ।

ਸਾਰਣੀ 12. ਸਮਰਥਿਤ ਪੈਟਰਨ ਚੈਕਰ

ਪੈਟਰਨ ਚੈਕਰ	ਵਰਣਨ
PRBS ਪੈਟਰਨ ਚੈਕਰ	ਪੈਟਰਨ ਚੈਕਰ ਵਿੱਚ ਸਕ੍ਰੈਂਬਲਿੰਗ ਸੀਡ ਸਵੈ-ਸਿੰਕਰੋਨਾਈਜ਼ ਹੁੰਦਾ ਹੈ ਜਦੋਂ F-ਟਾਈਲ JESD204C IP ਡੈਸਕਿਊ ਅਲਾਈਨਮੈਂਟ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ। ਪੈਟਰਨ ਚੈਕਰ ਨੂੰ ਸਵੈ-ਸਿੰਕ੍ਰੋਨਾਈਜ਼ ਕਰਨ ਲਈ ਸਕ੍ਰੈਂਬਲਿੰਗ ਬੀਜ ਲਈ 8 ਔਕਟੇਟ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ।
Ramp ਪੈਟਰਨ ਚੈਕਰ	ਪਹਿਲਾ ਵੈਧ ਡੇਟਾ ਐੱਸampਹਰੇਕ ਕਨਵਰਟਰ (M) ਲਈ le ਨੂੰ r ਦੇ ਸ਼ੁਰੂਆਤੀ ਮੁੱਲ ਵਜੋਂ ਲੋਡ ਕੀਤਾ ਜਾਂਦਾ ਹੈamp ਪੈਟਰਨ ਇਸ ਤੋਂ ਬਾਅਦ ਦਾ ਡਾਟਾ ਐੱਸamples ਮੁੱਲਾਂ ਨੂੰ ਹਰੇਕ ਘੜੀ ਦੇ ਚੱਕਰ ਵਿੱਚ ਵੱਧ ਤੋਂ ਵੱਧ 1 ਤੱਕ ਵਧਣਾ ਚਾਹੀਦਾ ਹੈ ਅਤੇ ਫਿਰ 0 ਤੱਕ ਰੋਲ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ।

ਪੈਟਰਨ ਚੈਕਰ	ਵਰਣਨ
	ਸਾਬਕਾ ਲਈample, ਜਦੋਂ S=1, N=16 ਅਤੇ WIDTH_MULP = 2, ਡਾਟਾ ਚੌੜਾਈ ਪ੍ਰਤੀ ਕਨਵਰਟਰ S * WIDTH_MULP * N = 32 ਹੈ। ਅਧਿਕਤਮ ਡਾਟਾ sample ਮੁੱਲ 0xFFFF ਹੈ। ਆਰamp ਪੈਟਰਨ ਚੈਕਰ ਇਹ ਪੁਸ਼ਟੀ ਕਰਦਾ ਹੈ ਕਿ ਸਾਰੇ ਕਨਵਰਟਰਾਂ ਵਿੱਚ ਇੱਕੋ ਜਿਹੇ ਪੈਟਰਨ ਪ੍ਰਾਪਤ ਹੋਏ ਹਨ।
ਕਮਾਂਡ ਚੈਨਲ ਆਰamp ਪੈਟਰਨ ਚੈਕਰ	F-ਟਾਈਲ JESD204C ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਕਮਾਂਡ ਚੈਨਲ r ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈamp ਪੈਟਰਨ ਚੈਕਰ. ਪ੍ਰਾਪਤ ਹੋਇਆ ਪਹਿਲਾ ਕਮਾਂਡ ਸ਼ਬਦ (6 ਬਿੱਟ) ਸ਼ੁਰੂਆਤੀ ਮੁੱਲ ਵਜੋਂ ਲੋਡ ਕੀਤਾ ਗਿਆ ਹੈ। ਉਸੇ ਲੇਨ ਵਿੱਚ ਆਉਣ ਵਾਲੇ ਕਮਾਂਡ ਸ਼ਬਦਾਂ ਨੂੰ 0x3F ਤੱਕ ਵਧਾਉਣਾ ਚਾਹੀਦਾ ਹੈ ਅਤੇ 0x00 ਤੱਕ ਰੋਲ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ। ਕਮਾਂਡ ਚੈਨਲ ਆਰamp ਪੈਟਰਨ ਚੈਕਰ ਆਰ ਲਈ ਜਾਂਚ ਕਰਦਾ ਹੈamp ਸਾਰੀਆਂ ਲੇਨਾਂ ਵਿੱਚ ਪੈਟਰਨ।

F-ਟਾਈਲ JESD204C TX ਅਤੇ RX IP
ਇਹ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਤੁਹਾਨੂੰ ਹਰੇਕ TX/RX ਨੂੰ ਸਿੰਪਲੈਕਸ ਮੋਡ ਜਾਂ ਡੁਪਲੈਕਸ ਮੋਡ ਵਿੱਚ ਕੌਂਫਿਗਰ ਕਰਨ ਦੀ ਇਜਾਜ਼ਤ ਦਿੰਦਾ ਹੈ।
ਡੁਪਲੈਕਸ ਕੌਂਫਿਗਰੇਸ਼ਨਾਂ ਅੰਦਰੂਨੀ ਜਾਂ ਬਾਹਰੀ ਸੀਰੀਅਲ ਲੂਪਬੈਕ ਦੀ ਵਰਤੋਂ ਕਰਕੇ IP ਕਾਰਜਕੁਸ਼ਲਤਾ ਪ੍ਰਦਰਸ਼ਨ ਦੀ ਆਗਿਆ ਦਿੰਦੀਆਂ ਹਨ। IP ਦੇ ਅੰਦਰ CSRs ਨੂੰ IP ਨਿਯੰਤਰਣ ਅਤੇ ਸਥਿਤੀ ਨਿਰੀਖਣ ਦੀ ਆਗਿਆ ਦੇਣ ਲਈ ਅਨੁਕੂਲਿਤ ਨਹੀਂ ਕੀਤਾ ਗਿਆ ਹੈ।

F-ਟਾਈਲ JESD204C ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਘੜੀ ਅਤੇ ਰੀਸੈਟ

F-ਟਾਈਲ JESD204C ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਕੋਲ ਘੜੀ ਅਤੇ ਰੀਸੈਟ ਸਿਗਨਲਾਂ ਦਾ ਸੈੱਟ ਹੈ।

ਸਾਰਣੀ 13.ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਘੜੀਆਂ

ਘੜੀ ਸਿਗਨਲ	ਦਿਸ਼ਾ	ਵਰਣਨ
mgmt_clk	ਇੰਪੁੱਟ	100 MHz ਦੀ ਬਾਰੰਬਾਰਤਾ ਦੇ ਨਾਲ LVDS ਵਿਭਿੰਨ ਘੜੀ।
refclk_xcvr	ਇੰਪੁੱਟ	33 ਦੇ ਡੇਟਾ ਰੇਟ/ਫੈਕਟਰ ਦੀ ਬਾਰੰਬਾਰਤਾ ਦੇ ਨਾਲ ਟ੍ਰਾਂਸਸੀਵਰ ਹਵਾਲਾ ਘੜੀ।
refclk_core	ਇੰਪੁੱਟ	ਕੋਰ ਹਵਾਲਾ ਘੜੀ ਦੇ ਸਮਾਨ ਬਾਰੰਬਾਰਤਾ ਨਾਲ refclk_xcvr.
in_sysref	ਇੰਪੁੱਟ	SYSREF ਸਿਗਨਲ। ਅਧਿਕਤਮ SYSREF ਬਾਰੰਬਾਰਤਾ ਡੇਟਾ ਦਰ/(66x32xE) ਹੈ।
sysref_out	ਆਉਟਪੁੱਟ
txlink_clk rxlink_clk	ਅੰਦਰੂਨੀ	ਡਾਟਾ ਰੇਟ/66 ਦੀ ਬਾਰੰਬਾਰਤਾ ਨਾਲ TX ਅਤੇ RX ਲਿੰਕ ਘੜੀ।
txframe_clk rxframe_clk	ਅੰਦਰੂਨੀ	ਡਾਟਾ ਦਰ ਦੀ ਬਾਰੰਬਾਰਤਾ ਦੇ ਨਾਲ TX ਅਤੇ RX ਫਰੇਮ ਘੜੀ/33 (FCLK_MULP=2) ਡਾਟਾ ਦਰ ਦੀ ਬਾਰੰਬਾਰਤਾ ਦੇ ਨਾਲ TX ਅਤੇ RX ਫਰੇਮ ਘੜੀ/66 (FCLK_MULP=1)
tx_fclk rx_fclk	ਅੰਦਰੂਨੀ	ਡਾਟਾ ਰੇਟ/66 (FCLK_MULP=2) ਦੀ ਬਾਰੰਬਾਰਤਾ ਨਾਲ TX ਅਤੇ RX ਪੜਾਅ ਘੜੀ TX ਅਤੇ RX ਫੇਜ਼ ਕਲਾਕ ਹਮੇਸ਼ਾ ਉੱਚੀ ਹੁੰਦੀ ਹੈ (1'b1) ਜਦੋਂ FCLK_MULP=1
spi_SCLK	ਆਉਟਪੁੱਟ	20 MHz ਦੀ ਬਾਰੰਬਾਰਤਾ ਨਾਲ SPI ਬੌਡ ਰੇਟ ਘੜੀ।

ਜਦੋਂ ਤੁਸੀਂ ਡਿਜ਼ਾਈਨ ਨੂੰ ਲੋਡ ਕਰਦੇ ਹੋ ਤਾਂ ਸਾਬਕਾampਇੱਕ FPGA ਡਿਵਾਈਸ ਵਿੱਚ, ਇੱਕ ਅੰਦਰੂਨੀ ninit_done ਇਵੈਂਟ ਇਹ ਯਕੀਨੀ ਬਣਾਉਂਦਾ ਹੈ ਕਿ ਜੇTAG Avalon ਮਾਸਟਰ ਬ੍ਰਿਜ ਦੇ ਨਾਲ-ਨਾਲ ਹੋਰ ਸਾਰੇ ਬਲਾਕ ਰੀਸੈਟ ਵਿੱਚ ਹਨ।

SYSREF ਜਨਰੇਟਰ ਕੋਲ txlink_clk ਅਤੇ rxlink_clk ਘੜੀਆਂ ਲਈ ਜਾਣਬੁੱਝ ਕੇ ਅਸਿੰਕਰੋਨਸ ਸਬੰਧ ਨੂੰ ਇੰਜੈਕਟ ਕਰਨ ਲਈ ਇਸਦਾ ਸੁਤੰਤਰ ਰੀਸੈਟ ਹੈ। ਇਹ ਵਿਧੀ ਬਾਹਰੀ ਘੜੀ ਚਿੱਪ ਤੋਂ SYSREF ਸਿਗਨਲ ਦੀ ਨਕਲ ਕਰਨ ਵਿੱਚ ਵਧੇਰੇ ਵਿਆਪਕ ਹੈ।

ਸਾਰਣੀ 14. ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਰੀਸੈੱਟ

ਸਿਗਨਲ ਰੀਸੈਟ ਕਰੋ	ਦਿਸ਼ਾ	ਵਰਣਨ
ਗਲੋਬਲ_ਰਸਟ_ਐਨ	ਇੰਪੁੱਟ	J ਨੂੰ ਛੱਡ ਕੇ, ਸਾਰੇ ਬਲਾਕਾਂ ਲਈ ਪੁਸ਼ ਬਟਨ ਗਲੋਬਲ ਰੀਸੈੱਟTAG ਐਵਲੋਨ ਮਾਸਟਰ ਬ੍ਰਿਜ ਤੱਕ.
ninit_done	ਅੰਦਰੂਨੀ	ਜੇ ਲਈ ਰੀਸੈਟ ਰੀਲੀਜ਼ ਆਈਪੀ ਤੋਂ ਆਉਟਪੁੱਟTAG ਐਵਲੋਨ ਮਾਸਟਰ ਬ੍ਰਿਜ ਤੱਕ.
edctl_rst_n	ਅੰਦਰੂਨੀ	ਈਡੀ ਕੰਟਰੋਲ ਬਲਾਕ ਨੂੰ ਜੇ ਦੁਆਰਾ ਰੀਸੈਟ ਕੀਤਾ ਗਿਆ ਹੈTAG ਐਵਲੋਨ ਮਾਸਟਰ ਬ੍ਰਿਜ ਤੱਕ. hw_rst ਅਤੇ global_rst_n ਪੋਰਟਾਂ ED ਕੰਟਰੋਲ ਬਲਾਕ ਨੂੰ ਰੀਸੈਟ ਨਹੀਂ ਕਰਦੀਆਂ ਹਨ।
hw_rst	ਅੰਦਰੂਨੀ	ED ਨਿਯੰਤਰਣ ਬਲਾਕ ਦੇ rst_ctl ਰਜਿਸਟਰ ਨੂੰ ਲਿਖ ਕੇ hw_rst ਦਾ ਦਾਅਵਾ ਕਰੋ ਅਤੇ ਡੀਜ਼ਰਟ ਕਰੋ। mgmt_rst_in_n ਦਾਅਵਾ ਕਰਦਾ ਹੈ ਜਦੋਂ hw_rst ਦਾ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ।
mgmt_rst_in_n	ਅੰਦਰੂਨੀ	ਵੱਖ-ਵੱਖ IPs ਦੇ Avalon ਮੈਮੋਰੀ-ਮੈਪ ਕੀਤੇ ਇੰਟਰਫੇਸਾਂ ਅਤੇ ਰੀਸੈਟ ਸੀਕੁਏਂਸਰਾਂ ਦੇ ਇਨਪੁਟਸ ਲਈ ਰੀਸੈਟ ਕਰੋ:  F-ਟਾਈਲ JESD20C IP ਡੁਪਲੈਕਸ ਨੇਟਿਵ PHY ਲਈ j204c_reconfig_reset SPI ਮਾਸਟਰ ਲਈ spi_rst_n PIO ਸਥਿਤੀ ਅਤੇ ਨਿਯੰਤਰਣ ਲਈ pio_rst_n ਰੀਸੈਟ ਸੀਕੁਏਂਸਰ 0 ਅਤੇ 0 ਦਾ reset_in1 ਪੋਰਟ ਗਲੋਬਲ_rst_n, hw_rst, ਜਾਂ edctl_rst_n ਪੋਰਟ ਅਸਰਟ mgmt_rst_in_n 'ਤੇ ਰੀਸੈਟ ਹੈ।
sysref_rst_n	ਅੰਦਰੂਨੀ	ਰੀਸੈਟ ਸੀਕੁਐਂਸਰ 0 ਰੀਸੈਟ_ਆਊਟ 2 ਪੋਰਟ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ED ਕੰਟਰੋਲ ਬਲਾਕ ਵਿੱਚ SYSREF ਜਨਰੇਟਰ ਬਲਾਕ ਲਈ ਰੀਸੈਟ ਕਰੋ। ਰੀਸੈਟ ਸੀਕੁਏਂਸਰ 0 reset_out2 ਪੋਰਟ ਰੀਸੈਟ ਨੂੰ ਡੀਜ਼ੋਰ ਕਰਦਾ ਹੈ ਜੇਕਰ ਕੋਰ PLL ਲਾਕ ਹੈ।
core_pll_rst	ਅੰਦਰੂਨੀ	ਰੀਸੈਟ ਸੀਕੁਏਂਸਰ 0 ਰੀਸੈਟ_ਆਊਟ0 ਪੋਰਟ ਰਾਹੀਂ ਕੋਰ PLL ਨੂੰ ਰੀਸੈਟ ਕਰਦਾ ਹੈ। ਕੋਰ PLL ਰੀਸੈੱਟ ਹੁੰਦਾ ਹੈ ਜਦੋਂ mgmt_rst_in_n ਰੀਸੈਟ ਦਾ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ।
j204c_tx_avs_rst_n	ਅੰਦਰੂਨੀ	F-Tile JESD204C TX Avalon ਮੈਮੋਰੀ-ਮੈਪਡ ਇੰਟਰਫੇਸ ਨੂੰ ਰੀਸੈਟ ਸੀਕੁਏਂਸਰ 0 ਦੁਆਰਾ ਰੀਸੈੱਟ ਕਰਦਾ ਹੈ। TX Avalon ਮੈਮੋਰੀ-ਮੈਪਡ ਇੰਟਰਫੇਸ ਦਾਅਵਾ ਕਰਦਾ ਹੈ ਜਦੋਂ mgmt_rst_in_n ਦਾ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ।
j204c_rx_avs_rst_n	ਅੰਦਰੂਨੀ	F-Tile JESD204C TX Avalon ਮੈਮੋਰੀ-ਮੈਪਡ ਇੰਟਰਫੇਸ ਨੂੰ ਰੀਸੈਟ ਕ੍ਰਮ 1 ਦੁਆਰਾ ਰੀਸੈੱਟ ਕਰਦਾ ਹੈ। RX Avalon ਮੈਮੋਰੀ-ਮੈਪਡ ਇੰਟਰਫੇਸ ਦਾਅਵਾ ਕਰਦਾ ਹੈ ਜਦੋਂ mgmt_rst_in_n ਦਾ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ।
j204c_tx_rst_n	ਅੰਦਰੂਨੀ	F-Tile JESD204C TX ਲਿੰਕ ਅਤੇ ਟ੍ਰਾਂਸਪੋਰਟ ਲੇਅਰਾਂ ਨੂੰ txlink_clk, ਅਤੇ txframe_clk, ਡੋਮੇਨਾਂ ਵਿੱਚ ਰੀਸੈੱਟ ਕਰਦਾ ਹੈ। ਰੀਸੈਟ ਸੀਕੁਐਂਸਰ 0 reset_out5 ਪੋਰਟ j204c_tx_rst_n ਨੂੰ ਰੀਸੈੱਟ ਕਰਦਾ ਹੈ। ਜੇ ਕੋਰ PLL ਲਾਕ ਹੈ, ਅਤੇ tx_pma_ready ਅਤੇ tx_ready ਸਿਗਨਲਾਂ ਦਾ ਦਾਅਵਾ ਕੀਤਾ ਗਿਆ ਹੈ ਤਾਂ ਇਹ ਰੀਸੈਟ ਡੀਸਰਟ ਕਰਦਾ ਹੈ।
j204c_rx_rst_n	ਅੰਦਰੂਨੀ	F-Tile JESD204C RX ਲਿੰਕ ਅਤੇ ਟ੍ਰਾਂਸਪੋਰਟ ਲੇਅਰਾਂ ਨੂੰ rxlink_clk, ਅਤੇ rxframe_clk ਡੋਮੇਨਾਂ ਵਿੱਚ ਰੀਸੈਟ ਕਰਦਾ ਹੈ।

ਸਿਗਨਲ ਰੀਸੈਟ ਕਰੋ	ਦਿਸ਼ਾ	ਵਰਣਨ
		ਰੀਸੈਟ ਸੀਕੁਐਂਸਰ 1 ਰੀਸੈਟ_ਆਊਟ 4 ਪੋਰਟ j204c_rx_rst_n ਨੂੰ ਰੀਸੈੱਟ ਕਰਦਾ ਹੈ। ਜੇ ਕੋਰ PLL ਲਾਕ ਹੈ, ਅਤੇ rx_pma_ready ਅਤੇ rx_ready ਸਿਗਨਲਾਂ ਦਾ ਦਾਅਵਾ ਕੀਤਾ ਗਿਆ ਹੈ ਤਾਂ ਇਹ ਰੀਸੈਟ ਡੀਸਰਟ ਕਰਦਾ ਹੈ।
j204c_tx_rst_ack_n	ਅੰਦਰੂਨੀ	j204c_tx_rst_n ਨਾਲ ਹੈਂਡਸ਼ੇਕ ਸਿਗਨਲ ਰੀਸੈਟ ਕਰੋ।
j204c_rx_rst_ack_n	ਅੰਦਰੂਨੀ	j204c_rx_rst_n ਨਾਲ ਹੈਂਡਸ਼ੇਕ ਸਿਗਨਲ ਰੀਸੈਟ ਕਰੋ।

ਚਿੱਤਰ 8. ਡਿਜ਼ਾਈਨ ਐਕਸ ਲਈ ਟਾਈਮਿੰਗ ਡਾਇਗਰਾਮample ਰੀਸੈੱਟ

F-ਟਾਈਲ JESD204C ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਲੇ ਸਿਗਨਲ

ਸਾਰਣੀ 15. ਸਿਸਟਮ ਇੰਟਰਫੇਸ ਸਿਗਨਲ

ਸਿਗਨਲ	ਦਿਸ਼ਾ	ਵਰਣਨ
ਘੜੀਆਂ ਅਤੇ ਰੀਸੈੱਟ
mgmt_clk	ਇੰਪੁੱਟ	ਸਿਸਟਮ ਪ੍ਰਬੰਧਨ ਲਈ 100 MHz ਘੜੀ।
refclk_xcvr	ਇੰਪੁੱਟ	F-ਟਾਈਲ UX QUAD ਅਤੇ ਸਿਸਟਮ PLL ਲਈ ਹਵਾਲਾ ਘੜੀ। ਡਾਟਾ ਦਰ/33 ਦੇ ਕਾਰਕ ਦੇ ਬਰਾਬਰ।
refclk_core	ਇੰਪੁੱਟ	ਕੋਰ PLL ਹਵਾਲਾ ਘੜੀ। refclk_xcvr ਵਰਗੀ ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ ਨੂੰ ਲਾਗੂ ਕਰਦਾ ਹੈ।
in_sysref	ਇੰਪੁੱਟ	JESD204C ਸਬਕਲਾਸ 1 ਲਾਗੂ ਕਰਨ ਲਈ ਬਾਹਰੀ SYSREF ਜਨਰੇਟਰ ਤੋਂ SYSREF ਸਿਗਨਲ।
sysref_out	ਆਉਟਪੁੱਟ	ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ FPGA ਡਿਵਾਈਸ ਦੁਆਰਾ ਤਿਆਰ JESD204C ਸਬਕਲਾਸ 1 ਲਾਗੂਕਰਨ ਲਈ SYSREF ਸਿਗਨਲample ਲਿੰਕ ਸ਼ੁਰੂਆਤੀ ਉਦੇਸ਼ ਸਿਰਫ.

 

ਸਿਗਨਲ	ਦਿਸ਼ਾ	ਵਰਣਨ
ਐਸ.ਪੀ.ਆਈ
spi_SS_n[2:0]	ਆਉਟਪੁੱਟ	ਕਿਰਿਆਸ਼ੀਲ ਘੱਟ, SPI ਸਲੇਵ ਸਿਲੈਕਟ ਸਿਗਨਲ।
spi_SCLK	ਆਉਟਪੁੱਟ	SPI ਸੀਰੀਅਲ ਘੜੀ।
spi_sdio	ਇਨਪੁਟ/ਆਊਟਪੁੱਟ	ਮਾਸਟਰ ਤੋਂ ਬਾਹਰੀ ਸਲੇਵ ਤੱਕ ਡਾਟਾ ਆਉਟਪੁੱਟ। ਬਾਹਰੀ ਸਲੇਵ ਤੋਂ ਮਾਸਟਰ ਤੱਕ ਡੇਟਾ ਇਨਪੁਟ ਕਰੋ।

ਸਿਗਨਲ	ਦਿਸ਼ਾ	ਵਰਣਨ
ਨੋਟ:ਜਦੋਂ ਜਨਰੇਟ 3-ਵਾਇਰ SPI ਮੋਡੀਊਲ ਵਿਕਲਪ ਯੋਗ ਹੁੰਦਾ ਹੈ।
spi_MISO ਨੋਟ ਕਰੋ: ਜਦੋਂ ਜਨਰੇਟ 3-ਵਾਇਰ SPI ਮੋਡੀਊਲ ਵਿਕਲਪ ਸਮਰੱਥ ਨਹੀਂ ਹੁੰਦਾ ਹੈ।	ਇੰਪੁੱਟ	ਬਾਹਰੀ ਸਲੇਵ ਤੋਂ SPI ਮਾਸਟਰ ਨੂੰ ਡਾਟਾ ਇਨਪੁਟ ਕਰੋ।
spi_MOSI ਨੋਟ: ਜਦੋਂ ਜਨਰੇਟ 3-ਵਾਇਰ SPI ਮੋਡੀਊਲ ਵਿਕਲਪ ਸਮਰੱਥ ਨਹੀਂ ਹੁੰਦਾ ਹੈ।	ਆਉਟਪੁੱਟ	SPI ਮਾਸਟਰ ਤੋਂ ਬਾਹਰੀ ਸਲੇਵ ਤੱਕ ਡਾਟਾ ਆਉਟਪੁੱਟ।

 

ਸਿਗਨਲ	ਦਿਸ਼ਾ	ਵਰਣਨ
ਏਡੀਸੀ / ਡੀਏਸੀ
tx_serial_data[LINK*L-1:0]	ਆਉਟਪੁੱਟ	ਡੀਏਸੀ ਲਈ ਵਿਭਿੰਨ ਹਾਈ ਸਪੀਡ ਸੀਰੀਅਲ ਆਉਟਪੁੱਟ ਡੇਟਾ। ਘੜੀ ਸੀਰੀਅਲ ਡੇਟਾ ਸਟ੍ਰੀਮ ਵਿੱਚ ਏਮਬੇਡ ਕੀਤੀ ਗਈ ਹੈ।
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	ਇੰਪੁੱਟ	ADC ਤੋਂ ਵਿਭਿੰਨ ਹਾਈ ਸਪੀਡ ਸੀਰੀਅਲ ਇਨਪੁਟ ਡੇਟਾ। ਘੜੀ ਸੀਰੀਅਲ ਡੇਟਾ ਸਟ੍ਰੀਮ ਤੋਂ ਬਰਾਮਦ ਕੀਤੀ ਜਾਂਦੀ ਹੈ।
rx_serial_data_n[LINK*L-1:0]

 

ਸਿਗਨਲ	ਦਿਸ਼ਾ	ਵਰਣਨ
ਆਮ ਉਦੇਸ਼ I/O
user_led[3:0]	ਆਉਟਪੁੱਟ	ਹੇਠ ਲਿਖੀਆਂ ਸ਼ਰਤਾਂ ਲਈ ਸਥਿਤੀ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ: [0]: SPI ਪ੍ਰੋਗਰਾਮਿੰਗ ਕੀਤੀ ਗਈ [1]: TX ਲਿੰਕ ਗਲਤੀ [2]: RX ਲਿੰਕ ਗਲਤੀ [3]: ਐਵਲੋਨ ਸਟ੍ਰੀਮਿੰਗ ਡੇਟਾ ਲਈ ਪੈਟਰਨ ਚੈਕਰ ਗਲਤੀ
user_dip[3:0]	ਇੰਪੁੱਟ	ਯੂਜ਼ਰ ਮੋਡ ਡੀਆਈਪੀ ਸਵਿੱਚ ਇਨਪੁਟ: [0]: ਅੰਦਰੂਨੀ ਸੀਰੀਅਲ ਲੂਪਬੈਕ ਯੋਗ [1]: FPGA-ਤਿਆਰ SYSREF ਯੋਗ [3:2]: ਰਾਖਵਾਂ

 

ਸਿਗਨਲ	ਦਿਸ਼ਾ	ਵਰਣਨ
ਆਊਟ-ਆਫ-ਬੈਂਡ (OOB) ਅਤੇ ਸਥਿਤੀ
rx_patchk_data_error[LINK-1:0]	ਆਉਟਪੁੱਟ	ਜਦੋਂ ਇਹ ਸਿਗਨਲ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਪੈਟਰਨ ਚੈਕਰ ਨੇ ਗਲਤੀ ਦਾ ਪਤਾ ਲਗਾਇਆ ਹੈ।
rx_link_error[LINK-1:0]	ਆਉਟਪੁੱਟ	ਜਦੋਂ ਇਹ ਸਿਗਨਲ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਇਹ ਸੰਕੇਤ ਕਰਦਾ ਹੈ ਕਿ JESD204C RX IP ਨੇ ਰੁਕਾਵਟ ਨੂੰ ਜ਼ੋਰ ਦਿੱਤਾ ਹੈ।
tx_link_error[LINK-1:0]	ਆਉਟਪੁੱਟ	ਜਦੋਂ ਇਹ ਸਿਗਨਲ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਇਹ ਸੰਕੇਤ ਕਰਦਾ ਹੈ ਕਿ JESD204C TX IP ਨੇ ਰੁਕਾਵਟ ਨੂੰ ਜ਼ੋਰ ਦਿੱਤਾ ਹੈ।
emb_lock_out	ਆਉਟਪੁੱਟ	ਜਦੋਂ ਇਹ ਸਿਗਨਲ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ JESD204C RX IP ਨੇ EMB ਲਾਕ ਪ੍ਰਾਪਤ ਕਰ ਲਿਆ ਹੈ।
sh_lock_out	ਆਉਟਪੁੱਟ	ਜਦੋਂ ਇਹ ਸੰਕੇਤ ਦਿੱਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਇਹ ਸੰਕੇਤ ਕਰਦਾ ਹੈ ਕਿ JESD204C RX IP ਸਮਕਾਲੀ ਸਿਰਲੇਖ ਲਾਕ ਹੈ।

 

ਸਿਗਨਲ	ਦਿਸ਼ਾ	ਵਰਣਨ
Avalon ਸਟ੍ਰੀਮਿੰਗ
rx_avst_valid[LINK-1:0]	ਇੰਪੁੱਟ	ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਕੀ ਕਨਵਰਟਰ ਐੱਸampਐਪਲੀਕੇਸ਼ਨ ਲੇਅਰ ਲਈ le ਡੇਟਾ ਵੈਧ ਜਾਂ ਅਵੈਧ ਹੈ। 0: ਡੇਟਾ ਅਵੈਧ ਹੈ 1: ਡੇਟਾ ਵੈਧ ਹੈ
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	ਇੰਪੁੱਟ	ਕਨਵਰਟਰ ਐੱਸampਲੇ ਡੇਟਾ ਨੂੰ ਐਪਲੀਕੇਸ਼ਨ ਲੇਅਰ ਲਈ।

F-ਟਾਈਲ JESD204C ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਕੰਟਰੋਲ ਰਜਿਸਟਰ

F-ਟਾਈਲ JESD204C ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ED ਨਿਯੰਤਰਣ ਬਲਾਕ ਵਿੱਚ ਬਾਈਟ-ਐਡਰੈਸਿੰਗ (32 ਬਿੱਟ) ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ।

ਸਾਰਣੀ 16. ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਪਤਾ ਨਕਸ਼ਾ
ਇਹ 32-ਬਿੱਟ ED ਕੰਟਰੋਲ ਬਲਾਕ ਰਜਿਸਟਰ mgmt_clk ਡੋਮੇਨ ਵਿੱਚ ਹਨ।

ਕੰਪੋਨੈਂਟ	ਪਤਾ
F-ਟਾਈਲ JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-ਟਾਈਲ JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI ਕੰਟਰੋਲ	0x0102_0000 – 0x0102_001F
ਪੀਆਈਓ ਕੰਟਰੋਲ	0x0102_0020 – 0x0102_002F
PIO ਸਥਿਤੀ	0x0102_0040 – 0x0102_004F
ਸੀਕੁਐਂਸਰ 0 ਰੀਸੈਟ ਕਰੋ	0x0102_0100 – 0x0102_01FF
ਸੀਕੁਐਂਸਰ 1 ਰੀਸੈਟ ਕਰੋ	0x0102_0200 – 0x0102_02FF
ਈਡੀ ਕੰਟਰੋਲ	0x0102_0400 – 0x0102_04FF
F-ਟਾਈਲ JESD204C IP ਟ੍ਰਾਂਸਸੀਵਰ PHY ਰੀਕਨਫਿਗ	0x0200_0000 – 0x023F_FFFF

ਸਾਰਣੀ 17. ਰਜਿਸਟਰ ਐਕਸੈਸ ਕਿਸਮ ਅਤੇ ਪਰਿਭਾਸ਼ਾ
ਇਹ ਸਾਰਣੀ Intel FPGA IPs ਲਈ ਰਜਿਸਟਰ ਐਕਸੈਸ ਕਿਸਮ ਦਾ ਵਰਣਨ ਕਰਦੀ ਹੈ।

ਪਹੁੰਚ ਦੀ ਕਿਸਮ	ਪਰਿਭਾਸ਼ਾ
RO/V	ਸਿਰਫ਼ ਪੜ੍ਹਨ ਲਈ ਸੌਫਟਵੇਅਰ (ਲਿਖਣ 'ਤੇ ਕੋਈ ਪ੍ਰਭਾਵ ਨਹੀਂ)। ਮੁੱਲ ਵੱਖ-ਵੱਖ ਹੋ ਸਕਦਾ ਹੈ।
RW	ਸਾਫਟਵੇਅਰ ਵਰਤਮਾਨ ਬਿੱਟ ਮੁੱਲ ਨੂੰ ਪੜ੍ਹਦਾ ਅਤੇ ਵਾਪਸ ਕਰਦਾ ਹੈ। ਸੌਫਟਵੇਅਰ ਬਿੱਟ ਨੂੰ ਲੋੜੀਂਦੇ ਮੁੱਲ 'ਤੇ ਲਿਖਦਾ ਅਤੇ ਸੈੱਟ ਕਰਦਾ ਹੈ।
RW1C	ਸਾਫਟਵੇਅਰ ਵਰਤਮਾਨ ਬਿੱਟ ਮੁੱਲ ਨੂੰ ਪੜ੍ਹਦਾ ਅਤੇ ਵਾਪਸ ਕਰਦਾ ਹੈ। ਸੌਫਟਵੇਅਰ 0 ਲਿਖਦਾ ਹੈ ਅਤੇ ਕੋਈ ਪ੍ਰਭਾਵ ਨਹੀਂ ਹੁੰਦਾ. ਸੌਫਟਵੇਅਰ 1 ਲਿਖਦਾ ਹੈ ਅਤੇ ਬਿੱਟ ਨੂੰ 0 ਤੋਂ ਸਾਫ਼ ਕਰਦਾ ਹੈ ਜੇਕਰ ਬਿੱਟ ਨੂੰ ਹਾਰਡਵੇਅਰ ਦੁਆਰਾ 1 'ਤੇ ਸੈੱਟ ਕੀਤਾ ਗਿਆ ਹੈ। ਹਾਰਡਵੇਅਰ ਬਿੱਟ ਨੂੰ 1 'ਤੇ ਸੈੱਟ ਕਰਦਾ ਹੈ। ਸਾਫਟਵੇਅਰ ਕਲੀਅਰ ਦੀ ਹਾਰਡਵੇਅਰ ਸੈੱਟ ਨਾਲੋਂ ਉੱਚ ਤਰਜੀਹ ਹੈ।

ਸਾਰਣੀ 18. ED ਨਿਯੰਤਰਣ ਪਤਾ ਨਕਸ਼ਾ

ਆਫਸੈੱਟ	ਨਾਮ ਰਜਿਸਟਰ ਕਰੋ
0x00	rst_ctl
0x04	rst_sts0
ਜਾਰੀ…

ਆਫਸੈੱਟ	ਨਾਮ ਰਜਿਸਟਰ ਕਰੋ
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8 ਸੀ	tst_err0

ਸਾਰਣੀ 19. ED ਕੰਟਰੋਲ ਬਲਾਕ ਕੰਟਰੋਲ ਅਤੇ ਸਥਿਤੀ ਰਜਿਸਟਰ

ਬਾਈਟ ਆਫਸੈੱਟ	ਰਜਿਸਟਰ ਕਰੋ	ਨਾਮ	ਪਹੁੰਚ	ਰੀਸੈਟ ਕਰੋ	ਵਰਣਨ
0x00	rst_ctl	rst_asssert	RW	0x0	ਕੰਟਰੋਲ ਰੀਸੈਟ ਕਰੋ। [0]: ਰੀਸੈਟ ਦਾ ਦਾਅਵਾ ਕਰਨ ਲਈ 1 ਲਿਖੋ। (hw_rst) ਡੀਜ਼ਰਟ ਰੀਸੈਟ ਕਰਨ ਲਈ 0 ਦੁਬਾਰਾ ਲਿਖੋ। [31:1]: ਰਾਖਵਾਂ।
0x04	rst_sts0	rst_status	RO/V	0x0	ਸਥਿਤੀ ਰੀਸੈਟ ਕਰੋ। [0]: ਕੋਰ PLL ਲਾਕ ਸਥਿਤੀ। [31:1]: ਰਾਖਵਾਂ।
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	ਅੰਦਰੂਨੀ ਜਾਂ ਬਾਹਰੀ SYSREF ਜਨਰੇਟਰ ਲਈ SYSREF ਕਿਨਾਰੇ ਦੀ ਖੋਜ ਸਥਿਤੀ। [0]: 1 ਦਾ ਮੁੱਲ ਸਬਕਲਾਸ 1 ਓਪਰੇਸ਼ਨ ਲਈ ਇੱਕ SYSREF ਵਧਦੇ ਕਿਨਾਰੇ ਦਾ ਪਤਾ ਲਗਾਉਂਦਾ ਹੈ। ਸਾਫਟਵੇਅਰ ਨਵੇਂ SYSREF ਕਿਨਾਰੇ ਖੋਜ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਣ ਲਈ ਇਸ ਬਿੱਟ ਨੂੰ ਸਾਫ਼ ਕਰਨ ਲਈ 1 ਲਿਖ ਸਕਦਾ ਹੈ। [31:1]: ਰਾਖਵਾਂ।
0x40	sysref_ctl	sysref_contr ol	RW	ਡੁਪਲੈਕਸ ਡਾਟਾਪਾਥ ਇੱਕ-ਸ਼ਾਟ: 0x00080	SYSREF ਨਿਯੰਤਰਣ. ਨੂੰ ਵੇਖੋ ਸਾਰਣੀ 10 ਇਸ ਰਜਿਸਟਰ ਦੀ ਵਰਤੋਂ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ ਲਈ ਪੰਨਾ 17 'ਤੇ ਦੇਖੋ।
				ਆਵਰਤੀ:	ਨੋਟ: ਰੀਸੈਟ ਮੁੱਲ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ
				0x00081	SYSREF ਕਿਸਮ ਅਤੇ F-ਟਾਈਲ
				ਗੈਪਡ - ਸਮੇਂ-ਸਮੇਂ 'ਤੇ:	JESD204C IP ਡਾਟਾ ਪਾਥ ਪੈਰਾਮੀਟਰ ਸੈਟਿੰਗਾਂ।
				0x00082
				TX ਜਾਂ RX ਡਾਟਾ
				ਮਾਰਗ
				ਇਕ ਨਿਸ਼ਾਨਾ:
				0x00000
				ਆਵਰਤੀ:
				0x00001
				ਗੈਪਡ-
				ਆਵਰਤੀ:
				0x00002
0x44	sysref_sts	sysref_statu ਸ	RO/V	0x0	SYSREF ਸਥਿਤੀ। ਇਸ ਰਜਿਸਟਰ ਵਿੱਚ ਅੰਦਰੂਨੀ SYSREF ਜਨਰੇਟਰ ਦੀ ਨਵੀਨਤਮ SYSREF ਮਿਆਦ ਅਤੇ ਡਿਊਟੀ ਚੱਕਰ ਸੈਟਿੰਗ ਸ਼ਾਮਲ ਹਨ। ਨੂੰ ਵੇਖੋ ਸਾਰਣੀ 9 SYSREF ਮਿਆਦ ਅਤੇ ਡਿਊਟੀ ਚੱਕਰ ਦੇ ਕਾਨੂੰਨੀ ਮੁੱਲ ਲਈ ਪੰਨਾ 16 'ਤੇ।
ਜਾਰੀ…

ਬਾਈਟ ਆਫਸੈੱਟ	ਰਜਿਸਟਰ ਕਰੋ	ਨਾਮ	ਪਹੁੰਚ	ਰੀਸੈਟ ਕਰੋ	ਵਰਣਨ
					[8:0]: SYSREF ਮਿਆਦ। ਜਦੋਂ ਮੁੱਲ 0xFF ਹੁੰਦਾ ਹੈ, ਤਾਂ SYSREF ਮਿਆਦ = 255 ਜਦੋਂ ਮੁੱਲ 0x00, SYSREF ਮਿਆਦ = 256। [17:9]: SYSREF ਡਿਊਟੀ ਚੱਕਰ। [31:18]: ਰਾਖਵਾਂ.
0x80	tst_ctl	tst_control	RW	0x0	ਟੈਸਟ ਕੰਟਰੋਲ. ਪੈਟਰਨ ਜਨਰੇਟਰ ਅਤੇ ਚੈਕਰ ਲਈ ਵੱਖ-ਵੱਖ ਟੈਸਟ ਪੈਟਰਨਾਂ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ ਇਸ ਰਜਿਸਟਰ ਦੀ ਵਰਤੋਂ ਕਰੋ। [1:0] = ਰਾਖਵਾਂ ਖੇਤਰ [2] = ਆਰamp_test_ctl 1'b0 = PRBS ਪੈਟਰਨ ਜਨਰੇਟਰ ਅਤੇ ਚੈਕਰ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ 1'b1 = r ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈamp ਪੈਟਰਨ ਜਨਰੇਟਰ ਅਤੇ ਚੈਕਰ [31:3]: ਰਾਖਵਾਂ।
0x8 ਸੀ	tst_err0	tst_error	RW1C	0x0	ਲਿੰਕ 0 ਲਈ ਗਲਤੀ ਫਲੈਗ। ਜਦੋਂ ਬਿੱਟ 1'b1 ਹੁੰਦਾ ਹੈ, ਤਾਂ ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਇੱਕ ਗਲਤੀ ਹੋਈ ਹੈ। ਤੁਹਾਨੂੰ ਗਲਤੀ ਫਲੈਗ ਨੂੰ ਸਾਫ਼ ਕਰਨ ਲਈ ਸੰਬੰਧਿਤ ਬਿੱਟ 'ਤੇ 1'b1 ਲਿਖਣ ਤੋਂ ਪਹਿਲਾਂ ਗਲਤੀ ਨੂੰ ਹੱਲ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ। [0] = ਪੈਟਰਨ ਚੈਕਰ ਗਲਤੀ [1] = tx_link_error [2] = rx_link_error [3] = ਕਮਾਂਡ ਪੈਟਰਨ ਚੈਕਰ ਗਲਤੀ [31:4]: ਰਾਖਵੀਂ।

F-Tile JESD204C Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ

ਦਸਤਾਵੇਜ਼ ਸੰਸਕਰਣ	Intel Quartus Prime ਸੰਸਕਰਣ	IP ਸੰਸਕਰਣ	ਤਬਦੀਲੀਆਂ
2021.10.11	21.3	1.0.0	ਸ਼ੁਰੂਆਤੀ ਰੀਲੀਜ਼।

ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ

intel F-Tile JESD204C Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample [pdf] ਯੂਜ਼ਰ ਗਾਈਡ F-Tile JESD204C Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample, F-Tile JESD204C, Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample, IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample, ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample

ਹਵਾਲੇ

• ਯੂਜ਼ਰ ਮੈਨੂਅਲ