F-Tile JESD204C Intel FPGA IP Design Example

Tietoja F-Tile JESD204C Intel® FPGA IP Design Example Käyttöopas

Tämä käyttöopas sisältää ominaisuudet, käyttöohjeet ja yksityiskohtaisen kuvauksen suunnittelusta, esimamples F-Tile JESD204C Intel® FPGA IP:lle käyttämällä Intel Agilex™ -laitteita.

Tarkoitettu yleisö

Tämä asiakirja on tarkoitettu:

• Suunnitteluarkkitehti tekee IP-valinnan järjestelmätason suunnittelun suunnitteluvaiheessa
• Laitteistosuunnittelijat integroivat IP-osoitteen järjestelmätason suunnitteluun
• Validointiinsinöörit järjestelmätason simuloinnin ja laitteiston validointivaiheen aikana

Aiheeseen liittyvät asiakirjat
Seuraavassa taulukossa on lueteltu muita viiteasiakirjoja, jotka liittyvät F-Tile JESD204C Intel FPGA IP:hen.

Taulukko 1. Aiheeseen liittyvät asiakirjat

Viite	Kuvaus
F-Tile JESD204C Intel FPGA IP -käyttöopas	Tarjoaa tietoja F-Tile JESD204C Intel FPGA IP:stä.
F-Tile JESD204C Intel FPGA IP -julkaisutiedot	Luettelo F-Tile JESD204C F-Tile JESD204C tietyssä julkaisussa tehdyt muutokset.
Intel Agilex Device Data Sheet	Tässä asiakirjassa kuvataan Intel Agilex -laitteiden sähköiset ominaisuudet, kytkentäominaisuudet, kokoonpanomääritykset ja ajoitus.

Lyhenteet ja sanasto

Taulukko 2. Lyhenneluettelo

Lyhenne	Laajentaminen
LEMC	Paikallinen laajennettu monilohkokello
FC	Kuvan kellotaajuus
ADC	Analogi-digitaalimuunnin
DAC	Muunnin digitaalisesta analogiseksi
DSP	Digitaalinen signaaliprosessori
TX	Lähetin
RX	Vastaanotin

Lyhenne	Laajentaminen
DLL	Tietolinkkikerros
CSR	Valvonta- ja tilarekisteri
CRU	Kello ja nollausyksikkö
ISR	Keskeytä palvelurutiini
FIFO	First-In-First-Out
SERDES	Serializer Deserializer
ECC	Virhe korjattaessa koodia
FEC	Eteenpäin virheenkorjaus
SERR	Yhden virheen tunnistus (ECC:ssä, korjattavissa)
DERR	Kaksoisvirheen tunnistus (ECC:ssä, kohtalokas)
PRBS	Pseudosatunnainen binäärisekvenssi
MAC	Media Access Controller. MAC sisältää protokolla-alikerroksen, siirtokerroksen ja datalinkkikerroksen.
PHY	Fyysinen kerros. PHY sisältää tyypillisesti fyysisen kerroksen, SERDES:n, ajurit, vastaanottimet ja CDR:n.
PCS	Fyysisen koodauksen alikerros
PMA	Fyysinen keskipitkä kiinnitys
RBD	RX-puskurin viive
UI	Yksikköväli = sarjabitin kesto
RBD-määrä	RX Buffer Delay viimeisimmän kaistan saapuminen
RBD offset	RX-puskurin viiveen vapauttamismahdollisuus
SH	Synkronoi otsikko
TL	Kuljetuskerros
EMIB	Embedded Multi-die Interconnect Bridge

Taulukko 3. Sanastoluettelo

Termi	Kuvaus
Muunnin laite	ADC tai DAC-muunnin
Logiikka laite	FPGA tai ASIC
Oktetti	8 bitin ryhmä, joka toimii tulona 64/66-kooderille ja ulostulona dekooderista
Napostella	4 bitin sarja, joka on JESD204C-määritysten perustyöyksikkö
Lohko	66-bittinen symboli, joka on luotu 64/66-koodausmenetelmällä
Linjan hinta	Sarjalinkin tehokas tiedonsiirtonopeus Kaistan linjanopeus = (Mx Sx N'x 66/64 x FC) / L
Linkki kello	Linkkikello = kaistanopeus/66.
Kehys	Joukko peräkkäisiä oktetteja, joissa kunkin oktetin sijainti voidaan tunnistaa kehyksen kohdistussignaalin perusteella.
Kehyskello	Järjestelmäkello, joka toimii kehystaajuudella, jonka on oltava 1x ja 2x linkkikello.

Termi	Kuvaus
Samphalvemmalla per kehyskello	Samples per kello, yhteensä samples in kehyskello muunninlaitteelle.
LEMC	Sisäistä kelloa käytetään kohdistamaan laajennetun monilohkon raja kaistan väliin ja ulkoisiin viitteisiin (SYSREF tai alaluokka 1).
Alaluokka 0	Ei tukea deterministiselle latenssille. Tiedot tulee luovuttaa välittömästi kaistalta toiselle vastaanottimessa.
Alaluokka 1	Deterministinen latenssi käyttämällä SYSREF:iä.
Monipistelinkki	Laitteiden väliset linkit kahden tai useamman muuntimen kanssa.
64B/66B-koodaus	Rivikoodi, joka yhdistää 64-bittisen tiedon 66-bittiseksi lohkon muodostamiseksi. Perustason tietorakenne on lohko, joka alkaa 2-bittisellä synkronointiotsikolla.

Taulukko 4. Symbolit

Termi	Kuvaus
L	Kaistojen määrä muunninlaitetta kohti
M	Muuntimien määrä laitetta kohti
F	Oktettien määrä kehystä kohti yhdellä kaistalla
S	Lukumäärä sampvähemmän lähetetty yhtä muuntajaa kohti kehysjaksoa kohti
N	Muuntimen resoluutio
n'	Bittien kokonaismäärä per sekuntiample käyttäjätietomuodossa
CS	Ohjausbittien määrä konversiota kohden sample
CF	Ohjaussanojen määrä kehyskellojaksoa kohden linkkiä kohden
HD	Suuritiheyksinen käyttäjätietomuoto
E	Monilohkojen lukumäärä laajennetussa monilohkossa

F-Tile JESD204C Intel FPGA IP Design Example Pika-aloitusopas

F-Tile JESD204C Intel FPGA IP -suunnittelu exampIntel Agilex -laitteille tarkoitettu les sisältää simuloivan testipenkin ja laitteiston suunnittelun, joka tukee kääntämistä ja laitteiston testausta.
Voit luoda F-Tile JESD204C -mallin esimampIP-luettelon kautta Intel Quartus® Prime Pro Edition -ohjelmistossa.

Kuva 1. Kehitys Stages Design Example

Suunnittelu esimample Lohkokaavio

Kuva 2. F-Tile JESD204C Design Exampkorkean tason lohkokaavio

Suunnittelu mmample koostuu seuraavista moduuleista:

• Platform Designer -järjestelmä
  • F-Tile JESD204C Intel FPGA IP
  • JTAG Avalon Master -sillalle
  • Rinnakkais I/O (PIO) -ohjain
  • SPI (Serial Port Interface) — päämoduuli — IOPLL
  • SYSREF generaattori
  • Example Design (ED) Control CSR
  • Nollaa sekvensserit
• Järjestelmä PLL
• Kuviogeneraattori
• Kuvion tarkistaja

Taulukko 5. Suunnittelu esimample Moduulit

Komponentit	Kuvaus
Platform Designer -järjestelmä	Platform Designer -järjestelmä luo F-Tile JESD204C IP-tietopolun ja sitä tukevat oheislaitteet.
F-Tile JESD204C Intel FPGA IP	Tämä Platform Designer -alijärjestelmä sisältää TX- ja RX F-Tile JESD204C -IP-osoitteet, jotka on instantoitu yhdessä duplex PHY:n kanssa.
JTAG Avalon Master -sillalle	Tämä silta tarjoaa järjestelmäkonsolin isäntäpääsyn suunnittelussa olevaan muistikartoituun IP-osoitteeseen JTAG käyttöliittymä.
Rinnakkais I/O (PIO) -ohjain	Tämä ohjain tarjoaa muistikartoidun liitännän s:lleampyleiskäyttöisiä I/O-portteja.
SPI mestari	Tämä moduuli hoitaa konfigurointitietojen sarjasiirron muuntimen päässä olevaan SPI-liitäntään.
SYSREF generaattori	SYSREF-generaattori käyttää linkkikelloa referenssikellona ja tuottaa SYSREF-pulsseja F-Tile JESD204C IP:lle. Huomautus: Tämä malli example käyttää SYSREF-generaattoria duplex F-Tile JESD204C IP-linkin alustuksen osoittamiseen. F-Tile JESD204C -alaluokan 1 järjestelmätason sovelluksessa sinun on luotava SYSREF samasta lähteestä kuin laitteen kello.
IOPLL	Tämä malli example käyttää IOPLL:ää luodakseen käyttäjäkellon datan lähettämiseksi F-Tile JESD204C IP:hen.
ED Control CSR	Tämä moduuli tarjoaa SYSREF-tunnistuksen ohjauksen ja tilan sekä testikuvion ohjauksen ja tilan.
Nollaa sekvensserit	Tämä malli example koostuu kahdesta nollaussekvensseistä: Reset Sequence 0 – Käsittelee nollauksen TX/RX Avalon®-suoratoistoalueelle, Avalon-muistikartoituun toimialueelle, ydin-PLL:lle, TX PHY:lle, TX-ytimelle ja SYSREF-generaattorille. Reset Sequence 1 – Käsittelee nollauksen RX PHY:lle ja RX corelle.
Järjestelmä PLL	Ensisijainen kellolähde F-tile hard IP- ja EMIB-risteykseen.
Kuviogeneraattori	Kuviogeneraattori generoi PRBS:n tai r:namp kuvio.
Kuvion tarkistaja	Kuviontarkistus tarkistaa PRBS:n tai r:namp kuvio vastaanotettu, ja ilmoittaa virheestä, kun se löytää tietojen yhteensopimattomuuden sample.

Ohjelmistovaatimukset

Intel käyttää seuraavaa ohjelmistoa suunnittelun testaamiseen, esimamples Linux-järjestelmässä:

• Intel Quartus Prime Pro Edition -ohjelmisto
• Questa*/ModelSim* tai VCS*/VCS MX-simulaattori

Suunnittelun luominen

Suunnittelun luomiseksi esimample IP-parametrieditorista:

1. Luo projekti, joka kohdistuu Intel Agilex F-tile -laiteperheeseen ja valitse haluamasi laite.
2. Valitse IP-luettelosta Työkalut ➤ IP-katalogi F-Tile JESD204C Intel FPGA IP.
3. Määritä mukautetun IP-muunnelman ylätason nimi ja kansio. Napsauta OK. Parametrieditori lisää ylimmän tason .ip-tiedoston file nykyiseen projektiin automaattisesti. Jos sinua kehotetaan lisäämään .ip file projektiin, napsauta Projekti ➤ Lisää/poista Files Projectissa lisätäksesi file.
4. Ex:n allaample Design-välilehdellä, määritä malli esimample parametrit kuten on kuvattu kohdassa Design Example Parametrit.
5. Napsauta Luo example Design.

Ohjelmisto luo kaiken suunnittelun files alihakemistoissa. Nämä files tarvitaan simuloinnin ja käännöksen suorittamiseen.

Suunnittelu esimample Parametrit
F-Tile JESD204C Intel FPGA IP -parametrieditori sisältää Example Suunnittelu-välilehti, jossa voit määrittää tietyt parametrit ennen suunnittelun luomista esimample.

Taulukko 6. Parametrit Example Suunnittelu-välilehti

Parametri	Vaihtoehdot	Kuvaus
Valitse Suunnittelu	Järjestelmäkonsolin ohjaus Ei mitään	Valitse järjestelmäkonsolin ohjaus päästäksesi malliin esimamptietopolku järjestelmäkonsolin kautta.
Simulointi	Käytössä, pois päältä	Kytke päälle, jotta IP luo tarvittavat tiedot files suunnittelun simulointiin esimample.
Synteesi	Käytössä, pois päältä	Kytke päälle, jotta IP luo tarvittavat tiedot files Intel Quartus Prime -kokoelmaan ja laitteiston esittelyyn.
HDL-muoto (simulaatiota varten)	Verilog VDHL	Valitse RTL:n HDL-muoto files simulointiin.
HDL-muoto (synteesiä varten)	Vain Verilog	Valitse RTL:n HDL-muoto files synteesiä varten.

Parametri	Vaihtoehdot	Kuvaus
Luo 3-johtiminen SPI-moduuli	Käytössä, pois päältä	Ota käyttöön 3-johtiminen SPI-liitäntä 4-johtimisen sijaan.
Sysref-tila	Yksi laukaus Jaksottainen Aukollinen määräaika	Valitse, haluatko SYSREF-kohdistuksen olevan kertapulssitila, jaksollinen vai välillinen jaksollinen suunnitteluvaatimustesi ja ajoituksen joustavuuden perusteella. One-shot – Valitse tämä vaihtoehto, jos haluat ottaa SYSREF:n käyttöön yhden laukauksen pulssitilan. Sysref_ctrl[17]-rekisterin bitin arvo on 0. Kun F-Tile JESD204C IP -nollaus on tehty, muuta sysref_ctrl[17]-rekisterin arvo 0:sta 1:ksi ja sitten 0:ksi kertaluonteista SYSREF-pulssia varten. Jaksollinen — SYSREF jaksollisessa tilassa on 50:50 käyttöjakso. SYSREF-jakso on E*SYSREF_MULP. Gapped periodic – SYSREF:ssä on ohjelmoitava 1 linkin kellojakson rakeisuus. SYSREF-jakso on E*SYSREF_MULP. Alueen ulkopuolisen toimintajakson asetuksessa SYSREF-sukupolven tulee automaattisesti päätellä 50:50 käyttöjakso. Katso SYSREF Generaattori -osiossa saadaksesi lisätietoja SYSREFistä ajanjaksoa.
Valitse lauta	Ei mitään	Valitse taulu suunnittelua varten esimample. Ei mitään – Tämä vaihtoehto sulkee pois suunnittelun laitteistonäkökohdat, esimample. Kaikki pinnimääritykset asetetaan virtuaalisiksi nastaiksi.
Testikuva	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Valitse kuviogeneraattori ja tarkistustestikuvio. Pattern Generator – JESD204C tukee PRBS-kuviogeneraattoria datasektiä kohdenample. Tämä tarkoittaa, että datan leveys on N+CS vaihtoehto. PRBS-kuviogeneraattori ja -tarkistus ovat hyödyllisiä tietojen luomiseenampse ei ole yhteensopiva ADC/DAC-muuntimen PRBS-testitilan kanssa. Ramp Pattern Generator – JESD204C-linkkikerros toimii normaalisti, mutta myöhempi siirto on poistettu käytöstä ja muotoilijan syöte jätetään huomiotta. Jokainen kaista lähettää identtisen oktettivirran, joka kasvaa arvosta 0x00 arvoon 0xFF ja toistaa sitten. Ramp mallitestin ottaa käyttöön prbs_test_ctl. PRBS Pattern Checker – JESD204C PRBS-sekoitin synkronoituu itsestään ja on odotettavissa, että kun IP-ydin pystyy purkamaan linkin, sekoitussiemen on jo synkronoitu. PRBS-muokkaussiemenen itsealustaminen vie 8 oktettia. Ramp Pattern Checker – JESD204C:n sekoitus on itsesynkronoituvaa ja on odotettavissa, että kun IP-ydin pystyy purkamaan linkin, sekoitussiemen on jo synkronoitu. Ensimmäinen kelvollinen oktetti ladataan r:näamp alkuarvo. Myöhempien tietojen tulee kasvaa aina 0xFF:ään asti ja siirtyä arvoon 0x00. Ramp kuvion tarkistajan tulee tarkistaa, onko kaikilla kaistalla sama kuvio.
Ota sisäinen sarjasilmukka käyttöön	Käytössä, pois päältä	Valitse sisäinen sarjasilmukka.
Ota komentokanava käyttöön	Käytössä, pois päältä	Valitse komentokanavamalli.

Hakemistorakenne
F-Tile JESD204C malli example hakemistot sisältävät luotu files suunnittelulle esimamples.

Kuva 3. Hakemistorakenne F-Tile JESD204C Intel Agilex Design Example

Taulukko 7. Hakemisto Files

Kansiot	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulaatio/mentori	modelsim_sim.tcl tb_top_waveform.do
simulaatio/tiivistelmä	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Suunnittelun simulointi Example Testbench

Suunnittelu mmample testbench simuloi luomaasi suunnittelua.

Kuva 4. Toimenpide

Suunnittelun simuloimiseksi suorita seuraavat vaiheet:

1. Muuta työhakemistoksiample_design_directory>/simulaatio/ .
2. Suorita komentorivillä simulaatioskripti. Alla oleva taulukko näyttää komennot tuettujen simulaattorien suorittamiseksi.

Simulaattori	Komento
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (ilman Questa/ ModelSim GUI:ta)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulaatio päättyy viesteihin, jotka osoittavat onnistuiko ajo vai ei.

Kuva 5. Onnistunut simulointi
Tämä kuva näyttää onnistuneen simulointiviestin VCS-simulaattorille.

Suunnittelun laatiminen Example

Kokoelman kokoamiseksi exampnoudata näitä vaiheita:

1. Varmista kokoelmasuunnittelu esimampsukupolvi on valmis.
2. Avaa Intel Quartus Prime Pro Edition -projekti Intel Quartus Prime Pro Edition -ohjelmistossaample_ design_ directory>/ed/quartus.
3. Napsauta Käsittely-valikosta Aloita käännös.

Yksityiskohtainen kuvaus tuotteesta F-Tile JESD204C Design Example

F-Tile JESD204C malli example esittelee datan suoratoiston toimivuutta silmukan takaisinkytkentätilassa.
Voit määrittää valitsemasi parametriasetukset ja luoda mallin esimample.
Suunnittelu mmample on saatavana vain kaksipuolisessa tilassa sekä Base- että PHY-versiossa. Voit valita vain Base- tai PHY-version, mutta IP luo mallin esimample sekä Baselle että PHY:lle.

Huomautus:  Jotkut suuren tiedonsiirtonopeuden määritykset saattavat epäonnistua ajoituksessa. Ajoitusvirheiden välttämiseksi harkitse pienemmän kehyksen kellotaajuuskertoimen (FCLK_MULP) arvon määrittämistä F-Tile JESD204C Intel FPGA IP -parametrieditorin Konfiguraatiot-välilehdessä.

Järjestelmän osat

F-Tile JESD204C malli example tarjoaa ohjelmistopohjaisen ohjausvirran, joka käyttää kovaa ohjausyksikköä järjestelmäkonsolin tuella tai ilman sitä.

Suunnittelu mmample mahdollistaa automaattisen linkityksen sisäisessä ja ulkoisessa takaisinkytkentätilassa.

JTAG Avalon Master Bridgelle
JTAG Avalon Master Bridge tarjoaa yhteyden isäntäjärjestelmän välillä, jotta voidaan käyttää muistikartoitettua F-Tile JESD204C IP:tä ja oheislaitteiden IP-ohjaus- ja tilarekistereitä J:n kautta.TAG käyttöliittymä.

Kuva 6. Järjestelmä, jossa on JTAG Avalon Master Bridge Coreen

Huomautus:  Järjestelmän kellon on oltava vähintään 2X nopeampi kuin JTAG kello. Järjestelmän kello on mgmt_clk (100 MHz) tässä mallissa, esimample.

Rinnakkais I/O (PIO) -ydin
Rinnakkaistulo/lähtö (PIO) -ydin Avalon-liitännällä tarjoaa muistikartoidun liitännän Avalonin muistikartoidun orjaportin ja yleiskäyttöisten I/O-porttien välillä. I/O-portit yhdistetään joko sirun käyttäjälogiikkaan tai I/O-nastoihin, jotka liitetään FPGA:n ulkopuolisiin laitteisiin.

Kuva 7. PIO Core tuloporteilla, lähtöporteilla ja IRQ-tuella
Oletusarvoisesti Platform Designer -komponentti poistaa IRQ:n (Inrupt Service Line) käytöstä.

PIO I/O -portit on määritetty ylimmällä HDL-tasolla file ( io_ status tuloporteille, io_ ohjaus lähtöporteille).

Alla olevassa taulukossa kuvataan signaaliliitännät tila- ja ohjaus-I/O-porteille kehityssarjan DIP-kytkimeen ja LEDiin.

Taulukko 8. PIO Core I/O -portit

Portti	Bitti	Signaali
Out_port	0	USER_LED SPI-ohjelmointi tehty
	31:1	Varattu
In_port	0	USER_DIP:n sisäinen sarjasilmukka takaisinkytkentä Pois = 1 Päällä = 0
	1	USER_DIP FPGA:n luoma SYSREF-käyttö ei käytössä = 1 Päällä = 0
	31:2	Varattu.

SPI-mestari
SPI-päämoduuli on standardi Platform Designer -komponentti IP Catalog -standardikirjastossa. Tämä moduuli käyttää SPI-protokollaa ulkoisten muuntimien (esimample, ADC, DAC ja ulkoiset kellogeneraattorit) näiden laitteiden sisällä olevan strukturoidun rekisteritilan kautta.

SPI-isännässä on Avalon-muistikartoitettu liitäntä, joka muodostaa yhteyden Avalon-isäntälaitteeseen (JTAG Avalonin pääsillalle) Avalon-muistikartoituksen kautta. SPI-isäntä vastaanottaa konfigurointiohjeet Avalon-isäntäkoneelta.

SPI-isäntämoduuli ohjaa jopa 32 itsenäistä SPI-orjaa. SCLK-siirtonopeus on määritetty 20 MHz:ksi (jaollinen 5:llä).
Tämä moduuli on konfiguroitu 4-johtimiseen, 24-bittiseen liitäntään. Jos Generate 3-Wire SPI Module -vaihtoehto on valittuna, luodaan lisämoduuli, joka muuntaa SPI-isäntälaitteen 4-johtimisen lähdön 3-johtimiseksi.

IOPLL
IOPLL luo kellon, joka tarvitaan muodostamaan frame_clk ja link_clk. PLL:n referenssikello on konfiguroitavissa, mutta rajoitettu datanopeuteen/kertoimeen 33.

• Suunnitteluun esimample, joka tukee 24.33024 Gbps:n tiedonsiirtonopeutta, frame_clk- ja link_clk-kellotaajuus on 368.64 MHz.
• Suunnitteluun esimample, joka tukee 32 Gbps:n tiedonsiirtonopeutta, frame_clk- ja link_clk-kellotaajuus on 484.848 MHz.

SYSREF-generaattori
SYSREF on kriittinen ajoitussignaali datamuuntimille, joissa on F-Tile JESD204C -liitäntä.

Suunniteltu SYSREF-generaattori esimample käytetään vain duplex JESD204C IP-linkin alustuksen esittelytarkoituksiin. JESD204C-alaluokan 1 järjestelmätason sovelluksessa sinun on luotava SYSREF samasta lähteestä kuin laitteen kello.

F-Tile JESD204C IP:lle SYSREF-ohjausrekisterin SYSREF-kerroin (SYSREF_MULP) määrittää SYSREF-jakson, joka on E-parametrin n-kokonaislukukerroin.

Varmista, että E*SYSREF_MULP ≤16. esimample, jos E=1, laillisen asetuksen SYSREF_MULP on oltava välillä 1–16, ja jos E=3, laillisen asetuksen SYSREF_MULP on oltava välillä 1–5.

Huomautus:  Jos asetat alueen ulkopuolelle SYSREF_MULP, SYSREF-generaattori korjaa asetukseksi SYSREF_MULP=1.
Example Design-välilehti F-Tile JESD204C Intel FPGA IP -parametrieditorissa.

Taulukko 9. ExampJaksottaisen ja väliaikaisen jaksottaisen SYSREF-laskurin

E	SYSREF_MULP	SYSREF PERIOD (E*SYSREF_MULP* 32)	Käyttömäärä	Kuvaus
1	1	32	1..31 (Ohjelmoitava)	Aukollinen määräaika
1	1	32	16 (Kiinteä)	Jaksottainen
1	2	64	1..63 (Ohjelmoitava)	Aukollinen määräaika
1	2	64	32 (Kiinteä)	Jaksottainen
1	16	512	1..511 (Ohjelmoitava)	Aukollinen määräaika
1	16	512	256 (Kiinteä)	Jaksottainen
2	3	19	1..191 (Ohjelmoitava)	Aukollinen määräaika
2	3	192	96 (Kiinteä)	Jaksottainen
2	8	512	1..511 (Ohjelmoitava)	Aukollinen määräaika
2	8	512	256 (Kiinteä)	Jaksottainen
2	9 (laiton)	64	32 (Kiinteä)	Aukollinen määräaika
2	9 (laiton)	64	32 (Kiinteä)	Jaksottainen

 

Taulukko 10. SYSREF-ohjausrekisterit
Voit määrittää SYSREF-ohjausrekisterit dynaamisesti uudelleen, jos rekisteriasetus on eri kuin asetus, jonka määritit suunnittelua esim. luodessasi.ample. Määritä SYSREF-rekisterit, ennen kuin F-Tile JESD204C Intel FPGA IP -osoite ei ole nollattu. Jos valitset ulkoisen SYSREF-generaattorin
sysref_ctrl[7] rekisteribitti, voit jättää huomioimatta SYSREF-tyypin, kertoimen, toimintajakson ja vaiheen asetukset.

Bittiä	Oletusarvo	Kuvaus
sysref_ctrl[1:0]	2'b00: Yksi laukaus 2'b01: Jaksottainen 2'b10: Aukollinen jakso	SYSREF-tyyppi. Oletusarvo riippuu SYSREF-tilan asetuksesta Example Suunnittelu -välilehti F-Tile JESD204C Intel FPGA IP -parametrieditorissa.
sysref_ctrl[6:2]	5'b00001	SYSREF-kerroin. Tätä SYSREF_MULP-kenttää voidaan soveltaa jaksolliseen ja välijaksolliseen SYSREF-tyyppiin. Sinun on määritettävä kertoimen arvo varmistaaksesi, että E*SYSREF_MULP-arvo on välillä 1–16, ennen kuin F-Tile JESD204C:n IP-osoite ei ole nollattu. Jos E*SYSREF_MULP-arvo on tämän alueen ulkopuolella, kertoimen arvo on oletusarvo 5'b00001.
sysref_ctrl[7]	Kaksisuuntainen tietopolku: 1'b1 Simplex TX tai RX datapolku: 1'b0	Valitse SYSREF. Oletusarvo riippuu tietopolun asetuksesta Example Design-välilehti F-Tile JESD204C Intel FPGA IP -parametrieditorissa. 0: Simplex TX tai RX (ulkoinen SYSREF) 1: Duplex (sisäinen SYSREF)
sysref_ctrl[16:8]	9	SYSREF-käyttöjakso, kun SYSREF-tyyppi on jaksollinen tai väliaikainen. Sinun on määritettävä käyttösuhde, ennen kuin F-Tile JESD204C IP:n nollaus on poissa. Suurin arvo = (E*SYSREF_MULP*32)-1 Esimampseuraavat: 50 %:n käyttösuhde = (E*SYSREF_MULP*32)/2 Käyttömäärän oletusarvo on 50 %, jos et määritä tätä rekisterikenttää tai jos määrität rekisterikentän arvoon 0 tai suurempi kuin sallittu enimmäisarvo.
sysref_ctrl[17]	1'b0	Manuaalinen ohjaus, kun SYSREF-tyyppi on yksikertainen. Kirjoita 1 asettaaksesi SYSREF-signaalin korkeaksi. Kirjoita 0 asettaaksesi SYSREF-signaalin alhaiseksi. Sinun on kirjoitettava 1 ja sitten 0 luodaksesi SYSREF-pulssin yhden laukauksen tilassa.
sysref_ctrl[31:18]	22	Varattu.

Nollaa sekvensserit
Tämä malli example koostuu kahdesta nollaussekvenssistä:

• Reset Sequence 0 – Käsittelee nollauksen TX/RX Avalon-suoratoistoalueelle, Avalon-muistiin yhdistetylle toimialueelle, ydin-PLL:lle, TX PHY:lle, TX-ytimelle ja SYSREF-generaattorille.
• Reset Sequence 1 – Käsittelee nollauksen RX PHY:lle ja RX Corelle.

3-johtiminen SPI
Tämä moduuli on valinnainen SPI-liitännän muuttamiseksi 3-johtimiksi.

Järjestelmä PLL
F-tilessä on kolme sisäistä PLL-järjestelmää. Nämä järjestelmän PLL:t ovat ensisijainen kellolähde kovalle IP:lle (MAC, PCS ja FEC) ja EMIB:lle. Tämä tarkoittaa, että kun käytät järjestelmän PLL-kellotustilaa, lohkoja ei kellotaa PMA-kellolla eivätkä ne ole riippuvaisia ​​FPGA-ytimestä tulevasta kellosta. Jokainen järjestelmän PLL generoi vain yhteen taajuusliitäntään liittyvän kellon. esimample, tarvitset kaksi järjestelmä-PLL:ää, jotta voit käyttää yhtä liitäntää 1 GHz:llä ja yhtä liitäntää 500 MHz:llä. Järjestelmän PLL:n avulla voit käyttää jokaista kaistaa itsenäisesti ilman, että kaistakellon muutos vaikuttaa viereiseen kaistaan.
Jokainen järjestelmän PLL voi käyttää mitä tahansa kahdeksasta FGT-referenssikellosta. Järjestelmän PLL:t voivat jakaa referenssikellon tai niillä voi olla erilaisia ​​referenssikelloja. Jokainen liitäntä voi valita, mitä järjestelmän PLL:ää se käyttää, mutta kun se on valittu, se on kiinteä, ei konfiguroitavissa uudelleen dynaamisen uudelleenkonfiguroinnin avulla.

Aiheeseen liittyvät tiedot
F-tile Architecture ja PMA ja FEC Direct PHY IP -käyttöopas

Lisätietoja järjestelmän PLL-kellotustilasta Intel Agilex F-tile -laitteissa.

Pattern Generator ja Checker
Kuviogeneraattori ja tarkistus ovat hyödyllisiä datan luomisessaampja seuranta testaustarkoituksiin.
Taulukko 11. Tuetut kuviogeneraattorit

Kuvion generaattori	Kuvaus
PRBS kuviogeneraattori	F-Tile JESD204C malli example PRBS-kuviogeneraattori tukee seuraavaa polynomiastetta: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp kuvion generaattori	The ramp kuvion arvo kasvaa 1:llä jokaista seuraavaa sekuntia kohdenample, jonka generaattorin leveys on N, ja siirtyy nollaan, kun kaikki bitit s:ssäample ovat 1. Ota r käyttöönamp kuviogeneraattori kirjoittamalla 1:stä bittiin 2 ED-ohjauslohkon tst_ctl-rekisteristä.
Komentokanava ramp kuvion generaattori	F-Tile JESD204C malli example tukee komentokanavaa ramp kuviogeneraattori kaistaa kohti. The ramp kuvion arvo kasvaa yhdellä per 1 komentosanan bittiä. Aloitussiemen on lisäyskuvio kaikilla radalla.

Taulukko 12. Tuetut kuvioiden tarkistus

Kuvion tarkistus	Kuvaus
PRBS-kuviotarkistus	Sekoitussiemen kuviotarkistimessa synkronoituu itsestään, kun F-Tile JESD204C IP saavuttaa vinosuuntauksen. Kuviontarkistus vaatii 8 oktettia, jotta sekoitus siemen synkronoituu itsestään.
Ramp kuvion tarkistaja	Ensimmäiset kelvolliset tiedot sample kullekin muuntimelle (M) ladataan r:n alkuarvonaamp kuvio. Myöhemmät tiedot samples-arvojen on nostettava 1:llä jokaisella kellojaksolla maksimiin asti ja siirryttävä sitten nollaan.

Kuvion tarkistus	Kuvaus
	esimample, kun S=1, N=16 ja WIDTH_MULP = 2, dataleveys muunninta kohti on S * WIDTH_MULP * N = 32. Suurin data sample arvo on 0xFFFF. The ramp kuvioiden tarkistus varmistaa, että samat kuviot vastaanotetaan kaikissa muuntimissa.
Komentokanava ramp kuvion tarkistaja	F-Tile JESD204C malli example tukee komentokanavaa ramp kuvion tarkistaja. Ensimmäinen vastaanotettu komentosana (6 bittiä) ladataan alkuarvona. Saman kaistan myöhempien komentosanojen tulee kasvaa arvoon 0x3F ja siirtyä arvoon 0x00. Komentokanava ramp kuvion tarkistus tarkistaa r:lleamp kuvioita kaikilla kaistalla.

F-Tile JESD204C TX ja RX IP
Tämä malli example antaa sinun määrittää jokaisen TX/RX:n yksipuoliseksi tai kaksipuoliseksi moodiksi.
Duplex-kokoonpanot mahdollistavat IP-toimintojen esittelyn joko sisäisen tai ulkoisen sarjasilmukan avulla. IP:n sisällä olevia CSR:itä ei ole optimoitu IP-valvonnan ja tilan tarkkailun mahdollistamiseksi.

F-Tile JESD204C Design Example Kello ja nollaus

F-Tile JESD204C malli example on sarja kello- ja nollaussignaaleja.

Taulukko 13.Suunnittelu esimample kellot

Kellosignaali	Suunta	Kuvaus
mgmt_clk	Syöte	LVDS-differentiaalikello taajuudella 100 MHz.
refclk_xcvr	Syöte	Lähetin-vastaanottimen referenssikello, jonka tiedonsiirtonopeus/kerroin on 33.
refclk_core	Syöte	Ytimen referenssikello samalla taajuudella kuin refclk_xcvr.
in_sysref	Syöte	SYSREF signaali. Suurin SYSREF-taajuus on datanopeus/(66x32xE).
sysref_out	Lähtö
txlink_clk rxlink_clk	Sisäinen	TX- ja RX-linkin kello datanopeudella/66.
txframe_clk rxframe_clk	Sisäinen	TX- ja RX-kehyskello datanopeudella/33 (FCLK_MULP=2) TX- ja RX-kehyskello datanopeudella/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Sisäinen	TX- ja RX-vaihekello datanopeudella/66 (FCLK_MULP=2) TX- ja RX-vaihekello on aina korkea (1'b1), kun FCLK_MULP=1
spi_SCLK	Lähtö	SPI-siirtonopeuskello taajuudella 20 MHz.

Kun lataat suunnittelun esimampFPGA-laitteeseen, sisäinen ninit_done -tapahtuma varmistaa, että JTAG Avalon Master -sillalle on nollattu, samoin kuin kaikki muut lohkot.

SYSREF-generaattorilla on itsenäinen nollaus, joka lisää tahallisen asynkronisen suhteen txlink_clk- ja rxlink_clk-kelloille. Tämä menetelmä on kattavampi ulkoisen kellosirun SYSREF-signaalin emuloinnissa.

Taulukko 14. Suunnittelu esimample Resets

Nollaa signaali	Suunta	Kuvaus
global_rst_n	Syöte	Painike globaali nollaus kaikille lohkoille, paitsi JTAG Avalon Master -sillalle.
ninit_done	Sisäinen	Lähtö Reset Release IP:stä JTAG Avalon Master -sillalle.
edctl_rst_n	Sisäinen	ED-ohjauslohko nollataan JTAG Avalon Master -sillalle. Portit hw_rst ja global_rst_n eivät nollaa ED-ohjauslohkoa.
hw_rst	Sisäinen	Vahvista ja poista hw_rst kirjoittamalla ED-ohjauslohkon rst_ctl-rekisteriin. mgmt_rst_in_n väittää, kun hw_rst on vahvistettu.
mgmt_rst_in_n	Sisäinen	Nollaa eri IP-osoitteiden Avalon-muistikartoitettujen liitäntöjen ja nollaussekvensserien tulot:  j20c_reconfig_reset for F-Tile JESD204C IP duplex Native PHY spi_rst_n SPI-masterille pio_rst_n PIO-tilaa ja ohjausta varten Nollaussekvensserin 0 ja 0 reset_in1-portti Global_rst_n-, hw_rst- tai edctl_rst_n-portti vahvistaa nollauksen kohteessa mgmt_rst_in_n.
sysref_rst_n	Sisäinen	Reset SYSREF-generaattorilohkolle ED-ohjauslohkossa käyttämällä nollaussekvensserin 0 reset_out2-porttia. Reset-sekvensserin 0 reset_out2-portti keskeyttää nollauksen, jos ydin-PLL on lukittu.
core_pll_rst	Sisäinen	Nollaa ydin-PLL:n reset-sekvensserin 0 reset_out0-portin kautta. Ydin PLL nollautuu, kun mgmt_rst_in_n reset vahvistetaan.
j204c_tx_avs_rst_n	Sisäinen	Nollaa F-Tile JESD204C TX Avalon -muistikartoidun liitännän nollaussekvensserin 0 kautta. TX Avalon -muistikartoitettu liitäntä vahvistaa, kun mgmt_rst_in_n vahvistetaan.
j204c_rx_avs_rst_n	Sisäinen	Nollaa F-Tile JESD204C TX Avalon -muistikartoidun liitännän nollaussekvensserin 1 kautta. RX Avalon -muistikartoitettu liitäntä vahvistaa, kun mgmt_rst_in_n on vahvistettu.
j204c_tx_rst_n	Sisäinen	Nollaa F-Tile JESD204C TX -linkki- ja siirtokerrokset txlink_clk- ja txframe_clk-toimialueissa. Nollaussekvenssin 0 reset_out5-portti nollaa j204c_tx_rst_n. Tämä nollaus lopettaa, jos ydin-PLL on lukittu ja tx_pma_ready- ja tx_ready-signaalit vahvistetaan.
j204c_rx_rst_n	Sisäinen	Nollaa F-Tile JESD204C RX-linkki- ja siirtokerrokset rxlink_clk- ja rxframe_clk-verkkotunnuksissa.

Nollaa signaali	Suunta	Kuvaus
		Reset-sekvensserin 1 reset_out4-portti nollaa j204c_rx_rst_n. Tämä nollaus peruuttaa, jos ydin-PLL on lukittu ja rx_pma_ready- ja rx_ready-signaalit vahvistetaan.
j204c_tx_rst_ack_n	Sisäinen	Nollaa kättelysignaali komennolla j204c_tx_rst_n.
j204c_rx_rst_ack_n	Sisäinen	Nollaa kättelysignaali komennolla j204c_rx_rst_n.

Kuva 8. Suunnittelun ajoituskaavio Example Resets

F-Tile JESD204C Design Example Signaalit

Taulukko 15. Järjestelmäliittymän signaalit

Signaali	Suunta	Kuvaus
Kellot ja nollaukset
mgmt_clk	Syöte	100 MHz kello järjestelmän hallintaan.
refclk_xcvr	Syöte	Viitekello F-tile UX QUAD:lle ja System PLL:lle. Vastaa tiedonsiirtonopeutta/kerrointa 33.
refclk_core	Syöte	Core PLL referenssikello. Käyttää samaa kellotaajuutta kuin refclk_xcvr.
in_sysref	Syöte	SYSREF-signaali ulkoisesta SYSREF-generaattorista JESD204C:n alaluokan 1 toteutukseen.
sysref_out	Lähtö	SYSREF-signaali JESD204C:n alaluokan 1 toteutukselle, joka on generoitu FPGA-laitteella suunnittelua vartenample linkin alustus on tarkoitettu vain.

 

Signaali	Suunta	Kuvaus
SPI
spi_SS_n[2:0]	Lähtö	Aktiivinen matala, SPI-slaven valintasignaali.
spi_SCLK	Lähtö	SPI-sarjakello.
spi_sdio	Tulo/lähtö	Tulostaa tiedot isännästä ulkoiseen orjaan. Syötä tiedot ulkoisesta orjasta isännälle.

Signaali	Suunta	Kuvaus
Huomautus:Kun Generate 3-Wire SPI Module -vaihtoehto on käytössä.
spi_MISO Huom: Kun Generate 3-Wire SPI Module -vaihtoehto ei ole käytössä.	Syöte	Syötä tiedot ulkoisesta orjasta SPI-isäntään.
spi_MOSI Huomautus: Kun Generate 3-Wire SPI Module -vaihtoehto ei ole käytössä.	Lähtö	Tulostaa tiedot SPI-isännästä ulkoiseen orjaan.

 

Signaali	Suunta	Kuvaus
ADC / DAC
tx_serial_data[LINK*L-1:0]	Lähtö	Differentiaalinen nopea sarjalähtödata DAC:hen. Kello on upotettu sarjatietovirtaan.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Syöte	Differentiaalinen nopea sarjatulodata ADC:ltä. Kello palautetaan sarjatietovirrasta.
rx_serial_data_n[LINK*L-1:0]

 

Signaali	Suunta	Kuvaus
Yleiskäyttöinen I/O
user_led[3:0]	Lähtö	Ilmaisee tilan seuraavissa olosuhteissa: [0]: SPI-ohjelmointi tehty [1]: TX-linkin virhe [2]: RX-linkin virhe [3]: Avalonin suoratoistodatan kuviontarkistusvirhe
user_dip[3:0]	Syöte	Käyttäjätilan DIP-kytkimen tulo: [0]: Sisäinen sarjasilmukka käytössä [1]: FPGA:n luoma SYSREF-aktivointi [3:2]: Varattu

 

Signaali	Suunta	Kuvaus
Out-of-band (OOB) ja tila
rx_patchk_data_error[LINK-1:0]	Lähtö	Kun tämä signaali vahvistetaan, se osoittaa, että kuviontarkistus on havainnut virheen.
rx_link_error[LINK-1:0]	Lähtö	Kun tämä signaali vahvistetaan, se osoittaa, että JESD204C RX IP on vahvistanut keskeytyksen.
tx_link_error[LINK-1:0]	Lähtö	Kun tämä signaali vahvistetaan, se osoittaa, että JESD204C TX IP on vahvistanut keskeytyksen.
emb_lock_out	Lähtö	Kun tämä signaali vahvistetaan, se osoittaa, että JESD204C RX IP on saavuttanut EMB-lukituksen.
sh_lock_out	Lähtö	Kun tämä signaali vahvistetaan, se osoittaa, että JESD204C RX IP-synkronointiotsikko on lukittu.

 

Signaali	Suunta	Kuvaus
Avalon suoratoisto
rx_avst_valid[LINK-1:0]	Syöte	Osoittaa onko muuntaja sampsovelluskerrokseen lähetettävät tiedot ovat kelvollisia tai virheellisiä. 0: Tiedot eivät kelpaa 1: Tiedot ovat kelvollisia
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Syöte	Muunnin samptiedot sovelluskerrokseen.

F-Tile JESD204C Design Example Control Registers

F-Tile JESD204C malli exampED-ohjauslohkon le-rekisterit käyttävät tavuosoitteita (32 bittiä).

Taulukko 16. Suunnittelu esimample Osoitekartta
Nämä 32-bittiset ED-ohjauslohkorekisterit ovat mgmt_clk-toimialueella.

Komponentti	Osoite
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI-ohjaus	0x0102_0000 – 0x0102_001F
PIO-ohjaus	0x0102_0020 – 0x0102_002F
PIO-tila	0x0102_0040 – 0x0102_004F
Nollaa sekvensori 0	0x0102_0100 – 0x0102_01FF
Nollaa sekvensori 1	0x0102_0200 – 0x0102_02FF
ED-ohjaus	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP-lähetin-vastaanotin PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Taulukko 17. Rekisterin käyttöoikeustyyppi ja määritelmä
Tässä taulukossa kuvataan Intel FPGA IP:iden rekisterin käyttöoikeustyyppi.

Käyttöoikeustyyppi	Määritelmä
RO/V	Ohjelmisto vain luku -tilassa (ei vaikutusta kirjoittamiseen). Arvo voi vaihdella.
RW	Ohjelmisto lukee ja palauttaa nykyisen bittiarvon. Ohjelmisto kirjoittaa ja asettaa bitin haluttuun arvoon.
RW1C	Ohjelmisto lukee ja palauttaa nykyisen bittiarvon. Ohjelmisto kirjoittaa 0, eikä sillä ole vaikutusta. Ohjelmisto kirjoittaa arvon 1 ja tyhjentää bitin 0:ksi, jos laitteisto on asettanut bitin arvoon 1. Laitteisto asettaa bitin arvoon 1. Ohjelmiston puhtaalla on korkeampi prioriteetti kuin laitteistolla.

Taulukko 18. ED-ohjauksen osoitekartta

Offset	Rekisteröi Nimi
0x00	rst_ctl
0x04	rst_sts0
jatkui…

Offset	Rekisteröi Nimi
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Taulukko 19. ED-ohjauslohkon ohjaus- ja tilarekisterit

Tavu Offset	Rekisteröidy	Nimi	Pääsy	Nollaa	Kuvaus
0x00	rst_ctl	rst_assert	RW	0x0	Palauta ohjaus. [0]: Kirjoita 1 vahvistaaksesi nollauksen. (hw_rst) Kirjoita 0 uudelleen lopettaaksesi nollauksen. [31:1]: Varattu.
0x04	rst_sts0	rst_status	RO/V	0x0	Nollaa tila. [0]: Ydin PLL lukittu tila. [31:1]: Varattu.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Sisäisen tai ulkoisen SYSREF-generaattorin SYSREF-reunan tunnistuksen tila. [0]: Arvo 1 Ilmaisee, että SYSREF:n nouseva reuna on havaittu alaluokan 1 toiminnalle. Ohjelmisto voi kirjoittaa 1 tyhjentääkseen tämän bitin uuden SYSREF-reunan havaitsemisen mahdollistamiseksi. [31:1]: Varattu.
0x40	sysref_ctl	sysref_contr ol	RW	Kaksipuolinen tietopolku Kertakuva: 0x00080	SYSREF-ohjaus. Katso Taulukko 10 sivulla 17 saadaksesi lisätietoja tämän rekisterin käytöstä.
				Säännöllinen:	Huomautus: Nollausarvo riippuu
				0x00081	SYSREF-tyyppi ja F-Tile
				Aukko - säännöllinen:	JESD204C IP-datapolun parametriasetukset.
				0x00082
				TX- tai RX-tiedot
				polku
				Yksi laukaus:
				0x00000
				Säännöllinen:
				0x00001
				aukko-
				määräajoin:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF-tila. Tämä rekisteri sisältää sisäisen SYSREF-generaattorin viimeisimmät SYSREF-jakso- ja toimintajaksoasetukset. Katso Taulukko 9 sivulla 16 SYSREF-jakson ja käyttöjakson laillisesta arvosta.
jatkui…

Tavu Offset	Rekisteröidy	Nimi	Pääsy	Nollaa	Kuvaus
					[8:0]: SYSREF-jakso. Kun arvo on 0xFF, SYSREF-jakso = 255 Kun arvo on 0x00, SYSREF-jakso = 256. [17:9]: SYSREF-käyttöjakso. [31:18]: Varattu.
0x80	tst_ctl	tst_control	RW	0x0	Testin ohjaus. Tämän rekisterin avulla voit ottaa käyttöön erilaisia ​​testikuvioita kuviogeneraattorille ja tarkistille. [1:0] = Varattu kenttä [2] = ramp_test_ctl 1'b0 = Ottaa käyttöön PRBS-kuvion generaattorin ja tarkistuksen 1'b1 = Ota r käyttöönamp kuviogeneraattori ja tarkistaja [31:3]: Varattu.
0x8c	tst_err0	tst_error	RW1C	0x0	Linkin 0 virhelippu. Kun bitti on 1'b1, se osoittaa virheen. Sinun tulee korjata virhe ennen kuin kirjoitat 1'b1:n kyseiseen bittiin virhelipun tyhjentämiseksi. [0] = Kuvion tarkistimen virhe [1] = tx_link_error [2] = rx_link_error [3] = Komentokuvion tarkistimen virhe [31:4]: Varattu.

Asiakirjan versiohistoria F-Tile JESD204C Intel FPGA IP Design Example Käyttöopas

Asiakirjan versio	Intel Quartus Prime -versio	IP-versio	Muutokset
2021.10.11	21.3	1.0.0	Alkuperäinen julkaisu.

Asiakirjat / Resurssit

intel F-Tile JESD204C Intel FPGA IP Design Example [pdfKäyttöopas F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Viitteet

• Käyttöopas