F-Tile JESD204C Intel FPGA IP Diseño ExampGuía del usuario

Esta guía del usuario proporciona las funciones, las pautas de uso y una descripción detallada sobre el diseño examparchivos para F-Tile JESD204C Intel® FPGA IP utilizando dispositivos Intel Agilex™.

Público al que va dirigido

Este documento está destinado a:

Arquitecto de diseño para realizar la selección de IP durante la fase de planificación del diseño a nivel del sistema
Diseñadores de hardware al integrar IP en su diseño de nivel de sistema

Ingenieros de validación durante la fase de simulación a nivel de sistema y validación de hardware

Documentos relacionados
La siguiente tabla enumera otros documentos de referencia relacionados con F-Tile JESD204C Intel FPGA IP.

Tabla 1. Documentos relacionados

Referencia	Descripción
F-Tile JESD204C Intel FPGA IP Guía del usuario	Proporciona información acerca de F-Tile JESD204C Intel FPGA IP.
Notas de la versión IP de F-Tile JESD204C Intel FPGA	Enumera los cambios realizados para el F-Tile JESD204C F-Tile JESD204C en una versión particular.
Hoja de datos del dispositivo Intel Agilex	Este documento describe las características eléctricas, las características de conmutación, las especificaciones de configuración y el tiempo de los dispositivos Intel Agilex.

Acrónimos y Glosario

Tabla 2. Lista de siglas

Acrónimo	Expansión
LEMC	Reloj multibloque extendido local
FC	Frecuencia de reloj de cuadro
Conductor adverso	Convertidor analógico a digital
Convertidor CA	Convertidor digital a analógico
Procesador de señal digital (DSP)	Procesador de señal digital
TX	Transmisor
RX	Receptor

Acrónimo	Expansión
DLL	Capa de enlace de datos
RSE	Registro de control y estado
Crucial	Unidad de reloj y reinicio
ISR	Interrumpir la rutina del servicio
Primero en entrar (FIFO)	Primero en entrar, primero en salir
SERDES	Serializador Deserializador
CCE	Código de corrección de errores
Comisión Económica para Europa (CEE)	Corrección de errores hacia adelante
SERR	Detección de error único (en ECC, corregible)
DERR	Detección de doble error (en ECC, fatal)
PRBS	Secuencia binaria pseudoaleatoria
IMPERMEABLE	Controlador de acceso a medios. MAC incluye subcapa de protocolo, capa de transporte y capa de enlace de datos.
Física	Capa fisica. PHY generalmente incluye la capa física, SERDES, controladores, receptores y CDR.
piezas	Subcapa de codificación física
AMP	Adjunto al medio físico
RBD	Retraso del búfer RX
UI	Intervalo de unidad = duración del bit serial
recuento RBD	RX Buffer Delay última llegada de carril
Compensación RBD	Oportunidad de lanzamiento de RX Buffer Delay
SH	Encabezado de sincronización
TL	Capa de transporte
EMIB	Puente de interconexión de matriz múltiple integrado

Tabla 3. Lista de glosarios

Término	Descripción
Dispositivo convertidor	Convertidor ADC o DAC
Dispositivo lógico	FPGA o ASIC
Octeto	Un grupo de 8 bits, que sirve como entrada al codificador 64/66 y salida del decodificador
Picar	Un conjunto de 4 bits que es la unidad de trabajo base de las especificaciones JESD204C
Bloquear	Un símbolo de 66 bits generado por el esquema de codificación 64/66
Velocidad de línea	Tasa de datos efectiva del enlace serial Tasa de línea de carril = (Mx Sx N'x 66/64 x FC) / L
Reloj de enlace	Reloj de enlace = Tasa de línea de carril/66.
Marco	Conjunto de octetos consecutivos en los que la posición de cada octeto puede identificarse por referencia a una señal de alineación de trama.
Reloj marco	Un reloj del sistema que se ejecuta a la velocidad de la trama, que debe ser un reloj de enlace de 1x y 2x.

Término	Descripción
Sampreloj de archivos por cuadro	Samples por reloj, el total de samparchivos en el marco del reloj para el dispositivo convertidor.
LEMC	Reloj interno utilizado para alinear el límite del multibloque extendido entre carriles y en las referencias externas (SYSREF o Subclase 1).
Subclase 0	Sin soporte para latencia determinista. Los datos deben ser liberados inmediatamente después de la corrección de carril a carril en el receptor.
Subclase 1	Latencia determinista utilizando SYSREF.
Enlace multipunto	Enlaces entre dispositivos con 2 o más dispositivos convertidores.
Codificación 64B / 66B	Código de línea que asigna datos de 64 bits a 66 bits para formar un bloque. La estructura de datos de nivel base es un bloque que comienza con un encabezado de sincronización de 2 bits.

Tabla 4. Símbolos

Término	Descripción
L	Número de carriles por dispositivo convertidor
M	Número de convertidores por dispositivo
F	Número de octetos por cuadro en un solo carril
S	Número de samparchivos transmitidos por un solo convertidor por ciclo de cuadro
N	Resolución del convertidor
NORTE'	Número total de bits por samparchivo en el formato de datos de usuario
CS	Número de bits de control por conversión sample
CF	Número de palabras de control por período de reloj de cuadro por enlace
HD	Formato de datos de usuario de alta densidad
E	Número de multibloque en un multibloque extendido

F-Tile JESD204C Intel FPGA IP Diseño ExampGuía de inicio rápido

El F-Tile JESD204C Intel FPGA IP diseño exampLos archivos para dispositivos Intel Agilex cuentan con un banco de pruebas de simulación y un diseño de hardware que admite compilación y pruebas de hardware.
Puede generar el diseño F-Tile JESD204C examparchivos a través del catálogo de IP en el software Intel Quartus® Prime Pro Edition.

Figura 1. Desarrollo Stages para el diseño Example

Ex diseñoampdiagrama de bloques

Figura 2. F-Tile JESD204C Diseño ExampDiagrama de bloques de alto nivel

El diseño exampEl archivo consta de los siguientes módulos:

Sistema de diseñador de plataforma
- F-Tile JESD204C Intel FPGA IP
- JTAG al puente Avalon Master
- Controlador de E/S paralelas (PIO)
- Interfaz de puerto serie (SPI)—módulo maestro—IOPLL
- Generador SYSREF
- Example Design (ED) Control RSC
- Restablecer secuenciadores
Sistema PLL

Generador de patrones
Comprobador de patrones

Tabla 5. Diseño ExampMódulos de archivo

Componentes	Descripción
Sistema de diseñador de plataforma	El sistema Platform Designer instancia la ruta de datos IP F-Tile JESD204C y los periféricos compatibles.
F-Tile JESD204C Intel FPGA IP	Este subsistema de Platform Designer contiene las IP de TX y RX F-Tile JESD204C instanciadas junto con el PHY dúplex.
JTAG al puente Avalon Master	Este puente proporciona acceso de host de la consola del sistema a la IP asignada a la memoria en el diseño a través de JTAG interfaz.
Controlador de E/S paralelas (PIO)	Este controlador proporciona una interfaz mapeada en memoria para sampling y conducción de puertos de E/S de uso general.
maestro SPI	Este módulo maneja la transferencia en serie de datos de configuración a la interfaz SPI en el extremo del convertidor.
Generador SYSREF	El generador SYSREF utiliza el reloj de enlace como reloj de referencia y genera pulsos SYSREF para el F-Tile JESD204C IP. Nota: Este diseño exampEl archivo utiliza el generador SYSREF para demostrar la inicialización del enlace IP dúplex F-Tile JESD204C. En la aplicación de nivel de sistema F-Tile JESD204C subclase 1, debe generar SYSREF desde la misma fuente que el reloj del dispositivo.
IOPLL	Este diseño example utiliza un IOPLL para generar un reloj de usuario para transmitir datos al F-Tile JESD204C IP.
ED Control RSC	Este módulo proporciona control y estado de detección SYSREF, y control y estado de patrón de prueba.
Restablecer secuenciadores	Este diseño exampEl archivo consta de 2 secuenciadores de reinicio: Secuencia de restablecimiento 0: maneja el restablecimiento del dominio de transmisión de TX/RX Avalon®, el dominio asignado en memoria de Avalon, el PLL central, el PHY de TX, el núcleo de TX y el generador SYSREF. Restablecer secuencia 1: maneja el restablecimiento a RX PHY y RX core.
Sistema PLL	Fuente de reloj principal para el cruce EMIB e IP duro de mosaico F.
Generador de patrones	El generador de patrones genera un PRBS o ramp patrón.
Comprobador de patrones	El verificador de patrones verifica el PRBS o ramp patrón recibido, y marca un error cuando encuentra una falta de coincidencia de datos sampel.

Requisitos de software

Intel utiliza el siguiente software para probar el diseño examparchivos en un sistema Linux:

Software Intel Quartus Prime Pro Edition
Simulador Questa*/ModelSim* o VCS*/VCS MX

Generación del diseño

Para generar el diseño examparchivo del editor de parámetros IP:

Cree un proyecto dirigido a la familia de dispositivos Intel Agilex F-tile y seleccione el dispositivo deseado.
En Catálogo de IP, Herramientas ➤ Catálogo de IP, seleccione F-Tile JESD204C Intel FPGA IP.
Especifique un nombre de nivel superior y la carpeta para su variación de IP personalizada. Haga clic en Aceptar. El editor de parámetros agrega el .ip de nivel superior file automáticamente al proyecto actual. Si se le solicita que agregue manualmente el .ip file al proyecto, haga clic en Proyecto ➤ Agregar/Quitar Files en Proyecto para agregar el file.
bajo el example pestaña Diseño, especifique el diseño exampparámetros del archivo como se describe en Design ExampParámetros de archivo.
Haga clic en Generar Exampel Diseño.

El software genera todo el diseño. files en los subdirectorios. Estos fileLos correos electrónicos son necesarios para ejecutar la simulación y la compilación.

Ex diseñoampParámetros de archivos
El editor de parámetros F-Tile JESD204C Intel FPGA IP incluye el Example pestaña Diseño para que especifique ciertos parámetros antes de generar el diseño exampel.

Tabla 6. Parámetros en el Exampficha de diseño

Parámetro	Opciones	Descripción
Seleccionar diseño	Control de la consola del sistema Ninguno	Seleccione el control de la consola del sistema para acceder al diseño exampruta de datos del archivo a través de la consola del sistema.
Simulación	Encendido, apagado	Activar para que la IP genere la necesaria files para simular el diseño exampel.
Síntesis	Encendido, apagado	Activar para que la IP genere la necesaria files para compilación Intel Quartus Prime y demostración de hardware.
formato HDL (para simulación)	Verilog VDHL	Seleccione el formato HDL de la RTL files para simulación.
formato HDL (para síntesis)	Solo Verilog	Seleccione el formato HDL de la RTL files para síntesis.

Parámetro	Opciones	Descripción
Generar módulo SPI de 3 hilos	Encendido, apagado	Actívelo para habilitar la interfaz SPI de 3 hilos en lugar de 4 hilos.
Modo de referencia del sistema	Un trago Periódico Periódica con huecos	Seleccione si desea que la alineación SYSREF sea un modo de pulso de un solo disparo, periódico o periódico con intervalos, en función de sus requisitos de diseño y flexibilidad de tiempo. One-shot: seleccione esta opción para permitir que SYSREF sea un modo de pulso de un solo uso. El valor del bit de registro sysref_ctrl[17] es 0. Después de que el restablecimiento IP F-Tile JESD204C se desactive, cambie el valor del registro sysref_ctrl[17] de 0 a 1, luego a 0, para un pulso SYSREF de una sola vez. Periódico: SYSREF en modo periódico tiene un ciclo de trabajo de 50:50. El período SYSREF es ESYSREF_MULP. Periódica con intervalos: SYSREF tiene un ciclo de trabajo programable de granularidad de 1 ciclo de reloj de enlace. El período SYSREF es ESYSREF_MULP. Para la configuración del ciclo de trabajo fuera de rango, el bloque de generación SYSREF debería inferir automáticamente un ciclo de trabajo de 50:50. Consulte la SYSREF Generador sección para obtener más información sobre el SYSREF período.
Seleccionar tablero	Ninguno	Seleccione el tablero para el diseño exampel. Ninguno: esta opción excluye aspectos de hardware para el diseño example. Todas las asignaciones de pines se establecerán en pines virtuales.
Patrón de prueba	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Seleccione el generador de patrones y el patrón de prueba del verificador. Generador de patrones: JESD204C admite el generador de patrones PRBS por datosample. Esto significa que el ancho de los datos es la opción N+CS. El generador y verificador de patrones PRBS son útiles para crear datosample estimula para la prueba y no es compatible con el modo de prueba PRBS en el convertidor ADC/DAC. Ramp Generador de patrones: la capa de enlace JESD204C funciona normalmente, pero el transporte posterior se desactiva y se ignora la entrada del formateador. Cada carril transmite un flujo de octetos idéntico que aumenta de 0x00 a 0xFF y luego se repite. Ramp La prueba de patrón está habilitada por prbs_test_ctl. Comprobador de patrones PRBS: el codificador PRBS JESD204C se sincroniza automáticamente y se espera que cuando el núcleo IP pueda decodificar el enlace, la semilla codificadora ya esté sincronizada. La semilla codificada de PRBS tomará 8 octetos para inicializarse automáticamente. Ramp Comprobador de patrones: la codificación JESD204C se sincroniza automáticamente y se espera que cuando el núcleo de IP pueda decodificar el enlace, la semilla de codificación ya esté sincronizada. El primer octeto válido se carga como ramp valor inicial. Los datos subsiguientes deben incrementarse hasta 0xFF y pasar a 0x00. Ramp el verificador de patrones debe buscar un patrón idéntico en todos los carriles.
Habilitar bucle invertido en serie interno	Encendido, apagado	Seleccione bucle invertido en serie interno.
Habilitar canal de comando	Encendido, apagado	Seleccione el patrón del canal de comando.

Estructura de directorios
El diseño F-Tile JESD204C exampdirectorios de archivos contienen generados files para el diseño exampLes.

Figura 3. Estructura de directorios para F-Tile JESD204C Intel Agilex Design Example

Tabla 7. Directorio Files

Carpetas	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulación/mentor	modelosim_sim.tcl tb_top_waveform.do
simulación/sinopsis	contrapartes vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulando el Diseño Exampel banco de pruebas

El diseño example testbench simula su diseño generado.

Figura 4. Procedimiento

Para simular el diseño, realice los siguientes pasos:

Cambiar el directorio de trabajo aampdirectorio_de_diseño>/simulación/ .
En la línea de comando, ejecute el script de simulación. La siguiente tabla muestra los comandos para ejecutar los simuladores compatibles.

Simulador	Dominio
Búsqueda/ModelSim	vsim -do modelosim_sim.tcl
Búsqueda/ModelSim	vsim -c -do modelsim_sim.tcl (sin GUI de Questa/ModelSim)
VCS	shvcs_sim.sh
VCSMX	shvcsmx_sim.sh

La simulación termina con mensajes que indican si la ejecución fue exitosa o no.

Figura 5. Simulación exitosa
Esta figura muestra el mensaje de simulación exitosa para el simulador VCS.

Compilando el Diseño Example

Para compilar el ex de solo compilaciónample proyecto, siga estos pasos:

Asegurar el diseño de la compilación exampla generación está completa.

En el software Intel Quartus Prime Pro Edition, abra el proyecto Intel Quartus Prime Pro Editionample_design_directory>/ed/quartus.
En el menú Procesamiento, haga clic en Iniciar compilación.

Descripción detallada del F-Tile JESD204C Design Example

El diseño F-Tile JESD204C exampEl archivo demuestra la funcionalidad de la transmisión de datos mediante el modo de bucle invertido.
Puede especificar la configuración de los parámetros de su elección y generar el diseño exampel.
El diseño exampEl archivo está disponible solo en modo dúplex para la variante Base y PHY. Puede elegir la variante Base only o PHY only pero la IP generaría el diseño examparchivo para Base y PHY.

Nota: Algunas configuraciones de alta velocidad de datos pueden fallar en la temporización. Para evitar fallas en el tiempo, considere especificar el valor del multiplicador de frecuencia de reloj de cuadro más bajo (FCLK_MULP) en la pestaña Configuraciones del editor de parámetros IP de F-Tile JESD204C Intel FPGA.

Componentes del sistema

El diseño F-Tile JESD204C example proporciona un flujo de control basado en software que utiliza la unidad de control físico con o sin compatibilidad con la consola del sistema.

El diseño exampEl archivo permite un enlace automático en los modos de bucle invertido interno y externo.

JTAG al puente maestro de Avalon
La jTAG a Avalon Master Bridge proporciona una conexión entre el sistema host para acceder a la IP F-Tile JESD204C mapeada en memoria y los registros de estado y control de IP periféricos a través de JTAG interfaz.

Figura 6. Sistema con una JTAG a Avalon Master Bridge Core

Nota: El reloj del sistema debe ser al menos 2 veces más rápido que el JTAG reloj. El reloj del sistema es mgmt_clk (100MHz) en este diseño exampel.

Núcleo de E/S paralelas (PIO)
El núcleo de entrada/salida paralela (PIO) con interfaz Avalon proporciona una interfaz mapeada en memoria entre un puerto esclavo mapeado en memoria Avalon y puertos de E/S de uso general. Los puertos de E/S se conectan a la lógica de usuario en el chip o a los pines de E/S que se conectan a dispositivos externos a la FPGA.

Figura 7. Núcleo PIO con puertos de entrada, puertos de salida y compatibilidad con IRQ
De forma predeterminada, el componente Platform Designer deshabilita la línea de servicio de interrupción (IRQ).

Los puertos de E/S PIO se asignan en el nivel superior HDL file ( io_ status para puertos de entrada, io_ control para puertos de salida).

La siguiente tabla describe la conectividad de la señal para los puertos de E/S de estado y control al interruptor DIP y al LED en el kit de desarrollo.

Tabla 8. Puertos de E/S del núcleo PIO

Puerto	Poco	Señal
puerto_salida	0	Programación USER_LED SPI realizada
puerto_salida	31:1	Reservado
En_puerto	0	USER_DIP habilitación de loopback serial interno Off = 1 encendido = 0
	1	USER_DIP Habilitar SYSREF generado por FPGA Desactivado = 1 encendido = 0
	31:2	Reservado.

Maestro de SPI
El módulo maestro de SPI es un componente estándar de Platform Designer en la biblioteca estándar de IP Catalog. Este módulo utiliza el protocolo SPI para facilitar la configuración de convertidores externos (por ej.ample, ADC, DAC y generadores de reloj externos) a través de un espacio de registro estructurado dentro de estos dispositivos.

El maestro SPI tiene una interfaz mapeada en memoria Avalon que se conecta al maestro Avalon (JTAG al puente maestro de Avalon) a través de la interconexión mapeada en memoria de Avalon. El maestro SPI recibe instrucciones de configuración del maestro Avalon.

El módulo maestro SPI controla hasta 32 esclavos SPI independientes. La velocidad en baudios de SCLK está configurada en 20 MHz (divisible por 5).
Este módulo está configurado para una interfaz de 4 hilos y 24 bits de ancho. Si se selecciona la opción Generar módulo SPI de 3 hilos, se crea una instancia de un módulo adicional para convertir la salida de 4 hilos del maestro SPI a 3 hilos.

IOPLL
El IOPLL genera el reloj requerido para generar frame_clk y link_clk. El reloj de referencia al PLL es configurable pero limitado a la velocidad de datos/factor de 33.

Para diseño examparchivo que admite una velocidad de datos de 24.33024 Gbps, la velocidad de reloj para frame_clk y link_clk es de 368.64 MHz.
Para diseño examparchivo que admite una velocidad de datos de 32 Gbps, la velocidad de reloj para frame_clk y link_clk es de 484.848 MHz.

Generador SYSREF
SYSREF es una señal de tiempo crítica para convertidores de datos con interfaz F-Tile JESD204C.

El generador SYSREF en el diseño exampEl archivo se utiliza únicamente para fines de demostración de inicialización de enlace IP dúplex JESD204C. En la aplicación de nivel de sistema JESD204C subclase 1, debe generar SYSREF desde la misma fuente que el reloj del dispositivo.

Para el F-Tile JESD204C IP, el multiplicador SYSREF (SYSREF_MULP) del registro de control SYSREF define el período SYSREF, que es un múltiplo de n enteros del parámetro E.

Debe asegurarse de que E*SYSREF_MULP sea ≤16. por ejemploampes decir, si E=1, la configuración legal para SYSREF_MULP debe estar entre 1 y 16, y si E=3, la configuración legal para SYSREF_MULP debe estar entre 1 y 5.

Nota: Si establece un SYSREF_MULP fuera de rango, el generador SYSREF fijará la configuración en SYSREF_MULP=1.
Puede seleccionar si desea que el tipo SYSREF sea un pulso de un solo disparo, periódico o periódico con intervalos a través de ExampDiseño de archivos en el editor de parámetros IP de F-Tile JESD204C Intel FPGA.

Tabla 9. ExampArchivos de contador SYSREF periódico y con intervalos

E	SYSREF_MULP	PERIODO SYSREF (ESYSREF_MULP 32)	Ciclo de trabajo	Descripción
1	1	32	1..31 (Programable)	Periódica con huecos
1	1	32	16 (Fijado)	Periódico
1	2	64	1..63 (Programable)	Periódica con huecos
1	2	64	32 (Fijado)	Periódico
1	16	512	1..511 (Programable)	Periódica con huecos
1	16	512	256 (Fijado)	Periódico
2	3	19	1..191 (Programable)	Periódica con huecos
2	3	192	96 (Fijado)	Periódico
2	8	512	1..511 (Programable)	Periódica con huecos
2	8	512	256 (Fijado)	Periódico
2	9 (Ilegal)	64	32 (Fijado)	Periódica con huecos
2	9 (Ilegal)	64	32 (Fijado)	Periódico

Tabla 10. Registros de control SYSREF
Puede reconfigurar dinámicamente los registros de control SYSREF si la configuración del registro es diferente a la configuración que especificó cuando generó el diseño example. Configure los registros SYSREF antes de que F-Tile JESD204C Intel FPGA IP esté fuera de reinicio. Si selecciona el generador SYSREF externo a través del
sysref_ctrl[7] bit de registro, puede ignorar la configuración para el tipo, el multiplicador, el ciclo de trabajo y la fase de SYSREF.

Pedazos	Valor predeterminado	Descripción
ctrl_ref_sistema[1:0]	2'b00: disparo único 2'b01: Periódico 2'b10: periódico con huecos	Tipo SYSREF. El valor predeterminado depende de la configuración del modo SYSREF en el Exampel diseño en el editor de parámetros IP de F-Tile JESD204C Intel FPGA.
ctrl_ref_sistema[6:2]	5'b00001	Multiplicador SYSREF. Este campo SYSREF_MULP es aplicable al tipo SYSREF periódico y con intervalos periódicos. Debe configurar el valor del multiplicador para asegurarse de que el valor de ESYSREF_MULP esté entre 1 y 16 antes de que la IP de F-Tile JESD204C se restablezca. Si el valor ESYSREF_MULP está fuera de este rango, el valor predeterminado del multiplicador es 5'b00001.
ctrl_ref_sistema[7]	Ruta de datos dúplex: 1'b1 Ruta de datos simplex TX o RX: 1'b0	Seleccionar REFSISTEMA. El valor predeterminado depende de la configuración de la ruta de datos en el ExampDiseño de archivos en el editor de parámetros IP de F-Tile JESD204C Intel FPGA. 0: Simplex TX o RX (SYSREF externo) 1: Dúplex (SYSREF interno)
ctrl_ref_sistema[16:8]	9'h0	Ciclo de trabajo de SYSREF cuando el tipo de SYSREF es periódico o periódico con intervalos. Debe configurar el ciclo de trabajo antes de que el F-Tile JESD204C IP esté fuera de reinicio. Valor máximo = (ESYSREF_MULP32)-1 Por ejemploampen: Ciclo de trabajo del 50 % = (ESYSREF_MULP32)/2 El ciclo de trabajo predeterminado es 50 % si no configura este campo de registro, o si configura el campo de registro en 0 o más que el valor máximo permitido.
ctrl_ref_sistema[17]	1'b0	Control manual cuando el tipo SYSREF es one-shot. Escriba 1 para establecer la señal SYSREF en alta. Escriba 0 para establecer la señal SYSREF en baja. Debe escribir un 1 y luego un 0 para crear un pulso SYSREF en modo de un solo disparo.
ctrl_ref_sistema[31:18]	22'h0	Reservado.

Restablecer secuenciadores
Este diseño exampEl archivo consta de dos secuenciadores de reinicio:

Secuencia de restablecimiento 0: maneja el restablecimiento del dominio de transmisión de TX/RX Avalon, el dominio asignado en memoria de Avalon, el núcleo PLL, TX PHY, el núcleo TX y el generador SYSREF.

Restablecer secuencia 1: maneja el restablecimiento de RX PHY y RX Core.

SPI de 3 hilos
Este módulo es opcional para convertir la interfaz SPI a 3 hilos.

Sistema PLL
F-tile tiene tres PLL de sistema integrados. Estos PLL del sistema son la fuente de reloj principal para el cruce de IP duro (MAC, PCS y FEC) y EMIB. Esto significa que, cuando utiliza el modo de reloj PLL del sistema, los bloques no son sincronizados por el reloj PMA y no dependen de un reloj proveniente del núcleo FPGA. Cada sistema PLL solo genera el reloj asociado con una interfaz de frecuencia. por ejemploample, necesita dos PLL del sistema para ejecutar una interfaz a 1 GHz y una interfaz a 500 MHz. El uso de un sistema PLL le permite usar cada carril de forma independiente sin que un cambio de reloj de carril afecte a un carril vecino.
Cada sistema PLL puede usar cualquiera de los ocho relojes de referencia FGT. Los PLL del sistema pueden compartir un reloj de referencia o tener diferentes relojes de referencia. Cada interfaz puede elegir qué sistema PLL usa, pero, una vez elegido, es fijo, no reconfigurable mediante reconfiguración dinámica.

Información relacionada
Guía del usuario de F-tile Architecture y PMA y FEC Direct PHY IP

Más información sobre el modo de reloj PLL del sistema en dispositivos Intel Agilex F-tile.

Generador de patrones y verificador
El generador de patrones y el verificador son útiles para crear archivos de datos.amparchivos y monitoreo con fines de prueba.
Tabla 11. Generador de patrones admitido

Generador de patrones	Descripción
Generador de patrones PRBS	El diseño F-Tile JESD204C exampEl generador de patrones PRBS admite el siguiente grado de polinomios: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp generador de patrones	El ramp el valor del patrón se incrementa en 1 por cada s subsiguienteample con el ancho del generador de N, y cambia a 0 cuando todos los bits en el sampson 1. Habilitar la ramp generador de patrones escribiendo un 1 en el bit 2 del registro tst_ctl del bloque de control ED.
Canal de comando ramp generador de patrones	El diseño F-Tile JESD204C example admite el canal de comando ramp generador de patrones por carril. El ramp el valor del patrón se incrementa en 1 por 6 bits de palabras de comando. La semilla inicial es un patrón de incremento en todos los carriles.

Tabla 12. Comprobador de patrones admitido

Comprobador de patrones	Descripción
Comprobador de patrones PRBS	La semilla de codificación en el comprobador de patrones se autosincroniza cuando el F-Tile JESD204C IP logra la alineación de desviación. El verificador de patrones requiere 8 octetos para que la semilla codificada se sincronice automáticamente.
Ramp verificador de patrones	Los primeros datos válidosample para cada convertidor (M) se carga como el valor inicial de la ramp patrón. Datos posterioresampLos valores deben aumentar en 1 en cada ciclo de reloj hasta el máximo y luego volver a 0.

Comprobador de patrones	Descripción
	Por ejemploample, cuando S=1, N=16 y WIDTH_MULP = 2, el ancho de datos por convertidor es S * WIDTH_MULP * N = 32. El máximo de datos sampEl valor del archivo es 0xFFFF. El ramp El verificador de patrones verifica que se reciban patrones idénticos en todos los convertidores.
Canal de comando ramp verificador de patrones	El diseño F-Tile JESD204C example admite el canal de comando ramp verificador de patrones La primera palabra de comando (6 bits) recibida se carga como valor inicial. Las palabras de comando subsiguientes en el mismo carril deben incrementarse hasta 0x3F y pasar a 0x00. El canal de comando ramp verificador de patrones verifica ramp patrones en todos los carriles.

F-Tile JESD204C TX y RX IP
Este diseño example permite configurar cada TX/RX en modo símplex o modo dúplex.
Las configuraciones dúplex permiten la demostración de la funcionalidad IP mediante el uso de loopback en serie interno o externo. Los CSR dentro de la IP no están optimizados para permitir el control de la IP y la observación del estado.

F-Tile JESD204C Diseño ExampReloj y reinicio

El diseño F-Tile JESD204C example tiene un conjunto de señales de reloj y reinicio.

Tabla 13.Ex diseñoample Relojes

Señal de reloj	Dirección	Descripción
mgmt_clk	Aporte	Reloj diferencial LVDS con frecuencia de 100 MHz.
refclk_xcvr	Aporte	Reloj de referencia del transceptor con frecuencia de velocidad de datos/factor de 33.
refclk_core	Aporte	Reloj de referencia central con la misma frecuencia que refclk_xcvr.
en_sysref	Aporte	Señal SYSREF. La frecuencia máxima de SYSREF es la velocidad de datos/(66x32xE).
sysref_out	Producción
txlink_clk rxlink_clk	Interno	Reloj de enlace TX y RX con frecuencia de tasa de datos/66.
txframe_clk rxframe_clk	Interno	Reloj de cuadro TX y RX con frecuencia de tasa de datos/33 (FCLK_MULP=2) Reloj de cuadro TX y RX con frecuencia de tasa de datos/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Interno	Reloj de fase TX y RX con frecuencia de data rate/66 (FCLK_MULP=2) El reloj de fase TX y RX siempre es alto (1'b1) cuando FCLK_MULP=1
spi_SCLK	Producción	Reloj de tasa de baudios SPI con frecuencia de 20 MHz.

Cuando cargas el diseño examparchivo en un dispositivo FPGA, un evento interno ninit_done asegura que el JTAG El puente Avalon Master está reiniciado, al igual que todos los demás bloques.

El generador SYSREF tiene su reinicio independiente para inyectar una relación asíncrona intencional para los relojes txlink_clk y rxlink_clk. Este método es más completo para emular la señal SYSREF de un chip de reloj externo.

Tabla 14. Ex diseñoamprestablecimientos de archivos

Restablecer señal	Dirección	Descripción
global_primer_n	Aporte	Pulsador de reinicio global para todos los bloques, excepto el JTAG al puente Avalon Master.
ninit_hecho	Interno	Salida de Reset Release IP para JTAG al puente Avalon Master.
edctl_rst_n	Interno	El bloque de control ED se restablece con JTAG al puente Avalon Master. Los puertos hw_rst y global_rst_n no restablecen el bloque de control ED.
hw_primero	Interno	Afirme y desafirme hw_rst escribiendo en el registro rst_ctl del bloque de control ED. mgmt_rst_in_n se afirma cuando se afirma hw_rst.
mgmt_rst_in_n	Interno	Restablecimiento para interfaces mapeadas en memoria de Avalon de varias IP y entradas de secuenciadores de restablecimiento: j20c_reconfig_reset para F-Tile JESD204C IP dúplex PHY nativo spi_rst_n para maestro SPI pio_rst_n para estado y control de PIO reset_in0 puerto del secuenciador de reinicio 0 y 1 El puerto global_rst_n, hw_rst o edctl_rst_n afirma el reinicio en mgmt_rst_in_n.
sysref_rst_n	Interno	Restablecimiento para el bloque generador SYSREF en el bloque de control ED mediante el puerto reset_out0 del secuenciador de restablecimiento 2. El puerto reset_out0 del secuenciador de reinicio 2 anula el reinicio si el PLL principal está bloqueado.
core_pll_rst	Interno	Restablece el PLL central a través del puerto reset_out0 del secuenciador de restablecimiento 0. El núcleo PLL se restablece cuando se afirma mgmt_rst_in_n reset.
j204c_tx_avs_rst_n	Interno	Restablece la interfaz de asignación de memoria F-Tile JESD204C TX Avalon a través del secuenciador de reinicio 0. La interfaz de asignación de memoria TX Avalon se afirma cuando se afirma mgmt_rst_in_n.
j204c_rx_avs_rst_n	Interno	Restablece la interfaz de asignación de memoria F-Tile JESD204C TX Avalon a través del secuenciador de reinicio 1. La interfaz de asignación de memoria RX Avalon se afirma cuando se afirma mgmt_rst_in_n.
j204c_tx_rst_n	Interno	Restablece el enlace F-Tile JESD204C TX y las capas de transporte en los dominios txlink_clk y txframe_clk. El puerto reset_out0 del secuenciador 5 restablece j204c_tx_rst_n. Este restablecimiento desactiva si el PLL principal está bloqueado y se afirman las señales tx_pma_ready y tx_ready.
j204c_rx_rst_n	Interno	Restablece el enlace F-Tile JESD204C RX y las capas de transporte en los dominios rxlink_clk y rxframe_clk.

Restablecer señal	Dirección	Descripción
		El puerto reset_out1 del secuenciador de reinicio 4 reinicia j204c_rx_rst_n. Este restablecimiento desactiva si el PLL principal está bloqueado y se afirman las señales rx_pma_ready y rx_ready.
j204c_tx_rst_ack_n	Interno	Restablezca la señal de apretones de manos con j204c_tx_rst_n.
j204c_rx_rst_ack_n	Interno	Restablezca la señal de apretones de manos con j204c_rx_rst_n.

Figura 8. Diagrama de tiempo para el diseño Examprestablecimientos de archivos

F-Tile JESD204C Diseño Examplas señales

Tabla 15. Señales de la interfaz del sistema

Señal	Dirección	Descripción
Relojes y reinicios
mgmt_clk	Aporte	Reloj de 100 MHz para la gestión del sistema.
refclk_xcvr	Aporte	Reloj de referencia para F-tile UX QUAD y System PLL. Equivalente a tasa de datos/factor de 33.
refclk_core	Aporte	Reloj de referencia Core PLL. Aplica la misma frecuencia de reloj que refclk_xcvr.
en_sysref	Aporte	Señal SYSREF del generador SYSREF externo para la implementación de JESD204C Subclase 1.
sysref_out	Producción	Señal SYSREF para la implementación de JESD204C Subclase 1 generada por el dispositivo FPGA para el diseño exampsolo para fines de inicialización de enlaces.

Señal	Dirección	Descripción
Inspección de la inducción
spi_SS_n[2:0]	Producción	Activa baja, señal de selección de esclavo SPI.
spi_SCLK	Producción	Reloj serie SPI.
spi_sdio	Entrada/Salida	Salida de datos del maestro al esclavo externo. Entrada de datos del esclavo externo al maestro.

Señal	Dirección	Descripción
Nota:Cuando la opción Generar módulo SPI de 3 hilos está habilitada.
spi_MISO Nota: Cuando la opción Generar módulo SPI de 3 hilos no está habilitada.	Aporte	Datos de entrada del esclavo externo al maestro SPI.
spi_MOSI Nota: Cuando la opción Generar módulo SPI de 3 hilos no está habilitada.	Producción	Datos de salida del maestro SPI al esclavo externo.

Señal	Dirección	Descripción
ADC / DAC
tx_serial_data[ENLACE*L-1:0]	Producción	Datos de salida serial diferencial de alta velocidad a DAC. El reloj está incrustado en el flujo de datos en serie.
tx_serial_data_n[ENLACE*L-1:0]
rx_serial_data[ENLACE*L-1:0]	Aporte	Datos de entrada en serie diferenciales de alta velocidad de ADC. El reloj se recupera del flujo de datos en serie.
rx_serial_data_n[ENLACE*L-1:0]

Señal	Dirección	Descripción
E/S de propósito general
usuario_led[3:0]	Producción	Indica el estado de las siguientes condiciones: [0]: Programación SPI realizada [1]: error de enlace TX [2]: error de enlace RX [3]: error del verificador de patrones para los datos de transmisión de Avalon
usuario_dip[3:0]	Aporte	Entrada de interruptor DIP de modo de usuario: [0]: habilitación de bucle invertido en serie interno [1]: habilitación de SYSREF generada por FPGA [3:2]: reservado

Señal	Dirección	Descripción
Fuera de banda (OOB) y estado
rx_patchk_data_error[ENLACE-1:0]	Producción	Cuando se afirma esta señal, indica que el comprobador de patrones ha detectado un error.
rx_link_error[ENLACE-1:0]	Producción	Cuando se afirma esta señal, indica que JESD204C RX IP ha declarado interrupción.
tx_link_error[ENLACE-1:0]	Producción	Cuando se afirma esta señal, indica que JESD204C TX IP ha declarado interrupción.
emb_lock_out	Producción	Cuando se afirma esta señal, indica que JESD204C RX IP ha logrado el bloqueo EMB.
sh_lock_out	Producción	Cuando se afirma esta señal, indica que el encabezado de sincronización IP JESD204C RX está bloqueado.

Señal	Dirección	Descripción
Transmisión de Avalón
rx_avst_valid[ENLACE-1:0]	Aporte	Indica si el convertidor sampLos datos del archivo a la capa de aplicación son válidos o no válidos. 0: los datos no son válidos 1: Los datos son válidos
rx_avst_datos[(TOTAL_SAMPLE*N)-1:0 ]	Aporte	Convertidoramparchivar datos en la capa de aplicación.

F-Tile JESD204C Diseño ExampRegistros de control de archivos

El diseño F-Tile JESD204C exampLos registros de archivos en el bloque de control ED usan direccionamiento de bytes (32 bits).

Tabla 16. Ex diseñoampMapa de direcciones
Estos registros de bloque de control ED de 32 bits están en el dominio mgmt_clk.

Componente	DIRECCIÓN
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Control SPI	0x0102_0000 – 0x0102_001F
Control PIO	0x0102_0020 – 0x0102_002F
Estado de PIO	0x0102_0040 – 0x0102_004F
Restablecer secuenciador 0	0x0102_0100 – 0x0102_01FF
Restablecer secuenciador 1	0x0102_0200 – 0x0102_02FF
Control de urgencias	0x0102_0400 – 0x0102_04FF
Reconfiguración PHY del transceptor IP F-Tile JESD204C	0x0200_0000 – 0x023F_FFFF

Tabla 17. Tipo y definición de acceso al registro
Esta tabla describe el tipo de acceso de registro para IP de Intel FPGA.

Tipo de acceso	Definición
RO/V	Software de solo lectura (sin efecto en la escritura). El valor puede variar.
RW	El software lee y devuelve el valor de bit actual. El software escribe y establece el bit en el valor deseado.
RW1C	El software lee y devuelve el valor de bit actual. El software escribe 0 y no tiene efecto. El software escribe 1 y borra el bit a 0 si el hardware ha establecido el bit en 1. El hardware establece el bit en 1. El software claro tiene mayor prioridad que el conjunto de hardware.

Tabla 18. Mapa de direcciones de control de ED

Compensar	Nombre de registro
0x00	primer_ctl
0x04	primeros_sts0
*continuado…*

Compensar	Nombre de registro
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabla 19. Registros de control y estado del bloque de control ED

Byte Compensar	Registro	Nombre	Acceso	Reiniciar	Descripción
0x00	primer_ctl	rst_afirmar	RW	0x0	Restablecer el control. [0]: escriba 1 para confirmar el restablecimiento. (hw_rst) Vuelva a escribir 0 para anular el restablecimiento. [31:1]: Reservado.
0x04	primeros_sts0	primer_estado	RO/V	0x0	Reestablezca su estatus. [0]: Estado de bloqueo de PLL central. [31:1]: Reservado.
0x10	rst_sts_detected0	primer_sts_set	RW1C	0x0	Estado de detección de borde SYSREF para generador SYSREF interno o externo. [0]: Valor de 1 Indica que se detecta un flanco ascendente SYSREF para la operación de subclase 1. El software puede escribir 1 para borrar este bit y habilitar la nueva detección de borde SYSREF. [31:1]: Reservado.
0x40	sysref_ctl	sysref_control	RW	Ruta de datos dúplex Un disparo: 0x00080	Control SYSREF. Referirse a Tabla 10 en la página 17 para obtener más información sobre el uso de este registro.
				Periódico:	Nota: El valor de reinicio depende de
				0x00081	el tipo SYSREF y F-Tile
				Separado-periódico:	Configuración de parámetros de ruta de datos IP JESD204C.
				0x00082
				Datos TX o RX
				camino
				Un trago:
				0x00000
				Periódico:
				0x00001
				boquiabierto-
				periódico:
				0x00002
0x44	sysref_sts	sysref_status	RO/V	0x0	Estado SYSREF. Este registro contiene el último período SYSREF y la configuración del ciclo de trabajo del generador SYSREF interno. Referirse a Tabla 9 en la página 16 para conocer el valor legal del período SYSREF y el ciclo de trabajo.
*continuado…*

Byte Compensar	Registro	Nombre	Acceso	Reiniciar	Descripción
					[8:0]: período SYSREF. Cuando el valor es 0xFF, el Periodo SYSREF = 255 Cuando el valor es 0x00, el período SYSREF = 256. [17:9]: ciclo de trabajo SYSREF. [31:18]: Reservado.
0x80	tst_ctl	tst_control	RW	0x0	Control de prueba. Utilice este registro para habilitar diferentes patrones de prueba para el generador y verificador de patrones. [1:0] = Campo reservado [2] = ramp_prueba_ctl 1'b0 = Habilita el generador y verificador de patrones PRBS 1'b1 = Habilita ramp generador de patrones y verificador [31:3]: Reservado.
0x8c	tst_err0	tst_error	RW1C	0x0	Indicador de error para el enlace 0. Cuando el bit es 1'b1, indica que se ha producido un error. Debe resolver el error antes de escribir 1'b1 en el bit correspondiente para borrar el indicador de error. [0] = Error del verificador de patrones [1] = tx_link_error [2] = rx_link_error [3] = Error del verificador de patrones de comando [31:4]: Reservado.

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Referencias

Manual de usuario

F-Tile JESD204C Intel FPGA IP Diseño Example

Acerca de F-Tile JESD204C Intel® FPGA IP Design ExampGuía del usuario