F-Tile JESD204C Intel FPGA IP Design Example

ກ່ຽວກັບ F-Tile JESD204C Intel® FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້

ຄູ່ມືຜູ້ໃຊ້ນີ້ໃຫ້ຄຸນສົມບັດ, ຂໍ້ແນະນໍາການນໍາໃຊ້, ແລະລາຍລະອຽດກ່ຽວກັບການອອກແບບ examples ສໍາລັບ F-Tile JESD204C Intel® FPGA IP ໂດຍໃຊ້ອຸປະກອນ Intel Agilex™.

ຜູ້ຊົມທີ່ຕັ້ງໃຈ

ເອກະສານນີ້ແມ່ນມີຈຸດປະສົງ:

• ສະຖາປະນິກອອກແບບເພື່ອເຮັດໃຫ້ການຄັດເລືອກ IP ໃນໄລຍະການວາງແຜນການອອກແບບລະດັບລະບົບ
• ຜູ້ອອກແບບຮາດແວໃນເວລາທີ່ປະສົມປະສານ IP ເຂົ້າໃນການອອກແບບລະດັບລະບົບຂອງພວກເຂົາ
• ວິສະວະກອນກວດສອບຄວາມຖືກຕ້ອງໃນລະຫວ່າງການຈໍາລອງລະດັບລະບົບແລະໄລຍະການກວດສອບຮາດແວ

ເອກະສານທີ່ກ່ຽວຂ້ອງ
ຕາຕະລາງຕໍ່ໄປນີ້ລາຍຊື່ເອກະສານອ້າງອີງອື່ນໆທີ່ກ່ຽວຂ້ອງກັບ F-Tile JESD204C Intel FPGA IP.

ຕາຕະລາງ 1. ເອກະສານທີ່ກ່ຽວຂ້ອງ

ອ້າງອິງ	ລາຍລະອຽດ
F-Tile JESD204C ຄູ່ມືຜູ້ໃຊ້ Intel FPGA IP	ສະໜອງຂໍ້ມູນກ່ຽວກັບ F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Release Notes	ລາຍຊື່ການປ່ຽນແປງທີ່ສ້າງຂຶ້ນສໍາລັບ F-Tile JESD204C F-Tile JESD204C ໃນການປ່ອຍສະເພາະ.
ແຜ່ນຂໍ້ມູນອຸປະກອນ Intel Agilex	ເອກະສານນີ້ອະທິບາຍເຖິງຄຸນລັກສະນະທາງໄຟຟ້າ, ລັກສະນະສະຫຼັບ, ການຕັ້ງຄ່າສະເພາະ, ແລະເວລາສໍາລັບອຸປະກອນ Intel Agilex.

ຄຳຫຍໍ້ ແລະ ຄຳສັບ

ຕາຕະລາງ 2. ລາຍຊື່ຕົວຫຍໍ້

ຕົວຫຍໍ້	ການຂະຫຍາຍຕົວ
LEMC	ໂມງ Multiblock ຂະຫຍາຍທ້ອງຖິ່ນ
FC	ອັດຕາໂມງກອບ
ADC	ອະນາລັອກເປັນຕົວແປງດິຈິຕອນ
DAC	ແປງດິຈິຕອນເປັນອະນາລັອກ
DSP	ໂຮງງານຜະລິດສັນຍານດິຈິຕອນ
TX	ເຄື່ອງສົ່ງສັນຍານ
RX	ຜູ້ຮັບ

ຕົວຫຍໍ້	ການຂະຫຍາຍຕົວ
DLL	ຊັ້ນຂໍ້ມູນເຊື່ອມໂຍງຂໍ້ມູນ
CSR	ການຄວບຄຸມແລະທະບຽນສະຖານະພາບ
CRU	ໂມງ​ແລະ​ຫນ່ວຍ​ບໍ​ລິ​ການ​ປັບ​
ISR	ຂັດຂວາງການບໍລິການປົກກະຕິ
FIFO	ທຳອິດ-ເຂົ້າ-ອອກກ່ອນ
SERDES	Serializer Deserializer
ECC	ຄວາມຜິດພາດການແກ້ໄຂລະຫັດ
FEC	ການແກ້ໄຂຂໍ້ຜິດພາດຕໍ່ ໜ້າ
SERR	ການກວດຫາຂໍ້ຜິດພາດຄັ້ງດຽວ (ໃນ ECC, ສາມາດແກ້ໄຂໄດ້)
DERR	ການກວດຫາຄວາມຜິດພາດສອງເທົ່າ (ໃນ ECC, ຕາຍ)
PRBS	Pseudorandom ລໍາດັບສອງ
MAC	ຕົວຄວບຄຸມການເຂົ້າເຖິງສື່. MAC ປະກອບມີຊັ້ນຍ່ອຍໂປຣໂຕຄໍ, ຊັ້ນການຂົນສົ່ງ, ແລະຊັ້ນເຊື່ອມຕໍ່ຂໍ້ມູນ.
PHY	ຊັ້ນທາງກາຍະພາບ. PHY ໂດຍປົກກະຕິປະກອບມີຊັ້ນທາງດ້ານຮ່າງກາຍ, SERDES, ໄດເວີ, ເຄື່ອງຮັບແລະ CDR.
PCS	ຊັ້ນຍ່ອຍຂອງລະຫັດຟີຊິກ
PMA	ແນບທາງກາຍກາງ
RBD	RX Buffer Delay
UI	Unit Interval = ໄລຍະເວລາຂອງ bit serial
ນັບ RBD	RX Buffer Delay ເລນລ່າສຸດມາຮອດ
RBD ຊົດເຊີຍ	ໂອກາດການປ່ອຍ RX Buffer Delay
SH	Sync ສ່ວນຫົວ
TL	ຊັ້ນຂົນສົ່ງ
EMIB	ຝັງຂົວເຊື່ອມຕໍ່ກັນຫຼາຍສາຍ

ຕາຕະລາງ 3. ລາຍການຄຳສັບ

ໄລຍະ	ລາຍລະອຽດ
ອຸປະກອນແປງ	ຕົວແປງ ADC ຫຼື DAC
ອຸປະກອນຕາມເຫດຜົນ	FPGA ຫຼື ASIC
Octet	ກຸ່ມຂອງ 8 ບິດ, ຮັບໃຊ້ເປັນການປ້ອນເຂົ້າກັບຕົວເຂົ້າລະຫັດ 64/66 ແລະຜົນຜະລິດຈາກຕົວຖອດລະຫັດ
ໜຽວ	ຊຸດຂອງ 4 bits ເຊິ່ງເປັນຫນ່ວຍງານພື້ນຖານຂອງ JESD204C ສະເພາະ
ຕັນ	ສັນຍາລັກ 66-ບິດທີ່ສ້າງຂຶ້ນໂດຍລະບົບການເຂົ້າລະຫັດ 64/66
ອັດຕາເສັ້ນ	ອັດຕາຂໍ້ມູນທີ່ມີປະສິດທິພາບຂອງການເຊື່ອມຕໍ່ serial ອັດຕາຄ່າເສັ້ນເສັ້ນ = (Mx Sx N'x 66/64 x FC) / L
ໂມງເຊື່ອມຕໍ່	ໂມງເຊື່ອມຕໍ່ = ອັດຕາເສັ້ນເສັ້ນ/66.
ກອບ	ຊຸດຂອງ octet ຕິດຕໍ່ກັນທີ່ຕໍາແຫນ່ງຂອງແຕ່ລະ octet ສາມາດຖືກກໍານົດໂດຍການອ້າງອີງເຖິງສັນຍານການຈັດຕໍາແຫນ່ງກອບ.
ໂມງກອບ	ໂມງລະບົບທີ່ແລ່ນຢູ່ໃນອັດຕາຂອງເຟຣມ, ນັ້ນຈະຕ້ອງເປັນໂມງເຊື່ອມຕໍ່ 1x ແລະ 2x.

ໄລຍະ	ລາຍລະອຽດ
Samples ຕໍ່ໂມງກອບ	Samples ຕໍ່ໂມງ, ຈໍານວນທັງຫມົດ samples ໃນໂມງກອບສໍາລັບອຸປະກອນແປງ.
LEMC	ໂມງພາຍໃນໃຊ້ເພື່ອຈັດວາງຂອບເຂດຂອງ multiblock ຂະຫຍາຍລະຫວ່າງເລນແລະເຂົ້າໄປໃນການອ້າງອີງພາຍນອກ (SYSREF ຫຼື Subclass 1).
subclass 0	ບໍ່ມີການສະຫນັບສະຫນູນສໍາລັບການ latency ກໍານົດ. ຂໍ້ມູນຄວນຈະຖືກປ່ອຍອອກມາທັນທີຕາມເສັ້ນທາງໄປຫາເລນ deskew ໃນຕົວຮັບ.
subclass 1	ກໍານົດເວລາ latency ໂດຍໃຊ້ SYSREF.
ການເຊື່ອມຕໍ່ຫຼາຍຈຸດ	ເຊື່ອມຕໍ່ລະຫວ່າງອຸປະກອນກັບອຸປະກອນແປງ 2 ຫຼືຫຼາຍກວ່ານັ້ນ.
ການເຂົ້າລະຫັດ 64B/66B	ລະຫັດເສັ້ນທີ່ແຜນທີ່ຂໍ້ມູນ 64 ບິດເປັນ 66 ບິດເພື່ອສ້າງເປັນບລັອກ. ໂຄງສ້າງຂໍ້ມູນລະດັບພື້ນຖານແມ່ນບລັອກທີ່ເລີ່ມຕົ້ນດ້ວຍສ່ວນຫົວການຊິງຄ໌ 2-ບິດ.

ຕາຕະລາງ 4. ສັນຍາລັກ

ໄລຍະ	ລາຍລະອຽດ
L	ຈຳນວນເລນຕໍ່ອຸປະກອນແປງ
M	ຈຳນວນຕົວແປງສັນຍານຕໍ່ອຸປະກອນ
F	ຈຳນວນ octets ຕໍ່ເຟຣມໃນເລນດຽວ
S	ຈໍານວນ samples ສົ່ງຕໍ່ຕົວແປງດຽວຕໍ່ວົງຈອນກອບ
N	ຄວາມລະອຽດແປງ
ບໍ່	ຈໍາ​ນວນ​ທັງ​ຫມົດ​ຂອງ bits ຕໍ່ s​ample ໃນຮູບແບບຂໍ້ມູນຜູ້ໃຊ້
CS	ຈໍານວນບິດຄວບຄຸມຕໍ່ການແປງ sample
CF	ຈໍານວນຄໍາສັບຄວບຄຸມຕໍ່ໄລຍະເວລາໂມງກອບຕໍ່ການເຊື່ອມຕໍ່
HD	ຮູບແບບຂໍ້ມູນຜູ້ໃຊ້ທີ່ມີຄວາມຫນາແຫນ້ນສູງ
E	ຈໍານວນ multiblock ໃນ multiblock ຂະຫຍາຍ

F-Tile JESD204C Intel FPGA IP Design Example ຄູ່ມືເລີ່ມຕົ້ນດ່ວນ

ການອອກແບບ F-Tile JESD204C Intel FPGA IP examples ສໍາລັບອຸປະກອນ Intel Agilex ມີລັກສະນະການທົດສອບ simulating ແລະການອອກແບບຮາດແວທີ່ສະຫນັບສະຫນູນການລວບລວມແລະການທົດສອບຮາດແວ.
ທ່ານສາມາດສ້າງ F-Tile JESD204C ອອກແບບ examples ຜ່ານລາຍການ IP ໃນຊອບແວ Intel Quartus® Prime Pro Edition.

ຮູບທີ 1. ການພັດທະນາ Stages ສໍາ​ລັບ​ການ​ອອກ​ແບບ Example

ການອອກແບບ Example Block Diagram

ຮູບທີ 2. F-Tile JESD204C Design Example ແຜນວາດບລັອກລະດັບສູງ

ການອອກແບບ example ປະກອບດ້ວຍໂມດູນຕໍ່ໄປນີ້:

• ລະບົບຜູ້ອອກແບບເວທີ
  • F-Tile JESD204C Intel FPGA IP
  • JTAG ຮອດຂົວ Avalon Master
  • ຕົວຄວບຄຸມ I/O ຂະໜານ (PIO).
  • Serial Port Interface (SPI)—ໂມດູນຕົ້ນສະບັບ— IOPLL
  • ເຄື່ອງກໍາເນີດ SYSREF
  • Example Design (ED) ຄວບຄຸມ CSR
  • ຣີເຊັດລຳດັບ
• ລະບົບ PLL
• ເຄື່ອງກໍາເນີດຮູບແບບ
• ຕົວກວດສອບຮູບແບບ

ຕາຕະລາງ 5. ການອອກແບບ Exampໂມດູນ

ອົງປະກອບ	ລາຍລະອຽດ
ລະບົບຜູ້ອອກແບບເວທີ	ລະບົບ Platform Designer ປັບປຸງເສັ້ນທາງຂໍ້ມູນ IP ຂອງ F-Tile JESD204C ແລະອຸປະກອນຕໍ່ພ່ວງ.
F-Tile JESD204C Intel FPGA IP	ລະບົບຍ່ອຍຂອງ Platform Designer ນີ້ປະກອບດ້ວຍ TX ແລະ RX F-Tile JESD204C IPs ທັນທີພ້ອມກັບ PHY ຄູ່.
JTAG ຮອດຂົວ Avalon Master	ຂົວນີ້ໃຫ້ລະບົບ console host ເຂົ້າເຖິງ IP ທີ່ມີແຜນທີ່ຫນ່ວຍຄວາມຈໍາໃນການອອກແບບໂດຍຜ່ານ JTAG ການໂຕ້ຕອບ.
ຕົວຄວບຄຸມ I/O ຂະໜານ (PIO).	ຕົວຄວບຄຸມນີ້ສະຫນອງການໂຕ້ຕອບທີ່ມີແຜນທີ່ຫນ່ວຍຄວາມຈໍາສໍາລັບ sampling ແລະຂັບລົດຈຸດ I/O ຈຸດປະສົງທົ່ວໄປ.
ແມ່ບົດ SPI	ໂມດູນນີ້ຈັດການການໂອນຂໍ້ມູນການຕັ້ງຄ່າແບບ serial ໄປຫາສ່ວນຕິດຕໍ່ SPI ຢູ່ປາຍຕົວແປງ.
ເຄື່ອງກໍາເນີດ SYSREF	ເຄື່ອງກໍາເນີດ SYSREF ໃຊ້ໂມງເຊື່ອມຕໍ່ເປັນໂມງອ້າງອີງແລະສ້າງກໍາມະຈອນ SYSREF ສໍາລັບ F-Tile JESD204C IP. ໝາຍເຫດ: ການອອກແບບນີ້ example ໃຊ້ເຄື່ອງກໍາເນີດ SYSREF ເພື່ອສະແດງໃຫ້ເຫັນການເລີ່ມຕົ້ນການເຊື່ອມຕໍ່ IP ຂອງສອງແຜ່ນ F-Tile JESD204C. ໃນແອັບພລິເຄຊັນລະດັບລະບົບ F-Tile JESD204C subclass 1, ທ່ານຕ້ອງສ້າງ SYSREF ຈາກແຫຼ່ງດຽວກັນກັບໂມງອຸປະກອນ.
IOPLL	ການອອກແບບນີ້ example ໃຊ້ IOPLL ເພື່ອສ້າງໂມງຜູ້ໃຊ້ສໍາລັບການສົ່ງຂໍ້ມູນເຂົ້າໄປໃນ F-Tile JESD204C IP.
ED ຄວບຄຸມ CSR	ໂມດູນນີ້ສະຫນອງການຄວບຄຸມການຊອກຄົ້ນຫາ SYSREF ແລະສະຖານະ, ແລະການຄວບຄຸມຮູບແບບການທົດສອບແລະສະຖານະພາບ.
ຣີເຊັດລຳດັບ	ການອອກແບບນີ້ example ປະ​ກອບ​ດ້ວຍ 2 ລໍາ​ດັບ​ການ​ຕັ້ງ​ຄ່າ​ໃຫມ່​: ຣີເຊັດລໍາດັບ 0—ຈັດການການຣີເຊັດເປັນ TX/RX Avalon® streaming domain, Avalon memory-mapped domain, core PLL, TX PHY, TX core, ແລະ SYSREF generator. Reset Sequence 1—ຈັດການການຣີເຊັດເປັນ RX PHY ແລະ RX core.
ລະບົບ PLL	ແຫຼ່ງໂມງຫຼັກສຳລັບ F-tile hard IP ແລະ EMIB crossing.
ເຄື່ອງກໍາເນີດຮູບແບບ	ເຄື່ອງກໍາເນີດຮູບແບບສ້າງ PRBS ຫຼື ramp ຮູບແບບ.
ຕົວກວດສອບຮູບແບບ	ຕົວກວດສອບຮູບແບບກວດສອບ PRBS ຫຼື ramp ຮູບ​ແບບ​ທີ່​ໄດ້​ຮັບ​, ແລະ​ທຸງ​ຄວາມ​ຜິດ​ພາດ​ໃນ​ເວ​ລາ​ທີ່​ມັນ​ພົບ​ເຫັນ​ຂໍ້​ມູນ​ບໍ່​ກົງ​ກັນ s​ampເລ.

ຄວາມຕ້ອງການຊອບແວ

Intel ໃຊ້ຊອບແວຕໍ່ໄປນີ້ເພື່ອທົດສອບການອອກແບບ examples ໃນລະບົບ Linux:

• ຊອບແວ Intel Quartus Prime Pro Edition
• Questa*/ModelSim* ຫຼື VCS*/VCS MX simulator

ການສ້າງການອອກແບບ

ເພື່ອສ້າງການອອກແບບ example ຈາກຕົວແກ້ໄຂພາລາມິເຕີ IP:

1. ສ້າງໂຄງການແນໃສ່ຄອບຄົວອຸປະກອນ Intel Agilex F-tile ແລະເລືອກອຸປະກອນທີ່ຕ້ອງການ.
2. ໃນລາຍການ IP, Tools ➤ IP Catalog, ເລືອກ F-Tile JESD204C Intel FPGA IP.
3. ລະບຸຊື່ລະດັບສູງສຸດ ແລະໂຟນເດີສຳລັບການປ່ຽນແປງ IP ແບບກຳນົດເອງຂອງທ່ານ. ກົດ OK. ຕົວແກ້ໄຂພາລາມິເຕີເພີ່ມ .ip ລະດັບສູງສຸດ file ກັບໂຄງການປະຈຸບັນອັດຕະໂນມັດ. ຖ້າທ່ານຖືກກະຕຸ້ນໃຫ້ເພີ່ມ .ip ດ້ວຍຕົນເອງ file ໄປທີ່ໂຄງການ, ຄລິກ ໂຄງການ ➤ ເພີ່ມ/ເອົາອອກ Files ໃນໂຄງການທີ່ຈະເພີ່ມ file.
4. ພາຍໃຕ້ Example ແຖບການອອກແບບ, ລະບຸການອອກແບບ example ຕົວກໍານົດການທີ່ໄດ້ອະທິບາຍໄວ້ໃນ Design Example Parameters.
5. ກົດ Generate Example ການອອກແບບ.

ຊອບແວສ້າງການອອກແບບທັງຫມົດ files ໃນໄດເລກະທໍລີຍ່ອຍ. ເຫຼົ່ານີ້ files ແມ່ນຈໍາເປັນເພື່ອດໍາເນີນການຈໍາລອງແລະການລວບລວມ.

ການອອກແບບ Example Parameters
ຕົວແກ້ໄຂພາລາມິເຕີ IP ຂອງ F-Tile JESD204C Intel FPGA ລວມມີ Example ແຖບການອອກແບບສໍາລັບທ່ານເພື່ອກໍານົດຕົວກໍານົດການສະເພາະໃດຫນຶ່ງກ່ອນທີ່ຈະສ້າງການອອກແບບ exampເລ.

ຕາຕະລາງ 6. ພາລາມິເຕີໃນ Example Design Tab

ພາລາມິເຕີ	ທາງເລືອກ	ລາຍລະອຽດ
ເລືອກການອອກແບບ	ການຄວບຄຸມຄອນໂຊນລະບົບ ບໍ່ມີ	ເລືອກການຄວບຄຸມຄອນໂຊນລະບົບເພື່ອເຂົ້າເຖິງການອອກແບບ example ເສັ້ນທາງຂໍ້ມູນຜ່ານ console ລະບົບ.
ການຈຳລອງ	ເປີດ, ປິດ	ເປີດສໍາລັບ IP ເພື່ອສ້າງທີ່ຈໍາເປັນ files ສໍາລັບການຈໍາລອງການອອກແບບ exampເລ.
ການສັງເຄາະ	ເປີດ, ປິດ	ເປີດສໍາລັບ IP ເພື່ອສ້າງທີ່ຈໍາເປັນ files ສໍາລັບການລວບລວມ Intel Quartus Prime ແລະການສາທິດຮາດແວ.
ຮູບແບບ HDL (ສໍາ​ລັບ​ການ​ຈໍາ​ລອງ​)	Verilog VDHL	ເລືອກຮູບແບບ HDL ຂອງ RTL files ສໍາລັບການຈໍາລອງ.
ຮູບແບບ HDL (ສໍາ​ລັບ​ການ​ສັງ​ເຄາະ​)	Verilog ເທົ່ານັ້ນ	ເລືອກຮູບແບບ HDL ຂອງ RTL files ສໍາລັບການສັງເຄາະ.

ພາລາມິເຕີ	ທາງເລືອກ	ລາຍລະອຽດ
ສ້າງໂມດູນ SPI 3 ສາຍ	ເປີດ, ປິດ	ເປີດເພື່ອເປີດໃຊ້ 3-wire SPI interface ແທນ 4-wire.
ໂໝດ Sysref	ການສັກຢາດຽວ ແຕ່ລະໄລຍະ Gapped ເປັນໄລຍະ	ເລືອກວ່າທ່ານຕ້ອງການການຈັດຮຽງ SYSREF ເປັນຮູບແບບການເຕັ້ນຂອງກຳມະຈອນເທື່ອດຽວ, ໄລຍະໜຶ່ງ, ຫຼືໄລຍະຫ່າງ, ໂດຍອີງໃສ່ຄວາມຕ້ອງການຂອງການອອກແບບ ແລະຄວາມຢືດຢຸ່ນເວລາຂອງທ່ານ. ສັກເທື່ອດຽວ—ເລືອກຕົວເລືອກນີ້ເພື່ອເປີດໃຊ້ SYSREF ເປັນໂໝດກໍາມະຈອນຍິງດຽວ. ຄ່າຂອງ sysref_ctrl[17] ລົງທະບຽນ bit ແມ່ນ 0. ຫຼັງຈາກ F-Tile JESD204C IP reset deasserts, ປ່ຽນຄ່າລົງທະບຽນ sysref_ctrl[17] ຈາກ 0 ຫາ 1, ຫຼັງຈາກນັ້ນເປັນ 0, ສໍາລັບ SYSREF pulse ສັກເທື່ອດຽວ. Periodic—SYSREF ໃນໂໝດແຕ່ລະໄລຍະມີຮອບວຽນໜ້າທີ່ 50:50. ໄລຍະເວລາ SYSREF ແມ່ນ E*SYSREF_MULP. Gapped ແຕ່ລະໄລຍະ—SYSREF ມີຮອບວຽນໜ້າທີ່ຕາມໂຄງການຂອງ granularity ຂອງ 1 ວົງຈອນໂມງເຊື່ອມຕໍ່. ໄລຍະເວລາ SYSREF ແມ່ນ E*SYSREF_MULP. ສໍາລັບການກໍານົດຮອບວຽນຫນ້າທີ່ນອກຂອບເຂດ, ຕັນການຜະລິດ SYSREF ຄວນແນະນໍາອັດຕະໂນມັດ 50:50 ຮອບວຽນຫນ້າທີ່. ອ້າງເຖິງ SYSREF ເຄື່ອງກໍາເນີດໄຟຟ້າ ພາກສ່ວນສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບ SYSREF ໄລຍະເວລາ.
ເລືອກກະດານ	ບໍ່ມີ	ເລືອກກະດານສໍາລັບການອອກແບບ exampເລ. ບໍ່ມີ - ທາງເລືອກນີ້ບໍ່ລວມເອົາລັກສະນະຮາດແວສໍາລັບການອອກແບບ exampເລ. ການມອບໝາຍ pin ທັງໝົດຈະຖືກຕັ້ງເປັນ pins virtual.
ຮູບແບບການທົດສອບ	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	ເລືອກເຄື່ອງກໍາເນີດຮູບແບບແລະຮູບແບບການທົດສອບ checker. Pattern Generator—JESD204C ຮອງຮັບ PRBS pattern generator ຕໍ່ຂໍ້ມູນampເລ. ນີ້ຫມາຍຄວາມວ່າຄວາມກວ້າງຂອງຂໍ້ມູນແມ່ນທາງເລືອກ N + CS. ເຄື່ອງ​ສ້າງ​ຮູບ​ແບບ PRBS ແລະ checker ແມ່ນ​ເປັນ​ປະ​ໂຫຍດ​ສໍາ​ລັບ​ການ​ສ້າງ​ຂໍ້​ມູນ s​ample ກະຕຸ້ນສໍາລັບການທົດສອບແລະມັນບໍ່ເຫມາະສົມກັບໂຫມດການທົດສອບ PRBS ໃນຕົວແປງ ADC/DAC. Ramp Pattern Generator—ຊັ້ນເຊື່ອມຕໍ່ JESD204C ເຮັດວຽກຕາມປົກກະຕິ ແຕ່ການຂົນສົ່ງຕໍ່ມາຖືກປິດການໃຊ້ງານ ແລະການປ້ອນຂໍ້ມູນຈາກຕົວຟໍແມັດຖືກລະເລີຍ. ແຕ່ລະເລນສົ່ງກະແສ octet ທີ່ຄືກັນເຊິ່ງເພີ່ມຂຶ້ນຈາກ 0x00 ຫາ 0xFF ແລະຫຼັງຈາກນັ້ນຊ້ຳ. ຣamp ການທົດສອບຮູບແບບແມ່ນເປີດໃຊ້ໂດຍ prbs_test_ctl. PRBS Pattern Checker—JESD204C PRBS scrambler ແມ່ນ synchronizing ຕົນເອງແລະຄາດວ່າໃນເວລາທີ່ຫຼັກ IP ສາມາດຖອດລະຫັດການເຊື່ອມຕໍ່ຂຶ້ນ, ແກ່ນ scrambling ແມ່ນ synchronized ແລ້ວ. PRBS scrambling ແກ່ນຈະໃຊ້ເວລາເຖິງ 8 octets ເພື່ອເລີ່ມຕົ້ນຕົນເອງ. Ramp Pattern Checker—JESD204C scrambling ແມ່ນການ synchronizing ຕົນເອງແລະຄາດວ່າໃນເວລາທີ່ຫຼັກ IP ສາມາດຖອດລະຫັດການເຊື່ອມຕໍ່ຂຶ້ນ, ແກ່ນ scrambling ແມ່ນ synchronized ແລ້ວ. octet ທໍາອິດທີ່ຖືກຕ້ອງຖືກໂຫລດເປັນ ramp ມູນຄ່າເບື້ອງຕົ້ນ. ຂໍ້ມູນຕໍ່ໄປຈະຕ້ອງເພີ່ມຂຶ້ນເຖິງ 0xFF ແລະມ້ວນເປັນ 0x00. ຣamp ຕົວກວດສອບຮູບແບບຄວນກວດເບິ່ງຮູບແບບທີ່ຄືກັນທົ່ວທຸກເລນ.
ເປີດໃຊ້ການ loopback serial ພາຍໃນ	ເປີດ, ປິດ	ເລືອກການ loopback serial ພາຍໃນ.
ເປີດໃຊ້ຊ່ອງທາງຄໍາສັ່ງ	ເປີດ, ປິດ	ເລືອກຮູບແບບຊ່ອງຄໍາສັ່ງ.

ໂຄງສ້າງໄດເລກະທໍລີ
ການອອກແບບ F-Tile JESD204C example ໄດເລກະທໍລີມີການສ້າງ files ສໍາລັບການອອກແບບ examples.

ຮູບທີ 3. ໂຄງສ້າງໄດເລກະທໍລີສໍາລັບ F-Tile JESD204C Intel Agilex Design Example

ຕາຕະລາງ 7. ໄດເລກະທໍລີ Files

ໂຟນເດີ	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
ການຈຳລອງ/ຜູ້ແນະນຳ	modelim_sim.tcl tb_top_waveform.do
ການຈຳລອງ/ບົດສະຫຼຸບ	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

ການຈຳລອງການອອກແບບ Example Testbench

ການອອກແບບ example testbench ຈໍາລອງການອອກແບບທີ່ສ້າງຂຶ້ນຂອງທ່ານ.

ຮູບທີ 4. ຂັ້ນຕອນ

ເພື່ອຈຳລອງການອອກແບບ, ປະຕິບັດຂັ້ນຕອນຕໍ່ໄປນີ້:

1. ປ່ຽນໄດເລກະທໍລີທີ່ເຮັດວຽກເປັນample_design_directory>/simulation/ .
2. ໃນເສັ້ນຄໍາສັ່ງ, ດໍາເນີນການ script simulation. ຕາຕະລາງຂ້າງລຸ່ມນີ້ສະແດງໃຫ້ເຫັນຄໍາສັ່ງທີ່ຈະດໍາເນີນການ simulators ສະຫນັບສະຫນູນ.

ເຄື່ອງຈຳລອງ	ຄໍາສັ່ງ
Questa/ModelSim	vsim -do modelim_sim.tcl
	vsim -c -do modelim_sim.tcl (ບໍ່ມີ Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

ການຈຳລອງສິ້ນສຸດດ້ວຍຂໍ້ຄວາມທີ່ຊີ້ບອກວ່າການແລ່ນສຳເລັດຫຼືບໍ່.

ຮູບ 5. ການຈໍາລອງທີ່ປະສົບຜົນສໍາເລັດ
ຕົວເລກນີ້ສະແດງໃຫ້ເຫັນຂໍ້ຄວາມຈໍາລອງທີ່ປະສົບຜົນສໍາເລັດສໍາລັບ VCS simulator.

ການລວບລວມການອອກແບບ Example

ເພື່ອລວບລວມການລວບລວມພຽງແຕ່ exampໃນໂຄງການ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ຮັບປະກັນການອອກແບບການລວບລວມ exampການຜະລິດແມ່ນສໍາເລັດ.
2. ໃນຊອບແວ Intel Quartus Prime Pro Edition, ເປີດໂຄງການ Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. ໃນເມນູການປະມວນຜົນ, ໃຫ້ຄລິກໃສ່ Start Compilation.

ລາຍລະອຽດສໍາລັບການອອກແບບ F-Tile JESD204C Example

ການອອກແບບ F-Tile JESD204C example ສະ​ແດງ​ໃຫ້​ເຫັນ​ການ​ທໍາ​ງານ​ຂອງ​ນ​້​ໍ​າ​ຂໍ້​ມູນ​ການ​ນໍາ​ໃຊ້​ຮູບ​ແບບ loopback​.
ທ່ານ​ສາ​ມາດ​ກໍາ​ນົດ​ການ​ຕັ້ງ​ຄ່າ​ຕົວ​ກໍາ​ນົດ​ການ​ຂອງ​ການ​ເລືອກ​ຂອງ​ທ່ານ​ແລະ​ສ້າງ ex ອອກ​ແບບ​ampເລ.
ການອອກແບບ example ສາມາດໃຊ້ໄດ້ໃນໂຫມດສອງເທົ່າສໍາລັບທັງຕົວແປ Base ແລະ PHY. ທ່ານ​ສາ​ມາດ​ເລືອກ Base ພຽງ​ແຕ່​ຫຼື PHY ພຽງ​ແຕ່ variant ແຕ່ IP ຈະ​ສ້າງ example ສໍາລັບທັງ Base ແລະ PHY.

ໝາຍເຫດ:  ການຕັ້ງຄ່າອັດຕາຂໍ້ມູນສູງບາງອັນອາດບໍ່ສາມາດກໍານົດເວລາ. ເພື່ອຫຼີກເວັ້ນຄວາມລົ້ມເຫຼວຂອງເວລາ, ພິຈາລະນາການລະບຸຄ່າຕົວຄູນຄວາມຖີ່ຂອງໂມງເຟຣມຕ່ໍາ (FCLK_MULP) ໃນແຖບການຕັ້ງຄ່າຂອງຕົວແກ້ໄຂພາລາມິເຕີ IP F-Tile JESD204C Intel FPGA.

ອົງປະກອບຂອງລະບົບ

ການອອກແບບ F-Tile JESD204C example ສະຫນອງການໄຫຼເຂົ້າຂອງການຄວບຄຸມທີ່ອີງໃສ່ຊອບແວທີ່ໃຊ້ຫນ່ວຍຄວບຄຸມແຂງທີ່ມີຫຼືບໍ່ມີການສະຫນັບສະຫນູນ console ລະບົບ.

ການອອກແບບ example ເປີດໃຊ້ການເຊື່ອມຕໍ່ອັດຕະໂນມັດໃນໂຫມດການກັບຄືນພາຍໃນແລະພາຍນອກ.

JTAG ໄປ Avalon Master Bridge
ເຈTAG ກັບ Avalon Master Bridge ສະຫນອງການເຊື່ອມຕໍ່ລະຫວ່າງລະບົບໂຮດເພື່ອເຂົ້າຫາ F-Tile JESD204C IP ທີ່ມີແຜນທີ່ຫນ່ວຍຄວາມຈໍາແລະການຄວບຄຸມ IP ຂອງອຸປະກອນຕໍ່ເນື່ອງແລະລົງທະບຽນຜ່ານ J.TAG ການໂຕ້ຕອບ.

ຮູບທີ 6. ລະບົບທີ່ມີ JTAG ໄປ Avalon Master Bridge Core

ໝາຍເຫດ:  ໂມງລະບົບຕ້ອງໄວກວ່າ J. ຢ່າງນ້ອຍ 2XTAG ໂມງ. ໂມງລະບົບແມ່ນ mgmt_clk (100MHz) ໃນການອອກແບບນີ້ exampເລ.

ຂະໜານ I/O (PIO) Core
ແກນ input/output ຂະຫນານ (PIO) ທີ່ມີການໂຕ້ຕອບ Avalon ສະຫນອງການໂຕ້ຕອບທີ່ມີແຜນທີ່ຫນ່ວຍຄວາມຈໍາລະຫວ່າງພອດ slave-mapped ຫນ່ວຍຄວາມຈໍາ Avalon ແລະພອດ I/O ຈຸດປະສົງທົ່ວໄປ. ຜອດ I/O ເຊື່ອມຕໍ່ທັງກັບເຫດຜົນຜູ້ໃຊ້ເທິງຊິບ, ຫຼືກັບ I/O pins ທີ່ເຊື່ອມຕໍ່ກັບອຸປະກອນພາຍນອກກັບ FPGA.

ຮູບທີ 7. PIO Core ທີ່ມີພອດຂາເຂົ້າ, ພອດຂາອອກ, ແລະຮອງຮັບ IRQ
ໂດຍຄ່າເລີ່ມຕົ້ນ, ອົງປະກອບຂອງຕົວອອກແບບແພລະຕະຟອມປິດໃຊ້ງານສາຍບໍລິການລົບກວນ (IRQ).

ພອດ PIO I/O ຖືກມອບໝາຍໃຫ້ຢູ່ໃນລະດັບ HDL ສູງສຸດ file ( io_ ສະ​ຖາ​ນະ​ພາບ​ສໍາ​ລັບ​ພອດ​ການ​ປ້ອນ​ຂໍ້​ມູນ​, ການ​ຄວບ​ຄຸມ io_ ສໍາ​ລັບ​ພອດ​ຜົນ​ຜະ​ລິດ​)​.

ຕາຕະລາງຂ້າງລຸ່ມນີ້ອະທິບາຍການເຊື່ອມຕໍ່ສັນຍານສໍາລັບສະຖານະ ແລະຄວບຄຸມພອດ I/O ກັບສະວິດ DIP ແລະ LED ໃນຊຸດພັດທະນາ.

ຕາຕະລາງ 8. PIO Core I/O Ports

ທ່າເຮືອ	ບິດ	ສັນຍານ
ຂາອອກ	0	USER_LED SPI ດໍາເນີນໂຄງການແລ້ວ
	31:1	ສະຫງວນໄວ້
In_port	0	USER_DIP ພາຍໃນ serial loopback ເປີດໃຊ້ Off = 1 ສຸດ = 0
	1	USER_DIP FPGA ທີ່ສ້າງຂຶ້ນ SYSREF ເປີດໃຊ້ Off = 1 ສຸດ = 0
	31:2	ສະຫງວນໄວ້.

SPI Master
ໂມດູນຕົ້ນສະບັບ SPI ແມ່ນອົງປະກອບອອກແບບເວທີມາດຕະຖານໃນຫ້ອງສະຫມຸດມາດຕະຖານ IP Catalog. ໂມດູນນີ້ໃຊ້ໂປໂຕຄອນ SPI ເພື່ອອໍານວຍຄວາມສະດວກໃນການຕັ້ງຄ່າຕົວແປງສັນຍານພາຍນອກ (ຕົວຢ່າງample, ADC, DAC, ແລະເຄື່ອງກໍາເນີດໂມງພາຍນອກ) ຜ່ານພື້ນທີ່ລົງທະບຽນທີ່ມີໂຄງສ້າງພາຍໃນອຸປະກອນເຫຼົ່ານີ້.

ແມ່ບົດ SPI ມີອິນເຕີເຟດສ້າງແຜນທີ່ຄວາມຊົງຈໍາ Avalon ທີ່ເຊື່ອມຕໍ່ກັບແມ່ບົດ Avalon (JTAG ໄປຫາຂົວແມ່ບົດ Avalon) ຜ່ານການເຊື່ອມຕໍ່ເຊື່ອມຕໍ່ກັນທີ່ມີແຜນທີ່ຫນ່ວຍຄວາມຈໍາ Avalon. ແມ່ບົດ SPI ໄດ້ຮັບຄໍາແນະນໍາກ່ຽວກັບການຕັ້ງຄ່າຈາກແມ່ບົດ Avalon.

ໂມດູນຕົ້ນສະບັບ SPI ຄວບຄຸມເຖິງ 32 ທາດ SPI ເອກະລາດ. ອັດຕາ SCLK baud ຖືກຕັ້ງຄ່າເປັນ 20 MHz (ແບ່ງອອກດ້ວຍ 5).
ໂມດູນນີ້ຖືກຕັ້ງຄ່າໃຫ້ເປັນ 4-wire, 24-bit width interface. ຖ້າຕົວເລືອກ Generate 3-Wire SPI Module ຖືກເລືອກ, ໂມດູນເພີ່ມເຕີມແມ່ນທັນທີທີ່ຈະປ່ຽນຜົນຜະລິດ 4-wire ຂອງແມ່ບົດ SPI ເປັນ 3-wire.

IOPLL
IOPLL ສ້າງໂມງທີ່ຕ້ອງການເພື່ອສ້າງ frame_clk ແລະ link_clk. ໂມງອ້າງອີງເຖິງ PLL ແມ່ນສາມາດຕັ້ງຄ່າໄດ້ແຕ່ຈຳກັດໃຫ້ອັດຕາຂໍ້ມູນ/ປັດໄຈຂອງ 33.

• ສໍາ​ລັບ​ການ​ອອກ​ແບບ example ທີ່ຮອງຮັບອັດຕາຂໍ້ມູນ 24.33024 Gbps, ອັດຕາໂມງສໍາລັບ frame_clk ແລະ link_clk ແມ່ນ 368.64 MHz.
• ສໍາ​ລັບ​ການ​ອອກ​ແບບ example ທີ່ຮອງຮັບອັດຕາຂໍ້ມູນ 32 Gbps, ອັດຕາໂມງສໍາລັບ frame_clk ແລະ link_clk ແມ່ນ 484.848 MHz.

SYSREF Generator
SYSREF ເປັນສັນຍານກໍານົດເວລາທີ່ສໍາຄັນສໍາລັບຕົວແປງຂໍ້ມູນທີ່ມີການໂຕ້ຕອບ F-Tile JESD204C.

ເຄື່ອງກໍາເນີດ SYSREF ໃນການອອກແບບ example ແມ່ນໃຊ້ສໍາລັບຈຸດປະສົງການສາທິດການເລີ່ມຕົ້ນການເຊື່ອມໂຍງ IP ຄູ່ JESD204C ເທົ່ານັ້ນ. ໃນຄໍາຮ້ອງສະຫມັກລະດັບລະບົບ JESD204C subclass 1, ທ່ານຕ້ອງສ້າງ SYSREF ຈາກແຫຼ່ງດຽວກັນກັບໂມງອຸປະກອນ.

ສໍາລັບ F-Tile JESD204C IP, ຕົວຄູນ SYSREF (SYSREF_MULP) ຂອງທະບຽນການຄວບຄຸມ SYSREF ກໍານົດໄລຍະເວລາ SYSREF, ເຊິ່ງເປັນຕົວຄູນ n-integer ຂອງພາລາມິເຕີ E.

ທ່ານຕ້ອງຮັບປະກັນ E*SYSREF_MULP ≤16. ຕົວຢ່າງample, ຖ້າ E=1, ການຕັ້ງຄ່າທາງກົດໝາຍສຳລັບ SYSREF_MULP ຈະຕ້ອງຢູ່ພາຍໃນ 1–16, ແລະຖ້າ E=3, ການຕັ້ງຄ່າທາງກົດໝາຍສຳລັບ SYSREF_MULP ຈະຕ້ອງຢູ່ພາຍໃນ 1–5.

ໝາຍເຫດ:  ຖ້າທ່ານຕັ້ງ SYSREF_MULP ຢູ່ນອກໄລຍະ, ເຄື່ອງກໍາເນີດ SYSREF ຈະແກ້ໄຂການຕັ້ງຄ່າເປັນ SYSREF_MULP=1.
ທ່ານ​ສາ​ມາດ​ເລືອກ​ວ່າ​ທ່ານ​ຕ້ອງ​ການ​ໃຫ້​ປະ​ເພດ SYSREF ເປັນ​ການ​ເຕັ້ນ​ຫນຶ່ງ​ສັກ​ຢາ​ກໍາ​ມະ​ຈອນ​, ເປັນ​ໄລ​ຍະ​, ຫຼື gapped ເປັນ​ໄລ​ຍະ​ຜ່ານ​ການ Example ແຖບການອອກແບບໃນຕົວແກ້ໄຂພາລາມິເຕີ IP ຂອງ Intel FPGA JESD204C.

ຕາຕະລາງ 9. Examples ຂອງ Periodic ແລະ Gapped Periodic SYSREF Counter

E	SYSREF_MULP	ໄລຍະເວລາ SYSREF (E*SYSREF_MULP* 32)	ວົງຈອນຫນ້າທີ່	ລາຍລະອຽດ
1	1	32	1..31 (ຕັ້ງໂປຣແກຣມໄດ້)	Gapped Periodic
1	1	32	16 (ແກ້ໄຂ)	ແຕ່ລະໄລຍະ
1	2	64	1..63 (ຕັ້ງໂປຣແກຣມໄດ້)	Gapped Periodic
1	2	64	32 (ແກ້ໄຂ)	ແຕ່ລະໄລຍະ
1	16	512	1..511 (ຕັ້ງໂປຣແກຣມໄດ້)	Gapped Periodic
1	16	512	256 (ແກ້ໄຂ)	ແຕ່ລະໄລຍະ
2	3	19	1..191 (ຕັ້ງໂປຣແກຣມໄດ້)	Gapped Periodic
2	3	192	96 (ແກ້ໄຂ)	ແຕ່ລະໄລຍະ
2	8	512	1..511 (ຕັ້ງໂປຣແກຣມໄດ້)	Gapped Periodic
2	8	512	256 (ແກ້ໄຂ)	ແຕ່ລະໄລຍະ
2	9 (ຜິດກົດໝາຍ)	64	32 (ແກ້ໄຂ)	Gapped Periodic
2	9 (ຜິດກົດໝາຍ)	64	32 (ແກ້ໄຂ)	ແຕ່ລະໄລຍະ

 

ຕາຕະລາງ 10. SYSREF Control Registers
ທ່ານສາມາດ configure ການລົງທະບຽນການຄວບຄຸມ SYSREF ແບບໄດນາມິກໄດ້ຖ້າຫາກວ່າການຕັ້ງຄ່າການລົງທະບຽນແຕກຕ່າງຈາກການຕັ້ງຄ່າທີ່ທ່ານລະບຸໄວ້ໃນເວລາທີ່ທ່ານສ້າງ ex ການອອກແບບ.ampເລ. ຕັ້ງຄ່າການລົງທະບຽນ SYSREF ກ່ອນທີ່ F-Tile JESD204C Intel FPGA IP ຈະອອກຈາກການຣີເຊັດ. ຖ້າທ່ານເລືອກເຄື່ອງກໍາເນີດ SYSREF ພາຍນອກໂດຍຜ່ານ
sysref_ctrl[7] ລົງທະບຽນບິດ, ທ່ານສາມາດບໍ່ສົນໃຈການຕັ້ງຄ່າສໍາລັບປະເພດ SYSREF, ຕົວຄູນ, ວົງຈອນຫນ້າທີ່ແລະໄລຍະ.

ບິດ	ຄ່າເລີ່ມຕົ້ນ	ລາຍລະອຽດ
sysref_ctrl[1:0]	2'b00: ສັກເທື່ອດຽວ 2'b01: ໄລຍະເວລາ 2'b10: ຊ່ອງຫວ່າງເປັນໄລຍະ	ປະເພດ SYSREF. ຄ່າເລີ່ມຕົ້ນແມ່ນຂຶ້ນກັບການຕັ້ງຄ່າໂຫມດ SYSREF ໃນ Example ການອອກແບບ ແຖບໃນຕົວແກ້ໄຂພາລາມິເຕີ IP FPGA Intel F-Tile JESD204C.
sysref_ctrl[6:2]	5'b00001	ຕົວຄູນ SYSREF. ຊ່ອງຂໍ້ມູນ SYSREF_MULP ນີ້ແມ່ນໃຊ້ໄດ້ກັບປະເພດ SYSREF ໄລຍະຫ່າງ ແລະໄລຍະຫ່າງ. ທ່ານຕ້ອງກຳນົດຄ່າຕົວຄູນເພື່ອຮັບປະກັນຄ່າ E*SYSREF_MULP ຢູ່ລະຫວ່າງ 1 ຫາ 16 ກ່ອນທີ່ F-Tile JESD204C IP ຈະອອກຈາກການຣີເຊັດ. ຖ້າຄ່າ E*SYSREF_MULP ຢູ່ນອກຂອບເຂດນີ້, ຄ່າຕົວຄູນຈະເລີ່ມເປັນ 5'b00001.
sysref_ctrl[7]	ເສັ້ນທາງຂໍ້ມູນຄູ່: 1'b1 Simplex TX ຫຼື RX datapath: 1'b0	SYSREF ເລືອກ. ຄ່າເລີ່ມຕົ້ນແມ່ນຂຶ້ນກັບການຕັ້ງຄ່າເສັ້ນທາງຂໍ້ມູນໃນ Example ແຖບການອອກແບບໃນຕົວແກ້ໄຂພາລາມິເຕີ IP ຂອງ Intel FPGA JESD204C. 0: Simplex TX ຫຼື RX (ພາຍນອກ SYSREF) 1: Duplex (SYSREF ພາຍໃນ)
sysref_ctrl[16:8]	9'0	ຮອບວຽນໜ້າທີ່ຂອງ SYSREF ເມື່ອປະເພດ SYSREF ເປັນໄລຍະ ຫຼື ຫ່າງກັນເປັນໄລຍະ. ທ່ານຕ້ອງກຳນົດຄ່າຮອບວຽນໜ້າທີ່ກ່ອນທີ່ F-Tile JESD204C IP ຈະອອກຈາກການຣີເຊັດ. ຄ່າສູງສຸດ = (E*SYSREF_MULP*32)-1 ສຳລັບຕົວຢ່າງample: 50% ຮອບວຽນໜ້າທີ່ = (E*SYSREF_MULP*32)/2 ຮອບວຽນໜ້າທີ່ຈະເລີ່ມຕົ້ນເປັນ 50% ຖ້າທ່ານບໍ່ກຳນົດຄ່າຊ່ອງຂໍ້ມູນການລົງທະບຽນນີ້, ຫຼືຫາກທ່ານກຳນົດຄ່າຊ່ອງລົງທະບຽນເປັນ 0 ຫຼືຫຼາຍກວ່າຄ່າສູງສຸດທີ່ອະນຸຍາດ.
sysref_ctrl[17]	1'b0	ການຄວບຄຸມດ້ວຍມືໃນເວລາທີ່ປະເພດ SYSREF ແມ່ນການສັກຢາດຽວ. ຂຽນ 1 ເພື່ອຕັ້ງສັນຍານ SYSREF ໃຫ້ສູງ. ຂຽນ 0 ເພື່ອກໍານົດສັນຍານ SYSREF ເປັນຕ່ໍາ. ທ່ານຈໍາເປັນຕ້ອງຂຽນ 1 ຈາກນັ້ນ a 0 ເພື່ອສ້າງ SYSREF pulse ໃນໂຫມດດຽວ.
sysref_ctrl[31:18]	22'0	ສະຫງວນໄວ້.

ຣີເຊັດ ລຳດັບ
ການອອກແບບນີ້ example ປະ​ກອບ​ດ້ວຍ​ສອງ​ລໍາ​ດັບ​ການ​ປັບ​ໃຫມ່​:

• ຣີເຊັດລໍາດັບ 0—ຈັດການການຣີເຊັດເປັນ TX/RX Avalon streaming domain, Avalon memory-mapped domain, core PLL, TX PHY, TX core, ແລະ SYSREF generator.
• Reset Sequence 1—ຈັດການການຣີເຊັດເປັນ RX PHY ແລະ RX Core.

3-Wire SPI
ໂມດູນນີ້ແມ່ນທາງເລືອກທີ່ຈະປ່ຽນການໂຕ້ຕອບ SPI ເປັນ 3-wire.

ລະບົບ PLL
F-tile ມີສາມລະບົບ PLLs. PLLs ລະບົບເຫຼົ່ານີ້ແມ່ນແຫຼ່ງໂມງຕົ້ນຕໍສໍາລັບການຍາກ IP (MAC, PCS, ແລະ FEC) ແລະ EMIB ຂ້າມ. ນີ້ຫມາຍຄວາມວ່າ, ເມື່ອທ່ານໃຊ້ໂຫມດໂມງ PLL ຂອງລະບົບ, ຕັນບໍ່ໄດ້ຖືກປະຕິບັດໂດຍໂມງ PMA ແລະບໍ່ຂຶ້ນກັບໂມງທີ່ມາຈາກຫຼັກ FPGA. ແຕ່ລະລະບົບ PLL ພຽງແຕ່ສ້າງໂມງທີ່ກ່ຽວຂ້ອງກັບການໂຕ້ຕອບຄວາມຖີ່ດຽວ. ຕົວຢ່າງampດັ່ງນັ້ນ, ທ່ານຕ້ອງການສອງລະບົບ PLLs ເພື່ອດໍາເນີນການຫນຶ່ງການໂຕ້ຕອບຢູ່ທີ່ 1 GHz ແລະການໂຕ້ຕອບຫນຶ່ງຢູ່ທີ່ 500 MHz. ການໃຊ້ລະບົບ PLL ອະນຸຍາດໃຫ້ທ່ານໃຊ້ທຸກເລນຢ່າງເປັນເອກະລາດໂດຍບໍ່ມີການປ່ຽນໂມງເລນສົ່ງຜົນກະທົບຕໍ່ເລນໃກ້ຄຽງ.
ແຕ່ລະລະບົບ PLL ສາມາດໃຊ້ຫນຶ່ງໃນແປດໂມງອ້າງອີງ FGT. PLLs ລະບົບສາມາດແບ່ງປັນໂມງອ້າງອີງຫຼືມີໂມງອ້າງອີງທີ່ແຕກຕ່າງກັນ. ແຕ່ລະອິນເຕີເຟດສາມາດເລືອກລະບົບ PLL ທີ່ມັນໃຊ້, ແຕ່ເມື່ອເລືອກແລ້ວ, ມັນຖືກແກ້ໄຂ, ບໍ່ສາມາດປັບຄ່າໄດ້ໂດຍໃຊ້ການຕັ້ງຄ່າແບບເຄື່ອນໄຫວ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
F-tile Architecture ແລະ PMA ແລະ FEC Direct PHY IP ຄູ່ມືຜູ້ໃຊ້

ຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບລະບົບ PLL clocking mode ໃນອຸປະກອນ Intel Agilex F-tile.

ເຄື່ອງກໍາເນີດຮູບແບບແລະຕົວກວດສອບ
ເຄື່ອງ​ສ້າງ​ຮູບ​ແບບ​ແລະ checker ແມ່ນ​ເປັນ​ປະ​ໂຫຍດ​ສໍາ​ລັບ​ການ​ສ້າງ​ຂໍ້​ມູນ s​amples ແລະການຕິດຕາມສໍາລັບຈຸດປະສົງການທົດສອບ.
ຕາຕະລາງ 11. ເຄື່ອງກໍາເນີດຮູບແບບທີ່ຮອງຮັບ

ເຄື່ອງກໍາເນີດຮູບແບບ	ລາຍລະອຽດ
ເຄື່ອງກໍາເນີດຮູບແບບ PRBS	ການອອກແບບ F-Tile JESD204C example ເຄື່ອງກໍາເນີດຮູບແບບ PRBS ສະຫນັບສະຫນູນລະດັບດັ່ງຕໍ່ໄປນີ້ຂອງ polynomials: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp ເຄື່ອງກໍາເນີດຮູບແບບ	ຣamp ມູນຄ່າຮູບແບບເພີ່ມຂຶ້ນ 1 ສໍາລັບທຸກໆ s ຕໍ່ໄປample ກັບຄວາມກວ້າງຂອງເຄື່ອງປັ່ນໄຟ N, ແລະມ້ວນເປັນ 0 ເມື່ອບິດທັງໝົດໃນ sample ແມ່ນ 1. ເປີດໃຊ້ ramp ການສ້າງຮູບແບບໂດຍການຂຽນ 1 ຫາ bit 2 ຂອງທະບຽນ tst_ctl ຂອງ ED control block.
ຊ່ອງທາງຄໍາສັ່ງ ramp ເຄື່ອງກໍາເນີດຮູບແບບ	ການອອກແບບ F-Tile JESD204C example ສະຫນັບສະຫນູນຊ່ອງທາງຄໍາສັ່ງ ramp ເຄື່ອງກໍາເນີດຮູບແບບຕໍ່ເລນ. ຣamp ການເພີ່ມມູນຄ່າຂອງຮູບແບບໂດຍ 1 ຕໍ່ 6 ບິດຂອງຄໍາສັບຄໍາສັ່ງ. ແກ່ນເລີ່ມຕົ້ນແມ່ນຮູບແບບການເພີ່ມຂຶ້ນໃນທົ່ວທຸກເສັ້ນທາງ.

ຕາຕະລາງ 12. ຕົວກວດສອບຮູບແບບທີ່ຮອງຮັບ

ຕົວກວດສອບຮູບແບບ	ລາຍລະອຽດ
ຕົວກວດສອບຮູບແບບ PRBS	ເມັດທີ່ຂູດຢູ່ໃນຕົວກວດສອບຮູບແບບແມ່ນ synchronized ດ້ວຍຕົນເອງເມື່ອ F-Tile JESD204C IP ບັນລຸການຈັດຕໍາແຫນ່ງ deskew. ຕົວກວດສອບຮູບແບບຕ້ອງການ 8 octets ສໍາລັບເມັດທີ່ຂັດເພື່ອ synchronize ຕົນເອງ.
Ramp ຕົວກວດສອບຮູບແບບ	ຂໍ້ມູນທໍາອິດທີ່ຖືກຕ້ອງ sample ສໍາລັບແຕ່ລະ converter (M) ຖືກໂຫລດເປັນມູນຄ່າເບື້ອງຕົ້ນຂອງ ramp ຮູບແບບ. ຂໍ້ມູນຕໍ່ມາ sampຄ່າ les ຈະຕ້ອງເພີ່ມຂຶ້ນ 1 ໃນແຕ່ລະຮອບວຽນເຖິງສູງສຸດແລະຫຼັງຈາກນັ້ນມ້ວນເປັນ 0.

ຕົວກວດສອບຮູບແບບ	ລາຍລະອຽດ
	ຕົວຢ່າງample, ເມື່ອ S=1, N=16 ແລະ WIDTH_MULP = 2, ຄວາມກວ້າງຂອງຂໍ້ມູນຕໍ່ຕົວແປງສັນຍານແມ່ນ S * WIDTH_MULP * N = 32. ຂໍ້ມູນສູງສຸດ sampມູນຄ່າແມ່ນ 0xFFFF. ຣamp ຕົວກວດສອບຮູບແບບກວດສອບວ່າຮູບແບບທີ່ຄືກັນແມ່ນໄດ້ຮັບໃນທົ່ວທຸກຕົວປ່ຽນ.
ຊ່ອງທາງຄໍາສັ່ງ ramp ຕົວກວດສອບຮູບແບບ	ການອອກແບບ F-Tile JESD204C example ສະຫນັບສະຫນູນຊ່ອງທາງຄໍາສັ່ງ ramp ຕົວກວດສອບຮູບແບບ. ຄໍາຄໍາສັ່ງທໍາອິດ (6 bits) ທີ່ໄດ້ຮັບແມ່ນ loaded ເປັນມູນຄ່າເບື້ອງຕົ້ນ. ຄຳ​ສັ່ງ​ຕໍ່​ມາ​ໃນ​ເລນ​ດຽວ​ກັນ​ຕ້ອງ​ເພີ່ມ​ຂຶ້ນ​ເປັນ 0x3F ແລະ​ເລື່ອນ​ໄປ​ເປັນ 0x00. ຊ່ອງທາງຄໍາສັ່ງ ramp pattern checker ກວດສອບ ramp ຮູບ​ແບບ​ໃນ​ທົ່ວ​ເສັ້ນ​ທາງ​ທັງ​ຫມົດ​.

F-Tile JESD204C TX ແລະ RX IP
ການອອກແບບນີ້ example ອະນຸຍາດໃຫ້ທ່ານປັບຄ່າແຕ່ລະ TX/RX ໃນຮູບແບບ simplex ຫຼືຮູບແບບ duplex.
ການຕັ້ງຄ່າ Duplex ອະນຸຍາດໃຫ້ສະແດງການທໍາງານຂອງ IP ໂດຍໃຊ້ການ loopback serial ພາຍໃນຫຼືພາຍນອກ. CSRs ພາຍໃນ IP ບໍ່ໄດ້ຖືກປັບປຸງໃຫ້ດີທີ່ສຸດເພື່ອອະນຸຍາດໃຫ້ຄວບຄຸມ IP ແລະການສັງເກດສະຖານະການ.

F-Tile JESD204C Design Example ໂມງ ແລະ ຣີເຊັດ

ການອອກແບບ F-Tile JESD204C example ມີຊຸດຂອງໂມງແລະສັນຍານປັບ.

ຕາຕະລາງ 13.ການອອກແບບ Example ໂມງ

ສັນຍານໂມງ	ທິດທາງ	ລາຍລະອຽດ
mgmt_clk	ປ້ອນຂໍ້ມູນ	ໂມງຄວາມແຕກຕ່າງຂອງ LVDS ທີ່ມີຄວາມຖີ່ 100 MHz.
refclk_xcvr	ປ້ອນຂໍ້ມູນ	ໂມງອ້າງອິງ Transceiver ທີ່ມີຄວາມຖີ່ຂອງອັດຕາຂໍ້ມູນ / ປັດໃຈຂອງ 33.
refclk_core	ປ້ອນຂໍ້ມູນ	ໂມງອ້າງອີງຫຼັກທີ່ມີຄວາມຖີ່ດຽວກັນກັບ refclk_xcvr.
in_sysref	ປ້ອນຂໍ້ມູນ	ສັນຍານ SYSREF. ຄວາມຖີ່ສູງສຸດຂອງ SYSREF ແມ່ນອັດຕາຂໍ້ມູນ/(66x32xE).
sysref_out	ຜົນຜະລິດ
txlink_clk rxlink_clk	ພາຍໃນ	TX ແລະ RX ເຊື່ອມຕໍ່ໂມງທີ່ມີຄວາມຖີ່ຂອງອັດຕາຂໍ້ມູນ / 66.
txframe_clk rxframe_clk	ພາຍໃນ	TX ແລະ RX frame ໂມງທີ່ມີຄວາມຖີ່ຂອງອັດຕາຂໍ້ມູນ/33 (FCLK_MULP=2) TX ແລະ RX frame ໂມງທີ່ມີຄວາມຖີ່ຂອງອັດຕາຂໍ້ມູນ/66 (FCLK_MULP=1)
tx_fclk rx_fclk	ພາຍໃນ	ໂມງໄລຍະ TX ແລະ RX ທີ່ມີຄວາມຖີ່ຂອງອັດຕາຂໍ້ມູນ/66 (FCLK_MULP=2) ໂມງໄລຍະ TX ແລະ RX ແມ່ນສູງສະເໝີ (1'b1) ເມື່ອ FCLK_MULP=1
spi_SCLK	ຜົນຜະລິດ	ໂມງອັດຕາ SPI baud ທີ່ມີຄວາມຖີ່ຂອງ 20 MHz.

ເມື່ອທ່ານໂຫລດການອອກແບບ example ເຂົ້າໄປໃນອຸປະກອນ FPGA, ເຫດການ ninit_done ພາຍໃນໃຫ້ແນ່ໃຈວ່າ JTAG ກັບຂົວ Avalon Master ແມ່ນຢູ່ໃນການຕັ້ງຄ່າໃຫມ່ເຊັ່ນດຽວກັນກັບຕັນອື່ນໆທັງຫມົດ.

ເຄື່ອງກໍາເນີດ SYSREF ມີການຕັ້ງຄືນໃຫມ່ເປັນເອກະລາດເພື່ອສີດການພົວພັນແບບບໍ່ກົງກັນໂດຍເຈດຕະນາສໍາລັບໂມງ txlink_clk ແລະ rxlink_clk. ວິທີການນີ້ແມ່ນມີຄວາມສົມບູນແບບກວ່າໃນການຈໍາລອງສັນຍານ SYSREF ຈາກຊິບໂມງພາຍນອກ.

ຕາຕະລາງ 14. ການອອກແບບ Example ຣີເຊັດ

ຣີເຊັດສັນຍານ	ທິດທາງ	ລາຍລະອຽດ
global_rst_n	ປ້ອນຂໍ້ມູນ	ປຸ່ມກົດຕັ້ງທົ່ວໂລກສໍາລັບທຸກຕັນ, ຍົກເວັ້ນ JTAG ເຖິງຂົວ Avalon Master.
ninit_done	ພາຍໃນ	ຜົນຜະລິດຈາກ Reset Release IP ສໍາລັບ JTAG ເຖິງຂົວ Avalon Master.
edctl_rst_n	ພາຍໃນ	ຕັນ ED Control ຖືກຕັ້ງໃຫມ່ໂດຍ JTAG ເຖິງຂົວ Avalon Master. ພອດ hw_rst ແລະ global_rst_n ບໍ່ໄດ້ຣີເຊັດບລັອກ ED Control.
hw_rst	ພາຍໃນ	ຢືນຢັນແລະ deassert hw_rst ໂດຍການຂຽນໃສ່ທະບຽນ rst_ctl ຂອງ ED Control block. mgmt_rst_in_n ຢືນຢັນເມື່ອ hw_rst ຖືກຢືນຢັນ.
mgmt_rst_in_n	ພາຍໃນ	ຣີເຊັດສຳລັບອິນເຕີເຟດທີ່ມີແຜນທີ່ດ້ວຍໜ່ວຍຄວາມຈຳ Avalon ຂອງ IPs ຕ່າງໆ ແລະວັດສະດຸປ້ອນຂອງລຳດັບການຣີເຊັດ:  j20c_reconfig_reset ສໍາລັບ F-Tile JESD204C IP duplex Native PHY spi_rst_n ສໍາລັບຕົ້ນສະບັບ SPI pio_rst_n ສໍາລັບສະຖານະພາບ PIO ແລະການຄວບຄຸມ reset_in0 port ຂອງ reset sequencer 0 ແລະ 1 The global_rst_n, hw_rst, or edctl_rst_n port asserts reset on mgmt_rst_in_n.
sysref_rst_n	ພາຍໃນ	ຣີເຊັດສຳລັບ SYSREF generator block ໃນ ED Control block ໂດຍໃຊ້ reset sequencer 0 reset_out2 port. ລຳດັບການຣີເຊັດ 0 reset_out2 ports deasserts the reset if the core PLL is locked.
core_pll_rst	ພາຍໃນ	ຣີເຊັດ PLL ຫຼັກຜ່ານພອດ reset sequencer 0 reset_out0. ຫຼັກ PLL ຣີເຊັດເມື່ອການຕັ້ງ mgmt_rst_in_n ຖືກຢືນຢັນ.
j204c_tx_avs_rst_n	ພາຍໃນ	ຣີເຊັດໜ່ວຍຄວາມຈຳ F-Tile JESD204C TX Avalon- ການໂຕ້ຕອບທີ່ແຜນທີ່ຜ່ານການຈັດຮຽງລຳດັບ 0. ການໂຕ້ຕອບທີ່ສ້າງແຜນທີ່ດ້ວຍໜ່ວຍຄວາມຈຳ TX Avalon ຢືນຢັນເມື່ອ mgmt_rst_in_n ຖືກຢືນຢັນ.
j204c_rx_avs_rst_n	ພາຍໃນ	ຣີເຊັດໜ່ວຍຄວາມຈຳ F-Tile JESD204C TX Avalon- ການໂຕ້ຕອບທີ່ແຜນທີ່ຜ່ານການຈັດລໍາດັບ 1. ການໂຕ້ຕອບທີ່ສ້າງແຜນທີ່ດ້ວຍໜ່ວຍຄວາມຈຳ RX Avalon ຢືນຢັນເມື່ອ mgmt_rst_in_n ຖືກຢືນຢັນ.
j204c_tx_rst_n	ພາຍໃນ	ຣີເຊັດການເຊື່ອມຕໍ່ F-Tile JESD204C TX ແລະຊັ້ນການຂົນສົ່ງໃນ txlink_clk, ແລະ txframe_clk, ໂດເມນ. ລຳດັບການຣີເຊັດ 0 reset_out5 port reset j204c_tx_rst_n. ການຕັ້ງຄ່ານີ້ deasserts ຖ້າ PLL ຫຼັກຖືກລັອກ, ແລະສັນຍານ tx_pma_ready ແລະ tx_ready ຖືກຢືນຢັນ.
j204c_rx_rst_n	ພາຍໃນ	ຣີເຊັດລິ້ງ F-Tile JESD204C RX ແລະຊັ້ນການຂົນສົ່ງໃນ, rxlink_clk, ແລະ rxframe_clk ໂດເມນ.

ຣີເຊັດສັນຍານ	ທິດທາງ	ລາຍລະອຽດ
		ລຳດັບການຣີເຊັດ 1 reset_out4 port reset j204c_rx_rst_n. ຣີເຊັດນີ້ deasserts ຖ້າ PLL ຫຼັກຖືກລັອກ, ແລະສັນຍານ rx_pma_ready ແລະ rx_ready ຖືກຢືນຢັນ.
j204c_tx_rst_ack_n	ພາຍໃນ	ຣີເຊັດສັນຍານການຈັບມືດ້ວຍ j204c_tx_rst_n.
j204c_rx_rst_ack_n	ພາຍໃນ	ຣີເຊັດສັນຍານການຈັບມືດ້ວຍ j204c_rx_rst_n.

ຮູບທີ 8. ແຜນວາດເວລາສຳລັບການອອກແບບ Example ຣີເຊັດ

F-Tile JESD204C Design Example ສັນຍານ

ຕາຕະລາງ 15. ສັນຍານການໂຕ້ຕອບຂອງລະບົບ

ສັນຍານ	ທິດທາງ	ລາຍລະອຽດ
ໂມງ ແລະ ຣີເຊັດ
mgmt_clk	ປ້ອນຂໍ້ມູນ	ໂມງ 100 MHz ສໍາລັບການຄຸ້ມຄອງລະບົບ.
refclk_xcvr	ປ້ອນຂໍ້ມູນ	ໂມງອ້າງອີງສຳລັບ F-tile UX QUAD ແລະ System PLL. ເທົ່າກັບອັດຕາຂໍ້ມູນ/ປັດໄຈຂອງ 33.
refclk_core	ປ້ອນຂໍ້ມູນ	ໂມງອ້າງອີງຫຼັກ PLL. ນຳໃຊ້ຄວາມຖີ່ໂມງດຽວກັນກັບ refclk_xcvr.
in_sysref	ປ້ອນຂໍ້ມູນ	ສັນຍານ SYSREF ຈາກເຄື່ອງກໍາເນີດ SYSREF ພາຍນອກສໍາລັບການຈັດຕັ້ງປະຕິບັດ JESD204C Subclass 1.
sysref_out	ຜົນຜະລິດ	ສັນຍານ SYSREF ສໍາລັບການປະຕິບັດ JESD204C Subclass 1 ທີ່ສ້າງຂຶ້ນໂດຍອຸປະກອນ FPGA ສໍາລັບການອອກແບບ example link ຈຸດປະສົງເບື້ອງຕົ້ນເທົ່ານັ້ນ.

 

ສັນຍານ	ທິດທາງ	ລາຍລະອຽດ
SPI
spi_SS_n[2:0]	ຜົນຜະລິດ	ການເຄື່ອນໄຫວຕໍ່າ, SPI slave ເລືອກສັນຍານ.
spi_SCLK	ຜົນຜະລິດ	ໂມງ SPI serial.
spi_sdio	ປ້ອນ/ອອກ	ສົ່ງຂໍ້ມູນຈາກແມ່ແບບໄປຫາ slave ພາຍນອກ. ປ້ອນຂໍ້ມູນຈາກ slave ພາຍນອກໄປຫາແມ່ບົດ.

ສັນຍານ	ທິດທາງ	ລາຍລະອຽດ
ໝາຍເຫດ:ເມື່ອສ້າງຕົວເລືອກໂມດູນ 3-Wire SPI ຖືກເປີດໃຊ້.
spi_MISO ໝາຍເຫດ: ເມື່ອສ້າງຕົວເລືອກໂມດູນ 3-Wire SPI ບໍ່ໄດ້ຖືກເປີດໃຊ້.	ປ້ອນຂໍ້ມູນ	ປ້ອນຂໍ້ມູນຈາກ slave ພາຍນອກໄປຫາແມ່ບົດ SPI.
spi_MOSI ໝາຍເຫດ: ເມື່ອສ້າງຕົວເລືອກໂມດູນ 3-Wire SPI ບໍ່ໄດ້ຖືກເປີດໃຊ້.	ຜົນຜະລິດ	ສົ່ງຂໍ້ມູນຈາກແມ່ບົດ SPI ໄປຫາ slave ພາຍນອກ.

 

ສັນຍານ	ທິດທາງ	ລາຍລະອຽດ
ADC / DAC
tx_serial_data[LINK*L-1:0]	ຜົນຜະລິດ	ຂໍ້ມູນຜົນຜະລິດ serial ຄວາມໄວສູງທີ່ແຕກຕ່າງກັບ DAC. ໂມງຖືກຝັງຢູ່ໃນກະແສຂໍ້ມູນ serial.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	ປ້ອນຂໍ້ມູນ	ຂໍ້ມູນການປ້ອນຂໍ້ມູນ serial ຄວາມໄວສູງທີ່ແຕກຕ່າງກັນຈາກ ADC. ໂມງຖືກກູ້ຄືນຈາກກະແສຂໍ້ມູນ serial.
rx_serial_data_n[LINK*L-1:0]

 

ສັນຍານ	ທິດທາງ	ລາຍລະອຽດ
ຈຸດປະສົງທົ່ວໄປ I/O
user_led[3:0]	ຜົນຜະລິດ	ຊີ້ບອກສະຖານະສຳລັບເງື່ອນໄຂຕໍ່ໄປນີ້: [0]: ດໍາເນີນໂຄງການ SPI ແລ້ວ [1]: TX link ຜິດພາດ [2]: ການເຊື່ອມຕໍ່ RX ຜິດພາດ [3]: Pattern checker error for Avalon streaming data
user_dip[3:0]	ປ້ອນຂໍ້ມູນ	ການປ້ອນຂໍ້ມູນສະວິດ DIP ຮູບແບບຜູ້ໃຊ້: [0​]​: ການ​ເປີດ​ໃຊ້​ງານ loopback serial ພາຍ​ໃນ​ [1]: FPGA-generated SYSREF ເປີດໃຊ້ [3:2]: ສະຫງວນ

 

ສັນຍານ	ທິດທາງ	ລາຍລະອຽດ
ນອກວົງດົນຕີ (OOB) ແລະສະຖານະ
rx_patchk_data_error[LINK-1:0]	ຜົນຜະລິດ	ເມື່ອສັນຍານນີ້ຖືກຢືນຢັນ, ມັນສະແດງວ່າຕົວກວດສອບຮູບແບບໄດ້ກວດພົບຂໍ້ຜິດພາດ.
rx_link_error[LINK-1:0]	ຜົນຜະລິດ	ເມື່ອສັນຍານນີ້ຖືກຢືນຢັນ, ມັນຊີ້ໃຫ້ເຫັນວ່າ JESD204C RX IP ໄດ້ຢືນຢັນການຂັດຂວາງ.
tx_link_error[LINK-1:0]	ຜົນຜະລິດ	ເມື່ອສັນຍານນີ້ຖືກຢືນຢັນ, ມັນຊີ້ໃຫ້ເຫັນວ່າ JESD204C TX IP ໄດ້ຢືນຢັນການຂັດຂວາງ.
emb_lock_out	ຜົນຜະລິດ	ເມື່ອສັນຍານນີ້ຖືກຢືນຢັນ, ມັນຊີ້ໃຫ້ເຫັນວ່າ JESD204C RX IP ໄດ້ບັນລຸການລັອກ EMB.
sh_lock_out	ຜົນຜະລິດ	ເມື່ອສັນຍານນີ້ຖືກຢືນຢັນ, ມັນຊີ້ບອກວ່າ JESD204C RX IP sync header ຖືກລັອກ.

 

ສັນຍານ	ທິດທາງ	ລາຍລະອຽດ
Avalon ຖ່າຍທອດ
rx_avst_valid[LINK-1:0]	ປ້ອນຂໍ້ມູນ	ຊີ້ບອກວ່າ converter sample ຂໍ້ມູນໃສ່ຊັ້ນຂອງແອັບພລິເຄຊັນແມ່ນຖືກຕ້ອງ ຫຼືບໍ່ຖືກຕ້ອງ. 0: ຂໍ້ມູນບໍ່ຖືກຕ້ອງ 1: ຂໍ້ມູນຖືກຕ້ອງ
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	ປ້ອນຂໍ້ມູນ	ຕົວປ່ຽນ sampຂໍ້ມູນໄປຫາຊັ້ນຄໍາຮ້ອງສະຫມັກ.

F-Tile JESD204C Design Example ການຄວບຄຸມການລົງທະບຽນ

ການອອກແບບ F-Tile JESD204C example ລົງທະບຽນໃນ ED Control block ໃຊ້ byte-addressing (32 bits).

ຕາຕະລາງ 16. ການອອກແບບ Example ແຜນທີ່ທີ່ຢູ່
ການລົງທະບຽນ 32-bit ED Control ເຫຼົ່ານີ້ຢູ່ໃນໂດເມນ mgmt_clk.

ອົງປະກອບ	ທີ່ຢູ່
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
ການຄວບຄຸມ SPI	0x0102_0000 – 0x0102_001F
ການຄວບຄຸມ PIO	0x0102_0020 – 0x0102_002F
ສະຖານະ PIO	0x0102_0040 – 0x0102_004F
ຣີເຊັດລໍາດັບ 0	0x0102_0100 – 0x0102_01FF
ຣີເຊັດລໍາດັບ 1	0x0102_0200 – 0x0102_02FF
ED ຄວບຄຸມ	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

ຕາຕະລາງ 17. ລົງທະບຽນປະເພດການເຂົ້າເຖິງ ແລະຄໍານິຍາມ
ຕາຕະລາງນີ້ອະທິບາຍປະເພດຂອງການເຂົ້າເຖິງການລົງທະບຽນສໍາລັບ Intel FPGA IPs.

ປະເພດການເຂົ້າເຖິງ	ຄໍານິຍາມ
RO/V	ຊອບແວທີ່ອ່ານເທົ່ານັ້ນ (ບໍ່ມີຜົນຕໍ່ການຂຽນ). ມູນຄ່າອາດຈະແຕກຕ່າງກັນ.
RW	ຊອບແວອ່ານແລະສົ່ງຄືນຄ່າບິດປະຈຸບັນ. ຊອບແວຂຽນແລະກໍານົດ bit ກັບຄ່າທີ່ຕ້ອງການ.
RW1C	ຊອບແວອ່ານແລະສົ່ງຄືນຄ່າບິດປະຈຸບັນ. ຊອບແວຂຽນ 0 ແລະບໍ່ມີຜົນກະທົບ. ຊອບແວຂຽນ 1 ແລະລຶບບິດເປັນ 0 ຖ້າບິດຖືກຕັ້ງເປັນ 1 ໂດຍຮາດແວ. ຮາດແວກໍານົດບິດເປັນ 1. ຊອບແວທີ່ຊັດເຈນມີບູລິມະສິດສູງກວ່າຮາດແວທີ່ກໍານົດໄວ້.

ຕາຕະລາງ 18. ED Control Address Map

ຊົດເຊີຍ	ລົງທະບຽນຊື່
0x00	rst_ctl
0x04	rst_sts0
ສືບຕໍ່…

ຊົດເຊີຍ	ລົງທະບຽນຊື່
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
ຂະ ໜາດ 0x8c	tst_err0

ຕາຕະລາງ 19. ED Control Block ການຄວບຄຸມແລະການລົງທະບຽນສະຖານະພາບ

ໄບຕ໌ ຊົດເຊີຍ	ລົງທະບຽນ	ຊື່	ການເຂົ້າເຖິງ	ຣີເຊັດ	ລາຍລະອຽດ
0x00	rst_ctl	rst_ຢືນຢັນ	RW	0x0	ຣີເຊັດການຄວບຄຸມ. [0]: ຂຽນ 1 ເພື່ອຢືນຢັນການຣີເຊັດ. (hw_rst) ຂຽນ 0 ອີກເທື່ອຫນຶ່ງເພື່ອ deassert reset. [31:1]: ສະຫງວນ.
0x04	rst_sts0	rst_status	RO/V	0x0	ປັບສະຖານະ. [0]: Core PLL ສະຖານະລັອກ. [31:1]: ສະຫງວນ.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	ສະຖານະການກວດສອບຂອບ SYSREF ສໍາລັບເຄື່ອງກໍາເນີດ SYSREF ພາຍໃນ ຫຼືພາຍນອກ. [0]: ຄ່າຂອງ 1 ຊີ້ໃຫ້ເຫັນເຖິງຂອບເຂດທີ່ເພີ່ມຂຶ້ນຂອງ SYSREF ໄດ້ຖືກກວດພົບສໍາລັບການດໍາເນີນການ subclass 1. ຊອບແວອາດຈະຂຽນ 1 ເພື່ອລ້າງບິດນີ້ເພື່ອເປີດໃຊ້ການກວດສອບຂອບ SYSREF ໃຫມ່. [31:1]: ສະຫງວນ.
0x40	sysref_ctl	sysref_contr ol	RW	ເສັ້ນທາງຂໍ້ມູນຄູ່ ການສັກຢາດຽວ: 0x00080	ການຄວບຄຸມ SYSREF. ອ້າງເຖິງ ຕາຕະລາງ 10 ໃນໜ້າທີ 17 ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບການໃຊ້ທະບຽນນີ້.
				ແຕ່ລະໄລຍະ:	ໝາຍເຫດ: ຄ່າ​ປັບ​ຄ່າ​ແມ່ນ​ຂຶ້ນ​ກັບ​
				0x00081	ປະເພດ SYSREF ແລະ F-Tile
				Gapped- ແຕ່ລະໄລຍະ:	ການຕັ້ງຄ່າພາລາມິເຕີເສັ້ນທາງຂໍ້ມູນ IP JESD204C.
				0x00082
				ຂໍ້ມູນ TX ຫຼື RX
				ເສັ້ນທາງ
				ຍິງດຽວ:
				0x00000
				ແຕ່ລະໄລຍະ:
				0x00001
				ຊ່ອງຫວ່າງ-
				ແຕ່ລະໄລຍະ:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	ສະຖານະ SYSREF. ການລົງທະບຽນນີ້ມີໄລຍະເວລາ SYSREF ຫຼ້າສຸດແລະການຕັ້ງຄ່າຮອບວຽນຫນ້າທີ່ຂອງເຄື່ອງກໍາເນີດ SYSREF ພາຍໃນ. ອ້າງເຖິງ ຕາຕະລາງ 9 ໃນຫນ້າ 16 ສໍາລັບມູນຄ່າທາງດ້ານກົດຫມາຍຂອງໄລຍະເວລາ SYSREF ແລະຮອບວຽນຫນ້າທີ່.
ສືບຕໍ່…

ໄບຕ໌ ຊົດເຊີຍ	ລົງທະບຽນ	ຊື່	ການເຂົ້າເຖິງ	ຣີເຊັດ	ລາຍລະອຽດ
					[8:0]: ໄລຍະເວລາ SYSREF. ເມື່ອຄ່າແມ່ນ 0xFF, the ໄລຍະເວລາ SYSREF = 255 ເມື່ອຄ່າຖ້າ 0x00, ໄລຍະເວລາ SYSREF = 256. [17:9]: ວົງຈອນໜ້າທີ່ຂອງ SYSREF. [31:18] : ສະຫງວນ.
0x80	tst_ctl	tst_control	RW	0x0	ການຄວບຄຸມການທົດສອບ. ໃຊ້ການລົງທະບຽນນີ້ເພື່ອເປີດໃຊ້ຮູບແບບການທົດສອບທີ່ແຕກຕ່າງກັນສໍາລັບເຄື່ອງສ້າງຮູບແບບແລະຕົວກວດສອບ. [1:0] = Reserved field [2] = ramp_test_ctl 1'b0 = ເປີດໃຊ້ຕົວສ້າງຮູບແບບ PRBS ແລະຕົວກວດສອບ 1'b1 = ເປີດໃຊ້ ramp ເຄື່ອງ​ສ້າງ​ຮູບ​ແບບ​ແລະ checker​ [31:3]: ສະຫງວນ.
ຂະ ໜາດ 0x8c	tst_err0	tst_error	RW1C	0x0	ທຸງຂໍ້ຜິດພາດສຳລັບລິ້ງ 0. ເມື່ອບິດເປັນ 1'b1, ມັນສະແດງວ່າມີຂໍ້ຜິດພາດເກີດຂຶ້ນ. ທ່ານຄວນແກ້ໄຂຂໍ້ຜິດພາດກ່ອນທີ່ຈະຂຽນ 1'b1 ໄປຫາບິດຕາມລໍາດັບເພື່ອລ້າງທຸງຂໍ້ຜິດພາດ. [0] = Pattern checker error [1] = tx_link_error [2] = rx_link_error [3] = command pattern checker error [31:4]: ສະຫງວນໄວ້.

ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບ F-Tile JESD204C Intel FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
2021.10.11	21.3	1.0.0	ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ.

ເອກະສານ / ຊັບພະຍາກອນ

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] ຄູ່ມືຜູ້ໃຊ້ F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, ການອອກແບບ Example

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້