F-Tile JESD204C Intel FPGA IP Design Example

Mengenai F-Tile JESD204C Intel® FPGA IP Design Example Panduan Pengguna

Panduan pengguna ini menyediakan ciri, garis panduan penggunaan dan penerangan terperinci tentang bekas reka bentukamples untuk F-Tile JESD204C Intel® FPGA IP menggunakan peranti Intel Agilex™.

Khalayak yang Dimaksudkan

Dokumen ini bertujuan untuk:

• Arkitek reka bentuk untuk membuat pemilihan IP semasa fasa perancangan reka bentuk peringkat sistem
• Pereka perkakasan apabila menyepadukan IP ke dalam reka bentuk tahap sistem mereka
• Jurutera pengesahan semasa simulasi tahap sistem dan fasa pengesahan perkakasan

Dokumen Berkaitan
Jadual berikut menyenaraikan dokumen rujukan lain yang berkaitan dengan F-Tile JESD204C Intel FPGA IP.

Jadual 1. Dokumen Berkaitan

Rujukan	Penerangan
F-Tile JESD204C Intel FPGA IP Panduan Pengguna	Menyediakan maklumat tentang F-Tile JESD204C Intel FPGA IP.
Nota Keluaran IP FPGA Intel F-Tile JESD204C	Menyenaraikan perubahan yang dibuat untuk F-Tile JESD204C F-Tile JESD204C dalam keluaran tertentu.
Helaian Data Peranti Intel Agilex	Dokumen ini menerangkan ciri elektrik, ciri pensuisan, spesifikasi konfigurasi dan pemasaan untuk peranti Intel Agilex.

Akronim dan Glosari

Jadual 2. Senarai Akronim

Akronim	Pengembangan
LEMC	Jam Berbilang Blok Lanjutan Tempatan
FC	Kadar jam bingkai
ADC	Penukar Analog ke Digital
DAC	Penukar Digital ke Analog
DSP	Pemproses Isyarat Digital
TX	Pemancar
RX	Penerima

Akronim	Pengembangan
DLL	Lapisan pautan data
CSR	Kawalan dan daftar status
CRU	Unit Jam dan Tetapkan Semula
ISR	Ganggu Perkhidmatan Rutin
FIFO	Mula-mula-Masuk-Dahulu-Keluar
SERDES	Serializer Deserializer
ECC	Kod Pembetulan Ralat
FEC	Pembetulan Ralat Hadapan
SERR	Pengesanan Ralat Tunggal (dalam ECC, boleh dibetulkan)
DERR	Pengesanan Ralat Berganda (dalam ECC, maut)
PRBS	Urutan binari pseudorandom
MAC	Pengawal Akses Media. MAC termasuk sublapisan protokol, lapisan pengangkutan dan lapisan pautan data.
PHY	Lapisan Fizikal. PHY biasanya termasuk lapisan fizikal, SERDES, pemacu, penerima dan CDR.
PCS	Sublapisan Pengekodan Fizikal
PMA	Lampiran Sederhana Fizikal
RBD	Kelewatan Penampan RX
UI	Selang Unit = tempoh bit bersiri
kiraan RBD	RX Buffer Delay ketibaan lorong terkini
RBD mengimbangi	Peluang keluaran RX Buffer Delay
SH	Pengepala penyegerakan
TL	Lapisan pengangkutan
EMIB	Jambatan Saling Berbilang Mati Terbenam

Jadual 3. Senarai Glosari

Penggal	Penerangan
Peranti Penukar	Penukar ADC atau DAC
Peranti Logik	FPGA atau ASIC
oktet	Sekumpulan 8 bit, berfungsi sebagai input kepada pengekod 64/66 dan keluaran daripada penyahkod
menggigit	Satu set 4 bit yang merupakan unit kerja asas spesifikasi JESD204C
Sekat	Simbol 66-bit yang dihasilkan oleh skema pengekodan 64/66
Kadar Garisan	Kadar data berkesan pautan bersiri Kadar Garisan Lorong = (Mx Sx N'x 66/64 x FC) / L
Pautan Jam	Jam Pautan = Kadar Talian Lorong/66.
Bingkai	Satu set oktet berturut-turut di mana kedudukan setiap oktet boleh dikenal pasti dengan merujuk kepada isyarat penjajaran bingkai.
Jam bingkai	Jam sistem yang berjalan pada kadar bingkai, iaitu jam pautan 1x dan 2x.

Penggal	Penerangan
Samples setiap bingkai jam	Samples setiap jam, jumlah samples dalam jam bingkai untuk peranti penukar.
LEMC	Jam dalaman digunakan untuk menjajarkan sempadan multiblok yang dilanjutkan antara lorong dan ke dalam rujukan luaran (SYSREF atau Subkelas 1).
Subkelas 0	Tiada sokongan untuk kependaman deterministik. Data hendaklah segera dilepaskan pada lorong ke lorong meja depan pada penerima.
Subkelas 1	Kependaman deterministik menggunakan SYSREF.
Pautan Berbilang Titik	Pautan antara peranti dengan 2 atau lebih peranti penukar.
Pengekodan 64B / 66B	Kod baris yang memetakan data 64-bit kepada 66 bit untuk membentuk blok. Struktur data peringkat asas ialah blok yang bermula dengan pengepala penyegerakan 2-bit.

Jadual 4. Simbol

Penggal	Penerangan
L	Bilangan lorong bagi setiap peranti penukar
M	Bilangan penukar bagi setiap peranti
F	Bilangan oktet setiap bingkai pada satu lorong
S	Bilangan samples dihantar setiap penukar tunggal setiap kitaran bingkai
N	Resolusi penukar
N'	Jumlah bilangan bit per sample dalam format data pengguna
CS	Bilangan bit kawalan setiap penukaran sample
CF	Bilangan perkataan kawalan setiap tempoh jam bingkai setiap pautan
HD	Format data pengguna Ketumpatan Tinggi
E	Bilangan berbilang blok dalam berbilang blok yang dilanjutkan

F-Tile JESD204C Intel FPGA IP Design Example Panduan Mula Pantas

Reka bentuk F-Tile JESD204C Intel FPGA IP examples untuk peranti Intel Agilex menampilkan meja ujian simulasi dan reka bentuk perkakasan yang menyokong kompilasi dan ujian perkakasan.
Anda boleh menjana reka bentuk F-Tile JESD204C examples melalui katalog IP dalam perisian Intel Quartus® Prime Pro Edition.

Rajah 1. Perkembangan Stages untuk Reka Bentuk Example

Reka Bentuk Cthample Gambarajah Blok

Rajah 2. Reka Bentuk F-Tile JESD204C Example Rajah Blok Aras Tinggi

Reka bentuk example terdiri daripada modul berikut:

• Sistem Pereka Platform
  • F-Tile JESD204C Intel FPGA IP
  • JTAG ke jambatan Avalon Master
  • Pengawal I/O (PIO) selari
  • Antara Muka Port Bersiri (SPI)—modul induk— IOPLL
  • Penjana SYSREF
  • Example Design (ED) Kawalan CSR
  • Tetapkan semula penjujukan
• Sistem PLL
• Penjana corak
• Penyemak corak

Jadual 5. Reka Bentuk Cthample Modul

Komponen	Penerangan
Sistem Pereka Platform	Sistem Pereka Platform menjadikan laluan data F-Tile JESD204C IP dan peranti sokongan.
F-Tile JESD204C Intel FPGA IP	Subsistem Pereka Platform ini mengandungi IP TX dan RX F-Tile JESD204C yang dipasang bersama-sama dengan PHY dupleks.
JTAG ke jambatan Avalon Master	Jambatan ini menyediakan akses hos konsol sistem kepada IP yang dipetakan memori dalam reka bentuk melalui JTAG antara muka.
Pengawal I/O (PIO) selari	Pengawal ini menyediakan antara muka dipetakan memori untuk sampling dan memandu port I/O tujuan umum.
tuan SPI	Modul ini mengendalikan pemindahan bersiri data konfigurasi ke antara muka SPI pada hujung penukar.
Penjana SYSREF	Penjana SYSREF menggunakan jam pautan sebagai jam rujukan dan menjana denyutan SYSREF untuk F-Tile JESD204C IP. Nota: Reka bentuk ini example menggunakan penjana SYSREF untuk menunjukkan pemulaan pautan IP F-Tile JESD204C dupleks. Dalam aplikasi tahap sistem subkelas 204 F-Tile JESD1C, anda mesti menjana SYSREF daripada sumber yang sama dengan jam peranti.
IOPLL	Reka bentuk ini example menggunakan IOPLL untuk menjana jam pengguna untuk menghantar data ke F-Tile JESD204C IP.
ED Kawalan CSR	Modul ini menyediakan kawalan dan status pengesanan SYSREF, dan kawalan corak ujian dan status.
Tetapkan semula penjujukan	Reka bentuk ini example terdiri daripada 2 penjujukan semula: Tetapkan Semula Urutan 0—Mengendalikan tetapan semula kepada domain penstriman TX/RX Avalon®, domain dipetakan memori Avalon, teras PLL, TX PHY, teras TX dan penjana SYSREF. Set Semula Urutan 1—Mengendalikan tetapan semula kepada RX PHY dan teras RX.
Sistem PLL	Sumber jam utama untuk IP keras jubin F dan persimpangan EMIB.
Penjana corak	Penjana corak menjana PRBS atau ramp corak.
Penyemak corak	Pemeriksa corak mengesahkan PRBS atau ramp corak diterima dan membenderakan ralat apabila ia mendapati ketidakpadanan data sample.

Keperluan Perisian

Intel menggunakan perisian berikut untuk menguji reka bentuk examples dalam sistem Linux:

• Perisian Intel Quartus Prime Pro Edition
• Simulator Questa*/ModelSim* atau VCS*/VCS MX

Menjana Reka Bentuk

Untuk menjana reka bentuk example daripada editor parameter IP:

1. Buat projek yang menyasarkan keluarga peranti Intel Agilex F-tile dan pilih peranti yang diingini.
2. Dalam Katalog IP, Alat ➤ Katalog IP, pilih F-Tile JESD204C Intel FPGA IP.
3. Tentukan nama peringkat atas dan folder untuk variasi IP tersuai anda. Klik OK. Editor parameter menambah .ip peringkat atas file kepada projek semasa secara automatik. Jika anda digesa untuk menambah .ip secara manual file ke projek, klik Projek ➤ Tambah/ Alih Keluar Files dalam Projek untuk menambah file.
4. Di bawah Example Reka bentuk tab, nyatakan reka bentuk example parameter seperti yang diterangkan dalam Reka Bentuk Example Parameter.
5. Klik Jana Example Reka bentuk.

Perisian menjana semua reka bentuk files dalam sub-direktori. Ini files diperlukan untuk menjalankan simulasi dan penyusunan.

Reka Bentuk Cthample Parameter
Editor parameter F-Tile JESD204C Intel FPGA IP termasuk Examptab Reka bentuk untuk anda menentukan parameter tertentu sebelum menjana reka bentuk example.

Jadual 6. Parameter dalam Cthample Tab Reka Bentuk

Parameter	Pilihan	Penerangan
Pilih Reka Bentuk	Kawalan Konsol Sistem tiada	Pilih kawalan konsol sistem untuk mengakses reka bentuk examplaluan data melalui konsol sistem.
Simulasi	Hidup, Mati	Hidupkan untuk IP menjana yang diperlukan files untuk mensimulasikan reka bentuk example.
Sintesis	Hidup, Mati	Hidupkan untuk IP menjana yang diperlukan files untuk kompilasi Intel Quartus Prime dan demonstrasi perkakasan.
format HDL (untuk simulasi)	Verilog VDHL	Pilih format HDL RTL files untuk simulasi.
format HDL (untuk sintesis)	Verilog sahaja	Pilih format HDL RTL files untuk sintesis.

Parameter	Pilihan	Penerangan
Hasilkan modul SPI 3 wayar	Hidup, Mati	Hidupkan untuk mendayakan antara muka SPI 3 wayar dan bukannya 4 wayar.
Mod Sysref	Satu pukulan Berkala Gapped berkala	Pilih sama ada anda mahu penjajaran SYSREF menjadi mod nadi satu pukulan, berkala atau berkala bergap, berdasarkan keperluan reka bentuk dan fleksibiliti pemasaan anda. Satu pukulan—Pilih pilihan ini untuk membolehkan SYSREF menjadi mod nadi satu pukulan. Nilai bit daftar sysref_ctrl[17] ialah 0. Selepas penetapan semula IP F-Tile JESD204C dinyahsemula, tukar nilai daftar sysref_ctrl[17] daripada 0 kepada 1, kemudian kepada 0, untuk denyutan SYSREF sekali tangkapan. Berkala—SYSREF dalam mod berkala mempunyai kitaran tugas 50:50. Tempoh SYSREF ialah E*SYSREF_MULP. Berkala bergap—SYSREF mempunyai kitaran tugas boleh atur cara kebutiran 1 kitaran jam pautan. Tempoh SYSREF ialah E*SYSREF_MULP. Untuk tetapan kitaran tugas di luar julat, blok penjanaan SYSREF hendaklah membuat kesimpulan secara automatik kitaran tugas 50:50. Rujuk kepada SYSREF Penjana bahagian untuk maklumat lanjut tentang SYSREF tempoh.
Pilih papan	tiada	Pilih papan untuk reka bentuk example. Tiada—Pilihan ini tidak termasuk aspek perkakasan untuk reka bentuk example. Semua tugasan pin akan ditetapkan kepada pin maya.
Corak Ujian	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Pilih penjana corak dan corak ujian penyemak. Penjana Corak—JESD204C menyokong penjana corak PRBS bagi setiap dataample. Ini bermakna bahawa lebar data adalah pilihan N+CS. Penjana dan penyemak corak PRBS berguna untuk mencipta data samprangsangan untuk ujian dan ia tidak serasi dengan mod ujian PRBS pada penukar ADC/DAC. Ramp Penjana Corak—Lapisan pautan JESD204C beroperasi seperti biasa tetapi pengangkutan kemudiannya dilumpuhkan dan input daripada pemformat diabaikan. Setiap lorong menghantar aliran oktet yang sama yang meningkat daripada 0x00 kepada 0xFF dan kemudian berulang. Ramp ujian corak didayakan oleh prbs_test_ctl. Penyemak Corak PRBS—JESD204C PRBS scrambler sedang menyegerak sendiri dan dijangka apabila teras IP dapat menyahkod pautan ke atas, benih berebut sudah disegerakkan. Benih perebutan PRBS akan mengambil 8 oktet untuk memulakan sendiri. Ramp Penyemak Corak—JESD204C berebut adalah penyegerakan sendiri dan dijangka apabila teras IP dapat menyahkod pautan, benih berebut sudah disegerakkan. Oktet sah pertama dimuatkan sebagai ramp nilai awal. Data seterusnya mesti meningkat sehingga 0xFF dan beralih kepada 0x00. Ramp penyemak corak hendaklah menyemak corak yang sama di semua lorong.
Dayakan gelung balik bersiri dalaman	Hidup, Mati	Pilih gelung balik bersiri dalaman.
Dayakan Saluran Perintah	Hidup, Mati	Pilih corak saluran arahan.

Struktur Direktori
Reka bentuk F-Tile JESD204C example direktori mengandungi dihasilkan files untuk reka bentuk examples.

Rajah 3. Struktur Direktori untuk F-Tile JESD204C Intel Agilex Design Example

Jadual 7. Direktori Files

Folder	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulasi/mentor	modelsim_sim.tcl tb_top_waveform.do
simulasi/sinopsi	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Mensimulasikan Reka Bentuk Cthample Testbench

Reka bentuk example testbench mensimulasikan reka bentuk yang anda hasilkan.

Rajah 4. Prosedur

Untuk mensimulasikan reka bentuk, lakukan langkah berikut:

1. Tukar direktori kerja kepadaample_design_directory>/simulasi/ .
2. Dalam baris arahan, jalankan skrip simulasi. Jadual di bawah menunjukkan arahan untuk menjalankan simulator yang disokong.

Simulator	Perintah
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (tanpa Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulasi berakhir dengan mesej yang menunjukkan sama ada larian itu berjaya atau tidak.

Rajah 5. Simulasi Berjaya
Angka ini menunjukkan mesej simulasi yang berjaya untuk simulator VCS.

Menyusun Reka Bentuk Cthample

Untuk menyusun ex kompilasi sahajaampprojek, ikuti langkah berikut:

1. Pastikan reka bentuk kompilasi cthampgenerasi le sudah lengkap.
2. Dalam perisian Intel Quartus Prime Pro Edition, buka projek Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. Pada menu Pemprosesan, klik Mulakan Penyusunan.

Penerangan Terperinci untuk F-Tile JESD204C Design Example

Reka bentuk F-Tile JESD204C example menunjukkan kefungsian penstriman data menggunakan mod gelung balik.
Anda boleh menentukan tetapan parameter pilihan anda dan menjana ex reka bentukample.
Reka bentuk example hanya tersedia dalam mod dupleks untuk kedua-dua varian Base dan PHY. Anda boleh memilih varian Base sahaja atau PHY sahaja tetapi IP akan menjana bekas reka bentukample untuk kedua-dua Base dan PHY.

Nota:  Beberapa konfigurasi kadar data yang tinggi mungkin gagal dalam pemasaan. Untuk mengelakkan kegagalan masa, pertimbangkan untuk menentukan nilai pengganda frekuensi jam bingkai bawah (FCLK_MULP) dalam tab Konfigurasi editor parameter F-Tile JESD204C Intel FPGA IP.

Komponen Sistem

Reka bentuk F-Tile JESD204C example menyediakan aliran kawalan berasaskan perisian yang menggunakan unit kawalan keras dengan atau tanpa sokongan konsol sistem.

Reka bentuk example membolehkan pautan automatik dalam mod gelung balik dalaman dan luaran.

JTAG ke Jambatan Induk Avalon
JTAG kepada Avalon Master Bridge menyediakan sambungan antara sistem hos untuk mengakses F-Tile JESD204C IP yang dipetakan memori dan kawalan IP persisian dan daftar status melalui JTAG antara muka.

Rajah 6. Sistem dengan JTAG kepada Avalon Master Bridge Core

Nota:  Jam sistem mestilah sekurang-kurangnya 2X lebih pantas daripada JTAG jam. Jam sistem ialah mgmt_clk (100MHz) dalam reka bentuk ini example.

Teras I/O (PIO) Selari
Teras input/output (PIO) selari dengan antara muka Avalon menyediakan antara muka dipetakan memori antara port hamba dipetakan memori Avalon dan port I/O tujuan umum. Port I/O bersambung sama ada kepada logik pengguna pada cip, atau ke pin I/O yang bersambung ke peranti luaran kepada FPGA.

Rajah 7. Teras PIO dengan Port Input, Port Output dan Sokongan IRQ
Secara lalai, komponen Pereka Platform melumpuhkan Talian Perkhidmatan Interrupt (IRQ).

Port I/O PIO diperuntukkan pada HDL peringkat atas file ( status io_ untuk port input, kawalan io_ untuk port output).

Jadual di bawah menerangkan ketersambungan isyarat untuk status dan port I/O kawalan ke suis DIP dan LED pada kit pembangunan.

Jadual 8. Port I/O Teras PIO

Pelabuhan	sedikit	isyarat
Out_port	0	USER_LED SPI pengaturcaraan selesai
	31:1	Terpelihara
In_port	0	USER_DIP gelung balik bersiri dalaman dayakan Mati = 1 Hidup = 0
	1	USER_DIP SYSREF janaan FPGA dayakan Mati = 1 Hidup = 0
	31:2	Terpelihara.

Sarjana SPI
Modul induk SPI ialah komponen Pereka Platform standard dalam perpustakaan standard Katalog IP. Modul ini menggunakan protokol SPI untuk memudahkan konfigurasi penukar luaran (contohnyaample, ADC, DAC dan penjana jam luaran) melalui ruang daftar berstruktur di dalam peranti ini.

Induk SPI mempunyai antara muka dipetakan memori Avalon yang bersambung ke induk Avalon (JTAG ke jambatan induk Avalon) melalui sambung pemetaan memori Avalon. Induk SPI menerima arahan konfigurasi daripada induk Avalon.

Modul induk SPI mengawal sehingga 32 hamba SPI bebas. Kadar baud SCLK dikonfigurasikan kepada 20 MHz (boleh dibahagikan dengan 5).
Modul ini dikonfigurasikan kepada antara muka lebar 4-wayar, 24-bit. Jika pilihan Generate 3-Wire SPI Module dipilih, modul tambahan akan digunakan untuk menukar output 4-wayar master SPI kepada 3-wire.

IOPLL
IOPLL menjana jam yang diperlukan untuk menjana frame_clk dan link_clk. Jam rujukan kepada PLL boleh dikonfigurasikan tetapi terhad kepada kadar/faktor data 33.

• Untuk reka bentuk exampyang menyokong kadar data 24.33024 Gbps, kadar jam untuk frame_clk dan link_clk ialah 368.64 MHz.
• Untuk reka bentuk exampyang menyokong kadar data 32 Gbps, kadar jam untuk frame_clk dan link_clk ialah 484.848 MHz.

Penjana SYSREF
SYSREF ialah isyarat pemasaan kritikal untuk penukar data dengan antara muka F-Tile JESD204C.

Penjana SYSREF dalam reka bentuk example digunakan untuk tujuan demonstrasi permulaan pautan IP dupleks JESD204C sahaja. Dalam aplikasi peringkat sistem subkelas 204 JESD1C, anda mesti menjana SYSREF daripada sumber yang sama dengan jam peranti.

Untuk IP F-Tile JESD204C, pengganda SYSREF (SYSREF_MULP) daftar kawalan SYSREF mentakrifkan tempoh SYSREF, iaitu gandaan n-integer bagi parameter E.

Anda mesti memastikan E*SYSREF_MULP ≤16. Untuk examptetapi, jika E=1, tetapan undang-undang untuk SYSREF_MULP mestilah dalam lingkungan 1–16, dan jika E=3, tetapan undang-undang untuk SYSREF_MULP mestilah dalam lingkungan 1–5.

Nota:  Jika anda menetapkan SYSREF_MULP di luar julat, penjana SYSREF akan menetapkan tetapan kepada SYSREF_MULP=1.
Anda boleh memilih sama ada anda mahu jenis SYSREF menjadi nadi satu pukulan, berkala atau berkala bergap melalui Examptab Reka bentuk dalam editor parameter F-Tile JESD204C Intel FPGA IP.

Jadual 9. Examples Kaunter SYSREF Berkala Berkala dan Bergap

E	SYSREF_MULP	TEMPOH SYSREF (E*SYSREF_MULP* 32)	Kitaran Tugas	Penerangan
1	1	32	1..31 (Boleh diprogramkan)	Berkala Gapped
1	1	32	16 (Tetap)	Berkala
1	2	64	1..63 (Boleh diprogramkan)	Berkala Gapped
1	2	64	32 (Tetap)	Berkala
1	16	512	1..511 (Boleh diprogramkan)	Berkala Gapped
1	16	512	256 (Tetap)	Berkala
2	3	19	1..191 (Boleh diprogramkan)	Berkala Gapped
2	3	192	96 (Tetap)	Berkala
2	8	512	1..511 (Boleh diprogramkan)	Berkala Gapped
2	8	512	256 (Tetap)	Berkala
2	9 (Haram)	64	32 (Tetap)	Berkala Gapped
2	9 (Haram)	64	32 (Tetap)	Berkala

 

Jadual 10. Daftar Kawalan SYSREF
Anda boleh mengkonfigurasi semula daftar kawalan SYSREF secara dinamik jika tetapan daftar berbeza daripada tetapan yang anda tentukan semasa anda menjana bekas reka bentukample. Konfigurasikan daftar SYSREF sebelum F-Tile JESD204C Intel FPGA IP tidak dapat ditetapkan semula. Jika anda memilih penjana SYSREF luaran melalui
sysref_ctrl[7] daftar bit, anda boleh mengabaikan tetapan untuk jenis SYSREF, pengganda, kitaran tugas dan fasa.

bit	Nilai Lalai	Penerangan
sysref_ctrl[1:0]	2'b00: Satu pukulan 2'b01: Berkala 2'b10: Jurang berkala	jenis SYSREF. Nilai lalai bergantung pada tetapan mod SYSREF dalam Example Reka bentuk tab dalam editor parameter F-Tile JESD204C Intel FPGA IP.
sysref_ctrl[6:2]	5'b00001	Pengganda SYSREF. Medan SYSREF_MULP ini boleh digunakan untuk jenis SYSREF berkala dan berkala. Anda mesti mengkonfigurasi nilai pengganda untuk memastikan nilai E*SYSREF_MULP adalah antara 1 hingga 16 sebelum F-Tile JESD204C IP keluar daripada tetapan semula. Jika nilai E*SYSREF_MULP berada di luar julat ini, nilai pengganda menjadi lalai kepada 5'b00001.
sysref_ctrl[7]	Laluan data dupleks: 1'b1 Laluan data Simplex TX atau RX: 1'b0	SYSREF pilih. Nilai lalai bergantung pada tetapan laluan data dalam Examptab Reka bentuk dalam editor parameter F-Tile JESD204C Intel FPGA IP. 0: Simplex TX atau RX (SYSREF Luaran) 1: Dupleks (SYSREF Dalaman)
sysref_ctrl[16:8]	9'h0	Kitaran tugas SYSREF apabila jenis SYSREF adalah berkala atau berkala bergap. Anda mesti mengkonfigurasi kitaran tugas sebelum F-Tile JESD204C IP kehabisan set semula. Nilai maksimum = (E*SYSREF_MULP*32)-1 Untuk cthample: 50% kitaran tugas = (E*SYSREF_MULP*32)/2 Kitaran tugas lalai kepada 50% jika anda tidak mengkonfigurasi medan daftar ini, atau jika anda mengkonfigurasi medan daftar kepada 0 atau lebih daripada nilai maksimum yang dibenarkan.
sysref_ctrl[17]	1'b0	Kawalan manual apabila jenis SYSREF adalah satu pukulan. Tulis 1 untuk menetapkan isyarat SYSREF kepada tinggi. Tulis 0 untuk menetapkan isyarat SYSREF kepada rendah. Anda perlu menulis 1 kemudian 0 untuk mencipta nadi SYSREF dalam mod satu pukulan.
sysref_ctrl[31:18]	22'h0	Terpelihara.

Tetapkan Semula Penurut
Reka bentuk ini example terdiri daripada dua penjujukan semula:

• Tetapkan Semula Urutan 0—Mengendalikan tetapan semula kepada domain penstriman TX/RX Avalon, domain dipetakan memori Avalon, teras PLL, TX PHY, teras TX dan penjana SYSREF.
• Tetapkan Semula Urutan 1—Mengendalikan tetapan semula kepada RX PHY dan RX Core.

3-Wayar SPI
Modul ini adalah pilihan untuk menukar antara muka SPI kepada 3 wayar.

Sistem PLL
F-tile mempunyai tiga PLL sistem on-board. PLL sistem ini ialah sumber jam utama untuk IP keras (MAC, PCS dan FEC) dan lintasan EMIB. Ini bermakna, apabila anda menggunakan mod jam PLL sistem, blok tidak di jam oleh jam PMA dan tidak bergantung pada jam yang datang dari teras FPGA. Setiap PLL sistem hanya menjana jam yang dikaitkan dengan satu antara muka frekuensi. Untuk exampOleh itu, anda memerlukan dua PLL sistem untuk menjalankan satu antara muka pada 1 GHz dan satu antara muka pada 500 MHz. Menggunakan sistem PLL membolehkan anda menggunakan setiap lorong secara bebas tanpa perubahan jam lorong yang menjejaskan lorong jiran.
Setiap PLL sistem boleh menggunakan mana-mana satu daripada lapan jam rujukan FGT. Sistem PLL boleh berkongsi jam rujukan atau mempunyai jam rujukan yang berbeza. Setiap antara muka boleh memilih sistem PLL yang digunakan, tetapi, setelah dipilih, ia tetap, tidak boleh dikonfigurasikan semula menggunakan konfigurasi semula dinamik.

Maklumat Berkaitan
F-tile Architecture dan Panduan Pengguna IP PHY Direct PMA dan FEC

Maklumat lanjut tentang mod jam PLL sistem dalam peranti Intel Agilex F-tile.

Penjana Corak dan Pemeriksa
Penjana corak dan penyemak berguna untuk mencipta data samples dan pemantauan untuk tujuan ujian.
Jadual 11. Penjana Corak Disokong

Penjana Corak	Penerangan
Penjana corak PRBS	Reka bentuk F-Tile JESD204C exampPenjana corak PRBS menyokong tahap polinomial berikut: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp penjana corak	ramp kenaikan nilai corak sebanyak 1 untuk setiap s berikutnyaample dengan lebar penjana N, dan berguling ke 0 apabila semua bit dalam sample ialah 1. Dayakan ramp penjana corak dengan menulis 1 hingga bit 2 daftar tst_ctl blok kawalan ED.
Saluran arahan ramp penjana corak	Reka bentuk F-Tile JESD204C example menyokong saluran arahan ramp penjana corak setiap lorong. ramp nilai corak meningkat sebanyak 1 setiap 6 bit perkataan perintah. Benih permulaan ialah corak kenaikan merentasi semua lorong.

Jadual 12. Pemeriksa Corak yang Disokong

Penyemak Corak	Penerangan
Penyemak corak PRBS	Benih berebut dalam penyemak corak disegerakkan sendiri apabila F-Tile JESD204C IP mencapai penjajaran deskew. Penyemak corak memerlukan 8 oktet untuk benih yang berebut menyegerakkan sendiri.
Ramp penyemak corak	Data sah pertama sample untuk setiap penukar (M) dimuatkan sebagai nilai awal ramp corak. Data seterusnya sampnilai les mesti meningkat sebanyak 1 dalam setiap kitaran jam sehingga maksimum dan kemudian beralih kepada 0.

Penyemak Corak	Penerangan
	Untuk example, apabila S=1, N=16 dan WIDTH_MULP = 2, lebar data bagi setiap penukar ialah S * WIDTH_MULP * N = 32. Data maksimum sampnilai le ialah 0xFFFF. ramp penyemak corak mengesahkan bahawa corak yang sama diterima merentas semua penukar.
Saluran arahan ramp penyemak corak	Reka bentuk F-Tile JESD204C example menyokong saluran arahan ramp penyemak corak. Perkataan arahan pertama (6 bit) yang diterima dimuatkan sebagai nilai awal. Kata perintah seterusnya dalam lorong yang sama mesti meningkat sehingga 0x3F dan berguling kepada 0x00. Saluran arahan ramp penyemak corak menyemak untuk ramp corak merentasi semua lorong.

F-Tile JESD204C TX dan RX IP
Reka bentuk ini example membolehkan anda mengkonfigurasi setiap TX/RX dalam mod simplex atau mod dupleks.
Konfigurasi dupleks membenarkan demonstrasi kefungsian IP menggunakan sama ada gelung balik bersiri dalaman atau luaran. CSR dalam IP tidak dioptimumkan untuk membolehkan kawalan IP dan pemerhatian status.

Reka Bentuk F-Tile JESD204C Cthample Jam dan Tetapkan Semula

Reka bentuk F-Tile JESD204C example mempunyai set jam dan set semula isyarat.

Jadual 13.Reka Bentuk Cthample Jam

Isyarat Jam	Arah	Penerangan
mgmt_clk	Input	Jam pembezaan LVDS dengan frekuensi 100 MHz.
refclk_xcvr	Input	Jam rujukan pemancar dengan kekerapan kadar data/faktor 33.
refclk_core	Input	Jam rujukan teras dengan frekuensi yang sama seperti refclk_xcvr.
in_sysref	Input	Isyarat SYSREF. Kekerapan SYSREF maksimum ialah kadar data/(66x32xE).
sysref_out	Keluaran
txlink_clk rxlink_clk	Dalaman	Jam pautan TX dan RX dengan kekerapan kadar data/66.
txframe_clk rxframe_clk	Dalaman	Jam bingkai TX dan RX dengan kekerapan kadar data/33 (FCLK_MULP=2) Jam bingkai TX dan RX dengan kekerapan kadar data/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Dalaman	Jam fasa TX dan RX dengan kekerapan kadar data/66 (FCLK_MULP=2) Jam fasa TX dan RX sentiasa tinggi (1'b1) apabila FCLK_MULP=1
spi_SCLK	Keluaran	Jam kadar baud SPI dengan frekuensi 20 MHz.

Apabila anda memuatkan reka bentuk exampke dalam peranti FPGA, acara ninit_done dalaman memastikan bahawa JTAG ke jambatan Master Avalon berada dalam set semula serta semua blok lain.

Penjana SYSREF mempunyai tetapan semula bebasnya untuk menyuntik hubungan tak segerak yang disengajakan untuk jam txlink_clk dan rxlink_clk. Kaedah ini lebih komprehensif dalam meniru isyarat SYSREF daripada cip jam luaran.

Jadual 14. Reka Bentuk Cthample Set semula

Tetapkan Semula Isyarat	Arah	Penerangan
global_rst_n	Input	Butang tekan tetapan semula global untuk semua blok, kecuali blok JTAG ke jambatan Avalon Master.
ninit_done	Dalaman	Output daripada Reset Release IP untuk JTAG ke jambatan Avalon Master.
edctl_rst_n	Dalaman	Blok Kawalan ED ditetapkan semula oleh JTAG ke jambatan Avalon Master. Port hw_rst dan global_rst_n tidak menetapkan semula blok Kawalan ED.
hw_rst	Dalaman	Tegaskan dan deassert hw_rst dengan menulis ke daftar rst_ctl blok Kawalan ED. mgmt_rst_in_n menegaskan apabila hw_rst ditegaskan.
mgmt_rst_in_n	Dalaman	Tetapkan semula untuk antara muka dipetakan memori Avalon bagi pelbagai IP dan input penjujukan tetapan semula:  j20c_reconfig_reset untuk F-Tile JESD204C IP dupleks Native PHY spi_rst_n untuk tuan SPI pio_rst_n untuk status dan kawalan PIO port reset_in0 bagi penjujukan semula 0 dan 1 Port global_rst_n, hw_rst, atau edctl_rst_n menegaskan tetapan semula pada mgmt_rst_in_n.
sysref_rst_n	Dalaman	Tetapkan semula untuk blok penjana SYSREF dalam blok Kawalan ED menggunakan port reset sequencer 0 reset_out2. Port sequencer reset 0 reset_out2 membatalkan penetapan semula jika PLL teras dikunci.
core_pll_rst	Dalaman	Tetapkan semula PLL teras melalui port sequencer reset 0 reset_out0. PLL teras ditetapkan semula apabila set semula mgmt_rst_in_n ditegaskan.
j204c_tx_avs_rst_n	Dalaman	Menetapkan semula antara muka dipetakan memori F-Tile JESD204C TX Avalon melalui penjujukan set semula 0. Antara muka dipetakan memori TX Avalon menegaskan apabila mgmt_rst_in_n ditegaskan.
j204c_rx_avs_rst_n	Dalaman	Menetapkan semula antara muka dipetakan memori F-Tile JESD204C TX Avalon melalui penjujukan set semula 1. Antara muka dipetakan memori RX Avalon menegaskan apabila mgmt_rst_in_n ditegaskan.
j204c_tx_rst_n	Dalaman	Menetapkan semula pautan F-Tile JESD204C TX dan mengangkut lapisan dalam domain txlink_clk dan txframe_clk. Port sequencer reset 0 reset_out5 menetapkan semula j204c_tx_rst_n. Tetapan semula ini akan dibatalkan jika PLL teras dikunci, dan isyarat tx_pma_ready dan tx_ready ditegaskan.
j204c_rx_rst_n	Dalaman	Menetapkan semula pautan F-Tile JESD204C RX dan mengangkut lapisan dalam domain, rxlink_clk dan rxframe_clk.

Tetapkan Semula Isyarat	Arah	Penerangan
		Port sequencer reset 1 reset_out4 menetapkan semula j204c_rx_rst_n. Tetapan semula ini akan dibatalkan jika PLL teras dikunci, dan isyarat rx_pma_ready dan rx_ready ditegaskan.
j204c_tx_rst_ack_n	Dalaman	Tetapkan semula isyarat jabat tangan dengan j204c_tx_rst_n.
j204c_rx_rst_ack_n	Dalaman	Tetapkan semula isyarat jabat tangan dengan j204c_rx_rst_n.

Rajah 8. Rajah Masa untuk Reka Bentuk Cthample Set semula

Reka Bentuk F-Tile JESD204C Cthample Isyarat

Jadual 15. Isyarat Antara Muka Sistem

isyarat	Arah	Penerangan
Jam dan Tetapan Semula
mgmt_clk	Input	Jam 100 MHz untuk pengurusan sistem.
refclk_xcvr	Input	Jam rujukan untuk F-tile UX QUAD dan System PLL. Bersamaan dengan kadar data/faktor 33.
refclk_core	Input	Jam rujukan PLL teras. Menggunakan frekuensi jam yang sama seperti refclk_xcvr.
in_sysref	Input	Isyarat SYSREF daripada penjana SYSREF luaran untuk pelaksanaan JESD204C Subclass 1.
sysref_out	Keluaran	Isyarat SYSREF untuk pelaksanaan JESD204C Subkelas 1 yang dihasilkan oleh peranti FPGA untuk reka bentuk bekasamptujuan permulaan pautan sahaja.

 

isyarat	Arah	Penerangan
SPI
spi_SS_n[2:0]	Keluaran	Aktif rendah, isyarat pilih hamba SPI.
spi_SCLK	Keluaran	Jam bersiri SPI.
spi_sdio	Input/Output	Data keluaran daripada tuan kepada hamba luar. Masukkan data daripada hamba luar kepada tuan.

isyarat	Arah	Penerangan
Nota:Apabila pilihan Generate 3-Wire SPI Module didayakan.
spi_MISO Nota: Apabila pilihan Generate 3-Wire SPI Module tidak didayakan.	Input	Masukkan data daripada hamba luaran kepada tuan SPI.
spi_MOSI Nota: Apabila pilihan Generate 3-Wire SPI Module tidak didayakan.	Keluaran	Data keluaran daripada induk SPI kepada hamba luaran.

 

isyarat	Arah	Penerangan
ADC / DAC
tx_serial_data[LINK*L-1:0]	Keluaran	Data keluaran bersiri berkelajuan tinggi yang berbeza kepada DAC. Jam dibenamkan dalam aliran data bersiri.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Input	Data input bersiri berkelajuan tinggi yang berbeza daripada ADC. Jam dipulihkan daripada aliran data bersiri.
rx_serial_data_n[LINK*L-1:0]

 

isyarat	Arah	Penerangan
I/O Tujuan Am
diketuai pengguna[3:0]	Keluaran	Menunjukkan status untuk syarat berikut: [0]: Pengaturcaraan SPI selesai [1]: Ralat pautan TX [2]: Ralat pautan RX [3]: Ralat penyemak corak untuk data penstriman Avalon
user_dip[3:0]	Input	Input suis DIP mod pengguna: [0]: Gelung balik bersiri dalaman dayakan [1]: SYSREF janaan FPGA membolehkan [3:2]: Terpelihara

 

isyarat	Arah	Penerangan
Out-of-band (OOB) dan Status
rx_patchk_data_error[LINK-1:0]	Keluaran	Apabila isyarat ini ditegaskan, ia menunjukkan pemeriksa corak telah mengesan ralat.
rx_link_error[LINK-1:0]	Keluaran	Apabila isyarat ini ditegaskan, ia menunjukkan JESD204C RX IP telah menegaskan gangguan.
tx_link_error[LINK-1:0]	Keluaran	Apabila isyarat ini ditegaskan, ia menunjukkan JESD204C TX IP telah menegaskan gangguan.
emb_lock_out	Keluaran	Apabila isyarat ini ditegaskan, ia menunjukkan JESD204C RX IP telah mencapai kunci EMB.
sh_lock_out	Keluaran	Apabila isyarat ini ditegaskan, ia menunjukkan pengepala penyegerakan IP JESD204C RX dikunci.

 

isyarat	Arah	Penerangan
Penstriman Avalon
rx_avst_valid[LINK-1:0]	Input	Menunjukkan sama ada penukar sampdata ke lapisan aplikasi adalah sah atau tidak sah. 0: Data tidak sah 1: Data adalah sah
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Input	Penukar sample data ke lapisan aplikasi.

Reka Bentuk F-Tile JESD204C Cthample Daftar Kawalan

Reka bentuk F-Tile JESD204C exampdaftar le dalam blok Kawalan ED menggunakan pengalamatan bait (32 bit).

Jadual 16. Reka Bentuk Cthample Peta Alamat
Daftar blok Kawalan ED 32-bit ini berada dalam domain mgmt_clk.

Komponen	Alamat
F-Jubin JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Jubin JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Kawalan SPI	0x0102_0000 – 0x0102_001F
Kawalan PIO	0x0102_0020 – 0x0102_002F
Status PIO	0x0102_0040 – 0x0102_004F
Tetapkan Semula Penurut 0	0x0102_0100 – 0x0102_01FF
Tetapkan Semula Penurut 1	0x0102_0200 – 0x0102_02FF
Kawalan ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfiguration	0x0200_0000 – 0x023F_FFFF

Jadual 17. Daftar Jenis Akses dan Definisi
Jadual ini menerangkan jenis akses daftar untuk IP FPGA Intel.

Jenis Akses	Definisi
RO/V	Perisian baca sahaja (tiada kesan pada penulisan). Nilai mungkin berbeza-beza.
RW	Perisian membaca dan mengembalikan nilai bit semasa. Perisian menulis dan menetapkan bit kepada nilai yang dikehendaki.
RW1C	Perisian membaca dan mengembalikan nilai bit semasa. Perisian menulis 0 dan tidak mempunyai kesan. Perisian menulis 1 dan mengosongkan bit kepada 0 jika bit telah ditetapkan kepada 1 oleh perkakasan. Perkakasan menetapkan bit kepada 1. Perisian jelas mempunyai keutamaan yang lebih tinggi daripada set perkakasan.

Jadual 18. Peta Alamat Kawalan ED

Offset	Daftar Nama
0x00	rst_ctl
0x04	rst_sts0
bersambung…

Offset	Daftar Nama
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Jadual 19. Kawalan Blok Kawalan ED dan Daftar Status

Bait Offset	Daftar	Nama	Akses	Tetapkan semula	Penerangan
0x00	rst_ctl	rst_assert	RW	0x0	Tetapkan semula kawalan. [0]: Tulis 1 untuk menegaskan tetapan semula. (hw_rst) Tulis 0 sekali lagi untuk membatalkan penetapan semula. [31:1]: Terpelihara.
0x04	rst_sts0	status_pertama	RO/V	0x0	Tetapkan semula status. [0]: Status terkunci PLL teras. [31:1]: Terpelihara.
0x10	rst_sts_dete cted0	set_st_sts	RW1C	0x0	Status pengesanan tepi SYSREF untuk penjana SYSREF dalaman atau luaran. [0]: Nilai 1 Menunjukkan kelebihan meningkat SYSREF dikesan untuk operasi subkelas 1. Perisian boleh menulis 1 untuk mengosongkan bit ini untuk membolehkan pengesanan tepi SYSREF baharu. [31:1]: Terpelihara.
0x40	sysref_ctl	sysref_contr ol	RW	Laluan data dupleks Satu syot: 0x00080	Kawalan SYSREF. Rujuk kepada Jadual 10 pada halaman 17 untuk maklumat lanjut tentang penggunaan daftar ini.
				Berkala:	Nota: Nilai set semula bergantung pada
				0x00081	jenis SYSREF dan F-Tile
				Gapped- berkala:	Tetapan parameter laluan data IP JESD204C.
				0x00082
				Data TX atau RX
				laluan
				Satu pukulan:
				0x00000
				Berkala:
				0x00001
				ternganga-
				berkala:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Status SYSREF. Daftar ini mengandungi tetapan tempoh SYSREF dan kitaran tugas terkini penjana SYSREF dalaman. Rujuk kepada Jadual 9 pada halaman 16 untuk nilai undang-undang tempoh SYSREF dan kitaran tugas.
bersambung…

Bait Offset	Daftar	Nama	Akses	Tetapkan semula	Penerangan
					[8:0]: Tempoh SYSREF. Apabila nilainya ialah 0xFF, maka Tempoh SYSREF = 255 Apabila nilai jika 0x00, tempoh SYSREF = 256. [17:9]: kitaran tugas SYSREF. [31:18]: Terpelihara.
0x80	tst_ctl	tst_control	RW	0x0	Kawalan ujian. Gunakan daftar ini untuk mendayakan corak ujian yang berbeza untuk penjana dan penyemak corak. [1:0] = Medan simpanan [2] = ramp_test_ctl 1'b0 = Membolehkan penjana dan penyemak corak PRBS 1'b1 = Membolehkan ramp penjana corak dan penyemak [31:3]: Terpelihara.
0x8c	tst_err0	tst_error	RW1C	0x0	Bendera ralat untuk Pautan 0. Apabila bit adalah 1'b1, ia menunjukkan ralat telah berlaku. Anda harus menyelesaikan ralat sebelum menulis 1'b1 pada bit masing-masing untuk mengosongkan bendera ralat. [0] = Ralat penyemak corak [1] = tx_link_error [2] = rx_link_error [3] = Ralat penyemak corak arahan [31:4]: Terpelihara.

Sejarah Semakan Dokumen untuk F-Tile JESD204C Intel FPGA IP Design Example Panduan Pengguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2021.10.11	21.3	1.0.0	Keluaran awal.

Dokumen / Sumber

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Panduan Pengguna F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, Reka Bentuk IP Cthample, Reka Bentuk Example

Rujukan

• Manual Pengguna