F-Tile JESD204C Intel FPGA IP Desain Example

Tentang F-Tile JESD204C Intel® FPGA IP Design Example Panduan Pengguna

Panduan pengguna ini menyediakan fitur, panduan penggunaan, dan penjelasan detail tentang desain exampfile untuk F-Tile JESD204C Intel® FPGA IP menggunakan perangkat Intel Agilex™.

Sasaran Audiens

Dokumen ini ditujukan untuk:

• Arsitek desain untuk membuat pemilihan IP selama fase perencanaan desain tingkat sistem
• Perancang perangkat keras saat mengintegrasikan IP ke dalam desain tingkat sistem mereka
• Insinyur validasi selama simulasi level sistem dan fase validasi perangkat keras

Dokumen Terkait
Tabel berikut mencantumkan dokumen referensi lain yang terkait dengan IP F-Tile JESD204C Intel FPGA.

Tabel 1. Dokumen Terkait

Referensi	Keterangan
Panduan Pengguna F-Tile JESD204C Intel FPGA IP	Memberikan informasi tentang F-Tile JESD204C Intel FPGA IP.
Catatan Rilis F-Tile JESD204C Intel FPGA IP	Daftar perubahan yang dibuat untuk F-Tile JESD204C F-Tile JESD204C dalam rilis tertentu.
Lembar Data Perangkat Intel Agilex	Dokumen ini menjelaskan karakteristik kelistrikan, karakteristik peralihan, spesifikasi konfigurasi, dan pengaturan waktu untuk perangkat Intel Agilex.

Akronim dan Glosarium

Tabel 2. Daftar Akronim

Akronim	Ekspansi
LEMC	Jam Multiblok Lokal yang Diperluas
FC	Kecepatan bingkai jam
ADC	Konverter Analog ke Digital
Bahasa Indonesia: DAC	Konverter Digital ke Analog
DSP	Prosesor Sinyal Digital
TX	Pemancar
RX	Penerima

Akronim	Ekspansi
DLL	Lapisan tautan data
CSR	Kontrol dan daftar status
Bahasa Inggris CRU	Unit Jam dan Atur Ulang
Informasi terkini	Rutin Layanan Interupsi
Waktu tempuh 15 menit	Pertama Masuk Pertama Keluar
SERDES	Deserializer serialisasi
ECC	Kode Koreksi Kesalahan
Komisi Pemilihan Umum	Koreksi Kesalahan Teruskan
SERR	Deteksi Kesalahan Tunggal (dalam ECC, dapat diperbaiki)
DERR	Deteksi Kesalahan Ganda (di ECC, fatal)
Bahasa Inggris	Urutan biner pseudorandom
Bahasa Indonesia: MAC	Pengontrol Akses Media. MAC termasuk sublapisan protokol, lapisan transport, dan lapisan data link.
PENDIDIKAN	Lapisan fisik. PHY biasanya mencakup lapisan fisik, SERDES, driver, penerima, dan CDR.
komputer	Sub-lapisan Pengodean Fisik
PMA	Lampiran Media Fisik
RBD	Penundaan Penyangga RX
UI	Satuan Interval = durasi bit serial
jumlah RBD	RX Buffer Delay kedatangan jalur terbaru
mengimbangi RBD	Peluang rilis RX Buffer Delay
SH	Sinkronkan tajuk
TL	Lapisan transport
EMIB	Jembatan Interkoneksi Multi-die Tertanam

Tabel 3. Daftar Istilah

Ketentuan	Keterangan
Perangkat Konverter	Konverter ADC atau DAC
Perangkat Logika	FPGA atau ASIC
Oktet	Sekelompok 8 bit, berfungsi sebagai input ke encoder 64/66 dan output dari decoder
Menggigit	Seperangkat 4 bit yang merupakan unit kerja dasar dari spesifikasi JESD204C
Memblokir	Simbol 66-bit yang dihasilkan oleh skema pengkodean 64/66
Tarif Baris	Laju data efektif dari tautan serial Tarif Jalur Jalur = (Mx Sx N'x 66/64 x FC) / L
Jam Tautan	Tautan Jam = Kecepatan Jalur Jalur/66.
Bingkai	Seperangkat oktet berurutan di mana posisi setiap oktet dapat diidentifikasi dengan mengacu pada sinyal penyelarasan bingkai.
Bingkai jam	Jam sistem yang berjalan pada kecepatan bingkai, yang harus 1x dan 2x jam tautan.

Ketentuan	Keterangan
Sampfile per bingkai jam	Sample per jam, total sampfile dalam bingkai jam untuk perangkat konverter.
LEMC	Jam internal digunakan untuk menyelaraskan batas multiblok yang diperluas antara jalur dan ke referensi eksternal (SYSREF atau Subclass 1).
Subkelas 0	Tidak ada dukungan untuk latensi deterministik. Data harus segera dirilis pada jalur ke jalur deskew pada penerima.
Subkelas 1	Latensi deterministik menggunakan SYSREF.
Tautan Multipoint	Tautan antar perangkat dengan 2 atau lebih perangkat konverter.
Pengkodean 64B / 66B	Baris kode yang memetakan data 64 bit menjadi 66 bit untuk membentuk sebuah blok. Struktur data tingkat dasar adalah blok yang dimulai dengan header sinkronisasi 2-bit.

Tabel 4. Simbol

Ketentuan	Keterangan
L	Jumlah jalur per perangkat konverter
M	Jumlah konverter per perangkat
F	Jumlah oktet per frame pada satu jalur
S	Jumlah sampfile yang ditransmisikan per konverter tunggal per siklus bingkai
N	Resolusi konverter
N'	Jumlah total bit per detikampfile dalam format data pengguna
CS	Jumlah bit kontrol per konversi sample
CF	Jumlah kata kontrol per periode jam frame per tautan
HD	Format data pengguna Kepadatan Tinggi
E	Jumlah multiblok dalam multiblok yang diperluas

F-Tile JESD204C Intel FPGA IP Desain Example Panduan Memulai Cepat

Desain F-Tile JESD204C Intel FPGA IP example untuk perangkat Intel Agilex dilengkapi testbench simulasi dan desain perangkat keras yang mendukung kompilasi dan pengujian perangkat keras.
Anda dapat membuat desain F-Tile JESD204C exampfile melalui katalog IP dalam perangkat lunak Intel Quartus® Prime Pro Edition.

Gambar 1. Pengembangan Stages untuk Desain Example

Desain Example Diagram Blok

Gambar 2. Desain F-Tile JESD204C Example Diagram Blok Tingkat Tinggi

Desain eksample terdiri dari modul-modul berikut:

• Sistem Perancang Platform
  • F-Tile JESD204C Intel FPGA IP
  • JTAG ke jembatan Avalon Master
  • Pengontrol I/O (PIO) paralel
  • Serial Port Interface (SPI)—modul master— IOPLL
  • pembangkit SYSREF
  • Example Desain (ED) Pengendalian CSR
  • Reset sequencer
• Sistem PLL
• Generator pola
• Pemeriksa pola

Tabel 5. Desain Kelample Modul

Komponen	Keterangan
Sistem Perancang Platform	Sistem Perancang Platform memberi contoh jalur data IP F-Tile JESD204C dan periferal pendukung.
F-Tile JESD204C Intel FPGA IP	Subsistem Perancang Platform ini berisi IP TX dan RX F-Tile JESD204C yang dibuat bersama dengan PHY dupleks.
JTAG ke jembatan Avalon Master	Bridge ini menyediakan akses host konsol sistem ke IP yang dipetakan memori dalam desain melalui JTAG antarmuka.
Pengontrol I/O (PIO) paralel	Pengontrol ini menyediakan antarmuka yang dipetakan memori untuk sampling dan mengemudi port I/O tujuan umum.
master SPI	Modul ini menangani transfer serial data konfigurasi ke antarmuka SPI di ujung konverter.
pembangkit SYSREF	Generator SYSREF menggunakan jam tautan sebagai jam referensi dan menghasilkan pulsa SYSREF untuk IP F-Tile JESD204C. Catatan: mantan desain iniample menggunakan generator SYSREF untuk mendemonstrasikan inisialisasi tautan IP F-Tile JESD204C dupleks. Dalam aplikasi level sistem subkelas 204 F-Tile JESD1C, Anda harus membuat SYSREF dari sumber yang sama dengan jam perangkat.
IOPLL	mantan desain iniample menggunakan IOPLL untuk menghasilkan jam pengguna untuk mengirimkan data ke IP F-Tile JESD204C.
ED Kontrol CSR	Modul ini menyediakan kontrol dan status deteksi SYSREF, serta kontrol dan status pola pengujian.
Reset sequencer	mantan desain iniampfile terdiri dari 2 sequencer reset: Atur Ulang Urutan 0—Menangani pengaturan ulang ke domain streaming TX/RX Avalon®, domain yang dipetakan memori Avalon, PLL inti, TX PHY, inti TX, dan generator SYSREF. Reset Sequence 1—Menangani reset ke RX PHY dan RX core.
Sistem PLL	Sumber clock utama untuk F-tile hard IP dan EMIB crossing.
Generator pola	Generator pola menghasilkan PRBS atau ramp pola.
Pemeriksa pola	Pemeriksa pola memverifikasi PRBS atau ramp pola diterima, dan menandai kesalahan saat menemukan ketidakcocokan dataampsaya.

Persyaratan Perangkat Lunak

Intel menggunakan perangkat lunak berikut untuk menguji desain exampfile dalam sistem Linux:

• Perangkat lunak Intel Quartus Prime Pro Edition
• Simulator Questa*/ModelSim* atau VCS*/VCS MX

Menghasilkan Desain

Untuk menghasilkan desain example dari editor parameter IP:

1. Buat proyek yang menargetkan keluarga perangkat Intel Agilex F-tile dan pilih perangkat yang diinginkan.
2. Di Katalog IP, Alat ➤ Katalog IP, pilih F-Tile JESD204C Intel FPGA IP.
3. Tentukan nama tingkat atas dan folder untuk variasi IP khusus Anda. Klik Oke. Editor parameter menambahkan .ip tingkat atas file ke proyek saat ini secara otomatis. Jika Anda diminta untuk menambahkan .ip secara manual file ke proyek, klik Proyek ➤ Tambah/Hapus Files di Proyek untuk menambahkan file.
4. Di bawah Eksample tab Design, tentukan design example parameter seperti yang dijelaskan dalam Design Example Parameter.
5. Klik Hasilkan Example Desain.

Perangkat lunak ini menghasilkan semua desain files di sub-direktori. Ini files diperlukan untuk menjalankan simulasi dan kompilasi.

Desain Example Parameter
Editor parameter F-Tile JESD204C Intel FPGA IP menyertakan Example Design tab untuk Anda menentukan parameter tertentu sebelum membuat desain exampsaya.

Tabel 6. Parameter di KelampTab Desain

Parameter	Pilihan	Keterangan
Pilih Desain	Kontrol Konsol Sistem Tidak ada	Pilih kontrol konsol sistem untuk mengakses contoh desainampjalur data melalui konsol sistem.
Simulasi	Nyala, mati	Nyalakan IP untuk menghasilkan yang diperlukan files untuk mensimulasikan desain exampsaya.
Sintesis	Nyala, mati	Nyalakan IP untuk menghasilkan yang diperlukan files untuk kompilasi Intel Quartus Prime dan demonstrasi perangkat keras.
bentuk HDL (untuk simulasi)	Bahasa Indonesia: Verilog VDHL	Pilih format HDL dari RTL files untuk simulasi.
bentuk HDL (untuk sintesis)	Verilog saja	Pilih format HDL dari RTL files untuk sintesis.

Parameter	Pilihan	Keterangan
Hasilkan modul SPI 3 kabel	Nyala, mati	Aktifkan untuk mengaktifkan antarmuka SPI 3 kabel, bukan 4 kabel.
Modus sysref	Satu tembakan Berkala Gap periodik	Pilih apakah Anda ingin penyelarasan SYSREF menjadi mode pulsa sekali pakai, periodik, atau periodik dengan celah, berdasarkan persyaratan desain dan fleksibilitas waktu Anda. One-shot—Pilih opsi ini untuk mengaktifkan SYSREF menjadi mode pulsa sekali pakai. Nilai bit register sysref_ctrl[17] adalah 0. Setelah deassert reset IP F-Tile JESD204C, ubah nilai register sysref_ctrl[17] dari 0 ke 1, lalu ke 0, untuk pulsa SYSREF sekali pakai. Periodik—SYSREF dalam mode periodik memiliki siklus tugas 50:50. Periode SYSREF adalah E*SYSREF_MULP. Gapped periodik—SYSREF memiliki siklus tugas perincian yang dapat diprogram dari 1 siklus jam tautan. Periode SYSREF adalah E*SYSREF_MULP. Untuk pengaturan siklus tugas di luar jangkauan, blok pembangkitan SYSREF secara otomatis menyimpulkan siklus tugas 50:50. Mengacu kepada SYSREF Generator bagian untuk informasi lebih lanjut tentang SYSREF periode.
Pilih papan	Tidak ada	Pilih papan untuk desain exampsaya. Tidak ada—Opsi ini mengecualikan aspek perangkat keras untuk contoh desainample. Semua penugasan pin akan diatur ke pin virtual.
Pola Uji	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Pilih generator pola dan pola uji pemeriksa. Pembuat Pola—JESD204C mendukung pembuat pola PRBS per data sample. Ini berarti lebar data adalah opsi N+CS. Generator dan pemeriksa pola PRBS berguna untuk membuat dataampfile stimulus untuk pengujian dan tidak kompatibel dengan mode uji PRBS pada konverter ADC/DAC. Ramp Generator Pola—Lapisan tautan JESD204C beroperasi secara normal tetapi transportasi kemudian dinonaktifkan dan input dari pemformat diabaikan. Setiap jalur mentransmisikan aliran oktet identik yang meningkat dari 0x00 ke 0xFF dan kemudian berulang. Ramp uji pola diaktifkan oleh prbs_test_ctl. Pemeriksa Pola PRBS—Pengacak PRBS JESD204C melakukan sinkronisasi sendiri dan diharapkan ketika inti IP dapat mendekode tautan, benih pengacakan sudah disinkronkan. Benih pengacakan PRBS akan membutuhkan 8 oktet untuk menginisialisasi sendiri. Ramp Pemeriksa Pola—Scramble JESD204C melakukan sinkronisasi sendiri dan diharapkan ketika inti IP dapat mendekode tautan, seed scrambling sudah disinkronkan. Oktet valid pertama dimuat sebagai ramp nilai awal. Data selanjutnya harus bertambah hingga 0xFF dan bergulir ke 0x00. Ramp pemeriksa pola harus memeriksa pola identik di semua jalur.
Aktifkan loopback serial internal	Nyala, mati	Pilih loopback serial internal.
Aktifkan Saluran Perintah	Nyala, mati	Pilih pola saluran perintah.

Struktur Direktori
Desain F-Tile JESD204C example direktori berisi dihasilkan files untuk desain exampsedikit.

Gambar 3. Struktur Direktori untuk F-Tile JESD204C Intel Agilex Design Example

Tabel 7. Direktori Files

folder	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulasi/mentor	modelsim_sim.tcl tb_top_waveform.do
simulasi/ sinopsis	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulasi Desain Example Meja Tes

Desain eksample testbench mensimulasikan desain yang Anda hasilkan.

Gambar 4. Prosedur

Untuk mensimulasikan desain, lakukan langkah-langkah berikut:

1. Ubah direktori kerja menjadiample_design_directory>/simulasi/ .
2. Di baris perintah, jalankan skrip simulasi. Tabel di bawah menunjukkan perintah untuk menjalankan simulator yang didukung.

Simulasi	Memerintah
Ini/ModelSim	vsim -lakukan modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (tanpa Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulasi diakhiri dengan pesan yang menunjukkan apakah proses berhasil atau tidak.

Gambar 5. Simulasi yang Berhasil
Gambar ini menunjukkan pesan simulasi yang berhasil untuk simulator VCS.

Menyusun Desain Example

Untuk mengkompilasi exampfile proyek, ikuti langkah-langkah berikut:

1. Pastikan desain kompilasi exampgenerasi le selesai.
2. Dalam perangkat lunak Intel Quartus Prime Pro Edition, buka proyek Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. Pada Pemrosesan menu, klik Mulai Kompilasi.

Deskripsi Detil untuk F-Tile JESD204C Design Example

Desain F-Tile JESD204C example mendemonstrasikan fungsionalitas streaming data menggunakan mode loopback.
Anda dapat menentukan pengaturan parameter pilihan Anda dan menghasilkan ex desainampsaya.
Desain eksampfile hanya tersedia dalam mode dupleks untuk varian Base dan PHY. Anda dapat memilih varian Base only atau PHY only tetapi IP akan menghasilkan desain example untuk Base dan PHY.

Catatan:  Beberapa konfigurasi kecepatan data tinggi mungkin gagal mengatur waktu. Untuk menghindari kegagalan pengaturan waktu, pertimbangkan untuk menentukan nilai pengali frekuensi jam bingkai (FCLK_MULP) yang lebih rendah di tab Konfigurasi editor parameter F-Tile JESD204C Intel FPGA IP.

Komponen Sistem

Desain F-Tile JESD204C example menyediakan alur kontrol berbasis perangkat lunak yang menggunakan unit hard control dengan atau tanpa dukungan konsol sistem.

Desain eksample mengaktifkan tautan otomatis dalam mode loopback internal dan eksternal.

JTAG ke Jembatan Utama Avalon
JTAG ke Avalon Master Bridge menyediakan koneksi antara sistem host untuk mengakses IP F-Tile JESD204C yang dipetakan memori dan kontrol IP periferal dan register status melalui JTAG antarmuka.

Gambar 6. Sistem dengan JTAG ke Avalon Master Bridge Core

Catatan:  Jam sistem harus setidaknya 2X lebih cepat dari jam JTAG jam. Jam sistem adalah mgmt_clk (100MHz) dalam contoh desain iniampsaya.

Inti I/O (PIO) Paralel
Inti input/output (PIO) paralel dengan antarmuka Avalon menyediakan antarmuka yang dipetakan memori antara port slave yang dipetakan memori Avalon dan port I/O tujuan umum. Port I/O terhubung ke logika pengguna on-chip, atau ke pin I/O yang terhubung ke perangkat eksternal ke FPGA.

Gambar 7. PIO Core dengan Port Input, Port Output, dan Dukungan IRQ
Secara default, komponen Platform Designer menonaktifkan Interrupt Service Line (IRQ).

Port I/O PIO ditetapkan pada HDL tingkat atas file (status io_ untuk port input, kontrol io_ untuk port output).

Tabel di bawah menjelaskan konektivitas sinyal untuk port I/O status dan kontrol ke sakelar DIP dan LED pada kit pengembangan.

Tabel 8. Port I/O Inti PIO

Pelabuhan	Sedikit	Sinyal
Pelabuhan_luar	0	Pemrograman USER_LED SPI selesai
	31:1	Disimpan
Masuk_pelabuhan	0	USER_DIP internal serial loopback aktifkan Off = 1 Aktif = 0
	1	USER_DIP SYSREF yang dihasilkan FPGA aktifkan Mati = 1 Aktif = 0
	31:2	Disimpan.

SPI Guru
Modul master SPI adalah komponen Perancang Platform standar di pustaka standar Katalog IP. Modul ini menggunakan protokol SPI untuk memfasilitasi konfigurasi konverter eksternal (misample, ADC, DAC, dan generator clock eksternal) melalui ruang register terstruktur di dalam perangkat ini.

Master SPI memiliki antarmuka yang dipetakan memori Avalon yang terhubung ke master Avalon (JTAG ke jembatan master Avalon) melalui interkoneksi yang dipetakan memori Avalon. Master SPI menerima instruksi konfigurasi dari master Avalon.

Modul master SPI mengontrol hingga 32 budak SPI independen. Baud rate SCLK dikonfigurasi ke 20 MHz (dibagi dengan 5).
Modul ini dikonfigurasikan ke antarmuka 4 kabel dengan lebar 24 bit. Jika opsi Generate 3-Wire SPI Module dipilih, modul tambahan dibuat untuk mengubah output 4-kawat dari master SPI menjadi 3-kawat.

IOPLL
IOPLL menghasilkan jam yang diperlukan untuk menghasilkan frame_clk dan link_clk. Jam referensi ke PLL dapat dikonfigurasi tetapi terbatas pada laju/faktor data 33.

• Untuk desain eksample yang mendukung laju data 24.33024 Gbps, laju jam untuk frame_clk dan link_clk adalah 368.64 MHz.
• Untuk desain eksample yang mendukung laju data 32 Gbps, laju jam untuk frame_clk dan link_clk adalah 484.848 MHz.

Generator SYSREF
SYSREF adalah sinyal waktu kritis untuk konverter data dengan antarmuka F-Tile JESD204C.

Generator SYSREF dalam desain exampfile digunakan hanya untuk tujuan demonstrasi inisialisasi tautan IP JESD204C dupleks. Dalam aplikasi tingkat sistem subkelas 204 JESD1C, Anda harus membuat SYSREF dari sumber yang sama dengan jam perangkat.

Untuk IP F-Tile JESD204C, pengali SYSREF (SYSREF_MULP) dari register kontrol SYSREF menentukan periode SYSREF, yang merupakan kelipatan bilangan bulat n dari parameter E.

Anda harus memastikan E*SYSREF_MULP ≤16. Untuk mantanampfile, jika E=1, pengaturan hukum untuk SYSREF_MULP harus antara 1–16, dan jika E=3, pengaturan hukum untuk SYSREF_MULP harus antara 1–5.

Catatan:  Jika Anda menyetel SYSREF_MULP di luar jangkauan, generator SYSREF akan memperbaiki setelan ke SYSREF_MULP=1.
Anda dapat memilih apakah Anda ingin tipe SYSREF menjadi pulsa sekali pakai, periodik, atau periodik gap melalui Example Design di editor parameter F-Tile JESD204C Intel FPGA IP.

Tabel 9. Exampfile Penghitung SYSREF Periodik dan Berjeda

E	SYSREF_MULP	PERIODE SYSREF (E*SYSREF_MULP* 32)	Siklus Tugas	Keterangan
1	1	32	1..31 (Dapat diprogram)	Periodik Gap
1	1	32	16 (Tetap)	Berkala
1	2	64	1..63 (Dapat diprogram)	Periodik Gap
1	2	64	32 (Tetap)	Berkala
1	16	512	1..511 (Dapat diprogram)	Periodik Gap
1	16	512	256 (Tetap)	Berkala
2	3	19	1..191 (Dapat diprogram)	Periodik Gap
2	3	192	96 (Tetap)	Berkala
2	8	512	1..511 (Dapat diprogram)	Periodik Gap
2	8	512	256 (Tetap)	Berkala
2	9 (Liar)	64	32 (Tetap)	Periodik Gap
2	9 (Liar)	64	32 (Tetap)	Berkala

 

Tabel 10. Register Kontrol SYSREF
Anda dapat mengonfigurasi ulang register kontrol SYSREF secara dinamis jika pengaturan register berbeda dari pengaturan yang Anda tentukan saat membuat desain example. Konfigurasikan register SYSREF sebelum F-Tile JESD204C Intel FPGA IP tidak dapat disetel ulang. Jika Anda memilih generator SYSREF eksternal melalui
sysref_ctrl[7] register bit, Anda dapat mengabaikan pengaturan untuk tipe SYSREF, multiplier, duty cycle dan phase.

Sedikit	Nilai Default	Keterangan
sysref_ctrl[1:0]	2'b00: Sekali tembak 2'b01: Periodik 2'b10: Gap periodik	tipe SYSREF. Nilai default tergantung pada pengaturan mode SYSREF di Example Desain tab di editor parameter F-Tile JESD204C Intel FPGA IP.
sysref_ctrl[6:2]	5'b00001	pengganda SYSREF. Kolom SYSREF_MULP ini berlaku untuk tipe SYSREF periodik dan gapped-periodik. Anda harus mengonfigurasi nilai pengali untuk memastikan nilai E*SYSREF_MULP antara 1 hingga 16 sebelum IP F-Tile JESD204C tidak disetel ulang. Jika nilai E*SYSREF_MULP berada di luar rentang ini, nilai pengali defaultnya adalah 5'b00001.
sysref_ctrl[7]	Jalur data dupleks: 1'b1 Jalur data Simplex TX atau RX: 1'b0	Pilih SYSREF. Nilai default tergantung pada pengaturan jalur data di Example Design di editor parameter F-Tile JESD204C Intel FPGA IP. 0: Simplex TX atau RX (SYSREF Eksternal) 1: Dupleks (SYSREF Internal)
sysref_ctrl[16:8]	9'h0	Siklus tugas SYSREF ketika tipe SYSREF adalah periodik atau berkala. Anda harus mengonfigurasi duty cycle sebelum IP F-Tile JESD204C tidak disetel ulang. Nilai maksimum = (E*SYSREF_MULP*32)-1 Misalnyaampsaya: Siklus tugas 50% = (E*SYSREF_MULP*32)/2 Siklus tugas default ke 50% jika Anda tidak mengonfigurasi bidang register ini, atau jika Anda mengonfigurasi bidang register ke 0 atau lebih dari nilai maksimum yang diizinkan.
sysref_ctrl[17]	1'b0	Kontrol manual saat tipe SYSREF adalah one-shot. Tulis 1 untuk menyetel sinyal SYSREF ke tinggi. Tulis 0 untuk menyetel sinyal SYSREF ke rendah. Anda perlu menulis 1 lalu 0 untuk membuat pulsa SYSREF dalam mode sekali pakai.
sysref_ctrl[31:18]	22'h0	Disimpan.

Reset Sequencer
mantan desain iniample terdiri dari dua sequencer reset:

• Atur Ulang Urutan 0—Menangani pengaturan ulang ke domain streaming TX/RX Avalon, domain yang dipetakan memori Avalon, PLL inti, TX PHY, inti TX, dan generator SYSREF.
• Reset Sequence 1—Menangani reset ke RX PHY dan RX Core.

SPI 3-kawat
Modul ini opsional untuk mengonversi antarmuka SPI menjadi 3 kabel.

Sistem PLL
F-tile memiliki tiga PLL sistem on-board. PLL sistem ini adalah sumber clock utama untuk hard IP (MAC, PCS, dan FEC) dan penyeberangan EMIB. Ini berarti bahwa, saat Anda menggunakan mode pencatatan jam PLL sistem, blok tidak di-clock oleh jam PMA dan tidak bergantung pada jam yang berasal dari inti FPGA. Setiap sistem PLL hanya menghasilkan jam yang terkait dengan satu antarmuka frekuensi. Untuk mantanample, Anda memerlukan dua PLL sistem untuk menjalankan satu antarmuka pada 1 GHz dan satu antarmuka pada 500 MHz. Menggunakan sistem PLL memungkinkan Anda untuk menggunakan setiap lajur secara mandiri tanpa perubahan jam lajur yang memengaruhi lajur tetangga.
Setiap sistem PLL dapat menggunakan salah satu dari delapan jam referensi FGT. Sistem PLL dapat berbagi jam referensi atau memiliki jam referensi yang berbeda. Setiap antarmuka dapat memilih sistem PLL mana yang digunakannya, tetapi, setelah dipilih, itu diperbaiki, tidak dapat dikonfigurasi ulang menggunakan konfigurasi ulang dinamis.

Informasi Terkait
Arsitektur F-tile dan Panduan Pengguna PMA dan FEC Direct PHY IP

Informasi lebih lanjut tentang mode pencatatan jam PLL sistem di perangkat Intel Agilex F-tile.

Pembuat Pola dan Pemeriksa
Generator dan pemeriksa pola berguna untuk membuat dataampfile dan pemantauan untuk tujuan pengujian.
Tabel 11. Generator Pola yang Didukung

Pembuat Pola	Keterangan
Generator pola PRBS	Desain F-Tile JESD204C example generator pola PRBS mendukung tingkat polinomial berikut: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp pembangkit pola	R ituamp nilai pola bertambah 1 untuk setiap s berikutnyaampfile dengan lebar generator N, dan berguling ke 0 ketika semua bit di sampaku adalah 1. Aktifkan ramp generator pola dengan menulis 1 ke bit 2 dari register tst_ctl dari blok kontrol ED.
Saluran perintah ramp pembangkit pola	Desain F-Tile JESD204C example mendukung saluran perintah ramp generator pola per lajur. ramp nilai pola bertambah 1 per 6 bit kata perintah. Benih awal adalah pola kenaikan di semua jalur.

Tabel 12. Pemeriksa Pola yang Didukung

Pemeriksa Pola	Keterangan
Pemeriksa pola PRBS	Benih pengacakan di pemeriksa pola disinkronkan sendiri ketika IP F-Tile JESD204C mencapai penjajaran deskew. Pemeriksa pola membutuhkan 8 oktet agar benih pengacakan dapat disinkronkan sendiri.
Ramp pemeriksa pola	Data valid pertama sampfile untuk setiap konverter (M) dimuat sebagai nilai awal dari ramp pola. Data selanjutnya sampnilai file harus bertambah 1 di setiap siklus jam hingga maksimum dan kemudian digulirkan ke 0.

Pemeriksa Pola	Keterangan
	Misalnyaample, ketika S=1, N=16 dan WIDTH_MULP = 2, lebar data per konverter adalah S * WIDTH_MULP * N = 32. Data maksimum sampnilai file adalah 0xFFFF. ramp pemeriksa pola memverifikasi bahwa pola identik diterima di semua konverter.
Saluran perintah ramp pemeriksa pola	Desain F-Tile JESD204C example mendukung saluran perintah ramp pemeriksa pola. Kata perintah pertama (6 bit) yang diterima dimuat sebagai nilai awal. Kata-kata perintah selanjutnya di jalur yang sama harus bertambah hingga 0x3F dan bergulir ke 0x00. Saluran perintah ramp pemeriksa pola memeriksa ramp pola di semua jalur.

F-Tile JESD204C TX dan RX IP
mantan desain iniample memungkinkan Anda mengonfigurasi setiap TX/RX dalam mode simpleks atau mode dupleks.
Konfigurasi dupleks memungkinkan demonstrasi fungsionalitas IP menggunakan loopback serial internal atau eksternal. CSR dalam IP tidak dioptimalkan untuk memungkinkan kontrol IP dan pengamatan status.

F-Tile JESD204C Desain Example Jam dan Atur Ulang

Desain F-Tile JESD204C example memiliki satu set sinyal clock dan reset.

Tabel 13.Desain Example Jam

Sinyal Jam	Arah	Keterangan
mgmt_clk	Masukan	Jam diferensial LVDS dengan frekuensi 100 MHz.
refclk_xcvr	Masukan	Jam referensi transceiver dengan frekuensi data rate/faktor 33.
refclk_core	Masukan	Jam referensi inti dengan frekuensi yang sama dengan refclk_xcvr.
di_sysref	Masukan	sinyal SYSREF. Frekuensi SYSREF maksimum adalah laju data/(66x32xE).
sysref_out	Keluaran
txlink_clk rxlink_clk	Intern	TX dan RX link clock dengan frekuensi data rate/66.
txframe_clk rxframe_clk	Intern	Frame clock TX dan RX dengan frekuensi kecepatan data/33 (FCLK_MULP=2) Frame clock TX dan RX dengan frekuensi kecepatan data/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Intern	Jam fase TX dan RX dengan frekuensi laju data/66 (FCLK_MULP=2) Jam fase TX dan RX selalu tinggi (1'b1) saat FCLK_MULP=1
spi_SCLK	Keluaran	Jam baud rate SPI dengan frekuensi 20 MHz.

Saat Anda memuat desain exampfile ke perangkat FPGA, peristiwa ninit_done internal memastikan bahwa file JTAG ke jembatan Avalon Master di reset serta semua blok lainnya.

Generator SYSREF memiliki reset independennya untuk menyuntikkan hubungan asinkron yang disengaja untuk jam txlink_clk dan rxlink_clk. Metode ini lebih komprehensif dalam meniru sinyal SYSREF dari chip clock eksternal.

Tabel 14. Desain Example Reset

Atur Ulang Sinyal	Arah	Keterangan
global_first_n	Masukan	Tekan tombol reset global untuk semua blok, kecuali JTAG ke jembatan Avalon Master.
ninit_selesai	Intern	Output dari Reset Rilis IP untuk JTAG ke jembatan Avalon Master.
edctl_rst_n	Intern	Blok Kontrol ED direset oleh JTAG ke jembatan Avalon Master. Port hw_rst dan global_rst_n tidak mengatur ulang blok Kontrol ED.
bagaimana pertama	Intern	Assert dan deassert hw_rst dengan menulis ke register rst_ctl dari blok ED Control. mgmt_rst_in_n menyatakan kapan hw_rst ditegaskan.
mgmt_first_in_n	Intern	Atur ulang untuk antarmuka yang dipetakan memori Avalon dari berbagai IP dan input sequencer reset:  j20c_reconfig_reset untuk F-Tile JESD204C dupleks IP Native PHY spi_rst_n untuk master SPI pio_rst_n untuk status dan kontrol PIO port reset_in0 reset sequencer 0 dan 1 Port global_rst_n, hw_rst, atau edctl_rst_n menyatakan reset pada mgmt_rst_in_n.
sysref_first_n	Intern	Setel ulang untuk blok generator SYSREF di blok Kontrol ED menggunakan port reset sequencer 0 reset_out2. Port reset sequencer 0 reset_out2 membatalkan reset jika PLL inti dikunci.
core_pll_rst	Intern	Mereset PLL inti melalui port reset sequencer 0 reset_out0. PLL inti me-reset ketika reset mgmt_rst_in_n ditegaskan.
j204c_tx_avs_rst_n	Intern	Mereset antarmuka yang dipetakan memori F-Tile JESD204C TX Avalon melalui reset sequencer 0. Antarmuka yang dipetakan memori TX Avalon menyatakan kapan mgmt_rst_in_n ditetapkan.
j204c_rx_avs_rst_n	Intern	Mereset antarmuka yang dipetakan memori F-Tile JESD204C TX Avalon melalui reset sequencer 1. Antarmuka yang dipetakan memori RX Avalon menyatakan kapan mgmt_rst_in_n ditetapkan.
j204c_tx_rst_n	Intern	Mereset link F-Tile JESD204C TX dan lapisan transport di txlink_clk, dan txframe_clk, domain. Port reset sequencer 0 reset_out5 me-reset j204c_tx_rst_n. Penyetelan ulang ini membatalkan jika PLL inti dikunci, dan sinyal tx_pma_ready dan tx_ready ditegaskan.
j204c_rx_rst_n	Intern	Mereset tautan F-Tile JESD204C RX dan lapisan transportasi di domain, rxlink_clk, dan rxframe_clk.

Atur Ulang Sinyal	Arah	Keterangan
		Port reset sequencer 1 reset_out4 me-reset j204c_rx_rst_n. Penyetelan ulang ini membatalkan jika PLL inti dikunci, dan sinyal rx_pma_ready dan rx_ready ditegaskan.
j204c_tx_rst_ack_n	Intern	Setel ulang sinyal jabat tangan dengan j204c_tx_rst_n.
j204c_rx_rst_ack_n	Intern	Setel ulang sinyal jabat tangan dengan j204c_rx_rst_n.

Gambar 8. Diagram Waktu untuk Desain Kelample Reset

F-Tile JESD204C Desain Example Sinyal

Tabel 15. Sinyal Antarmuka Sistem

Sinyal	Arah	Keterangan
Jam dan Reset
mgmt_clk	Masukan	Jam 100 MHz untuk manajemen sistem.
refclk_xcvr	Masukan	Jam referensi untuk F-tile UX QUAD dan System PLL. Setara dengan data rate/faktor 33.
refclk_core	Masukan	Jam referensi PLL inti. Menerapkan frekuensi clock yang sama dengan refclk_xcvr.
di_sysref	Masukan	Sinyal SYSREF dari generator SYSREF eksternal untuk implementasi JESD204C Subclass 1.
sysref_out	Keluaran	Sinyal SYSREF untuk implementasi JESD204C Subclass 1 dihasilkan oleh perangkat FPGA untuk desain examphanya tujuan inisialisasi tautan.

 

Sinyal	Arah	Keterangan
SPI
spi_SS_n[2:0]	Keluaran	Aktif rendah, sinyal pilih budak SPI.
spi_SCLK	Keluaran	jam seri SPI.
spi_sdio	Masukan/Keluaran	Output data dari master ke slave eksternal. Masukkan data dari slave eksternal ke master.

Sinyal	Arah	Keterangan
Catatan:Saat opsi Menghasilkan 3-Wire SPI Module diaktifkan.
spi_MISO Catatan: Saat opsi Menghasilkan 3-Wire SPI Module tidak diaktifkan.	Masukan	Masukkan data dari slave eksternal ke master SPI.
spi_MOSI Catatan: Saat opsi Menghasilkan 3-Wire SPI Module tidak diaktifkan.	Keluaran	Keluarkan data dari master SPI ke budak eksternal.

 

Sinyal	Arah	Keterangan
ADC / DAC
tx_serial_data[LINK*L-1:0]	Keluaran	Data output serial berkecepatan tinggi diferensial ke DAC. Jam tertanam dalam aliran data serial.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Masukan	Data input serial berkecepatan tinggi diferensial dari ADC. Jam dipulihkan dari aliran data serial.
rx_serial_data_n[LINK*L-1:0]

 

Sinyal	Arah	Keterangan
I/O Tujuan Umum
pengguna_led[3:0]	Keluaran	Menunjukkan status untuk kondisi berikut: [0]: Pemrograman SPI selesai [1]: Kesalahan tautan TX [2]: Kesalahan tautan RX [3]: Kesalahan pemeriksa pola untuk data streaming Avalon
pengguna_dip[3:0]	Masukan	Input sakelar DIP mode pengguna: [0]: Mengaktifkan loopback serial internal [1]: mengaktifkan SYSREF yang dihasilkan FPGA [3:2]: Dicadangkan

 

Sinyal	Arah	Keterangan
Out-of-band (OOB) dan Status
rx_patchk_data_error[LINK-1:0]	Keluaran	Ketika sinyal ini dinyatakan, ini menunjukkan pemeriksa pola telah mendeteksi kesalahan.
rx_link_error[LINK-1:0]	Keluaran	Ketika sinyal ini dinyatakan, ini menunjukkan IP JESD204C RX telah menyatakan interupsi.
tx_link_error[LINK-1:0]	Keluaran	Ketika sinyal ini dinyatakan, ini menunjukkan IP JESD204C TX telah menyatakan interupsi.
emb_lock_out	Keluaran	Saat sinyal ini muncul, ini menunjukkan IP JESD204C RX telah mencapai kunci EMB.
sh_lock_out	Keluaran	Saat sinyal ini muncul, ini menunjukkan header sinkronisasi IP JESD204C RX terkunci.

 

Sinyal	Arah	Keterangan
Streaming Avalon
rx_avst_valid[LINK-1:0]	Masukan	Menunjukkan apakah konverter sampfile data ke lapisan aplikasi valid atau tidak valid. 0: Data tidak valid 1: Data valid
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Masukan	Konverter sampfile data ke lapisan aplikasi.

F-Tile JESD204C Desain Example Register Kontrol

Desain F-Tile JESD204C example register di blok ED Control menggunakan pengalamatan byte (32 bit).

Tabel 16. Desain Example Peta Alamat
Register blok Kontrol ED 32-bit ini berada di domain mgmt_clk.

Komponen	Alamat
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Kontrol SPI	0x0102_0000 – 0x0102_001F
Kontrol PIO	0x0102_0020 – 0x0102_002F
Status PI	0x0102_0040 – 0x0102_004F
Atur Ulang Pengurut 0	0x0102_0100 – 0x0102_01FF
Atur Ulang Pengurut 1	0x0102_0200 – 0x0102_02FF
Kontrol ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Konfigurasi Ulang	0x0200_0000 – 0x023F_FFFF

Tabel 17. Daftar Jenis dan Definisi Akses
Tabel ini menjelaskan jenis akses register untuk Intel FPGA IP.

Jenis Akses	Definisi
RO/V	Perangkat lunak hanya-baca (tidak berpengaruh pada penulisan). Nilainya mungkin berbeda.
RW	Perangkat lunak membaca dan mengembalikan nilai bit saat ini. Perangkat lunak menulis dan mengatur bit ke nilai yang diinginkan.
RW1C	Perangkat lunak membaca dan mengembalikan nilai bit saat ini. Perangkat lunak menulis 0 dan tidak berpengaruh. Perangkat lunak menulis 1 dan menghapus bit ke 0 jika bit telah diatur ke 1 oleh perangkat keras. Perangkat keras menyetel bit ke 1. Perangkat lunak jelas memiliki prioritas lebih tinggi daripada set perangkat keras.

Tabel 18. Peta Alamat Kontrol ED

Mengimbangi	Daftar Nama
ukuran 0x00	pertama_ctl
ukuran 0x04	pertama_sts0
lanjutan…

Mengimbangi	Daftar Nama
ukuran 0x10	pertama_sts_detected0
ukuran 0x40	sysref_ctl
ukuran 0x44	sysref_sts
ukuran 0x80	tst_ctl
0x8c	tst_err0

Tabel 19. Register Kontrol dan Status Blok Kontrol ED

Byte Mengimbangi	Daftar	Nama	Mengakses	Mengatur ulang	Keterangan
ukuran 0x00	pertama_ctl	pernyataan_pertama	RW	ukuran 0x0	Setel ulang kontrol. [0]: Tulis 1 untuk menegaskan pengaturan ulang. (hw_rst) Tulis 0 lagi untuk membatalkan pengaturan ulang. [31:1]: Dicadangkan.
ukuran 0x04	pertama_sts0	status_pertama	RO/V	ukuran 0x0	Setel ulang status. [0]: Status inti PLL terkunci. [31:1]: Dicadangkan.
ukuran 0x10	rst_sts_dete cted0	set_pertama_set	RW1C	ukuran 0x0	Status deteksi tepi SYSREF untuk generator SYSREF internal atau eksternal. [0]: Nilai 1 Menunjukkan tepi naik SYSREF terdeteksi untuk operasi subkelas 1. Perangkat lunak mungkin menulis 1 untuk menghapus bit ini guna mengaktifkan deteksi tepi SYSREF baru. [31:1]: Dicadangkan.
ukuran 0x40	sysref_ctl	sysref_contr ol	RW	Jalur data dupleks Satu tembakan: 0x00080	kontrol SYSREF. Mengacu pada Tabel 10 di halaman 17 untuk informasi lebih lanjut tentang penggunaan register ini.
				Berkala:	Catatan: Nilai reset tergantung pada
				ukuran 0x00081	tipe SYSREF dan F-Tile
				Gapped- periodik:	Pengaturan parameter jalur data IP JESD204C.
				ukuran 0x00082
				Data TX atau RX
				jalur
				Satu tembakan:
				ukuran 0x00000
				Berkala:
				ukuran 0x00001
				Celah-
				berkala:
				ukuran 0x00002
ukuran 0x44	sysref_sts	sysref_status s	RO/V	ukuran 0x0	status SYSREF. Register ini berisi periode SYSREF terbaru dan pengaturan siklus tugas dari generator SYSREF internal. Mengacu pada Tabel 9 pada halaman 16 untuk nilai legal periode SYSREF dan duty cycle.
lanjutan…

Byte Mengimbangi	Daftar	Nama	Mengakses	Mengatur ulang	Keterangan
					[8:0]: periode SYSREF. Ketika nilainya 0xFF, Periode SYSREF = 255 Ketika nilai jika 0x00, periode SYSREF = 256. [17:9]: Siklus tugas SYSREF. [31:18]: Dicadangkan.
ukuran 0x80	tst_ctl	tst_control	RW	ukuran 0x0	Kontrol tes. Gunakan register ini untuk mengaktifkan pola pengujian yang berbeda untuk pembuat dan pemeriksa pola. [1:0] = Bidang yang dicadangkan [2] = ramp_test_ctl 1'b0 = Mengaktifkan generator dan pemeriksa pola PRBS 1'b1 = Mengaktifkan ramp generator dan pemeriksa pola [31:3]: Dicadangkan.
0x8c	tst_err0	tst_error	RW1C	ukuran 0x0	Bendera kesalahan untuk Link 0. Bila bitnya 1'b1, berarti telah terjadi kesalahan. Anda harus mengatasi kesalahan tersebut sebelum menulis 1'b1 ke bit terkait untuk menghapus bendera kesalahan. [0] = Kesalahan pemeriksa pola [1] = tx_link_error [2] = rx_link_error [3] = Kesalahan pemeriksa pola perintah [31:4]: Dicadangkan.

Riwayat Revisi Dokumen untuk F-Tile JESD204C Intel FPGA IP Design Example Panduan Pengguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2021.10.11	21.3	1.0.0	Rilis awal.

Dokumen / Sumber Daya

intel F-Tile JESD204C Intel FPGA IP Desain Example [Bahasa Indonesia:] Panduan Pengguna F-Tile JESD204C Intel FPGA IP Desain Example, F-Tile JESD204C, Intel FPGA IP Desain Example, Desain IP Kelample, Desain Example

Referensi

• Panduan Pengguna