F-Tile JESD204C Intel FPGA IP Design Example

Rreth F-Tile JESD204C Intel® FPGA IP Design ExampUdhëzuesi i Përdoruesit

Ky udhëzues përdoruesi ofron veçoritë, udhëzimet e përdorimit dhe përshkrimin e detajuar rreth dizajnit p.shamples për F-Tile JESD204C Intel® FPGA IP duke përdorur pajisjet Intel Agilex™.

Audienca e synuar

Ky dokument ka për qëllim:

• Arkitekti i projektimit për të bërë përzgjedhjen e IP-së gjatë fazës së planifikimit të projektimit në nivel të sistemit
• Dizajnerët e harduerit kur integrojnë IP-në në dizajnin e tyre të nivelit të sistemit
• Inxhinierët e verifikimit gjatë simulimit të nivelit të sistemit dhe fazës së vërtetimit të harduerit

Dokumentet përkatëse
Tabela e mëposhtme liston dokumente të tjera referimi që lidhen me IP-në F-Tile JESD204C Intel FPGA.

Tabela 1. Dokumentet përkatëse

Referenca	Përshkrimi
Udhëzuesi i përdoruesit F-Tile JESD204C Intel FPGA IP	Ofron informacion rreth F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Shënime të lëshimit	Liston ndryshimet e bëra për F-Tile JESD204C F-Tile JESD204C në një version të veçantë.
Fleta e të dhënave të pajisjes Intel Agilex	Ky dokument përshkruan karakteristikat elektrike, karakteristikat e ndërrimit, specifikimet e konfigurimit dhe kohën për pajisjet Intel Agilex.

Akronimet dhe fjalorin

Tabela 2. Lista e shkurtesave

Akronimi	Zgjerimi
LEMC	Ora Lokale e Zgjatur Multiblloqe
FC	Shpejtësia e orës së kornizës
ADC	Konvertuesi analog në dixhital
DAC	Konvertuesi dixhital në analog
DSP	Procesor dixhital i sinjalit
TX	Transmetues
RX	Marrësi

Akronimi	Zgjerimi
DLL	Shtresa e lidhjes së të dhënave
CSR	Regjistri i kontrollit dhe statusit
CRU	Njësia e orës dhe rivendosjes
ISR	Ndërprerjen e Shërbimit Rutinë
FIFO	I pari-në-parë-jashtë
SERDES	Serializer Deserializues
ECC	Kodi i korrigjimit të gabimit
FEC	Korrigjimi i gabimit përpara
SERR	Zbulimi i një gabimi të vetëm (në ECC, i korrigjueshëm)
DERR	Zbulimi i dyfishtë i gabimit (në ECC, fatal)
PRBS	Sekuenca binare pseudorandom
MAC	Kontrolluesi i qasjes në media. MAC përfshin nënshtresën e protokollit, shtresën e transportit dhe shtresën e lidhjes së të dhënave.
PHY	Shtresa fizike. PHY zakonisht përfshin shtresën fizike, SERDES, drejtuesit, marrësit dhe CDR.
PC	Nënshtresa e kodimit fizik
PMA	Lidhja fizike e mesme
RBD	Vonesa e tamponit RX
UI	Intervali i njësisë = kohëzgjatja e bitit serial
Numri i RBD	RX Buffer Vonesa e mbërritjes së fundit të korsisë
Kompensimi i RBD	Mundësia e lëshimit të vonesës së RX Buffer
SH	Sinkronizoni kokën
TL	Shtresa e transportit
EMIB	Ura e ndërlidhur me shumë vela

Tabela 3. Lista e fjalorit

Afati	Përshkrimi
Pajisja e konvertuesit	Konvertuesi ADC ose DAC
Pajisja logjike	FPGA ose ASIC
Oktet	Një grup prej 8 bitësh, që shërbejnë si hyrje në koduesin 64/66 dhe dalje nga dekoderi
Thithni	Një grup prej 4 bitësh që është njësia bazë e punës e specifikimeve JESD204C
Blloko	Një simbol 66-bit i krijuar nga skema e kodimit 64/66
Shkalla e linjës	Shkalla efektive e të dhënave të lidhjes serike Norma e linjës së korsisë = (Mx Sx N'x 66/64 x FC) / L
Lidhja e orës	Ora e lidhjes = Shkalla e linjës së korsisë/66.
Kornizë	Një grup oktetesh të njëpasnjëshme në të cilat pozicioni i secilit oktet mund të identifikohet duke iu referuar një sinjali të shtrirjes së kornizës.
Ora me kornizë	Një orë sistemi që funksionon me shpejtësinë e kornizës, që duhet të jetë ora e lidhjes 1x dhe 2x.

Afati	Përshkrimi
Samples per clock frame	Samples për orë, totali samples në orën kornizë për pajisjen e konvertuesit.
LEMC	Ora e brendshme përdoret për të rreshtuar kufirin e shumëbllokut të zgjeruar midis korsive dhe në referencat e jashtme (SYSREF ose Nënklasa 1).
Nënklasa 0	Nuk ka mbështetje për vonesën deterministe. Të dhënat duhet të lëshohen menjëherë nga korsia në korsi në vijën e marrësit.
Nënklasa 1	Vonesa përcaktuese duke përdorur SYSREF.
Lidhje me shumë pika	Lidhje ndër-pajisje me 2 ose më shumë pajisje konvertues.
Kodimi 64B / 66B	Kodi i linjës që harton të dhënat 64-bit në 66 bit për të formuar një bllok. Struktura e të dhënave të nivelit bazë është një bllok që fillon me kokën e sinkronizimit 2-bit.

Tabela 4. Simbolet

Afati	Përshkrimi
L	Numri i korsive për pajisjen e konvertuesit
M	Numri i konvertuesve për pajisje
F	Numri i okteteve për kornizë në një korsi të vetme
S	Numri i samples transmetuar për një konvertues të vetëm për cikël kornizë
N	Rezolucioni i konvertuesit
N'	Numri total i biteve për sample në formatin e të dhënave të përdoruesit
CS	Numri i biteve të kontrollit për konvertim sample
CF	Numri i fjalëve të kontrollit për periudhën e orës së kornizës për lidhje
HD	Formati i të dhënave të përdoruesit me densitet të lartë
E	Numri i multiblloqeve në një multibllok të zgjeruar

F-Tile JESD204C Intel FPGA IP Design Exampnë Udhëzuesin e Fillimit të Shpejtë

Dizajni F-Tile JESD204C Intel FPGA IP examples për pajisjet Intel Agilex përmban një panel testimi simulues dhe një dizajn hardueri që mbështet kompilimin dhe testimin e harduerit.
Ju mund të gjeneroni modelin F-Tile JESD204C examples përmes katalogut IP në softuerin Intel Quartus® Prime Pro Edition.

Figura 1. Zhvillimi Stages për Design Example

Dizajni p.shample Blloqe Diagrami

Figura 2. Projektimi i pllakave F-JESD204C Example Blloku i nivelit të lartë

Dizajni p.shample përbëhet nga modulet e mëposhtme:

• Sistemi i projektuesit të platformës
  • F-Tile JESD204C Intel FPGA IP
  • JTAG tek ura Avalon Master
  • Kontrolluesi paralel I/O (PIO).
  • Ndërfaqja e portit serik (SPI) - moduli kryesor - IOPLL
  • Gjenerator SYSREF
  • Example Dizajni (ED) Kontrolli CSR
  • Rivendos sekuencat
• Sistemi PLL
• Gjenerator i modelit
• Kontrollues i modelit

Tabela 5. Dizajni Shemample Modulet

Komponentët	Përshkrimi
Sistemi i projektuesit të platformës	Sistemi i Dizajnuesit të Platformës instancon shtegun e të dhënave IP F-Tile JESD204C dhe pajisjet periferike mbështetëse.
F-Tile JESD204C Intel FPGA IP	Ky nënsistem i Designer Platform përmban IP-të TX dhe RX F-Tile JESD204C të instancuara së bashku me PHY dupleks.
JTAG tek ura Avalon Master	Kjo urë siguron qasje të hostit të konsolës së sistemit në IP-në e hartuar me memorie në dizajn përmes JTAG ndërfaqe.
Kontrolluesi paralel I/O (PIO).	Ky kontrollues ofron një ndërfaqe të hartuar me memorie për sampportat hyrëse/dalëse për qëllime të përgjithshme ling dhe drejtimi.
Mjeshtër SPI	Ky modul trajton transferimin serik të të dhënave të konfigurimit në ndërfaqen SPI në fundin e konvertuesit.
Gjenerator SYSREF	Gjeneratori SYSREF përdor orën e lidhjes si orë referimi dhe gjeneron impulse SYSREF për IP-në F-Tile JESD204C. Shënim: Ky dizajn p.shample përdor gjeneratorin SYSREF për të demonstruar inicializimin e lidhjes IP të dyfishtë F-Tile JESD204C. Në aplikacionin e nivelit të sistemit të nënklasës 204 F-Tile JESD1C, duhet të gjeneroni SYSREF nga i njëjti burim si ora e pajisjes.
IOPLL	Ky dizajn p.shample përdor një IOPLL për të gjeneruar një orë përdoruesi për transmetimin e të dhënave në IP-në F-Tile JESD204C.
ED Control CSR	Ky modul ofron kontrollin dhe statusin e zbulimit SYSREF, si dhe kontrollin dhe statusin e modelit të testimit.
Rivendos sekuencat	Ky dizajn p.shample përbëhet nga 2 sekuenca të rivendosjes: Rivendosja e sekuencës 0—Përpunon rivendosjen në domenin e transmetimit TX/RX Avalon®, domenin e hartuar me kujtesën Avalon, PLL thelbësor, TX PHY, bërthamën TX dhe gjeneratorin SYSREF. Rivendosja e sekuencës 1—Trajton rivendosjen në bërthamën RX PHY dhe RX.
Sistemi PLL	Burimi kryesor i orës për kalimin e IP të fortë me pllaka F dhe EMIB.
Gjenerator i modelit	Gjeneratori i modelit gjeneron një PRBS ose ramp model.
Kontrollues i modelit	Kontrolluesi i modelit verifikon PRBS ose ramp modeli i marrë dhe shënon një gabim kur gjen një mospërputhje të të dhënave sample.

Kërkesat e softuerit

Intel përdor softuerin e mëposhtëm për të testuar dizajnin p.shamples në një sistem Linux:

• Softueri Intel Quartus Prime Pro Edition
• Simulator Questa*/ModelSim* ose VCS*/VCS MX

Gjenerimi i Dizajnit

Për të gjeneruar dizajnin p.shample nga redaktori i parametrave IP:

1. Krijoni një projekt që synon familjen e pajisjeve Intel Agilex F dhe zgjidhni pajisjen e dëshiruar.
2. Në Katalogun IP, Tools ➤ IP Katalog, zgjidhni F-Tile JESD204C Intel FPGA IP.
3. Specifikoni një emër të nivelit të lartë dhe dosjen për variacionin tuaj të personalizuar të IP-së. Klikoni OK. Redaktori i parametrave shton .ip të nivelit të lartë file në projektin aktual automatikisht. Nëse ju kërkohet të shtoni manualisht .ip file te projekti, klikoni Projekti ➤ Shto/Hiq Files në Projekt për të shtuar file.
4. Nën Example Skeda Design, specifikoni dizajnin p.shampParametrat le siç përshkruhet në Dizajn Example Parametrat.
5. Klikoni Generate Example Dizajn.

Softueri gjeneron të gjithë dizajnin files në nëndrejtori. Këto files janë të nevojshme për të ekzekutuar simulimin dhe përpilimin.

Dizajni p.shample Parametrat
Redaktori i parametrave IP F-Tile JESD204C Intel FPGA përfshin Example Skeda Design për ju që të specifikoni disa parametra përpara se të gjeneroni modelin p.shample.

Tabela 6. Parametrat në Pshample Dizajni Tab

Parametri	Opsionet	Përshkrimi
Zgjidhni Design	Kontrolli i konsolës së sistemit Asnjë	Zgjidhni kontrollin e konsolës së sistemit për të hyrë në modelin p.shamprrugën e të dhënave përmes tastierës së sistemit.
Simulimi	Të ndezura	Aktivizoni që IP të gjenerojë të nevojshmen files për simulimin e dizajnit p.shample.
Sinteza	Të ndezura	Aktivizoni që IP të gjenerojë të nevojshmen files për kompilimin Intel Quartus Prime dhe demonstrimin e harduerit.
Formati HDL (për simulim)	Verilog VDHL	Zgjidhni formatin HDL të RTL files për simulim.
Formati HDL (për sintezë)	Vetëm Verilog	Zgjidhni formatin HDL të RTL files për sintezë.

Parametri	Opsionet	Përshkrimi
Gjeneroni modul SPI me 3 tela	Të ndezura	Aktivizoje për të aktivizuar ndërfaqen SPI me 3 tela në vend të ndërfaqes me 4 tela.
Modaliteti Sysref	Nje gjuajtje Periodike Periodike me boshllëqe	Zgjidhni nëse dëshironi që shtrirja SYSREF të jetë një modalitet pulsi me një goditje, periodik ose periodik me boshllëk, bazuar në kërkesat tuaja të projektimit dhe fleksibilitetin e kohës. One-shot—Zgjidhni këtë opsion për të mundësuar që SYSREF të jetë një modalitet pulsi me një goditje. Vlera e bitit të regjistrit sysref_ctrl[17] është 0. Pas rivendosjes së IP-së F-Tile JESD204C, ndryshoni vlerën e regjistrit sysref_ctrl[17] nga 0 në 1, pastaj në 0, për një puls SYSREF me një goditje. Periodike—SYSREF në modalitetin periodik ka ciklin e punës 50:50. Periudha SYSREF është E*SYSREF_MULP. Periodik i zbrazët—SYSREF ka një cikël funksionimi të programueshëm të granularitetit prej 1 cikli të orës së lidhjes. Periudha SYSREF është E*SYSREF_MULP. Për përcaktimin e ciklit të punës jashtë rrezes, blloku i gjenerimit SYSREF duhet të konkludojë automatikisht ciklin e punës 50:50. Referojuni SYSREF Gjenerator seksioni për më shumë informacion rreth SYSREF periudhë.
Zgjidhni tabelën	Asnjë	Zgjidhni tabelën për dizajnin p.shample. Asnjë—Ky opsion përjashton aspektet e harduerit për dizajnin p.shample. Të gjitha caktimet e pineve do të vendosen në kunja virtuale.
Modeli i testit	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Zgjidhni gjeneratorin e modelit dhe modelin e testit të kontrolluesit. Gjeneruesi i modelit—JESD204C mbështet gjeneratorin e modelit PRBS për çdo të dhënaample. Kjo do të thotë që gjerësia e të dhënave është opsioni N+CS. Gjeneruesi dhe kontrolluesi i modelit PRBS janë të dobishëm për krijimin e të dhënaveampështë stimul për testim dhe nuk është në përputhje me modalitetin e testimit PRBS në konvertuesin ADC/DAC. Ramp Gjeneruesi i modelit—shtresa e lidhjes JESD204C funksionon normalisht, por transporti më vonë është i çaktivizuar dhe hyrja nga formatuesi injorohet. Çdo korsi transmeton një rrymë identike oktet që rritet nga 0x00 në 0xFF dhe më pas përsëritet. Ramp testi i modelit aktivizohet nga prbs_test_ctl. Kontrolluesi i modelit PRBS—Scrambler JESD204C PRBS është vetë-sinkronizues dhe pritet që kur bërthama IP të jetë në gjendje të deshifrojë lidhjen, fara e fërkimit është tashmë e sinkronizuar. Fara e fërkimit PRBS do të marrë 8 okteta për t'u vetë-inicializuar. Ramp Kontrolluesi i modelit—përzierja JESD204C është vetësinkronizuese dhe pritet që kur bërthama IP të jetë në gjendje të deshifrojë lidhjen, fara e përzjerjes është tashmë e sinkronizuar. Okteti i parë i vlefshëm ngarkohet si ramp vlera fillestare. Të dhënat pasuese duhet të rriten deri në 0xFF dhe të kalojnë në 0x00. Ramp kontrolluesi i modelit duhet të kontrollojë për model identik në të gjitha korsitë.
Aktivizo rikthimin e brendshëm serial	Të ndezura	Zgjidhni rikthimin e brendshëm serial.
Aktivizo Command Channel	Të ndezura	Zgjidhni modelin e kanalit të komandës.

Struktura e Drejtorisë
Dizajni F-Tile JESD204C exampdirektoriumet përmbajnë gjeneruar files për dizajnin p.shamples.

Figura 3. Struktura e drejtorisë për F-Tile JESD204C Intel Agilex Design Example

Tabela 7. Drejtoria Files

Dosjet	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulim/mentor	modelsim_sim.tcl tb_top_forma e valës.bëj
simulim/sinopsi	vcs vcs_sim.sh tb_top_wave_ed.bëj vcsmx vcsmx_sim.sh tb_top_wave_ed.bëj

Simulimi i Dizajnit Example Testbench

Dizajni p.shample testbench simulon dizajnin tuaj të krijuar.

Figura 4. Procedura

Për të simuluar dizajnin, kryeni hapat e mëposhtëm:

1. Ndrysho direktorinë e punës nëample_design_directory>/simulation/ .
2. Në vijën e komandës, ekzekutoni skriptin e simulimit. Tabela më poshtë tregon komandat për të ekzekutuar simulatorët e mbështetur.

Simulator	Komanda
Questa/ModelSim	vsim -bëj modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (pa Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulimi përfundon me mesazhe që tregojnë nëse ekzekutimi ishte i suksesshëm apo jo.

Figura 5. Simulimi i suksesshëm
Kjo figurë tregon mesazhin e suksesshëm të simulimit për simulatorin VCS.

Përpilimi i Dizajnit Shample

Për të përpiluar vetëm përpilimin p.shampnë projekt, ndiqni këto hapa:

1. Sigurohuni që dizajni i përpilimit p.shampgjenerata është e plotë.
2. Në softuerin Intel Quartus Prime Pro Edition, hapni projektin Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. Në menynë Processing, klikoni Start Compilation.

Përshkrimi i detajuar për modelin F-Tile JESD204C Example

Dizajni F-Tile JESD204C example demonstron funksionalitetin e transmetimit të të dhënave duke përdorur modalitetin loopback.
Ju mund të specifikoni cilësimet e parametrave sipas zgjedhjes suaj dhe të gjeneroni modelin p.shample.
Dizajni p.shample është i disponueshëm vetëm në modalitetin duplex si për variantin bazë ashtu edhe për PHY. Mund të zgjidhni variantin "Vetëm bazë" ose "Vetëm PHY", por IP-ja do të gjeneronte modelin example si për Bazën ashtu edhe për PHY.

Shënim:  Disa konfigurime me shpejtësi të lartë të të dhënave mund të dështojnë në kohën e duhur. Për të shmangur dështimin e kohës, merrni parasysh të specifikoni vlerën më të ulët të shumëzuesit të frekuencës së orës së kornizës (FCLK_MULP) në skedën Konfigurimet e redaktuesit të parametrave IP F-Tile JESD204C Intel FPGA.

Komponentët e Sistemit

Dizajni F-Tile JESD204C example ofron një rrjedhë kontrolli të bazuar në softuer që përdor njësinë e kontrollit të fortë me ose pa mbështetje të konsolës së sistemit.

Dizajni p.shample mundëson një lidhje automatike në modalitetet e kthimit të brendshëm dhe të jashtëm.

JTAG në Urën Master Avalon
JTAG te Avalon Master Bridge siguron një lidhje midis sistemit pritës për të hyrë në IP-në F-Tile JESD204C të hartuar me memorie dhe kontrollin e IP-së periferike dhe regjistrat e statusit përmes JTAG ndërfaqe.

Figura 6. Sistemi me një JTAG te Avalon Master Bridge Core

Shënim:  Ora e sistemit duhet të jetë të paktën 2X më e shpejtë se JTAG ora. Ora e sistemit është mgmt_clk (100 MHz) në këtë dizajn p.shample.

Bërthama e hyrjes/daljes paralele (PIO).
Bërthama paralele hyrëse/dalëse (PIO) me ndërfaqen Avalon siguron një ndërfaqe të hartuar me memorie midis një porti skllav të hartuar me memorie Avalon dhe portave hyrëse/dalëse për qëllime të përgjithshme. Portat I/O lidhen ose me logjikën e përdoruesit në çip, ose me kunjat I/O që lidhen me pajisje jashtë FPGA.

Figura 7. Bërthama PIO me porte hyrëse, porta dalëse dhe mbështetje IRQ
Si parazgjedhje, komponenti i Dizajnuesit të Platformës çaktivizon linjën e shërbimit të ndërprerjes (IRQ).

Portat PIO I/O janë caktuar në HDL të nivelit të lartë file ( statusi io_ për portat hyrëse, kontrolli io_ për portet e daljes).

Tabela më poshtë përshkruan lidhjen e sinjalit për statusin dhe portat e kontrollit të hyrjes/daljes me ndërprerësin DIP dhe LED në kompletin e zhvillimit.

Tabela 8. Portat I/O të PIO Core

Port	Bit	Sinjali
Out_port	0	Programimi USER_LED SPI u krye
	31:1	Rezervuar
Në_port	0	USER_DIP rikthimi i brendshëm i serisë aktivizo Off = 1 Aktiv = 0
	1	SYSREF i gjeneruar nga USER_DIP FPGA aktivizon Off = 1 Aktiv = 0
	31:2	Rezervuar.

Master SPI
Moduli kryesor SPI është një komponent standard i Projektuesit të Platformës në bibliotekën standarde të Katalogut IP. Ky modul përdor protokollin SPI për të lehtësuar konfigurimin e konvertuesve të jashtëm (p.shample, ADC, DAC dhe gjeneratorë të jashtëm të orës) nëpërmjet një hapësire regjistrash të strukturuar brenda këtyre pajisjeve.

Masteri SPI ka një ndërfaqe të hartuar nga memoria Avalon që lidhet me masterin Avalon (JTAG në urën kryesore Avalon) nëpërmjet ndërlidhjes së hartës së kujtesës Avalon. Masteri SPI merr udhëzime konfigurimi nga masteri Avalon.

Moduli kryesor SPI kontrollon deri në 32 skllevër të pavarur SPI. Shpejtësia e baud-it SCLK është konfiguruar në 20 MHz (i ndashëm me 5).
Ky modul është konfiguruar në një ndërfaqe me 4 tela, 24-bit gjerësi. Nëse zgjidhet opsioni Generate 3-Wire SPI Module, një modul shtesë instantohet për të kthyer daljen me 4 tela të masterit SPI në 3-wire.

IOPLL
IOPLL gjeneron orën e nevojshme për të gjeneruar frame_clk dhe link_clk. Ora e referencës në PLL është e konfigurueshme, por e kufizuar në shpejtësinë/faktorin e të dhënave 33.

• Për dizajn p.shampLe që mbështet shpejtësinë e të dhënave prej 24.33024 Gbps, shpejtësia e orës për frame_clk dhe link_clk është 368.64 MHz.
• Për dizajn p.shampLe që mbështet shpejtësinë e të dhënave prej 32 Gbps, shpejtësia e orës për frame_clk dhe link_clk është 484.848 MHz.

Gjenerator SYSREF
SYSREF është një sinjal kritik i kohës për konvertuesit e të dhënave me ndërfaqen F-Tile JESD204C.

Gjeneratori SYSREF në projektim p.shample përdoret vetëm për qëllimin e demonstrimit të inicializimit të lidhjes IP të dyfishtë JESD204C. Në aplikacionin e nivelit të sistemit të nënklasës 204 JESD1C, duhet të gjeneroni SYSREF nga i njëjti burim si ora e pajisjes.

Për IP-në F-Tile JESD204C, shumëzuesi SYSREF (SYSREF_MULP) i regjistrit të kontrollit SYSREF përcakton periudhën SYSREF, e cila është shumëfish n-numër i plotë i parametrit E.

Duhet të siguroni E*SYSREF_MULP ≤16. Për shembullample, nëse E=1, cilësimi ligjor për SYSREF_MULP duhet të jetë brenda 1–16, dhe nëse E=3, përcaktimi ligjor për SYSREF_MULP duhet të jetë brenda 1–5.

Shënim:  Nëse vendosni një SYSREF_MULP jashtë diapazonit, gjeneratori SYSREF do ta rregullojë cilësimin në SYSREF_MULP=1.
Ju mund të zgjidhni nëse dëshironi që lloji SYSREF të jetë një puls me një goditje, periodik ose periodik me boshllëk përmes ExampSkeda "Dizajn" në redaktuesin e parametrave IP të F-Tile JESD204C Intel FPGA.

Tabela 9. Examples of Periodic and Gapped Periodic SYSREF Counter

E	SYSREF_MULP	PERIUDHA SYSREF (E*SYSREF_MULP* 32)	Cikli i detyrës	Përshkrimi
1	1	32	1..31 (i programueshëm)	Periodik i zbrazët
1	1	32	16 (I rregulluar)	Periodike
1	2	64	1..63 (i programueshëm)	Periodik i zbrazët
1	2	64	32 (I rregulluar)	Periodike
1	16	512	1..511 (i programueshëm)	Periodik i zbrazët
1	16	512	256 (I rregulluar)	Periodike
2	3	19	1..191 (i programueshëm)	Periodik i zbrazët
2	3	192	96 (I rregulluar)	Periodike
2	8	512	1..511 (i programueshëm)	Periodik i zbrazët
2	8	512	256 (I rregulluar)	Periodike
2	9 (Ilegale)	64	32 (I rregulluar)	Periodik i zbrazët
2	9 (Ilegale)	64	32 (I rregulluar)	Periodike

 

Tabela 10. Regjistrat e kontrollit SYSREF
Ju mund të rikonfiguroni në mënyrë dinamike regjistrat e kontrollit SYSREF nëse cilësimi i regjistrit është i ndryshëm nga cilësimi që keni specifikuar kur keni krijuar modelin example. Konfiguro regjistrat SYSREF përpara se IP F-Tile JESD204C Intel FPGA të jetë jashtë rivendosjes. Nëse zgjidhni gjeneratorin e jashtëm SYSREF përmes
biti i regjistrimit sysref_ctrl[7], mund të shpërfillni cilësimet për llojin, shumëzuesin, ciklin e punës dhe fazën SYSREF.

Bit	Vlera e paracaktuar	Përshkrimi
sysref_ctrl[1:0]	2'b00: Një gjuajtje 2'b01: Periodik 2'b10: periodike me boshllëqe	Lloji SYSREF. Vlera e paracaktuar varet nga cilësimi i modalitetit SYSREF në Example Dizajni skedën në redaktuesin e parametrave IP F-Tile JESD204C Intel FPGA.
sysref_ctrl[6:2]	5'b00001	Shumëzuesi SYSREF. Kjo fushë SYSREF_MULP është e zbatueshme për tipin SYSREF periodik dhe periodik me boshllëqe. Duhet të konfiguroni vlerën e shumëzuesit për të siguruar që vlera E*SYSREF_MULP të jetë midis 1 dhe 16 përpara se IP-ja F-Tile JESD204C të jetë jashtë rivendosjes. Nëse vlera E*SYSREF_MULP është jashtë këtij intervali, vlera e shumëzuesit vendoset në 5'b00001.
sysref_ctrl[7]	Shtegu i të dhënave dupleks: 1'b1 Shtegu i të dhënave Simplex TX ose RX: 1'b0	Zgjidhni SYSREF. Vlera e paracaktuar varet nga përcaktimi i shtegut të të dhënave në ExampSkeda "Dizajn" në redaktuesin e parametrave IP të F-Tile JESD204C Intel FPGA. 0: Simplex TX ose RX (SYSREF i jashtëm) 1: Dupleks (SYSREF i brendshëm)
sysref_ctrl[16:8]	ora 9:0	Cikli i punës SYSREF kur lloji SYSREF është periodik ose periodik me boshllëqe. Duhet të konfiguroni ciklin e punës përpara se IP F-Tile JESD204C të jetë jashtë rivendosjes. Vlera maksimale = (E*SYSREF_MULP*32)-1 Për shembullampe: 50% cikli i punës = (E*SYSREF_MULP*32)/2 Cikli i punës është i paracaktuar në 50% nëse nuk e konfiguroni këtë fushë regjistri ose nëse e konfiguroni fushën e regjistrit në 0 ose më shumë se vlera maksimale e lejuar.
sysref_ctrl[17]	1'b0	Kontroll manual kur lloji SYSREF është me një goditje. Shkruani 1 për të vendosur sinjalin SYSREF në të lartë. Shkruani 0 për të vendosur sinjalin SYSREF në të ulët. Duhet të shkruani një 1 pastaj një 0 për të krijuar një impuls SYSREF në modalitetin me një goditje.
sysref_ctrl[31:18]	ora 22:0	Rezervuar.

Rivendos sekuencat
Ky dizajn p.shample përbëhet nga dy sekuenca të rivendosjes:

• Rivendosja e sekuencës 0—Trajton rivendosjen në domenin e transmetimit TX/RX Avalon, domenin e hartuar me kujtesën Avalon, PLL thelbësor, TX PHY, bërthamën TX dhe gjeneratorin SYSREF.
• Rivendosja e sekuencës 1—Trajton rivendosjen në RX PHY dhe RX Core.

3-Wire SPI
Ky modul është opsional për të kthyer ndërfaqen SPI në 3 tela.

Sistemi PLL
F-tjegull ka tre PLL të sistemit në bord. Këto PLL të sistemit janë burimi kryesor i orës për kalimin e IP të fortë (MAC, PCS dhe FEC) dhe EMIB. Kjo do të thotë që, kur përdorni modalitetin e rrahjes së sistemit PLL, blloqet nuk klockohen nga ora PMA dhe nuk varen nga një orë që vjen nga bërthama FPGA. Çdo sistem PLL gjeneron vetëm orën e lidhur me një ndërfaqe frekuence. Për shembullampLe, ju duhen dy PLL të sistemit për të ekzekutuar një ndërfaqe në 1 GHz dhe një ndërfaqe në 500 MHz. Përdorimi i një sistemi PLL ju lejon të përdorni çdo korsi në mënyrë të pavarur pa një ndryshim të orës së korsisë që ndikon në një korsi fqinje.
Çdo sistem PLL mund të përdorë cilindo nga tetë orët referencë FGT. PLL-të e sistemit mund të ndajnë një orë referimi ose të kenë orë referimi të ndryshme. Çdo ndërfaqe mund të zgjedhë se cilin sistem PLL përdor, por, pasi të zgjidhet, ai është i fiksuar, nuk mund të rikonfigurohet duke përdorur rikonfigurimin dinamik.

Informacione të Përafërta
Udhëzuesi i përdorimit të Arkitekturës F-tile dhe PMA dhe FEC Direct PHY IP

Më shumë informacion rreth modalitetit të orës PLL të sistemit në pajisjet me pllaka Intel Agilex F.

Gjeneruesi dhe kontrolluesi i modeleve
Gjeneruesi i modelit dhe kontrolluesi janë të dobishëm për krijimin e të dhënaveamples dhe monitorimi për qëllime testimi.
Tabela 11. Gjeneruesi i modelit të mbështetur

Gjeneratori i modeleve	Përshkrimi
Gjenerator i modelit PRBS	Dizajni F-Tile JESD204C exampGjeneratori i modelit PRBS mbështet shkallën e mëposhtme të polinomeve: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp gjenerator i modeleve	Ramp vlera e modelit rritet me 1 për çdo s pasueseample me gjerësinë e gjeneratorit N, dhe rrokulliset në 0 kur të gjithë bit në sampjanë 1. Aktivizo ramp gjenerator i modelit duke shkruar një bit 1 në 2 të regjistrit tst_ctl të bllokut të kontrollit ED.
Kanali i komandës ramp gjenerator i modeleve	Dizajni F-Tile JESD204C example suporton kanalin e komandës ramp gjenerator modeli për korsi. Rramp vlera e modelit rritet me 1 për 6 bit fjalë komanduese. Fara fillestare është një model rritës në të gjitha korsitë.

Tabela 12. Kontrolluesi i modelit të mbështetur

Kontrolluesi i modelit	Përshkrimi
Kontrolluesi i modelit PRBS	Fara e fërkimit në kontrolluesin e modelit sinkronizohet vetë kur IP F-Tile JESD204C arrin shtrirjen e shtratit. Kontrolluesi i modelit kërkon 8 okteta që fara e fërkimit të vetësinkronizohet.
Ramp kontrollues modeli	Të dhënat e para të vlefshme sample për çdo konvertues (M) ngarkohet si vlera fillestare e ramp model. Të dhënat pasuese sampvlerat les duhet të rriten me 1 në çdo cikël orësh deri në maksimum dhe më pas të kalojnë në 0.

Kontrolluesi i modelit	Përshkrimi
	Për shembullample, kur S=1, N=16 dhe WIDTH_MULP = 2, gjerësia e të dhënave për konvertues është S * WIDTH_MULP * N = 32. Të dhënat maksimale sampvlera le është 0xFFFF. Rramp kontrolluesi i modelit verifikon që modele identike janë marrë në të gjithë konvertuesit.
Kanali i komandës ramp kontrollues modeli	Dizajni F-Tile JESD204C example suporton kanalin e komandës ramp kontrollues modeli. Fjala e parë e komandës (6 bit) e marrë ngarkohet si vlera fillestare. Fjalët e mëvonshme komanduese në të njëjtën korsi duhet të rriten deri në 0x3F dhe të rrotullohen në 0x00. Kanali i komandës ramp kontrollues i modelit për ramp modele në të gjitha korsitë.

F-Tile JESD204C TX dhe RX IP
Ky dizajn p.shample ju lejon të konfiguroni çdo TX/RX në modalitetin simplex ose modalitetin dupleks.
Konfigurimet dupleks lejojnë demonstrimin e funksionalitetit të IP-së duke përdorur kthimin serial të brendshëm ose të jashtëm. CSR-të brenda IP-së nuk janë optimizuar larg për të lejuar kontrollin e IP-së dhe vëzhgimin e statusit.

F-Pllakë JESD204C Design Example Ora dhe rivendos

Dizajni F-Tile JESD204C example ka një grup sinjalesh të orës dhe rivendosjes.

Tabela 13.Dizajni p.shample Orë

Sinjali i orës	Drejtimi	Përshkrimi
mgmt_clk	Input	Ora diferenciale LVDS me frekuencë 100 MHz.
refclk_xcvr	Input	Ora referuese e transmetuesit me frekuencë të shpejtësisë së të dhënave/faktorit 33.
refclk_core	Input	Ora bazë e referencës me të njëjtën frekuencë si refclk_xcvr.
in_sysref	Input	Sinjali SYSREF. Frekuenca maksimale SYSREF është shpejtësia e të dhënave/(66x32xE).
sysref_out	Prodhimi
txlink_clk rxlink_clk	E brendshme	Ora lidhëse TX dhe RX me frekuencën e shpejtësisë së të dhënave/66.
txframe_clk rxframe_clk	E brendshme	Ora me kornizë TX dhe RX me frekuencë të shpejtësisë së të dhënave/33 (FCLK_MULP=2) Ora me kornizë TX dhe RX me frekuencë të shpejtësisë së të dhënave/66 (FCLK_MULP=1)
tx_fclk rx_fclk	E brendshme	Ora fazore TX dhe RX me frekuencë të shpejtësisë së të dhënave/66 (FCLK_MULP=2) Ora fazore TX dhe RX është gjithmonë e lartë (1'b1) kur FCLK_MULP=1
spi_SCLK	Prodhimi	Ora me shpejtësi baud SPI me frekuencë 20 MHz.

Kur ngarkoni dizajnin p.shampNë një pajisje FPGA, një ngjarje e brendshme ninit_done siguron që JTAG te ura Avalon Master është në rivendosje si dhe të gjitha blloqet e tjera.

Gjeneratori SYSREF ka rivendosjen e tij të pavarur për të injektuar marrëdhënie asinkrone të qëllimshme për orët txlink_clk dhe rxlink_clk. Kjo metodë është më gjithëpërfshirëse në emulimin e sinjalit SYSREF nga një çip i orës së jashtme.

Tabela 14. Dizajni p.shample Rivendos

Sinjali i rivendosjes	Drejtimi	Përshkrimi
global_rst_n	Input	Shtypni rivendosjen globale të butonit për të gjitha blloqet, përveç JTAG te ura Avalon Master.
ninit_mbaruar	E brendshme	Dalje nga rivendosja e IP-së së lëshimit për JTAG te ura Avalon Master.
edctl_rst_n	E brendshme	Blloku i kontrollit ED rivendoset nga JTAG te ura Avalon Master. Portet hw_rst dhe global_rst_n nuk e rivendosin bllokun e kontrollit ED.
hw_rst	E brendshme	Vendosni dhe hiqni hw_rst duke shkruar në regjistrin rst_ctl të bllokut ED Control. mgmt_rst_in_n pohon kur pohohet hw_rst.
mgmt_rst_në_n	E brendshme	Rivendosja për ndërfaqet e hartuara me memorie Avalon të IP-ve të ndryshme dhe hyrjet e sekuenuesve të rivendosur:  j20c_reconfig_reset për F-Tile JESD204C IP duplex Native PHY spi_rst_n për masterin SPI pio_rst_n për statusin dhe kontrollin e PIO Porta reset_in0 e sekuencuesit të rivendosur 0 dhe 1 Porta global_rst_n, hw_rst ose edctl_rst_n pohon rivendosjen në mgmt_rst_in_n.
sysref_rst_n	E brendshme	Rivendosja për bllokun e gjeneratorit SYSREF në bllokun ED Control duke përdorur portën e sekuencuesit të rivendosjes 0 reset_out2. Porta e sekuencuesit të rivendosjes 0 reset_out2 e refuzon rivendosjen nëse PLL-ja kryesore është e kyçur.
core_pll_rst	E brendshme	Rivendos bërthamën PLL përmes portës së sekuencuesit të rivendosjes 0 reset_out0. PLL bazë rivendoset kur kërkohet rivendosja e mgmt_rst_in_n.
j204c_tx_avs_rst_n	E brendshme	Rivendos ndërfaqen e hartuar nga memoria F-Tile JESD204C TX Avalon përmes sekuencuesit të rivendosjes 0. Ndërfaqja e hartuar me memorie TX Avalon pohon kur është pohuar mgmt_rst_in_n.
j204c_rx_avs_rst_n	E brendshme	Rivendos ndërfaqen e hartuar nga memoria F-Tile JESD204C TX Avalon përmes sekuencuesit të rivendosjes 1. Ndërfaqja e hartuar me memorie RX Avalon pohon kur është pohuar mgmt_rst_in_n.
j204c_tx_rst_n	E brendshme	Rivendos lidhjen F-Tile JESD204C TX dhe shtresat e transportit në domenet txlink_clk dhe txframe_clk. Porti i sekuencuesit të rivendosjes 0 reset_out5 rivendos j204c_tx_rst_n. Ky rivendosje reduktohet nëse PLL-ja kryesore është e bllokuar dhe sinjalet tx_pma_ready dhe tx_ready janë pohuar.
j204c_rx_rst_n	E brendshme	Rivendos lidhjen F-Tile JESD204C RX dhe shtresat e transportit në domenet rxlink_clk dhe rxframe_clk.

Sinjali i rivendosjes	Drejtimi	Përshkrimi
		Porta e sekuencuesit të rivendosjes 1 reset_out4 rivendos j204c_rx_rst_n. Ky rivendosje reduktohet nëse PLL-ja kryesore është e kyçur dhe pohohen sinjalet rx_pma_ready dhe rx_ready.
j204c_tx_rst_ack_n	E brendshme	Rivendos sinjalin e shtrëngimit të duarve me j204c_tx_rst_n.
j204c_rx_rst_ack_n	E brendshme	Rivendos sinjalin e shtrëngimit të duarve me j204c_rx_rst_n.

Figura 8. Diagrami i kohës për projektimin Shemample Rivendos

F-Pllakë JESD204C Design Example Sinjalet

Tabela 15. Sinjalet e ndërfaqes së sistemit

Sinjali	Drejtimi	Përshkrimi
Orë dhe rivendos
mgmt_clk	Input	Ora 100 MHz për menaxhimin e sistemit.
refclk_xcvr	Input	Ora referencë për F-tile UX QUAD dhe System PLL. Ekuivalente me shpejtësinë/faktorin e të dhënave 33.
refclk_core	Input	Ora kryesore e referencës PLL. Zbaton të njëjtën frekuencë të orës si refclk_xcvr.
in_sysref	Input	Sinjali SYSREF nga gjeneratori i jashtëm SYSREF për zbatimin JESD204C të Nënklasës 1.
sysref_out	Prodhimi	Sinjali SYSREF për implementimin e nënklasës 204 JESD1C i gjeneruar nga pajisja FPGA për dizajn exampvetëm qëllimi i inicializimit të lidhjes.

 

Sinjali	Drejtimi	Përshkrimi
SPI
spi_SS_n[2:0]	Prodhimi	Sinjali aktiv i përzgjedhjes së ulët, skllav SPI.
spi_SCLK	Prodhimi	Ora serike SPI.
spi_sdio	Input/Dalje	Nxjerr të dhëna nga master në skllavërinë e jashtme. Futni të dhëna nga skllav i jashtëm në master.

Sinjali	Drejtimi	Përshkrimi
Shënim:Kur aktivizohet opsioni Generate 3-Wire SPI Module.
spi_MISO Shënim: Kur opsioni Generate 3-Wire SPI Module nuk është i aktivizuar.	Input	Futni të dhëna nga skllavi i jashtëm në masterin SPI.
spi_MOSI Shënim: Kur opsioni Generate 3-Wire SPI Module nuk është i aktivizuar.	Prodhimi	Nxjerr të dhëna nga masteri SPI në skllavin e jashtëm.

 

Sinjali	Drejtimi	Përshkrimi
ADC / DAC
tx_serial_data[LINK*L-1:0]	Prodhimi	Të dhëna diferenciale të daljes serike me shpejtësi të lartë në DAC. Ora është e ngulitur në rrjedhën e të dhënave serike.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Input	Të dhëna të hyrjes serike diferenciale me shpejtësi të lartë nga ADC. Ora rikuperohet nga rryma e të dhënave serike.
rx_serial_data_n[LINK*L-1:0]

 

Sinjali	Drejtimi	Përshkrimi
I/O me qëllim të përgjithshëm
user_led[3:0]	Prodhimi	Tregon statusin për kushtet e mëposhtme: [0]: Programimi SPI është kryer [1]: Gabim lidhjeje TX [2]: Gabim lidhjeje RX [3]: Gabim i kontrolluesit të modelit për të dhënat e transmetimit të Avalon
user_dip[3:0]	Input	Hyrja e çelësit DIP të modalitetit të përdoruesit: [0]: Aktivizo rikthimin e brendshëm serial [1]: Aktivizo SYSREF i gjeneruar nga FPGA [3:2]: E rezervuar

 

Sinjali	Drejtimi	Përshkrimi
Jashtë brezit (OOB) dhe statusi
rx_patchk_data_error[LINK-1:0]	Prodhimi	Kur pohohet ky sinjal, ai tregon se kontrolluesi i modelit ka zbuluar një gabim.
rx_link_error[LINK-1:0]	Prodhimi	Kur vendoset ky sinjal, ai tregon se JESD204C RX IP ka pohuar ndërprerje.
tx_link_error[LINK-1:0]	Prodhimi	Kur pohohet ky sinjal, ai tregon se JESD204C TX IP ka pohuar ndërprerje.
emb_bllokoj	Prodhimi	Kur pohohet ky sinjal, ai tregon se JESD204C RX IP ka arritur bllokimin EMB.
sh_lock_out	Prodhimi	Kur pohohet ky sinjal, ai tregon se koka e sinkronizimit të IP JESD204C RX është e kyçur.

 

Sinjali	Drejtimi	Përshkrimi
Avalon Streaming
rx_avst_valid[LINK-1:0]	Input	Tregon nëse konverteri samptë dhënat në shtresën e aplikacionit janë të vlefshme ose të pavlefshme. 0: Të dhënat janë të pavlefshme 1: Të dhënat janë të vlefshme
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Input	Konvertuesi sample të dhënat në shtresën e aplikacionit.

F-Pllakë JESD204C Design Example Regjistrat e Kontrollit

Dizajni F-Tile JESD204C exampregjistrat në bllokun ED Control përdorin adresimin e bajtit (32 bit).

Tabela 16. Dizajni p.shample Harta e Adresave
Këta regjistra të bllokut të kontrollit ED 32-bitësh janë në domenin mgmt_clk.

Komponenti	Adresa
F-tjegull JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Pllakë JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Kontrolli SPI	0x0102_0000 – 0x0102_001F
Kontrolli PIO	0x0102_0020 – 0x0102_002F
Statusi i PIO	0x0102_0040 – 0x0102_004F
Rivendos sekuencuesin 0	0x0102_0100 – 0x0102_01FF
Rivendos sekuencuesin 1	0x0102_0200 – 0x0102_02FF
Kontrolli ED	0x0102_0400 – 0x0102_04FF
Transmetuesi IP F-Tile JESD204C PHY Rikonfigurimi	0x0200_0000 – 0x023F_FFFF

Tabela 17. Lloji dhe përkufizimi i aksesit në regjistër
Kjo tabelë përshkruan llojin e aksesit të regjistrit për IP-të Intel FPGA.

Lloji i hyrjes	Përkufizimi
RO/V	Software vetëm për lexim (nuk ka efekt në shkrim). Vlera mund të ndryshojë.
RW	Softueri lexon dhe kthen vlerën aktuale të bitit. Softueri shkruan dhe vendos bitin në vlerën e dëshiruar.
RW1C	Softueri lexon dhe kthen vlerën aktuale të bitit. Softueri shkruan 0 dhe nuk ka asnjë efekt. Softueri shkruan 1 dhe fshin bitin në 0 nëse biti është vendosur në 1 nga hardueri. Hardware e vendos bitin në 1. Softueri i pastër ka përparësi më të lartë se sa i vendosuri harduerik.

Tabela 18. Harta e Adresave të Kontrollit të ED

Kompensimi	Emri i regjistrimit
0x00	rst_ctl
0x04	rst_sts0
vazhdoi…

Kompensimi	Emri i regjistrimit
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabela 19. Regjistrat e gjendjes dhe kontrollit të bllokut të kontrollit të ED

Bajt Kompensimi	Regjistrohu	Emri	Qasja	Rivendos	Përshkrimi
0x00	rst_ctl	rst_pohim	RW	0x0	Rivendos kontrollin. [0]: Shkruani 1 për të pohuar rivendosjen. (hw_rst) Shkruani 0 përsëri për të reduktuar rivendosjen. [31:1]: E rezervuar.
0x04	rst_sts0	rst_status	RO/V	0x0	Rivendos statusin. [0]: Statusi kryesor i PLL i kyçur. [31:1]: E rezervuar.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Statusi i zbulimit të skajeve SYSREF për gjeneratorin e brendshëm ose të jashtëm SYSREF. [0]: Vlera e 1 Tregon se një skaj në rritje SYSREF është zbuluar për funksionimin e nënklasës 1. Softueri mund të shkruajë 1 për të pastruar këtë bit për të mundësuar zbulimin e ri të skajeve SYSREF. [31:1]: E rezervuar.
0x40	sysref_ctl	sysref_contr ol	RW	Shtegu i të dhënave të dyfishta Një goditje: 0x00080	Kontrolli SYSREF. Referojuni Tabela 10 në faqen 17 për më shumë informacion rreth përdorimit të këtij regjistri.
				Periodike:	Shënim: Vlera e rivendosjes varet nga
				0x00081	lloji SYSREF dhe F-Tile
				Gatuar - periodike:	Cilësimet e parametrit të shtegut të të dhënave IP JESD204C.
				0x00082
				Të dhënat TX ose RX
				shteg
				Nje gjuajtje:
				0x00000
				Periodike:
				0x00001
				me boshllëk-
				periodike:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Statusi SYSREF. Ky regjistër përmban parametrat më të fundit të periudhës SYSREF dhe ciklit të punës të gjeneratorit të brendshëm SYSREF. Referojuni Tabela 9 në faqen 16 për vlerën ligjore të periudhës SYSREF dhe ciklit të detyrës.
vazhdoi…

Bajt Kompensimi	Regjistrohu	Emri	Qasja	Rivendos	Përshkrimi
					[8:0]: Periudha SYSREF. Kur vlera është 0xFF, Periudha SYSREF = 255 Kur vlera është 0x00, periudha SYSREF = 256. [17:9]: Cikli i punës SYSREF. [31:18]: E rezervuar.
0x80	tst_ctl	tst_control	RW	0x0	Kontrolli i testit. Përdoreni këtë regjistër për të aktivizuar modele të ndryshme testimi për gjeneratorin dhe kontrolluesin e modeleve. [1:0] = Fusha e rezervuar [2] = ramp_test_ctl 1'b0 = Aktivizon gjeneratorin dhe kontrolluesin e modelit PRBS 1'b1 = Aktivizon ramp gjenerator dhe kontrollues modeli [31:3]: E rezervuar.
0x8c	tst_err0	tst_error	RW1C	0x0	Flamuri i gabimit për Lidhjen 0. Kur biti është 1'b1, kjo tregon se ka ndodhur një gabim. Duhet ta zgjidhni gabimin përpara se të shkruani 1'b1 në bitin përkatës për të pastruar flamurin e gabimit. [0] = Gabim i kontrolluesit të modelit [1] = tx_link_error [2] = rx_link_error [3] = Gabim i kontrolluesit të modelit të komandës [31:4]: I rezervuar.

Historia e rishikimit të dokumentit për F-Tile JESD204C Intel FPGA IP Design ExampUdhëzuesi i Përdoruesit

Versioni i dokumentit	Versioni i Intel Quartus Prime	Versioni IP	Ndryshimet
2021.10.11	21.3	1.0.0	Lëshimi fillestar.

Dokumentet / Burimet

intel F-Tile JESD204C Intel FPGA IP Design Example [pdfUdhëzuesi i përdoruesit F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Referencat

• Manuali i Përdoruesit