Tíleanna F JESD204C Intel FPGA IP Design Example

Maidir leis an F-Tile JESD204C Intel® FPGA IP Design Example Treoir Úsáideora

Soláthraíonn an treoir úsáideora seo na gnéithe, na treoirlínte úsáide, agus cur síos mionsonraithe ar an dearadh examples don F-Tile JESD204C Intel® FPGA IP ag baint úsáide as feistí Intel Agilex™.

Lucht Féachana Beartaithe

Tá an doiciméad seo dírithe ar:

• Ailtire dearaidh chun roghnú IP a dhéanamh le linn na céime pleanála dearadh leibhéal an chórais
• Dearthóirí crua-earraí agus an IP á chomhtháthú ina ndearadh ar leibhéal an chórais
• Innealtóirí bailíochtaithe le linn insamhalta leibhéal an chórais agus céim bailíochtaithe crua-earraí

Doiciméid Ghaolmhara
Liostaíonn an tábla seo a leanas doiciméid tagartha eile a bhaineann leis an F-Tile JESD204C Intel FPGA IP.

Tábla 1. Doiciméid Ghaolmhara

Tagairt	Cur síos
F-Tile JESD204C Treoir Úsáideora IP Intel FPGA	Soláthraíonn sé faisnéis faoin F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Nótaí Eisiúna IP Intel FPGA	Liostaíonn sé na hathruithe a rinneadh don F-Tile JESD204C F-Tile JESD204C in eisiúint ar leith.
Bileog Sonraí Gléas Intel Agilex	Déanann an doiciméad seo cur síos ar na saintréithe leictreacha, tréithe aistrithe, sonraíochtaí cumraíochta, agus uainiú feistí Intel Agilex.

Acrainmneacha agus Gluais

Tábla 2. Liosta Acrainm

Acrainm	Leathnú
LEMC	Clog Ilbhloic Leathnaithe Áitiúil
FC	Ráta clog fráma
ADC	Tiontaire Analógach go Digiteach
DAC	Tiontaire Analógach go Digiteach
DSP	Próiseálaí Comhartha Digiteach
TX	Tarchuradóir
RX	Glacadóir

Acrainm	Leathnú
DLL	Ciseal nasc sonraí
CSR	Clár rialaithe agus stádais
CRU	Aonad Clog agus Athshocraigh
ISR	Gnáthamh Seirbhíse Idirbhriste
FIFO	An Chéad Isteach-An Chéad Amach
SERDES	Serializer Díserializer
ECC	Earráid Cód Ceartúcháin
FEC	Ceartú Earráide ar Aghaidh
SERR	Brath Earráide Singil (in ECC, incheartaithe)
DERR	Brath Earráide Dúbailte (in ECC, marfach)
PRBS	Seicheamh dénártha pseudorandom
MAC	Rialaitheoir Rochtana Meáin. Áirítear le MAC foshraith prótacail, ciseal iompair, agus ciseal nasc sonraí.
PHY	Ciseal Fhisiciúil. Cuimsíonn PHY an ciseal fisiceach, SERDES, tiománaithe, glacadóirí agus CDR de ghnáth.
PCS	Fo-chiseal Códaithe Fisiceach
PMA	Ceangaltán Fisiciúil Meánach
RBD	Moill Mhaoláin RX
UI	Eatramh Aonaid = fad sraithghiotán
Comhaireamh RBD	RX Maolán Moill teacht ar lána is déanaí
Fritháireamh RBD	Deis scaoilte RX Maolán Moill
SH	Sioncrónaigh ceanntásc
TL	Ciseal iompair
EMIB	Droichead Idirnasctha Ilbhíosa Leabaithe

Tábla 3. Liosta Gluais

Téarma	Cur síos
Gléas Tiontaire	ADC nó DAC tiontaire
Gléas Loighic	FPGA nó ASIC
Octet	Grúpa 8 ngiotán, ag feidhmiú mar ionchur don ionchódóir 64/66 agus aschur ón díchódóir
Nibble	Sraith de 4 ghiotán arb é an bunaonad oibre é de shonraíochtaí JESD204C
Bloc	Siombail 66-giotán a ghintear leis an scéim ionchódaithe 64/66
Ráta Líne	Ráta sonraí éifeachtach nasc sraitheach Ráta Líne Lána = (Mx Sx N'x 66/64 x FC) / L
Clog Nasc	Clog Nasc = Ráta Líne Lána/66.
Fráma	Sraith octets as a chéile inar féidir suíomh gach octet a aithint trí thagairt a dhéanamh do chomhartha ailíniú fráma.
Clog Fráma	Clog córais a ritheann ag ráta an fhráma, is gá gur clog ceangail 1x agus 2x é.

Téarma	Cur síos
Samples in aghaidh an clog fráma	Samples in aghaidh an chloig, an t-iomlán samples sa chlog fráma don fheiste tiontaire.
LEMC	Clog inmheánach a úsáidtear chun teorainn an ilbhloic sínte idir lánaí agus isteach sna tagairtí seachtracha (SYSREF nó Fo-aicme 1) a ailíniú.
Fo-aicme 0	Ní thugtar aon tacaíocht do fhollas cinntitheach. Ba cheart sonraí a scaoileadh láithreach ar dheasc lána go lána ar an nglacadóir.
Fo-aicme 1	Foighne cinntitheach ag baint úsáide as SYSREF.
Nasc Ilphointe	Naisc idirfheiste le 2 fheiste tiontaire nó níos mó.
64B/66B Ionchódú	Cód líne a mhapálann sonraí 64-giotán go 66 giotán chun bloc a dhéanamh. Is bloc é an struchtúr sonraí bonnleibhéil a thosaíonn le ceanntásc sioncronaithe 2-giotán.

Tábla 4. Siombailí

Téarma	Cur síos
L	Líon na lánaí in aghaidh an fheiste tiontaire
M	Líon na dtiontairí in aghaidh an ghléis
F	Líon octets in aghaidh an fhráma ar lána amháin
S	Líon na sampníos lú tarchurtha in aghaidh an tiontaire aonair in aghaidh an timthrialla fráma
N	Rún tiontaire
N'	Líon iomlán na ngiotán in aghaidh sample san fhormáid sonraí úsáideora
CS	Líon na ngiotán rialaithe in aghaidh an chomhshó sample
CF	Líon na bhfocal rialaithe in aghaidh na tréimhse clog fráma in aghaidh an naisc
HD	Formáid sonraí úsáideora Ard-Dlúis
E	Líon na n-ilbhloic i mbloc leathnaithe

Tíleanna F JESD204C Intel FPGA IP Design Example Treoir Tosaigh Tapa

An dearadh F-Tile JESD204C Intel FPGA IP examples le haghaidh feistí Intel Agilex tá binse tástála insamhladh agus dearadh crua-earraí a thacaíonn le tiomsú agus tástáil crua-earraí.
Is féidir leat an dearadh F-Tile JESD204C a ghiniúint exampníos lú tríd an gcatalóg IP i mbogearraí Intel Quartus® Prime Pro Edition.

Fíor 1. Forbairt Stages don Design Example

Dearadh Example Léaráid Bloc

Fíor 2. F-Tile JESD204C Design Example Léaráid Bhloc Ardleibhéil

An dearadh exampTá na modúil seo a leanas i le:

• Córas Dearthóir Ardán
  • F-Tíleanna JESD204C Intel FPGA IP
  • JTAG go droichead Máistir Avalon
  • Rialaitheoir comhthreomhar I/O (PIO).
  • Comhéadan Srathach Poirt (SPI) — máistirmhodúl — IOPLL
  • Gineadóir SYSREF
  • Example Dearadh (ED) Rialú CSR
  • Seichiúnaithe a athshocrú
• Córas PLL
• Gineadóir patrún
• Seiceálaí patrún

Tábla 5. Dearadh Example Modúil

Comhpháirteanna	Cur síos
Córas Dearthóir Ardán	Cuireann an córas Dearthóir Ardáin an cosán sonraí IP F-Tile JESD204C agus forimeallaigh tacaíochta ar an toirt.
F-Tíleanna JESD204C Intel FPGA IP	Tá na IPanna TX agus RX F-Tile JESD204C ar an toirt mar aon leis an PHY déphléacsacha san fhochóras Dearthóir Ardáin seo.
JTAG go droichead Máistir Avalon	Soláthraíonn an droichead seo rochtain óstach consól córais ar an IP cuimhne-mhapáilte sa dearadh tríd an JTAG comhéadan.
Rialaitheoir comhthreomhar I/O (PIO).	Soláthraíonn an rialtóir seo comhéadan cuimhne-mhapáilte le haghaidh samplanga agus ag tiomáint calafoirt I/O ginearálta.
SPI máistir	Láimhseálann an modúl seo aistriú sraitheach sonraí cumraíochta chuig an gcomhéadan SPI ar an deireadh tiontaire.
Gineadóir SYSREF	Úsáideann gineadóir SYSREF an clog nasc mar chlog tagartha agus gineann sé bíoga SYSREF don F-Tile JESD204C IP. Nóta: Tá an dearadh seo exampÚsáideann le gineadóir SYSREF chun túsú nasc IP déphléacsach F-Tile JESD204C a léiriú. San fheidhmchlár leibhéal córais fo-aicme 204 F-Tile JESD1C, ní mór duit an SYSREF a ghiniúint ón bhfoinse chéanna le clog an fheiste.
IOPLL	Tá an dearadh seo exampÚsáideann le IOPLL chun clog úsáideora a ghiniúint chun sonraí a tharchur isteach san F-Tile JESD204C IP.
Rialú ED CSR	Soláthraíonn an modúl seo rialú braite SYSREF agus stádas, agus rialú patrún tástála agus stádas.
Seichiúnaithe a athshocrú	Tá an dearadh seo exampTá le 2 seicheamhóir athshocraithe: Athshocraigh Seicheamh 0 - Láimhseálann sé an t-athshocrú go fearann ​​sruthaithe TX/RX Avalon®, fearann ​​​​léarscáilithe cuimhne Avalon, croí PLL, TX PHY, croí-TX, agus gineadóir SYSREF. Seicheamh Athshocraigh 1 - Láimhseálann sé an t-athshocrú go croí RX PHY agus RX.
Córas PLL	Príomhfhoinse clog don chrosaire crua IP agus EMIB tíl F.
Gineadóir patrún	Gineann an gineadóir patrún PRBS nó ramp patrún.
Seiceálaí patrún	Fíoraíonn an seiceálaí patrún an PRBS nó ramp patrún faighte, agus comharthaíonn sé earráid nuair a aimsíonn sé neamhréir sonraí sample.

Riachtanais Bogearraí

Úsáideann Intel na bogearraí seo a leanas chun an dearadh examples i gcóras Linux:

• Bogearraí le haghaidh Intel Quartus Prime Pro Edition
• Insamhlóir Questa * / ModelSim * nó VCS * / VCS MX

An Dearadh a Ghiniúint

Chun an dearadh a ghiniúint example ón eagarthóir paraiméadar IP:

1. Cruthaigh tionscadal a dhíríonn ar theaghlach feiste Intel Agilex F-tile agus roghnaigh an gléas atá ag teastáil.
2. Sa Chatalóg IP, Uirlisí ➤ Catalóg IP, roghnaigh F-Tile JESD204C Intel FPGA IP.
3. Sonraigh ainm barrleibhéil agus an fillteán le haghaidh d'athrú IP saincheaptha. Cliceáil OK. Cuireann an t-eagarthóir paraiméadar an .ip barrleibhéil leis file chuig an tionscadal reatha go huathoibríoch. Má iarrtar ort an .ip a chur leis de láimh file leis an tionscadal, cliceáil Tionscadal ➤ Cuir leis/ Bain Files i Tionscadal chun an file.
4. Faoin Example Design tab, sonraigh an dearadh example paraiméadair mar a thuairiscítear i Design Example Paraiméadair.
5. Cliceáil Gin Example Dearadh.

Gineann na bogearraí gach dearadh files sna fo-eolaire. iad seo files ag teastáil chun insamhalta agus tiomsú a rith.

Dearadh Example Paraiméadair
Áirítear leis an eagarthóir paraiméadar F-Tile JESD204C Intel FPGA IP an Example Dearadh cluaisín chun paraiméadair áirithe a shonrú sula ngintear an dearadh example.

Tábla 6 . Paraiméadair sa Example Design Tab

Paraiméadar	Roghanna	Cur síos
Roghnaigh Dearadh	Rialú Consól an Chórais Dada	Roghnaigh an córas rialaithe consól chun rochtain a fháil ar an dearadh example cosán sonraí tríd an consól córais.
Insamhladh	Ar, Off	Cas ar an IP chun an méid is gá a ghiniúint files chun an dearadh a insamhladh example.
Sintéis	Ar, Off	Cas ar an IP chun an méid is gá a ghiniúint files do thiomsú Intel Quartus Prime agus do thaispeántas crua-earraí.
Formáid HDL (le haghaidh insamhalta)	Verilog VDHL	Roghnaigh formáid HDL an RTL files le haghaidh insamhalta.
Formáid HDL (le haghaidh sintéise)	Verilog amháin	Roghnaigh formáid HDL an RTL files le haghaidh sintéise.

Paraiméadar	Roghanna	Cur síos
Gin modúl SPI 3-sreang	Ar, Off	Cas air chun comhéadan SPI 3-sreang a chumasú in ionad 4-sreang.
mód Sysref	Seans amháin Tréimhsiúil Tréimhsiúil gapped	Roghnaigh cé acu an dteastaíonn uait ailíniú SYSREF a bheith ina mhodh bíge aon-lámhaigh, tréimhsiúil nó tréimhsiúil bearna, bunaithe ar do riachtanais dearaidh agus solúbthacht ama. Lámha amháin - Roghnaigh an rogha seo le cur ar chumas SYSREF a bheith ina mhód bíge aon urchair. Is é luach an ghiotán cláir sysref_ctrl[17] ná 0. Tar éis na deasserts athshocrú IP Tíl-F JESD204C, athraigh luach an chláir sysref_ctrl[17] ó 0 go 1, ansin go 0, le haghaidh bíog SYSREF aon-lámhaigh. Tréimhsiúil - Tá timthriall dleachta 50:50 ag SYSREF sa mhodh tréimhsiúil. Is é E*SYSREF_MULP an tréimhse SYSREF. Tréimhsiúil bearna – tá timthriall dleachta in-ríomhchláraithe ag SYSREF arb ionann é agus 1 thimthriall cloig naisc. Is é E*SYSREF_MULP an tréimhse SYSREF. Chun timthriall dualgais lasmuigh den raon a shocrú, ba cheart go mbainfeadh bloc giniúna SYSREF le timthriall dleachta 50:50 go huathoibríoch. Déan tagairt don SYSREF Gineadóir rannán le haghaidh tuilleadh eolais faoin SYSREF tréimhse.
Roghnaigh bord	Dada	Roghnaigh an bord don dearadh example. Ceann ar bith - Ní áirítear leis an rogha seo gnéithe crua-earraí don dearadh example. Socrófar na tascanna bioráin go léir go bioráin fhíorúla.
Patrún Tástála	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Roghnaigh gineadóir patrún agus patrún tástála seiceálaí. Gineadóir Patrún - Tacaíonn JESD204C le gineadóir patrún PRBS de réir sonraí sample. Ciallaíonn sé seo gur rogha N+CS leithead na sonraí. Tá gineadóir patrún agus seiceálaí PRBS úsáideach chun sonraí a chruthú sample spreagadh le haghaidh tástála agus níl sé ag luí le modh tástála PRBS ar an tiontaire ADC/DAC. Ramp Gineadóir Patrún - Feidhmíonn ciseal nasc JESD204C de ghnáth ach tá an t-iompar níos déanaí díchumasaithe agus ní thugtar aird ar ionchur an fhormáiditheora. Tarchuireann gach lána sruth octet comhionann a mhéadaíonn ó 0x00 go 0xFF agus a athuair ansin. Ramp tá tástáil patrún cumasaithe ag prbs_test_ctl. Seiceálaí Patrún PRBS - JESD204C Tá scrambler PRBS féin sioncronaithe agus táthar ag súil nuair a bhíonn an croí IP in ann nasc suas a dhíchódú, go bhfuil an síol scrambling sioncronaithe cheana féin. Tógfaidh síol scrofa PRBS suas le 8 n-ochtóidí chun é féin a thosú. Ramp Seiceálaí Patrún - tá scrambling JESD204C féin-shioncrónú agus táthar ag súil nuair a bhíonn an croí IP in ann nasc a dhíchódú, go bhfuil an síol scrambling sioncronaithe cheana féin. Tá an chéad octet bailí luchtaithe mar an ramp luach tosaigh. Ní mór do shonraí ina dhiaidh sin incrimint suas le 0xFF agus rolladh anonn go 0x00. Ramp ba cheart go ndéanfadh seiceálaí patrún seiceáil an bhfuil patrún comhionann trasna gach lána.
Cumasaigh loopback sraitheach inmheánach	Ar, Off	Roghnaigh loopback sraitheach inmheánach.
Cumasaigh Cainéal Ordú	Ar, Off	Roghnaigh patrún cainéal ordaithe.

Struchtúr Eolaire
Dearadh an F-Tile JESD204C example Eolairí a ghintear files don dearadh examples.

Fíor 3 . Struchtúr Eolaire le haghaidh Tíleanna-F JESD204C Intel Agilex Design Example

Tábla 7. Eolaire Files

Fillteáin	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
insamhalta/meantóir	samhlachaim_sim.tcl tb_top_waveform.do
ionsamhlúchán/achoimrí	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Insamhladh ar an Dearadh Example Testbench

An dearadh example testbench insamhladh do dhearadh ginte.

Fíor 4. Nós Imeachta

Chun an dearadh a insamhladh, déan na céimeanna seo a leanas:

1. Athraigh an t-eolaire oibre goample_design_directory>/insamhalta/ .
2. Sa líne ordaithe, reáchtáil an script insamhalta. Taispeánann an tábla thíos na horduithe chun na hionsamhlóirí tacaithe a rith.

Insamhlóir	Ordú
Questa/ModelSim	vsim -do modelim_sim.tcl
	vsim -c -do modelsim_sim.tcl (gan GUI Questa/ ModelSim)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Críochnaíonn an insamhalta le teachtaireachtaí a thugann le fios cé acu an raibh an rith rathúil nó nach raibh.

Fíor 5. Insamhladh Rathúil
Léiríonn an figiúr seo an teachtaireacht insamhalta rathúil le haghaidh insamhlóir VCS.

Ag tiomsú an Dearaidh Example

Chun an tiomsú-amháin example tionscadal, lean na céimeanna seo:

1. Cinntigh dearadh tiomsaithe example giniúint iomlán.
2. I mbogearraí Intel Quartus Prime Pro Edition, oscail an tionscadal Intel Quartus Prime Pro Editionample_ design_ eolaire>/ed/quartus.
3. Ar an roghchlár Próiseáil, cliceáil Tosaigh Tiomsú.

Cur Síos Mionsonraithe ar an F-Tile JESD204C Design Example

Dearadh an F-Tile JESD204C exampLéiríonn le feidhmiúlacht an tsruthaithe sonraí ag baint úsáide as modh loopback.
Is féidir leat na socruithe paraiméadair de do rogha a shonrú agus an dearadh example.
An dearadh example ar fáil ach amháin i mód déphléacsacha do Base agus PHY leagan. Is féidir leat Base amháin nó leagan PHY amháin a roghnú ach ghinfeadh an IP an dearadh example haghaidh Base agus PHY araon.

Nóta:  Seans go dteipfidh ar roinnt cumraíochtaí ardráta sonraí an t-am. Chun teip ama a sheachaint, smaoinigh ar luach iolraitheoir minicíochta clog fráma níos ísle (FCLK_MULP) a shonrú sa chluaisín Cumraíochtaí den eagarthóir paraiméadar IP Tile F JESD204C Intel FPGA IP.

Comhpháirteanna Córais

Dearadh an F-Tile JESD204C example Soláthraíonn sreabhadh rialaithe bogearraí-bhunaithe a úsáideann an t-aonad rialaithe crua le nó gan tacaíocht consól córais.

An dearadh example cumasaíonn nasc uathoibríoch suas i modhanna loopback inmheánacha agus seachtracha.

JTAG go Máistir Droichead Avalon
An J.TAG go dtí Avalon Master Bridge soláthraíonn sé nasc idir an córas óstach chun rochtain a fháil ar an IP JESD204C Tile F-mhapáilte agus na cláir rialaithe IP forimeallacha agus stádais tríd an JESDXNUMXC IP.TAG comhéadan.

Fíor 6 . Córas le JTAG chuig Avalon Master Bridge Core

Nóta:  Caithfidh clog an chórais a bheith 2X ar a laghad níos tapúla ná an JTAG clog. Is é mgmt_clk (100MHz) clog an chórais sa dearadh seo example.

Croílár I/O (PIO) comhthreomhar
Soláthraíonn an croí-ionchur/aschur comhthreomhar (PIO) le comhéadan Avalon comhéadan cuimhne-mhapáilte idir calafort sclábhaithe cuimhne-mhapáilte Avalon agus calafoirt I/O ginearálta. Ceanglaíonn na calafoirt I/O le loighic úsáideora ar-sliseanna, nó le bioráin I/O a nascann le gléasanna lasmuigh den FPGA.

Fíor 7 . PIO Core le Calafoirt Ionchuir, Calafoirt Aschuir, agus Tacaíocht IRQ
De réir réamhshocraithe, díchumasaíonn comhpháirt an Dearthóir Ardáin an Líne Idirbhriseadh Seirbhíse (IRQ).

Sanntar na calafoirt PIO I/O ag an HDL barrleibhéil file ( io_ stádas do phoirt ionchuir, io_ rialú do phoirt aschuir).

Déanann an tábla thíos cur síos ar an nascacht comhartha do na calafoirt I/O stádas agus rialaithe chuig an lasc DIP agus LED ar an trealamh forbartha.

Tábla 8. Croíphoirt I/O PIO

Port	Giotán	Comhartha
As_port	0	Cláir SPI USER_LED déanta
	31:1	Curtha in áirithe
I_port	0	Cumasaigh lúb ais sraitheach inmheánach USER_DIP Off = 1 Ar = 0
	1	USER_DIP-ghinte SYSREF FPGA chumas Off = 1 Ar = 0
	31:2	Curtha in áirithe.

Máistir SPI
Is comhpháirt chaighdeánach Dearthóir Ardán é máistir-mhodúl SPI i leabharlann chaighdeánach Chatalóg IP. Úsáideann an modúl seo prótacal SPI chun cumraíocht tiontairí seachtracha a éascú (le haghaidh tiontairí example, ADC, DAC, agus gineadóirí clog seachtracha) trí spás cláir struchtúrtha taobh istigh de na gléasanna seo.

Tá comhéadan léarscáilithe cuimhne Avalon ag an máistir SPI a nascann leis an máistir Avalon (JTAG go máistirdhroichead Avalon) tríd an idirnasc cuimhne-mhapáilte Avalon. Faigheann máistir SPI treoracha cumraíochta ón máistir Avalon.

Rialaíonn an máistir-mhodúl SPI suas le 32 sclábhaí SPI neamhspleácha. Tá ráta baud SCLK cumraithe go 20 MHz (inroinnte ar 5).
Tá an modúl seo cumraithe le comhéadan 4-sreang, leithead 24-giotán. Má roghnaítear an rogha Gin Modúl SPI 3-Wire, cuirtear modúl breise ar an toirt chun aschur 4-sreang an mháistir SPI a thiontú go 3-sreang.

IOPLL
Gineann an IOPLL an clog a theastaíonn chun frame_clk agus link_clk a ghiniúint. Is féidir an clog tagartha don PLL a chumrú ach tá sé teoranta do ráta/fachtóir sonraí 33.

• Le haghaidh dearadh exampLe a thacaíonn le ráta sonraí de 24.33024 Gbps, is é 368.64 MHz an ráta clog le haghaidh frame_clk agus link_clk.
• Le haghaidh dearadh exampLe a thacaíonn le ráta sonraí de 32 Gbps, is é 484.848 MHz an ráta clog le haghaidh frame_clk agus link_clk.

Gineadóir SYSREF
Is comhartha ama ríthábhachtach é SYSREF le haghaidh tiontairí sonraí le comhéadan F-Tile JESD204C.

Tá an gineadóir SYSREF sa dearadh example a úsáidtear chun na críche taispeána déphléacsacha JESD204C nasc IP tosaigh taispeántais amháin. San fheidhmchlár leibhéal córais fo-aicme 204 JESD1C, ní mór duit SYSREF a ghiniúint ón bhfoinse chéanna le clog an ghléis.

Maidir leis an F-Tile JESD204C IP, sainmhíníonn an t-iolraitheoir SYSREF (SYSREF_MULP) de chlár rialaithe SYSREF an tréimhse SYSREF, arb í iolraí n-slánuimhir an pharaiméadar E é.

Ní mór duit E*SYSREF_MULP ≤16 a chinntiú. Le haghaidh example, má tá E=1, caithfidh an socrú dlíthiúil do SYSREF_MULP a bheith laistigh de 1–16, agus má tá E=3, caithfidh an socrú dlíthiúil do SYSREF_MULP a bheith laistigh de 1–5.

Nóta:  Má shocraíonn tú SYSREF_MULP lasmuigh den raon, socróidh gineadóir SYSREF an socrú go SYSREF_MULP=1.
Is féidir leat a roghnú cé acu an dteastaíonn uait go mbeadh an cineál SYSREF ina chuisle aon-lámhaigh, ina thréimhseachán nó ina thréimhse bhearnach tríd an Example Dearadh cluaisín san eagarthóir paraiméadar IP F-Tile JESD204C Intel FPGA IP.

Tábla 9 . Examples Áiritheoir SYSREF Tréimhsiúil agus Bearnach

E	SYSREF_MULP	TRÉIMHSE SYSREF (E*SYSREF_MULP* 32)	Timthriall Dleachta	Cur síos
1	1	32	1. 31 (In-ríomhchláraithe)	Gapped Tréimhsiúil
1	1	32	16 (Seasta)	Tréimhsiúil
1	2	64	1. 63 (In-ríomhchláraithe)	Gapped Tréimhsiúil
1	2	64	32 (Seasta)	Tréimhsiúil
1	16	512	1. 511 (In-ríomhchláraithe)	Gapped Tréimhsiúil
1	16	512	256 (Seasta)	Tréimhsiúil
2	3	19	1. 191 (In-ríomhchláraithe)	Gapped Tréimhsiúil
2	3	192	96 (Seasta)	Tréimhsiúil
2	8	512	1. 511 (In-ríomhchláraithe)	Gapped Tréimhsiúil
2	8	512	256 (Seasta)	Tréimhsiúil
2	9 (Mídhleathach)	64	32 (Seasta)	Gapped Tréimhsiúil
2	9 (Mídhleathach)	64	32 (Seasta)	Tréimhsiúil

 

Tábla 10. Cláir Rialaithe SYSREF
Is féidir leat cláir rialaithe SYSREF a athchumrú go dinimiciúil má tá socrú an chláir difriúil leis an socrú a shonraigh tú nuair a ghin tú an dearadh example. Cumraigh na cláir SYSREF sula mbeidh an F-Tile JESD204C Intel FPGA IP as athshocrú. Má roghnaíonn tú an gineadóir SYSREF seachtrach tríd an
sysref_ctrl[7] clárghiotán, is féidir leat neamhaird a dhéanamh ar na socruithe do chineál SYSREF, iolraitheoir, timthriall dleachta agus céim.

Giotán	Luach Réamhshocraithe	Cur síos
sysref_ctrl[1:0]	2'b00: Aon urchar 2'b01: Tréimhseach 2'b10: Tréimhseach bearna	Cineál SYSREF. Braitheann an luach réamhshocraithe ar an socrú mód SYSREF sa Example Dearadh cluaisín san eagarthóir paraiméadar IP F-Tile JESD204C Intel FPGA IP.
sysref_ctrl[6:2]	5'b00001	Iolraitheoir SYSREF. Tá an réimse SYSREF_MULP seo infheidhme maidir le cineál SYSREF tréimhsiúil agus bearna-tréimhseach. Ní mór duit an luach iolraitheora a chumrú lena chinntiú go bhfuil an luach E*SYSREF_MULP idir 1 agus 16 sula mbeidh an F-Tile JESD204C IP as athshocrú. Má tá an luach E*SYSREF_MULP lasmuigh den raon seo, mainneachtainí an luach iolraitheoir go 5'b00001.
sysref_ctrl[7]	Conair sonraí déphléacsacha: 1'b1 Sonraí cosán Simplex TX nó RX: 1'b0	SYSREF roghnú. Braitheann an luach réamhshocraithe ar an socrú cosán sonraí san Example Dearadh cluaisín san eagarthóir paraiméadar IP F-Tile JESD204C Intel FPGA IP. 0: Simplex TX nó RX (SYSREF Seachtrach) 1: Déphléacsacha (SYSREF Inmheánach)
sysref_ctrl[16:8]	9'h0	Timthriall dleachta SYSREF nuair a bhíonn cineál SYSREF tréimhsiúil nó tréimhsiúil bearna. Ní mór duit an timthriall dleachta a chumrú sula mbeidh an F-Tile JESD204C IP as athshocrú. Uasluach = (E*SYSREF_MULP*32)-1 Le haghaidh example: Timthriall dleachta 50% = (E*SYSREF_MULP*32)/2 Mainneachtainíonn an timthriall dualgais go 50% mura bhfuil an réimse cláir seo cumraithe agat, nó má chumraíonn tú réimse an chláir go 0 nó níos mó ná an t-uasluach a cheadaítear.
sysref_ctrl[17]	1'b0	Rialú láimhe nuair atá cineál SYSREF aon-lámhaigh. Scríobh 1 chun an comhartha SYSREF a shocrú go hard. Scríobh 0 chun an comhartha SYSREF a shocrú go híseal. Ní mór duit 1 a scríobh agus ansin 0 chun bíog SYSREF a chruthú i mód aon lámhaigh.
sysref_ctrl[31:18]	22'h0	Curtha in áirithe.

Athshocraigh Seichimh
Tá an dearadh seo exampTá dhá sheicheamhóir athshocraithe comhdhéanta de le:

• Seicheamh Athshocraigh 0 - Láimhseálann sé an t-athshocrú go fearann ​​sruthaithe TX/RX Avalon, fearann ​​léarscáilithe cuimhne Avalon, croí PLL, TX PHY, croí-TX, agus gineadóir SYSREF.
• Seicheamh Athshocraigh 1 - Láimhseálann sé an t-athshocrú go RX PHY agus RX Core.

SPI 3-Wire
Tá an modúl seo roghnach chun comhéadan SPI a thiontú go 3-sreang.

Córas PLL
Tá trí PLL córais ar bord ag F-tile. Is iad na PLLanna córais seo an phríomhfhoinse clog le haghaidh trasnú crua IP (MAC, PCS, agus FEC) agus EMIB. Ciallaíonn sé seo, nuair a úsáideann tú modh clogála PLL an chórais, nach ndéanann an clog PMA na bloic a chlog agus níl siad ag brath ar chlog a thagann ó chroílár FPGA. Ní ghineann gach córas PLL ach an clog a bhaineann le comhéadan minicíochta amháin. Le haghaidh example, tá dhá PLL córais ag teastáil uait chun comhéadan amháin a rith ag 1 GHz agus comhéadan amháin ag 500 MHz. Trí chóras PLL a úsáid is féidir leat gach lána a úsáid go neamhspleách gan athrú ar chlog an lána a chuireann isteach ar lána sa chomharsanacht.
Is féidir le gach córas PLL ceann ar bith d’ocht gclog tagartha FGT a úsáid. Is féidir le PLLanna córais clog tagartha a roinnt nó cloig tagartha éagsúla a bheith acu. Is féidir le gach comhéadan an córas PLL a úsáideann sé a roghnú, ach, nuair a roghnaítear é, tá sé socraithe, ní féidir é a athchumrú le hathchumrú dinimiciúil.

Eolas Gaolmhar
Ailtireacht F-tíl agus Treoir Úsáideora PMA agus FEC Direct PHY IP

Tuilleadh faisnéise faoi mhodh clogála PLL an chórais i bhfeistí Intel Agilex F-tile.

Gineadóir Patrún agus Seiceálaí
Tá an gineadóir patrún agus an seiceálaí úsáideach chun sonraí a chruthú samples agus monatóireacht chun críocha tástála.
Tábla 11. Gineadóir Patrún Tacaithe

Gineadóir Patrún	Cur síos
Gineadóir patrún PRBS	Dearadh an F-Tile JESD204C example PRBS Tacaíonn gineadóir patrún leis an méid seo a leanas polynomials: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp gineadóir patrún	Tá an ramp méaduithe luach patrún faoi 1 in aghaidh gach s ina dhiaidh sinample leithead an ghineadóra N, agus rollaíonn sé anonn go 0 nuair a bhíonn gach giotán sa samptá 1. Cumasaigh an ramp gineadóir patrún trí 1 go giotán 2 de chlár tst_ctl an bhloc rialaithe ED a scríobh.
Cainéal ordú ramp gineadóir patrún	Dearadh an F-Tile JESD204C example tacaíonn cainéal ordaithe ramp gineadóir patrún in aghaidh an lána. Tá an ramp méaduithe luach patrún de 1 in aghaidh 6 ghiotán d'fhocail ordaithe. Is patrún incriminte é an síol tosaigh thar gach lána.

Tábla 12. Seiceálaí Patrún Tacaithe

Seiceálaí Patrún	Cur síos
Seiceálaí patrún PRBS	Déantar an síol scrambling sa seiceálaí patrún féin-shioncronú nuair a bhaineann IP Tile-F JESD204C ailíniú deisce amach. Éilíonn an seiceálaí patrún 8 octets chun an síol scrambling féin-shioncrónú.
Ramp seiceálaí patrún	Na chéad sonraí bailí sample haghaidh gach tiontaire (M) luchtaithe mar luach tosaigh an ramp patrún. Sonraí ina dhiaidh sin sampní mór na luachanna les a mhéadú faoi 1 i ngach timthriall cloig suas go dtí an t-uasmhéid agus ansin rolladh anonn go 0.

Seiceálaí Patrún	Cur síos
	Le haghaidh example, nuair a S=1, N=16 agus WIDTH_MULP = 2, is é an leithead sonraí in aghaidh an tiontaire S * WIDTH_MULP * N = 32. Na sonraí uasta sampIs é luach le 0xFFFF. Tá an ramp fíoraíonn seiceálaí patrún go bhfaightear patrúin comhionanna ar fud na dtiontairí go léir.
Cainéal ordú ramp seiceálaí patrún	Dearadh an F-Tile JESD204C example tacaíonn cainéal ordaithe ramp seiceálaí patrún. Tá an chéad fhocal ordaithe (6 giotán) a fuarthas luchtaithe mar an luach tosaigh. Caithfidh focail ordaithe ina dhiaidh sin sa lána céanna incrimint suas go dtí 0x3F agus rolladh anonn go 0x00. An cainéal ordaithe ramp seiceálaithe patrún do ramp patrúin trasna gach lána.

F-Tíleanna JESD204C TX agus RX IP
Tá an dearadh seo example ceadaítear duit gach TX/RX a chumrú i mód simplex nó i mód déphléacsach.
Ligeann cumraíochtaí déphléacsacha feidhmiúlacht IP a thaispeáint ag baint úsáide as lúb srathach inmheánach nó seachtrach. Ní dhéantar CSRanna laistigh den IP a bharrfheabhsú chun rialú IP agus breathnóireacht stádais a cheadú.

F-Tíleanna JESD204C Design Example Clog agus Athshocraigh

Dearadh an F-Tile JESD204C exampLe Tá sraith de chlog agus comharthaí athshocrú.

Tábla 13 .Dearadh Example Cloig

Comhartha Clog	Treo	Cur síos
mgmt_clk	Ionchur	Clog difreálach LVDS le minicíocht 100 MHz.
refclk_xcvr	Ionchur	Clog tagartha trasghlacadóra le minicíocht ráta/fachtóir sonraí de 33.
refclk_ croí	Ionchur	Croíchlog tagartha leis an minicíocht chéanna le refclk_xcvr.
in_sysref	Ionchur	Comhartha SYSREF. Is é uasmhinicíocht SYSREF ráta sonraí/(66x32xE).
sysref_amach	Aschur
txlink_clk rxlink_clk	Inmheánach	Clog nasc TX agus RX le minicíocht ráta sonraí/66.
txframe_clk rxframe_clk	Inmheánach	Clog fráma TX agus RX le minicíocht ráta sonraí/33 (FCLK_MULP=2) Clog fráma TX agus RX le minicíocht ráta sonraí/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Inmheánach	Clog céime TX agus RX le minicíocht ráta sonraí/66 (FCLK_MULP=2) Bíonn an chéimchlog TX agus RX ard i gcónaí (1'b1) nuair a bhíonn FCLK_MULP=1
spi_SCLK	Aschur	Clog ráta baud SPI le minicíocht 20 MHz.

Nuair a íoslódáil an dearadh exampisteach i bhfeiste FPGA, cinntíonn imeacht inmheánach ninit_done go bhfuil an JTAG go Avalon Máistir droichead á athshocrú chomh maith leis na bloic eile.

Tá a athshocrú neamhspleách ag gineadóir SYSREF chun caidreamh asincrónach d’aon ghnó a instealladh do na cloig txlink_clk agus rxlink_clk. Tá an modh seo níos cuimsithí maidir le comhartha SYSREF a aithris ó shlis clog seachtrach.

Tábla 14 . Dearadh Example Athshocraigh

Athshocraigh Comhartha	Treo	Cur síos
domhanda_chéad_n	Ionchur	Brúigh athshocrú domhanda an chnaipe do gach bloc, ach amháin an JTAG go droichead Máistir Avalon.
ninit_déanta	Inmheánach	Aschur ó Athshocrú Eisiúint IP don JTAG go droichead Máistir Avalon.
edctl_rst_n	Inmheánach	Athshocraíonn J an bloc Rialaithe EDTAG go droichead Máistir Avalon. Ní athshocraíonn na calafoirt hw_rst agus global_rst_n an bloc Rialaithe ED.
hw_chéad	Inmheánach	Dearbhaigh agus deassert hw_rst trí scríobh chuig an gclár rst_ctl den bhloc Rialaithe ED. Dearbhaíonn mgmt_rst_in_n cathain a dhearbhaítear hw_rst.
mgmt_chéad_in_n	Inmheánach	Athshocraigh le haghaidh comhéadain léarscáilithe cuimhne Avalon de IPanna éagsúla agus ionchuir seicheamhóirí athshocraithe:  j20c_reconfig_reset le haghaidh F-Tile JESD204C IP déphléacsacha PHY Dúchasach spi_rst_n le haghaidh máistir SPI pio_rst_n maidir le stádas agus rialú PIO reset_in0 calafort athshocraithe seicheamhóir 0 agus 1 Dearbhaíonn an calafort global_rst_n, hw_rst, nó edctl_rst_n athshocrú ar mgmt_rst_in_n.
sysref_rst_n	Inmheánach	Athshocraigh do bhloc gineadóra SYSREF sa bhloc Rialaithe ED ag baint úsáide as an gcalafort athshocraithe seicheamhóir 0 reset_out2. Deassert an seicheamhóir athshocraithe 0 reset_out2 port an athshocrú má tá an croí PLL glasáilte.
croí_pll_chéad	Inmheánach	Athshocraigh an croí PLL tríd an gcalafort athshocraithe seicheamhóir 0 reset_out0. Athshocraíonn an croí PLL nuair a dhearbhaítear athshocrú mgmt_rst_in_n.
j204c_tx_avs_rst_n	Inmheánach	Athshocraíonn sé an comhéadan cuimhne-mhapáilte F-Tile JESD204C TX Avalon trí sheicheamhóir athshocraithe 0. Dearbhaíonn comhéadan léarscáilithe cuimhne TX Avalon nuair a dhearbhaítear mgmt_rst_in_n.
j204c_rx_avs_rst_n	Inmheánach	Athshocraíonn sé an comhéadan cuimhne-mhapáilte F-Tile JESD204C TX Avalon trí sheicheamhóir athshocraithe 1. Dearbhaíonn comhéadan léarscáilithe cuimhne RX Avalon nuair a dhearbhaítear mgmt_rst_in_n.
j204c_tx_chéad_n	Inmheánach	Athshocraigh an nasc F-Tile JESD204C TX agus sraitheanna iompair i txlink_clk, agus txframe_clk, fearainn. Athshocraíonn an seicheamhóir athshocraithe 0 calafort reset_out5 j204c_tx_rst_n. Dessert seo athshocrú má tá an croí PLL glasáilte, agus na comharthaí tx_pma_ready agus tx_ready dearbhaithe.
j204c_rx_chéad_n	Inmheánach	Athshocraigh an nasc F-Tile JESD204C RX nasc agus sraitheanna iompair i bhfearainn, rxlink_clk, agus rxframe_clk.

Athshocraigh Comhartha	Treo	Cur síos
		Athshocraíonn an calafort athshocraithe seicheamhóir 1 reset_out4 j204c_rx_rst_n. Dessert seo athshocraigh má tá an croí PLL glasáilte, agus na comharthaí rx_pma_ready agus rx_ready dearbhaithe.
j204c_tx_chéad_ack_n	Inmheánach	Comhartha croitheadh ​​láimhe a athshocrú le j204c_tx_rst_n.
j204c_rx_chéad_ack_n	Inmheánach	Comhartha croitheadh ​​láimhe a athshocrú le j204c_rx_rst_n.

Fíor 8 . Léaráid Ama don Dearadh Example Athshocraigh

F-Tíleanna JESD204C Design Example Comharthaí

Tábla 15. Comharthaí Comhéadain an Chórais

Comhartha	Treo	Cur síos
Cloig agus Athshocraigh
mgmt_clk	Ionchur	Clog 100 MHz le haghaidh bainistíochta córais.
refclk_xcvr	Ionchur	Clog tagartha le haghaidh F-tile UX QUAD agus System PLL. Comhionann le ráta/fachtóir sonraí de 33.
refclk_ croí	Ionchur	Clog tagartha croí PLL. Baineann sé leis an minicíocht clog céanna le refclk_xcvr.
in_sysref	Ionchur	Comhartha SYSREF ó ghineadóir SYSREF seachtrach do chur chun feidhme Fo-aicme 204 JESD1C.
sysref_amach	Aschur	Comhartha SYSREF do chur chun feidhme Fo-aicme 204 JESD1C ginte ag an bhfeiste FPGA le haghaidh dearadh example nasc cuspóir tosaighú amháin.

 

Comhartha	Treo	Cur síos
SPI
spi_SS_n[2:0]	Aschur	Gníomhach íseal, SPI sclábhaí roghnaigh comhartha.
spi_SCLK	Aschur	Clog sraitheach SPI.
spi_sdio	Ionchur/Aschur	Sonraí aschuir ón máistir chuig an sclábhaí seachtrach. Sonraí ionchuir ó sclábhaí seachtrach go máistreacht.

Comhartha	Treo	Cur síos
Nóta:Nuair atá rogha Gin Modúl SPI 3-Wire cumasaithe.
spi_MISO Nóta: Nuair nach bhfuil rogha Gin Modúl SPI 3-Wire cumasaithe.	Ionchur	Sonraí ionchuir ó sclábhaí seachtrach chuig an máistir SPI.
spi_MOSI Nóta: Nuair nach bhfuil rogha Gin Modúl SPI 3-Wire cumasaithe.	Aschur	Sonraí aschuir ó mháistir SPI chuig an sclábhaí seachtrach.

 

Comhartha	Treo	Cur síos
ADC/DAC
tx_serial_data[LINK*L-1:0]	Aschur	Sonraí difreálach aschuir sraitheach ardluais chuig DAC. Tá an clog leabaithe sa sruth sonraí sraitheach.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Ionchur	Sonraí ionchuir sraitheach ardluais difreálach ó ADC. Déantar an clog a aisghabháil ón sruth sonraí sraitheach.
rx_serial_data_n[LINK*L-1:0]

 

Comhartha	Treo	Cur síos
Cuspóir Ginearálta I/O
user_led[3:0]	Aschur	Léiríonn an stádas do na coinníollacha seo a leanas: [0]: ríomhchlárú SPI déanta [1]: Earráid naisc TX [2]: Earráid naisc RX [3]: Earráid seiceála patrúin do shonraí sruthú Avalon
user_dip[3:0]	Ionchur	Ionchur lasc mód úsáideora DIP: [0]: Cumasaítear lúb siar sraitheach inmheánach [1]: Cumasaítear SYSREF arna ghiniúint ag FPGA [3:2]: Curtha in áirithe

 

Comhartha	Treo	Cur síos
As-bhanna (OOB) agus Stádas
rx_patchk_data_error[LINK-1:0]	Aschur	Nuair a dhearbhaítear an comhartha seo, léiríonn sé gur bhraith seiceálaí patrún earráid.
rx_link_error[LINK-1:0]	Aschur	Nuair a dhearbhaítear an comhartha seo, léiríonn sé go bhfuil idirbhriseadh dearbhaithe ag JESD204C RX IP.
tx_link_error[LINK-1:0]	Aschur	Nuair a dhearbhaítear an comhartha seo, léiríonn sé go bhfuil idirbhriseadh dearbhaithe ag JESD204C TX IP.
emb_glasáil_amach	Aschur	Nuair a dhearbhaítear an comhartha seo, léiríonn sé go bhfuil glas EMB bainte amach ag JESD204C RX IP.
sh_glas_amach	Aschur	Nuair a dhearbhaítear an comhartha seo, léiríonn sé go bhfuil ceanntásc sioncronaithe JESD204C RX IP glasáilte.

 

Comhartha	Treo	Cur síos
Sruthú Avalon
rx_avst_valid[LINK-1:0]	Ionchur	Léiríonn sé cibé an bhfuil an tiontaire sample sonraí chuig ciseal an fheidhmchláir bailí nó neamhbhailí. 0: Tá na sonraí neamhbhailí 1: Tá na sonraí bailí
rx_avst_sonraí[(TOTAL_SAMPLE*N)-1:0 ]	Ionchur	Tiontaire sample sonraí chuig an gciseal iarratais.

F-Tíleanna JESD204C Design Example Cláir Rialaithe

Dearadh an F-Tile JESD204C example cláir sa bhloc Rialaithe ED úsáid beart-seoladh (32 giotán).

Tábla 16 . Dearadh Example Léarscáil Seoladh
Tá na cláir bhloc Rialaithe ED 32-giotán seo san fhearann ​​mgmt_clk.

Comhpháirt	Seoladh
F-Tíleanna JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tíleanna JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Rialú SPI	0x0102_0000 – 0x0102_001F
Rialú PIO	0x0102_0020 – 0x0102_002F
Stádas PIO	0x0102_0040 – 0x0102_004F
Athshocraigh Seicheamhóir 0	0x0102_0100 – 0x0102_01FF
Athshocraigh Seicheamhóir 1	0x0102_0200 – 0x0102_02FF
Rialú ED	0x0102_0400 – 0x0102_04FF
F-Tíleanna JESD204C transceiver IP PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tábla 17. Cineál Rochtana Clár agus Sainmhíniú
Déanann an tábla seo cur síos ar an gcineál rochtana cláir do IPanna Intel FPGA.

Cineál Rochtana	Sainmhíniú
RO/V	Bogearraí inléite amháin (gan éifeacht ar scríobh). Féadfaidh an luach a athrú.
RW	Léann agus seolann bogearraí an luach giotán reatha. Scríobhann bogearraí agus socraíonn sé an giotán chuig an luach inmhianaithe.
RW1C	Léann agus seolann bogearraí an luach giotán reatha. Scríobhann bogearraí 0 agus níl aon éifeacht aige. Scríobhann bogearraí 1 agus glanann sé an giotán go 0 má tá an giotán socraithe go 1 ag crua-earraí. Socraíonn crua-earraí an giotán go 1. Tá tosaíocht níos airde ag Bogearraí soiléir ná mar atá leagtha crua-earraí.

Tábla 18. Léarscáil Seoladh Rialaithe ED

Fritháireamh	Ainm an Chláir
0x00	rst_ctl
0x04	céad_sts0
ar lean…

Fritháireamh	Ainm an Chláir
0x10	rst_sts_braite0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0×8c	tst_earr0

Tábla 19. Bloc Rialúcháin ED agus Cláir Stádais

Beart Fritháireamh	Clár	Ainm	Rochtain	Athshocraigh	Cur síos
0x00	rst_ctl	céad_dearnadh	RW	0x0	Rialú athshocraigh. [0]: Scríobh 1 chun athshocrú a dhearbhú. (hw_rst) Scríobh 0 arís chuig athshocrú deassert. [31:1]: Curtha in áirithe.
0x04	céad_sts0	chéad_stádas	RO/V	0x0	Stádas a athshocrú. [0]: Stádas faoi ghlas Core PLL. [31:1]: Curtha in áirithe.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Stádas braite ciumhais SYSREF do ghineadóir SYSREF inmheánach nó seachtrach. [0]: Léiríonn luach 1 go n-aimsítear ciumhais ardaithe SYSREF le haghaidh oibríocht fho-aicme 1. Féadfaidh bogearraí 1 a scríobh chun an giotán seo a ghlanadh chun ciumhais nua SYSREF a chumasú. [31:1]: Curtha in áirithe.
0x40	sysref_ctl	sysref_contr ol	RW	Conair sonraí déphléacsacha Lámh amháin: 0x00080	Rialú SYSREF. Déan tagairt do Tábla 10 ar leathanach 17 chun tuilleadh eolais a fháil faoi úsáid an chláir seo.
				Tréimhsiúil:	Nóta: Braitheann an luach athshocraithe ar
				0x00081	an cineál SYSREF agus F-Tíleanna
				Gapped- tréimhsiúil:	Socruithe paraiméadar cosán sonraí JESD204C IP.
				0x00082
				Sonraí TX nó RX
				cosán
				Seans amháin:
				0x00000
				Tréimhsiúil:
				0x00001
				gapped-
				tréimhsiúil:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Stádas SYSREF. Sa chlár seo tá an tréimhse SYSREF is déanaí agus socruithe na dtimthriallta dualgais atá ag gineadóir inmheánach SYSREF. Déan tagairt do Tábla 9 ar leathanach 16 le haghaidh luach dlíthiúil na tréimhse SYSREF agus an timthrialla dleachta.
ar lean…

Beart Fritháireamh	Clár	Ainm	Rochtain	Athshocraigh	Cur síos
					[8:0]: Tréimhse SYSREF. Nuair is é an luach 0xFF, an Tréimhse SYSREF = 255 Nuair a bheidh an luach más rud é 0x00, an tréimhse SYSREF = 256. [17:9]: timthriall dleachta SYSREF. [31:18]: Curtha in áirithe.
0x80	tst_ctl	tst_rialú	RW	0x0	Rialú tástála. Úsáid an clár seo chun patrúin tástála éagsúla a chumasú don ghineadóir patrún agus don seiceálaí. [1:0] = Réimse in áirithe [2] = ramp_tástáil_ctl 1'b0 = Cumasaíonn sé gineadóir patrún agus seiceálaí PRBS 1'b1 = Cumasaigh ramp gineadóir patrún agus seiceálaí [31:3]: Curtha in áirithe.
0×8c	tst_earr0	tst_earráid	RW1C	0x0	Bratach earráide do Nasc 0. Nuair atá an giotán 1'b1, léiríonn sé gur tharla earráid. Ba chóir duit an earráid a réiteach sula scríobhann tú 1'b1 chuig an giotán faoi seach chun an bhratach earráide a ghlanadh. [0] = Earráid seiceála patrún [1] = tx_link_error [2] = rx_link_error [3] = Earráid seiceála patrún ordaithe [31:4]: Forchoimeádta.

Stair Athbhreithnithe Doiciméid don F-Tile JESD204C Intel FPGA IP Design Example Treoir Úsáideora

Leagan Doiciméid	Intel Quartus Príomh-leagan	Leagan IP	Athruithe
2021.10.11	21.3	1.0.0	Eisiúint tosaigh.

Doiciméid / Acmhainní

intel F-Tile JESD204C Intel FPGA IP Design Example [pdfTreoir Úsáideora Tíleanna F JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, Dearadh IP Example, Dearadh Example

Tagairtí

• Lámhleabhar Úsáideora