F-Tile JESD204C Intel FPGA IP Design Example

Kuhusu F-Tile JESD204C Intel® FPGA IP Design Exampna Mwongozo wa Mtumiaji

Mwongozo huu wa mtumiaji hutoa vipengele, miongozo ya matumizi, na maelezo ya kina kuhusu muundo wa zamaniamples kwa F-Tile JESD204C Intel® FPGA IP kwa kutumia vifaa vya Intel Agilex™.

Hadhira inayokusudiwa

Hati hii imekusudiwa:

• Mbunifu wa kubuni kufanya uteuzi wa IP wakati wa awamu ya kupanga muundo wa kiwango cha mfumo
• Wasanifu wa maunzi wakati wa kuunganisha IP katika muundo wa kiwango cha mfumo wao
• Wahandisi wa uthibitishaji wakati wa uigaji wa kiwango cha mfumo na awamu ya uthibitishaji wa maunzi

Nyaraka Zinazohusiana
Jedwali lifuatalo linaorodhesha hati zingine za marejeleo ambazo zinahusiana na F-Tile JESD204C Intel FPGA IP.

Jedwali 1. Nyaraka Zinazohusiana

Rejea	Maelezo
Mwongozo wa Mtumiaji wa IP wa F-Tile JESD204C Intel FPGA	Hutoa maelezo kuhusu F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Vidokezo vya Kutolewa vya IP vya Intel FPGA	Huorodhesha mabadiliko yaliyofanywa kwa F-Tile JESD204C F-Tile JESD204C katika toleo mahususi.
Karatasi ya data ya Kifaa cha Intel Agilex	Hati hii inaelezea sifa za umeme, sifa za kubadili, vipimo vya usanidi, na muda wa vifaa vya Intel Agilex.

Vifupisho na Kamusi

Jedwali 2. Orodha ya Vifupi

Kifupi	Upanuzi
LEMC	Saa Iliyoongezwa ya Vizuizi vingi vya Karibu
FC	Kiwango cha saa ya fremu
ADC	Kigeuzi cha Analogi hadi Dijitali
DAC	Kigeuzi Dijitali hadi Analogi
DSP	Kichakataji cha Mawimbi ya Dijiti
TX	Kisambazaji
RX	Mpokeaji

Kifupi	Upanuzi
DLL	Safu ya kiungo cha data
CSR	Rejesta ya udhibiti na hali
CRU	Saa na Weka upya Kitengo
ISR	Kukatiza Utaratibu wa Huduma
FIFO	Kwanza-Kwa-Kwanza-Nje
SERDES	Serializer Deserializer
ECC	Hitilafu ya Kurekebisha Msimbo
FEC	Marekebisho ya Hitilafu ya Mbele
SERR	Utambuzi wa Hitilafu Moja (katika ECC, inaweza kusahihishwa)
DER	Utambuzi wa Makosa Maradufu (katika ECC, mbaya)
PRBS	Mfuatano wa binary wa uwongo
MAC	Kidhibiti cha Ufikiaji wa Midia. MAC inajumuisha safu ndogo ya itifaki, safu ya usafirishaji na safu ya kiungo cha data.
PHY	Tabaka la Kimwili. PHY kwa kawaida inajumuisha safu halisi, SEDES, viendeshaji, vipokezi na CDR.
PCS	Safu ndogo ya Usimbaji wa Kimwili
PMA	Kiambatisho cha Kimwili cha Kati
RBD	Kuchelewa kwa Buffer ya RX
UI	Muda wa kitengo = muda wa biti ya serial
Idadi ya RBD	RX Buffer Kuchelewesha kuwasili kwa njia ya hivi punde
RBD kukabiliana	RX Buffer Kuchelewa kutolewa fursa
SH	Sawazisha kichwa
TL	Safu ya uchukuzi
EMIB	Daraja lililopachikwa la Multi-die Interconnect

Jedwali 3. Orodha ya Faharasa

Muda	Maelezo
Kifaa cha Kubadilisha	Kigeuzi cha ADC au DAC
Kifaa cha Mantiki	FPGA au ASIC
Oktet	Kundi la biti 8, zinazotumika kama ingizo kwa kisimbaji cha 64/66 na kutoa kutoka kwa avkodare.
Nibble	Seti ya biti 4 ambayo ni kitengo cha msingi cha kufanya kazi cha vipimo vya JESD204C
Zuia	Alama ya 66-bit inayozalishwa na mpango wa usimbaji 64/66
Kiwango cha Mstari	Kiwango cha data cha ufanisi cha kiungo cha serial Kiwango cha Lane = (Mx Sx N'x 66/64 x FC) / L
Saa ya Kiungo	Saa ya Kiungo = Kiwango cha Lane Line/66.
Fremu	Seti ya pweza mfululizo ambapo nafasi ya kila pweza inaweza kutambuliwa kwa kurejelea ishara ya upatanishi wa fremu.
Saa ya Fremu	Saa ya mfumo inayofanya kazi kwa kasi ya fremu, hiyo lazima iwe saa ya kiungo 1x na 2x.

Muda	Maelezo
Sampchini kwa saa ya fremu	Sampchini kwa saa, jumla ya samples katika saa ya fremu kwa kifaa cha kubadilisha fedha.
LEMC	Saa ya ndani inayotumika kupanga mpaka wa vizuizi vingi vilivyopanuliwa kati ya vichochoro na marejeleo ya nje (SYSREF au Kikundi kidogo cha 1).
Kikundi 0	Hakuna msaada kwa muda wa kubainika. Data inapaswa kutolewa mara moja kwenye njia hadi mstari wa meza kwenye mpokeaji.
Kikundi 1	Ucheleweshaji wa kuamua kwa kutumia SYSREF.
Kiungo cha Multipoint	Viungo kati ya kifaa na vifaa 2 au zaidi vya kubadilisha fedha.
Usimbaji wa 64B / 66B	Msimbo wa mstari unaoweka data ya biti 64 hadi biti 66 ili kuunda kizuizi. Muundo wa data ya kiwango cha msingi ni kizuizi kinachoanza na kichwa cha kusawazisha 2-bit.

Jedwali 4. Alama

Muda	Maelezo
L	Idadi ya njia kwa kila kifaa cha kubadilisha fedha
M	Idadi ya vigeuzi kwa kila kifaa
F	Idadi ya pweza kwa kila fremu kwenye njia moja
S	Idadi ya sampinasambazwa kwa kila kigeuzi kimoja kwa kila mzunguko wa fremu
N	Azimio la kibadilishaji
N'	Jumla ya idadi ya biti kwa kila sample katika muundo wa data ya mtumiaji
CS	Idadi ya biti za udhibiti kwa kila ubadilishaji sample
CF	Idadi ya maneno ya udhibiti kwa kila kipindi cha saa ya fremu kwa kila kiungo
HD	Umbizo la data ya mtumiaji wa Msongamano wa Juu
E	Idadi ya vizuizi vingi katika vizuizi vingi vilivyopanuliwa

F-Tile JESD204C Intel FPGA IP Design Exampna Mwongozo wa Kuanza Haraka

Muundo wa IP wa F-Tile JESD204C Intel FPGA wa zamaniamples kwa ajili ya vifaa vya Intel Agilex huangazia benchi la majaribio linaloiga na muundo wa maunzi unaoauni ujumuishaji na majaribio ya maunzi.
Unaweza kutengeneza muundo wa zamani wa F-Tile JESD204Camples kupitia katalogi ya IP katika programu ya Intel Quartus® Prime Pro Edition.

Kielelezo 1. Maendeleo Stages kwa Kubuni Example

Kubuni Example Block Mchoro

Kielelezo 2. F-Tile JESD204C Design Example Mchoro wa Block wa kiwango cha juu

Ubunifu wa zamaniample ina moduli zifuatazo:

• Mfumo wa Mbuni wa Jukwaa
  • F-Tile JESD204C Intel FPGA IP
  • JTAG kwa daraja la Avalon Master
  • Kidhibiti Sambamba cha I/O (PIO).
  • Kiolesura cha Bandari ya Ufuatiliaji (SPI)—moduli kuu— IOPLL
  • Jenereta ya SYSREF
  • Example Design (ED) Dhibiti CSR
  • Weka upya vifuatavyo
• Mfumo wa PLL
• Jenereta ya muundo
• Kikagua muundo

Jedwali 5. Kubuni Exampna Moduli

Vipengele	Maelezo
Mfumo wa Mbuni wa Jukwaa	Mfumo wa Muundaji wa Mifumo huanzisha njia ya data ya IP ya F-Tile JESD204C na viambajengo vinavyosaidia.
F-Tile JESD204C Intel FPGA IP	Mfumo huu mdogo wa Mbuni wa Mfumo una IPs za TX na RX F-Tile JESD204C zilizoidhinishwa pamoja na duplex PHY.
JTAG kwa daraja la Avalon Master	Daraja hili hutoa ufikiaji wa mwenyeji wa kiweko cha mfumo kwa IP iliyopangwa kwa kumbukumbu katika muundo kupitia JTAG kiolesura.
Kidhibiti Sambamba cha I/O (PIO).	Kidhibiti hiki hutoa kiolesura kilichopangwa kwa kumbukumbu kwa sampling na kuendesha bandari za I/O za madhumuni ya jumla.
SPI bwana	Moduli hii hushughulikia uhamishaji wa mfululizo wa data ya usanidi hadi kiolesura cha SPI kwenye mwisho wa kigeuzi.
Jenereta ya SYSREF	Jenereta ya SYSREF hutumia saa ya kiunganishi kama saa ya marejeleo na hutoa mipigo ya SYSREF kwa IP ya F-Tile JESD204C. Kumbuka: Ubunifu huu wa zamaniample hutumia jenereta ya SYSREF kuonyesha uanzishaji wa kiungo cha IP cha F-Tile JESD204C. Katika kiwango cha mfumo cha F-Tile JESD204C subclass 1, lazima uzalishe SYSREF kutoka chanzo sawa na saa ya kifaa.
IOPLL	Ubunifu huu wa zamaniample hutumia IOPLL kutengeneza saa ya mtumiaji kwa ajili ya kusambaza data kwenye F-Tile JESD204C IP.
Udhibiti wa ED CSR	Sehemu hii hutoa udhibiti wa ugunduzi wa SYSREF na hali, na udhibiti wa muundo wa jaribio na hali.
Weka upya vifuatavyo	Ubunifu huu wa zamaniample ina vifuatavyo 2 vya kuweka upya: Weka upya Mfuatano 0—Hushughulikia uwekaji upya kwa kikoa cha utiririshaji cha TX/RX Avalon®, kikoa kilichopangwa kwa kumbukumbu cha Avalon, msingi wa PLL, TX PHY, msingi wa TX, na jenereta ya SYSREF. Weka Upya Mfuatano wa 1—Hushughulikia uwekaji upya kwa RX PHY na RX msingi.
Mfumo wa PLL	Chanzo cha saa msingi cha kivuko cha F-tile cha IP na EMIB.
Jenereta ya muundo	Jenereta ya muundo hutoa PRBS au ramp muundo.
Kikagua muundo	Kikagua muundo huthibitisha PRBS au ramp muundo uliopokelewa, na huripoti hitilafu inapopata kutolingana kwa data sample.

Mahitaji ya Programu

Intel hutumia programu ifuatayo kujaribu muundo wa zamaniamples katika mfumo wa Linux:

• Programu ya Intel Quartus Prime Pro Edition
• Kiigaji cha Questa*/ModelSim* au VCS*/VCS MX

Kuzalisha Kubuni

Ili kuunda muundo wa zamaniample kutoka kwa hariri ya parameta ya IP:

1. Unda mradi unaolenga familia ya kifaa cha Intel Agilex F-tile na uchague kifaa unachotaka.
2. Katika Katalogi ya IP, Vyombo ➤ Katalogi ya IP, chagua F-Tile JESD204C Intel FPGA IP.
3. Bainisha jina la kiwango cha juu na folda ya utofauti wako maalum wa IP. Bofya Sawa. Kihariri cha kigezo huongeza kiwango cha juu cha .ip file kwa mradi wa sasa kiotomatiki. Ukiombwa kuongeza wewe mwenyewe .ip file kwa mradi, bofya Mradi ➤ Ongeza/ Ondoa Files katika Mradi wa kuongeza file.
4. Chini ya Exampkwenye kichupo cha Kubuni, taja muundo wa zamaniample vigezo kama ilivyoelezwa katika Kubuni Example Vigezo.
5. Bofya Tengeneza Exampna Ubunifu.

Programu inazalisha muundo wote files katika saraka ndogo. Haya files zinahitajika kuendesha simulation na mkusanyiko.

Kubuni Example Vigezo
Kihariri cha kigezo cha F-Tile JESD204C Intel FPGA IP kinajumuisha Example kichupo cha Kubuni ili ubainishe vigezo fulani kabla ya kutoa muundo wa zamaniample.

Jedwali 6. Vigezo katika ExampKichupo cha Kubuni

Kigezo	Chaguo	Maelezo
Chagua Ubunifu	Udhibiti wa Console ya Mfumo Hakuna	Chagua kidhibiti cha kiweko cha mfumo ili kufikia muundo wa zamaniample data kupitia koni ya mfumo.
Uigaji	Washa zima	Washa ili IP itengeneze yanayohitajika files kwa kuiga muundo wa zamaniample.
Usanisi	Washa zima	Washa ili IP itengeneze yanayohitajika files kwa mkusanyiko wa Intel Quartus Prime na maonyesho ya maunzi.
Muundo wa HDL (kwa uigaji)	Verilog VDHL	Chagua umbizo la HDL la RTL files kwa uigaji.
Muundo wa HDL (kwa usanisi)	Verilog pekee	Chagua umbizo la HDL la RTL files kwa usanisi.

Kigezo	Chaguo	Maelezo
Tengeneza moduli ya SPI ya waya 3	Washa zima	Washa ili kuwezesha kiolesura cha SPI cha waya-3 badala ya waya-4.
Njia ya Sysref	Risasi moja Mara kwa mara Pengo la mara kwa mara	Chagua iwapo ungependa mpangilio wa SYSREF uwe modi ya mpigo wa mdundo mmoja, wa mara kwa mara au ulio na nafasi, kulingana na mahitaji yako ya muundo na kubadilika kwa wakati. Risasi moja—Chagua chaguo hili ili kuwezesha SYSREF kuwa hali ya mpigo wa risasi moja. Thamani ya biti ya rejista ya sysref_ctrl[17] ni 0. Baada ya F-Tile JESD204C IP kuweka upya vyakula, badilisha thamani ya rejista ya sysref_ctrl[17] kutoka 0 hadi 1, kisha hadi 0, kwa mpigo wa SYSREF wa risasi moja. Periodic—SYSREF katika hali ya muda ina mzunguko wa wajibu wa 50:50. Kipindi cha SYSREF ni E*SYSREF_MULP. Kipindi kilicho na nafasi—SYSREF ina mzunguko wa wajibu unaoweza kupangwa wa uzito wa mzunguko wa saa 1 ya kiungo. Kipindi cha SYSREF ni E*SYSREF_MULP. Kwa mpangilio wa mzunguko wa ushuru ulio nje ya safu, kizuizi cha kizazi cha SYSREF kinapaswa kuathiri kiotomatiki mzunguko wa wajibu wa 50:50. Rejea SYSREF Jenereta kwa habari zaidi kuhusu SYSREF kipindi.
Chagua bodi	Hakuna	Chagua ubao wa muundo wa zamaniample. Hakuna—Chaguo hili halijumuishi vipengele vya maunzi vya muundo wa zamaniample. Majukumu yote ya pini yatawekwa kwenye pini pepe.
Mtindo wa Mtihani	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Chagua jenereta ya muundo na muundo wa mtihani wa kusahihisha. Jenereta ya muundo—JESD204C inasaidia jenereta ya muundo wa PRBS kwa kila dataample. Hii inamaanisha kuwa upana wa data ni chaguo la N+CS. Jenereta ya muundo wa PRBS na kikagua ni muhimu kwa kuunda data sample kichocheo cha majaribio na hakioani na hali ya majaribio ya PRBS kwenye kigeuzi cha ADC/DAC. Ramp Jenereta ya muundo—Safu ya kiungo ya JESD204C hufanya kazi kama kawaida lakini usafirishaji baadaye umezimwa na ingizo kutoka kwa kiumbiza hupuuzwa. Kila njia husambaza mkondo unaofanana wa pweza ambao huongezeka kutoka 0x00 hadi 0xFF na kisha kurudia. Ramp mtihani wa muundo unawezeshwa na prbs_test_ctl. Kikagua Muundo cha PRBS—JESD204C PRBS kinyang'anyiro kinasawazisha kibinafsi na inatarajiwa kwamba wakati msingi wa IP utaweza kusimbua unganisho, mbegu inayotamba tayari imesawazishwa. PRBS kutafuta mbegu itachukua pweza 8 ili kujianzisha yenyewe. Ramp Kikagua Muundo—JESD204C kutafuta kunasawazisha kibinafsi na inatarajiwa kwamba wakati msingi wa IP utaweza kusimbua unganisho, mbegu inayotamba tayari imesawazishwa. Oktet ya kwanza halali imepakiwa kama ramp thamani ya awali. Data inayofuata lazima iongezeke hadi 0xFF na kuvuka hadi 0x00. Ramp Kikagua muundo kinapaswa kuangalia muundo unaofanana katika njia zote.
Washa mzunguko wa ndani wa mfululizo	Washa zima	Chagua kitanzi cha ndani cha serial.
Washa Kituo cha Amri	Washa zima	Chagua muundo wa kituo cha amri.

Muundo wa Saraka
Muundo wa F-Tile JESD204C example saraka zina zinazozalishwa files kwa muundo wa zamaniampchini.

Kielelezo cha 3. Muundo wa Saraka ya F-Tile JESD204C Intel Agilex Design Example

Jedwali 7. Saraka Files

Folda	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulizi/mshauri	modelim_sim.tcl TB_top_waveform.do
simulizi/synopsy	vcs vcs_sim.sh TB_top_wave_ed.do vcsmx vcsmx_sim.sh TB_top_wave_ed.do

Kuiga Usanifu Exampkwenye Testbench

Ubunifu wa zamaniample testbench inaiga muundo wako uliotengenezwa.

Kielelezo 4. Utaratibu

Ili kuiga muundo, fanya hatua zifuatazo:

1. Badilisha saraka ya kufanya kazi kuwaample_design_directory>/simulation/ .
2. Katika mstari wa amri, endesha script ya simulation. Jedwali hapa chini linaonyesha amri za kuendesha simulators zinazotumika.

Mwimbaji	Amri
Questa/ModelSim	vsim -fanya modelim_sim.tcl
	vsim -c -do modelsim_sim.tcl (bila Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Uigaji huisha kwa ujumbe unaoonyesha kama ukimbiaji ulifanikiwa au la.

Kielelezo 5. Uigaji Mafanikio
Takwimu hii inaonyesha ujumbe wa uigaji uliofaulu wa kiigaji cha VCS.

Kuandaa Kubuni Example

Kukusanya toleo la mkusanyo pekeeampkwa mradi huo, fuata hatua hizi:

1. Hakikisha muundo wa ujumuishaji wa zamaniampkizazi kimekamilika.
2. Katika programu ya Intel Quartus Prime Pro Edition, fungua mradi wa Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. Kwenye menyu ya Uchakataji, bofya Anza Kukusanya.

Maelezo ya Kina ya Muundo wa F-Tile JESD204C Example

Muundo wa F-Tile JESD204C example huonyesha utendakazi wa utiririshaji data kwa kutumia modi ya kurudi nyuma.
Unaweza kutaja mipangilio ya vigezo vya chaguo lako na kutoa muundo wa zamaniample.
Ubunifu wa zamaniample inapatikana tu katika hali ya duplex kwa lahaja ya Base na PHY. Unaweza kuchagua Base pekee au lahaja PHY pekee lakini IP itazalisha muundo wa zamaniample kwa Base na PHY.

Kumbuka:  Baadhi ya usanidi wa kiwango cha juu cha data huenda ushindwe kuweka muda. Ili kuepuka hitilafu ya muda, zingatia kubainisha thamani ya chini ya kizidishi cha saa ya fremu (FCLK_MULP) katika kichupo cha Mipangilio cha kihariri cha kigezo cha F-Tile JESD204C Intel FPGA IP.

Vipengele vya Mfumo

Muundo wa F-Tile JESD204C example hutoa mtiririko wa udhibiti wa msingi wa programu ambao hutumia kitengo cha kudhibiti ngumu na au bila usaidizi wa kiweko cha mfumo.

Ubunifu wa zamaniample huwezesha kiunganishi kiotomatiki katika modi za urejeshaji nyuma wa ndani na nje.

JTAG hadi Avalon Master Bridge
JTAG kwa Avalon Master Bridge hutoa muunganisho kati ya mfumo wa mwenyeji kufikia IP-Tile JESD204C iliyo na kumbukumbu na udhibiti wa IP wa pembeni na rejista za hali kupitia J.TAG kiolesura.

Kielelezo cha 6. Mfumo na JTAG kwa Avalon Master Bridge Core

Kumbuka:  Saa ya mfumo lazima iwe angalau 2X haraka kuliko JTAG saa. Saa ya mfumo ni mgmt_clk (100MHz) katika muundo huu wa zamaniample.

Sambamba I/O (PIO) Msingi
Kiini sambamba cha ingizo/pato (PIO) na kiolesura cha Avalon hutoa kiolesura kilichopangwa kwa kumbukumbu kati ya bandari ya watumwa iliyopangwa kwa kumbukumbu ya Avalon na bandari za I/O za madhumuni ya jumla. Lango la I/O huunganishwa ama kwa mantiki ya mtumiaji kwenye chip, au kwa pini za I/O zinazounganishwa na vifaa vya nje ya FPGA.

Kielelezo cha 7. PIO Core iliyo na Milango ya Kuingiza Data, Milango ya Kutolea Bidhaa, na Usaidizi wa IRQ
Kwa chaguo-msingi, kipengele cha Muundaji wa Mfumo huzima Laini ya Huduma ya Kukatiza (IRQ).

Bandari za PIO I/O zimekabidhiwa katika kiwango cha juu cha HDL file ( hali ya io_ kwa milango ya ingizo, udhibiti wa io_ kwa milango ya pato).

Jedwali lililo hapa chini linaelezea muunganisho wa mawimbi kwa hali na udhibiti wa bandari za I/O hadi swichi ya DIP na LED kwenye kifurushi cha ukuzaji.

Jedwali 8. Bandari za PIO Core I/O

Bandari	Kidogo	Mawimbi
Nje_nje	0	USER_LED programu ya SPI imekamilika
	31:1	Imehifadhiwa
Katika_bandari	0	USER_DIP kitanzi cha ndani cha ufuatiliaji wezesha Zima = 1 Imewashwa = 0
	1	USER_DIP SYSREF inayozalishwa na FPGA imewasha Imezimwa = 1 Imewashwa = 0
	31:2	Imehifadhiwa.

Mwalimu wa SPI
Sehemu kuu ya SPI ni sehemu ya kawaida ya Mbuni wa Mfumo katika maktaba ya kawaida ya Katalogi ya IP. Moduli hii hutumia itifaki ya SPI kuwezesha usanidi wa vigeuzi vya nje (kwa mfanoample, ADC, DAC, na jenereta za saa za nje) kupitia nafasi iliyopangwa ya kusajili ndani ya vifaa hivi.

Bwana wa SPI ana kiolesura cha ramani cha kumbukumbu cha Avalon ambacho huunganishwa na bwana wa Avalon (JTAG hadi daraja kuu la Avalon) kupitia muunganisho wa ramani ya kumbukumbu ya Avalon. Bwana SPI hupokea maagizo ya usanidi kutoka kwa bwana wa Avalon.

Sehemu kuu ya SPI inadhibiti hadi watumwa 32 wa kujitegemea wa SPI. Kiwango cha baud cha SCLK kimeundwa hadi 20 MHz (inaweza kugawanywa na 5).
Moduli hii imesanidiwa kuwa kiolesura cha upana wa 4-bit, 24-bit. Ikiwa chaguo la Moduli ya SPI ya Waya-3 ya Kuzalisha imechaguliwa, moduli ya ziada imeanzishwa ili kubadilisha pato la waya-4 la bwana wa SPI hadi waya-3.

IOPLL
IOPLL hutengeneza saa inayohitajika kuzalisha frame_clk na link_clk. Saa ya marejeleo kwa PLL inaweza kusanidiwa lakini imepunguzwa kwa kiwango cha data/sababu ya 33.

• Kwa muundo wa mfanoample inayoauni kasi ya data ya 24.33024 Gbps, kasi ya saa ya frame_clk na link_clk ni 368.64 MHz.
• Kwa muundo wa mfanoample inayoauni kasi ya data ya 32 Gbps, kasi ya saa ya frame_clk na link_clk ni 484.848 MHz.

Jenereta ya SYSREF
SYSREF ni mawimbi muhimu ya saa kwa vigeuzi vya data vilivyo na kiolesura cha F-Tile JESD204C.

Jenereta ya SYSREF katika muundo wa zamaniample inatumika kwa madhumuni ya onyesho la uanzishaji wa kiungo cha JESD204C IP pekee. Katika utumizi wa kiwango cha mfumo wa JESD204C subclass 1, lazima uzalishe SYSREF kutoka chanzo sawa na saa ya kifaa.

Kwa F-Tile JESD204C IP, kizidishi cha SYSREF (SYSREF_MULP) cha rejista ya udhibiti wa SYSREF hufafanua kipindi cha SYSREF, ambacho ni kizidishio cha n-integer cha kigezo cha E.

Lazima uhakikishe E*SYSREF_MULP ≤16. Kwa mfanoample, ikiwa E=1, mpangilio wa kisheria wa SYSREF_MULP lazima uwe kati ya 1–16, na ikiwa E=3, mpangilio wa kisheria wa SYSREF_MULP lazima uwe kati ya 1–5.

Kumbuka:  Ukiweka SYSREF_MULP ya nje ya masafa, jenereta ya SYSREF itarekebisha mpangilio kuwa SYSREF_MULP=1.
Unaweza kuchagua ikiwa ungependa aina ya SYSREF iwe mpigo wa risasi moja, mara kwa mara, au kipindi kilicho na nafasi kupitia Ex.ample kichupo cha Kubuni katika kihariri cha parameta ya IP ya F-Tile JESD204C Intel FPGA.

Jedwali 9. Examples ya Periodic and Gapped Periodic Counter SYSREF

E	SYSREF_MULP	KIPINDI CHA SYSREF (E*SYSREF_MULP* 32)	Mzunguko wa Wajibu	Maelezo
1	1	32	1..31 (Inaweza kuratibiwa)	Pengo Periodic
1	1	32	16 (Imerekebishwa)	Mara kwa mara
1	2	64	1..63 (Inaweza kuratibiwa)	Pengo Periodic
1	2	64	32 (Imerekebishwa)	Mara kwa mara
1	16	512	1..511 (Inaweza kuratibiwa)	Pengo Periodic
1	16	512	256 (Imerekebishwa)	Mara kwa mara
2	3	19	1..191 (Inaweza kuratibiwa)	Pengo Periodic
2	3	192	96 (Imerekebishwa)	Mara kwa mara
2	8	512	1..511 (Inaweza kuratibiwa)	Pengo Periodic
2	8	512	256 (Imerekebishwa)	Mara kwa mara
2	9 (Haramu)	64	32 (Imerekebishwa)	Pengo Periodic
2	9 (Haramu)	64	32 (Imerekebishwa)	Mara kwa mara

 

Jedwali 10. Rejesta za Udhibiti wa SYSREF
Unaweza kusanidi upya rejista za udhibiti wa SYSREF ikiwa mpangilio wa rejista ni tofauti na mpangilio uliobainisha wakati ulitengeneza muundo wa zamani.ample. Sanidi rejista za SYSREF kabla F-Tile JESD204C Intel FPGA IP haijawekwa upya. Ukichagua jenereta ya nje ya SYSREF kupitia
sysref_ctrl[7] rejista kidogo, unaweza kupuuza mipangilio ya aina ya SYSREF, kizidishi, mzunguko wa wajibu na awamu.

Bits	Thamani Chaguomsingi	Maelezo
sysref_ctrl[1:0]	2'b00: Risasi moja 2'b01: Mara kwa mara 2'b10: Mara kwa mara	Aina ya SYSREF. Thamani chaguo-msingi inategemea mpangilio wa modi ya SYSREF katika faili ya Exampna Ubunifu kichupo kwenye kihariri cha parameta ya F-Tile JESD204C Intel FPGA IP.
sysref_ctrl[6:2]	5'b00001	Kizidishi cha SYSREF. Sehemu hii ya SYSREF_MULP inatumika kwa aina ya SYSREF ya mara kwa mara na yenye mapungufu. Ni lazima usanidi thamani ya kizidishi ili kuhakikisha thamani ya E*SYSREF_MULP iko kati ya 1 hadi 16 kabla ya IP ya Tile JESD204C haijawekwa upya. Ikiwa thamani ya E*SYSREF_MULP iko nje ya masafa haya, thamani ya kizidishi chaguomsingi kuwa 5'b00001.
sysref_ctrl[7]	Njia ya data ya Duplex: 1'b1 Njia ya data ya Simplex TX au RX: 1'b0	SYSREF chagua. Thamani chaguo-msingi inategemea mpangilio wa njia ya data katika Example kichupo cha Kubuni katika kihariri cha parameta ya IP ya F-Tile JESD204C Intel FPGA. 0: Simplex TX au RX (SYSREF ya Nje) 1: Duplex (SYSREF ya Ndani)
sysref_ctrl[16:8]	9'h0	Mzunguko wa wajibu wa SYSREF wakati aina ya SYSREF ni ya mara kwa mara au isiyo na mapengo. Ni lazima uweke mipangilio ya mzunguko wa wajibu kabla ya F-Tile JESD204C IP kukomesha kubadilishwa. Thamani ya juu = (E*SYSREF_MULP*32)-1 Kwa mfanoample: 50% mzunguko wa ushuru = (E*SYSREF_MULP*32)/2 Mzunguko wa wajibu hubadilika kuwa 50% ikiwa hutasanidi uga huu wa usajili, au ukisanidi uga wa sajili kuwa 0 au zaidi ya thamani ya juu inayoruhusiwa.
sysref_ctrl[17]	1'b0	Udhibiti wa mwongozo wakati aina ya SYSREF ni ya risasi moja. Andika 1 ili kuweka mawimbi ya SYSREF kuwa ya juu. Andika 0 ili kuweka mawimbi ya SYSREF kuwa ya chini. Unahitaji kuandika 1 kisha 0 ili kuunda mapigo ya SYSREF katika hali ya risasi moja.
sysref_ctrl[31:18]	22'h0	Imehifadhiwa.

Weka upya Vifuatavyo
Ubunifu huu wa zamaniample ina vifuatavyo viwili vya kuweka upya:

• Weka upya Mfuatano 0—Hushughulikia uwekaji upya kwa kikoa cha kutiririsha cha TX/RX Avalon, kikoa kilichopangwa kwa kumbukumbu cha Avalon, PLL msingi, TX PHY, TX core, na jenereta ya SYSREF.
• Weka Upya Mfuatano wa 1—Hushughulikia uwekaji upya kwa RX PHY na RX Core.

3-Waya SPI
Moduli hii ni ya hiari kubadilisha kiolesura cha SPI hadi waya-3.

Mfumo wa PLL
F-tile ina PLL tatu za mfumo wa ubaoni. PLL za mfumo huu ndio chanzo cha msingi cha saa kwa IP ngumu (MAC, PCS, na FEC) na kuvuka kwa EMIB. Hii ina maana kwamba, unapotumia hali ya saa ya mfumo wa PLL, vitalu havijafungwa na saa ya PMA na haitegemei saa inayotoka kwenye msingi wa FPGA. Kila PLL ya mfumo hutoa tu saa inayohusishwa na kiolesura kimoja cha masafa. Kwa mfanoampna, unahitaji PLL mbili za mfumo ili kuendesha kiolesura kimoja kwa GHz 1 na kiolesura kimoja kwa 500 MHz. Kutumia PLL ya mfumo hukuruhusu kutumia kila njia kwa kujitegemea bila mabadiliko ya saa yanayoathiri njia ya jirani.
Kila PLL ya mfumo inaweza kutumia saa yoyote kati ya nane za marejeleo za FGT. Mfumo wa PLL unaweza kushiriki saa ya marejeleo au kuwa na saa tofauti za marejeleo. Kila kiolesura kinaweza kuchagua mfumo upi wa PLL unaotumia, lakini, ukichaguliwa, umewekwa, hauwezi kusanidiwa tena kwa kutumia usanidi upya unaobadilika.

Habari Zinazohusiana
Usanifu wa F-tile na PMA na Mwongozo wa Mtumiaji wa IP wa FEC moja kwa moja wa PHY

Maelezo zaidi kuhusu hali ya saa ya mfumo wa PLL katika vifaa vya Intel Agilex F-tile.

Jenereta ya muundo na Kisahihisha
Jenereta ya muundo na kikagua ni muhimu kwa kuunda data samples na ufuatiliaji kwa madhumuni ya kupima.
Jedwali 11. Jenereta ya Muundo Inayotumika

Jenereta ya muundo	Maelezo
Jenereta ya muundo wa PRBS	Muundo wa F-Tile JESD204C exampjenereta ya muundo wa PRBS inasaidia viwango vifuatavyo vya polynomia: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp jenereta ya muundo	ramp muundo wa ongezeko la thamani kwa 1 kwa kila s inayofuataample na upana wa jenereta ya N, na inazunguka hadi 0 wakati biti zote kwenye sample ni 1. Washa ramp jenereta ya muundo kwa kuandika 1 hadi biti 2 ya rejista ya tst_ctl ya kizuizi cha kudhibiti ED.
Amri chaneli ramp jenereta ya muundo	Muundo wa F-Tile JESD204C example inasaidia kituo cha amri ramp jenereta ya muundo kwa kila njia. ramp ongezeko la thamani ya muundo kwa 1 kwa kila biti 6 za maneno ya amri. Mbegu ya kuanzia ni muundo wa nyongeza katika vichochoro vyote.

Jedwali 12. Kikagua Muundo Kinachoungwa mkono

Kikagua muundo	Maelezo
Kikagua muundo cha PRBS	Mbegu ya kuchambua katika kikagua muundo husawazishwa yenyewe wakati IP ya F-Tile JESD204C inafanikisha upangaji wa meza. Kikagua muundo kinahitaji pweza 8 ili mbegu inayotambaa ijisawazishe.
Ramp kusahihisha muundo	Data halali ya kwanza sample kwa kila kigeuzi (M) hupakiwa kama thamani ya awali ya ramp muundo. Data iliyofuata sampthamani za les lazima ziongezeke kwa 1 katika kila mzunguko wa saa hadi kiwango cha juu zaidi na kisha kupindua hadi 0.

Kikagua muundo	Maelezo
	Kwa mfanoample, wakati S=1, N=16 na WIDTH_MULP = 2, upana wa data kwa kila kigeuzi ni S * WIDTH_MULP * N = 32. Data ya juu zaidi sampthamani ya le ni 0xFFFF. ramp Kikagua muundo huthibitisha kuwa ruwaza zinazofanana hupokelewa kwa vigeuzi vyote.
Amri chaneli ramp kusahihisha muundo	Muundo wa F-Tile JESD204C example inasaidia kituo cha amri ramp kusahihisha muundo. Neno la kwanza la amri (biti 6) lililopokelewa hupakiwa kama dhamana ya awali. Maneno ya amri yanayofuata katika uchochoro sawa lazima yaongezeke hadi 0x3F na kupinduka hadi 0x00. Kituo cha amri ramp hundi ya kusahihisha muundo kwa ramp mifumo katika njia zote.

F-Tile JESD204C TX na RX IP
Ubunifu huu wa zamaniample hukuruhusu kusanidi kila TX/RX katika hali rahisi au hali duplex.
Mipangilio ya Duplex huruhusu onyesho la utendaji wa IP kwa kutumia mzunguko wa ndani au wa nje wa mfululizo. CSRs ndani ya IP hazijaboreshwa mbali ili kuruhusu udhibiti wa IP na uchunguzi wa hali.

F-Tile JESD204C Design Example Saa na Rudisha

Muundo wa F-Tile JESD204C example ina seti ya saa na kuweka upya ishara.

Jedwali 13.Kubuni Example Saa

Ishara ya Saa	Mwelekeo	Maelezo
mgmt_clk	Ingizo	Saa ya tofauti ya LVDS na mzunguko wa 100 MHz.
refclk_xcvr	Ingizo	Saa ya marejeleo ya kisambaza data yenye marudio ya kiwango cha data/sababu ya 33.
refclk_core	Ingizo	Saa ya marejeleo ya msingi yenye masafa sawa na refclk_xcvr.
katika_sysref	Ingizo	Ishara ya SYSREF. Upeo wa masafa ya SYSREF ni kiwango cha data/(66x32xE).
sysref_out	Pato
txlink_clk rxlink_clk	Ndani	Saa ya kiungo ya TX na RX yenye marudio ya kiwango cha data/66.
txframe_clk rxframe_clk	Ndani	Saa ya fremu ya TX na RX yenye marudio ya kiwango cha data/33 (FCLK_MULP=2) Saa ya fremu ya TX na RX yenye marudio ya kiwango cha data/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Ndani	Saa ya awamu ya TX na RX yenye marudio ya kiwango cha data/66 (FCLK_MULP=2) Saa ya awamu ya TX na RX huwa juu kila wakati (1'b1) wakati FCLK_MULP=1
spi_SCLK	Pato	Saa ya kiwango cha SPI baud na mzunguko wa 20 MHz.

Unapopakia muundo wa zamaniample kwenye kifaa cha FPGA, tukio la ndani la ninit_done linahakikisha kwamba JTAG kwa daraja la Avalon Master limewekwa upya na vile vile vizuizi vingine vyote.

Jenereta ya SYSREF ina uwekaji upya wake huru ili kuingiza uhusiano wa kimakusudi usiolingana kwa saa txlink_clk na rxlink_clk. Njia hii ni ya kina zaidi katika kuiga ishara ya SYSREF kutoka kwa chipu ya saa ya nje.

Jedwali 14. Kubuni Exampna Rudisha

Weka Upya Mawimbi	Mwelekeo	Maelezo
global_rst_n	Ingizo	Weka upya kitufe cha kimataifa kwa vizuizi vyote, isipokuwa JTAG kwa daraja la Avalon Master.
ninit_done	Ndani	Pato kutoka kwa Weka Upya IP ya Toleo la JTAG kwa daraja la Avalon Master.
edctl_rst_n	Ndani	Kizuizi cha Udhibiti wa ED kimewekwa upya na JTAG kwa daraja la Avalon Master. Lango za hw_rst na global_rst_n haziweki upya kizuizi cha Udhibiti wa ED.
hw_kwanza	Ndani	Thibitisha na uondoe hw_rst kwa kuandika kwa rst_ctl rejista ya kizuizi cha ED Control. mgmt_rst_in_n hudai wakati hw_rst inapothibitishwa.
mgmt_rst_in_n	Ndani	Weka upya kwa miingiliano iliyopangwa kwa kumbukumbu ya Avalon ya IPs mbalimbali na ingizo la mpangilio upya:  j20c_reconfig_reset kwa F-Tile JESD204C IP duplex Native PHY spi_rst_n kwa SPI bwana pio_rst_n kwa hali na udhibiti wa PIO reset_in0 lango la kuweka upya mpangilio wa 0 na 1 Mlango wa global_rst_n, hw_rst, au edctl_rst_n umewekwa upya kwenye mgmt_rst_in_n.
sysref_rst_n	Ndani	Weka upya kwa kizuizi cha jenereta cha SYSREF kwenye kizuizi cha Udhibiti wa ED kwa kutumia kifuatacho cha mpangilio 0 reset_out2. Kipanga upya 0 reset_out2 mlango wa dessert huweka upya ikiwa PLL ya msingi imefungwa.
msingi_pll_kwanza	Ndani	Huweka upya PLL ya msingi kupitia mpangilio wa mpangilio upya 0 reset_out0 mlango. PLL msingi huwekwa upya wakati uwekaji upya wa mgmt_rst_in_n unathibitishwa.
j204c_tx_avs_rst_n	Ndani	Huweka upya kiolesura kilichopangwa kwa kumbukumbu ya F-Tile JESD204C TX Avalon kupitia mpangilio wa kuweka upya 0. Kiolesura cha ramani ya kumbukumbu ya TX Avalon kinathibitisha mgmt_rst_in_n inapothibitishwa.
j204c_rx_avs_rst_n	Ndani	Huweka upya kiolesura kilichopangwa kwa kumbukumbu ya F-Tile JESD204C TX Avalon kupitia mpangilio wa kuweka upya 1. Kiolesura cha ramani ya kumbukumbu ya RX Avalon kinadai mgmt_rst_in_n inapothibitishwa.
j204c_tx_rst_n	Ndani	Huweka upya kiungo cha F-Tile JESD204C TX na safu za usafiri katika txlink_clk, na txframe_clk, vikoa. Kipangaji upya 0 reset_out5 mlango upya j204c_tx_rst_n. Kuweka upya desserts huku ikiwa PLL ya msingi imefungwa, na ishara tx_pma_ready na tx_ready zinathibitishwa.
j204c_rx_rst_n	Ndani	Huweka upya kiungo cha F-Tile JESD204C RX na tabaka za usafiri katika vikoa, rxlink_clk, na rxframe_clk.

Weka Upya Mawimbi	Mwelekeo	Maelezo
		Kiratibu 1 cha kuweka upya mlango_out4 huweka upya j204c_rx_rst_n. Uwekaji upya wa vitandaji ikiwa PLL ya msingi imefungwa, na ishara rx_pma_ready na rx_ready zinathibitishwa.
j204c_tx_rst_ack_n	Ndani	Weka upya ishara ya kupeana mikono ukitumia j204c_tx_rst_n.
j204c_rx_rst_ack_n	Ndani	Weka upya ishara ya kupeana mikono kwa kutumia j204c_rx_rst_n.

Kielelezo cha 8. Mchoro wa Muda wa Kubuni Exampna Rudisha

F-Tile JESD204C Design Example Signals

Jedwali 15. Ishara za Kiolesura cha Mfumo

Mawimbi	Mwelekeo	Maelezo
Saa na Rudisha
mgmt_clk	Ingizo	Saa ya MHz 100 kwa usimamizi wa mfumo.
refclk_xcvr	Ingizo	Saa ya marejeleo ya F-tile UX QUAD na System PLL. Sawa na kiwango cha data/sababu ya 33.
refclk_core	Ingizo	Saa ya kumbukumbu ya Core PLL. Hutumia masafa ya saa sawa na refclk_xcvr.
katika_sysref	Ingizo	Ishara ya SYSREF kutoka kwa jenereta ya nje ya SYSREF kwa utekelezaji wa JESD204C Subclass 1.
sysref_out	Pato	Ishara ya SYSREF ya utekelezaji wa JESD204C Subclass 1 inayotolewa na kifaa cha FPGA kwa muundo wa zamaniamplengo la uanzishaji wa kiungo pekee.

 

Mawimbi	Mwelekeo	Maelezo
SPI
spi_SS_n[2:0]	Pato	Imepungua, mawimbi ya kuchagua mtumwa wa SPI.
spi_SCLK	Pato	Saa ya serial ya SPI.
spi_sdio	Ingizo/Pato	Data ya pato kutoka kwa bwana hadi mtumwa wa nje. Ingiza data kutoka kwa mtumwa wa nje hadi bwana.

Mawimbi	Mwelekeo	Maelezo
Kumbuka:Wakati chaguo la Moduli ya SPI-3-Waya imewezeshwa.
spi_MISO Kumbuka: Wakati chaguo la Moduli ya SPI-3-Waya halijawezeshwa.	Ingizo	Ingiza data kutoka kwa mtumwa wa nje hadi kwa bwana wa SPI.
spi_MOSI Kumbuka: Wakati chaguo la Moduli ya SPI-3-Waya halijawezeshwa.	Pato	Data ya pato kutoka kwa bwana wa SPI hadi kwa mtumwa wa nje.

 

Mawimbi	Mwelekeo	Maelezo
ADC / DAC
tx_serial_data[LINK*L-1:0]	Pato	Data tofauti ya serial ya kasi ya juu kwa DAC. Saa imepachikwa kwenye mkondo wa data ya serial.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Ingizo	Data tofauti ya data ya mfululizo wa kasi ya juu kutoka kwa ADC. Saa inarejeshwa kutoka kwa mtiririko wa data ya serial.
rx_serial_data_n[LINK*L-1:0]

 

Mawimbi	Mwelekeo	Maelezo
Kusudi la Jumla I/O
inaongozwa na mtumiaji[3:0]	Pato	Inaonyesha hali ya hali zifuatazo: [0]: Upangaji wa SPI umekamilika [1]: Hitilafu ya kiungo cha TX [2]: Hitilafu ya kiungo cha RX [3]: Hitilafu ya kukagua ruwaza kwa data ya utiririshaji ya Avalon
user_dip[3:0]	Ingizo	Ingizo la kubadili DIP kwa hali ya mtumiaji: [0]: Washa kitanzi cha ndani cha mfululizo [1]: SYSREF inayozalishwa na FPGA wezesha [3:2]: Imehifadhiwa

 

Mawimbi	Mwelekeo	Maelezo
Nje ya bendi (OOB) na Hali
rx_patchk_data_error[LINK-1:0]	Pato	Wakati mawimbi haya yanapothibitishwa, inaonyesha kwamba kikagua muundo kimegundua hitilafu.
rx_link_error[LINK-1:0]	Pato	Wakati mawimbi haya yanapothibitishwa, inaonyesha JESD204C RX IP imedai kukatiza.
tx_link_error[LINK-1:0]	Pato	Wakati mawimbi haya yanapothibitishwa, inaonyesha kuwa JESD204C TX IP imedai kukatiza.
emb_lock_nje	Pato	Wakati mawimbi haya yanapothibitishwa, inaonyesha JESD204C RX IP imepata kufuli ya EMB.
sh_lock_out	Pato	Wakati mawimbi haya yanapothibitishwa, yanaonyesha kwamba kichwa cha kusawazisha cha JESD204C RX IP kimefungwa.

 

Mawimbi	Mwelekeo	Maelezo
Utiririshaji wa Avalon
rx_avst_valid[LINK-1:0]	Ingizo	Inaonyesha kama kigeuzi sampdata kwenye safu ya programu ni halali au ni batili. 0: Data ni batili 1: Data ni halali
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Ingizo	Kigeuzi sample data kwenye safu ya programu.

F-Tile JESD204C Design Example Rejesta za Udhibiti

Muundo wa F-Tile JESD204C example rejista katika kizuizi cha Udhibiti wa ED tumia anwani ya byte (biti 32).

Jedwali 16. Kubuni Example Ramani ya Anwani
Rejista hizi za vizuizi vya 32-bit ED ziko kwenye kikoa cha mgmt_clk.

Sehemu	Anwani
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Udhibiti wa SPI	0x0102_0000 – 0x0102_001F
Udhibiti wa PIO	0x0102_0020 – 0x0102_002F
Hali ya PIO	0x0102_0040 – 0x0102_004F
Weka Upya Kiratibu 0	0x0102_0100 – 0x0102_01FF
Weka Upya Kiratibu 1	0x0102_0200 – 0x0102_02FF
Udhibiti wa ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C transceiver ya IP PHY Urekebishaji	0x0200_0000 – 0x023F_FFFF

Jedwali 17. Aina ya Ufikiaji wa Daftari na Ufafanuzi
Jedwali hili linaelezea aina ya ufikiaji wa rejista ya IP za Intel FPGA.

Aina ya Ufikiaji	Ufafanuzi
RO/V	Programu ya kusoma tu (hakuna athari kwenye uandishi). Thamani inaweza kutofautiana.
RW	Programu husoma na kurudisha thamani ya biti ya sasa. Programu huandika na kuweka biti kwa thamani inayotakiwa.
RW1C	Programu husoma na kurudisha thamani ya biti ya sasa. Programu inaandika 0 na haina athari. Programu huandika 1 na kufuta kidogo hadi 0 ikiwa biti imewekwa 1 na maunzi. Maunzi huweka biti kuwa 1. Uwazi wa programu una kipaumbele cha juu kuliko seti ya maunzi.

Jedwali 18. Ramani ya Anwani ya Udhibiti wa ED

Kukabiliana	Jina la Usajili
0x00	kwanza_ctl
0x04	kwanza_sts0
iliendelea…

Kukabiliana	Jina la Usajili
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Jedwali 19. Udhibiti wa Vitalu vya ED na Rejesta za Hali

Byte Kukabiliana	Sajili	Jina	Ufikiaji	Weka upya	Maelezo
0x00	kwanza_ctl	kudai_kwanza	RW	0x0	Weka upya udhibiti. [0]: Andika 1 ili kudai kuweka upya. (hw_rst) Andika 0 tena ili kuweka upya dessert. [31:1]: Imehifadhiwa.
0x04	kwanza_sts0	hali_ya_kwanza	RO/V	0x0	Weka upya hali. [0]: Hali iliyofungwa ya Core PLL. [31:1]: Imehifadhiwa.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	SYSREF hali ya kutambua makali kwa jenereta ya SYSREF ya ndani au nje. [0]: Thamani ya 1 Huonyesha ukingo wa SYSREF unaoinuka umetambuliwa kwa uendeshaji wa daraja 1. Programu inaweza kuandika 1 ili kufuta sehemu hii ili kuwezesha utambuzi mpya wa ukingo wa SYSREF. [31:1]: Imehifadhiwa.
0x40	sysref_ctl	sysref_contr ol	RW	Njia ya data ya Duplex Picha moja: 0x00080	Udhibiti wa SYSREF. Rejelea Jedwali 10 kwenye ukurasa wa 17 kwa maelezo zaidi kuhusu matumizi ya sajili hii.
				Mara kwa mara:	Kumbuka: Thamani ya kuweka upya inategemea
				0x00081	aina ya SYSREF na F-Tile
				Pengo - mara kwa mara:	Mipangilio ya kigezo cha njia ya data ya JESD204C.
				0x00082
				data ya TX au RX
				njia
				Risasi moja:
				0x00000
				Mara kwa mara:
				0x00001
				Pengo-
				mara kwa mara:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Hali ya SYSREF. Rejesta hii ina kipindi cha hivi punde zaidi cha SYSREF na mipangilio ya mzunguko wa wajibu wa jenereta ya ndani ya SYSREF. Rejelea Jedwali 9 kwenye ukurasa wa 16 kwa thamani ya kisheria ya kipindi cha SYSREF na mzunguko wa wajibu.
iliendelea…

Byte Kukabiliana	Sajili	Jina	Ufikiaji	Weka upya	Maelezo
					[8:0]: Kipindi cha SYSREF. Wakati thamani ni 0xFF, faili ya Kipindi cha SYSREF = 255 Wakati thamani ikiwa 0x00, kipindi cha SYSREF = 256. [17:9]: mzunguko wa wajibu wa SYSREF. [31:18]: Imehifadhiwa.
0x80	tst_ctl	tst_control	RW	0x0	Udhibiti wa mtihani. Tumia rejista hii ili kuwezesha ruwaza tofauti za majaribio kwa jenereta ya muundo na kiangazio. [1:0] = Sehemu iliyohifadhiwa [2] = ramp_ctl_mtihani 1'b0 = Huwasha jenereta ya muundo wa PRBS na kiangazio 1'b1 = Huwasha ramp jenereta ya muundo na kusahihisha [31:3]: Imehifadhiwa.
0x8c	tst_err0	tst_kosa	RW1C	0x0	Alamisha hitilafu kwa Kiungo 0. Wakati biti ni 1'b1, inaonyesha hitilafu imetokea. Unapaswa kutatua kosa kabla ya kuandika 1'b1 kwa sehemu husika ili kufuta bendera ya makosa. [0] = Hitilafu ya kiangazio cha ruwaza [1] = tx_link_error [2] = rx_link_error [3] = Hitilafu ya kukagua muundo wa amri [31:4]: Imehifadhiwa.

Historia ya Marekebisho ya Hati ya F-Tile JESD204C Intel FPGA IP Design Exampna Mwongozo wa Mtumiaji

Toleo la Hati	Toleo kuu la Intel Quartus	Toleo la IP	Mabadiliko
2021.10.11	21.3	1.0.0	Kutolewa kwa awali.

Nyaraka / Rasilimali

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Mwongozo wa Mtumiaji F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Kubuni Example

Marejeleo

• Mwongozo wa Mtumiaji