F-Tile JESD204C Intel FPGA IP Design Example

Mu dheidhinn an F-Tile JESD204C Intel® FPGA IP Design Example Stiùireadh Cleachdaiche

Tha an stiùireadh cleachdaiche seo a’ toirt seachad na feartan, an stiùireadh cleachdaidh, agus an tuairisgeul mionaideach air an dealbhadh examples airson an F-Tile JESD204C Intel® FPGA IP a’ cleachdadh innealan Intel Agilex ™.

Luchd-amais an dùil

Tha an sgrìobhainn seo airson:

• Ailtire dealbhaidh gus taghadh IP a dhèanamh aig ìre dealbhaidh ìre siostam
• Luchd-dealbhaidh bathar-cruaidh nuair a bhios iad ag amalachadh an IP a-steach don dealbhadh ìre siostam aca
• Einnseanairean dearbhaidh aig ìre atharrais ìre siostaim agus ìre dearbhaidh bathar-cruaidh

Sgrìobhainnean co-cheangailte
Tha an clàr a leanas a’ liostadh sgrìobhainnean fiosrachaidh eile a tha co-cheangailte ris an F-Tile JESD204C Intel FPGA IP.

Clàr 1. Sgrìobhainnean Co-cheangailte

Iomradh	Tuairisgeul
F-Tile JESD204C Intel FPGA IP Stiùireadh Cleachdaiche	A’ toirt seachad fiosrachadh mun F-Tile JESD204C Intel FPGA IP.
Notaichean fuasglaidh IP F-Tile JESD204C Intel FPGA	Liosta de na h-atharrachaidhean a chaidh a dhèanamh airson an F-Tile JESD204C F-Tile JESD204C ann am brath sònraichte.
Duilleag dàta inneal Intel Agilex	Tha an sgrìobhainn seo a’ toirt cunntas air feartan dealain, feartan suidse, sònrachaidhean rèiteachaidh, agus àm airson innealan Intel Agilex.

Acronyms and Glossary

Clàr 2. Liosta Acronym

Acronym	Leudachadh
LEMC	Cloc ioma-bhloc leudaichte ionadail
FC	Ìre uaireadair frèam
ADC	Analog gu Digital Converter
DAC	Tionndadh didseatach gu analog
DSP	Pròiseasar comharran didseatach
TX	Transmitter
RX	Glacadair

Acronym	Leudachadh
DLL	Ciseal ceangail dàta
CSR	Clàr smachd agus inbhe
CRU	Aonad cloc agus ath-shuidheachadh
ISR	Gnìomh seirbheis eadar-theachd
FIFO	Ciad-a-steach an-toiseach-a-mach
SEIRDEAN	Serializer Deserializer
ECC	Mearachd a' ceartachadh a' chòd
FEC	Cuir air adhart Mearachdachadh Ceàrr
SERR	Dearbhadh Mearachd Singilte (ann an ECC, a ghabhas ceartachadh)
DERR	Dearbhadh Mearachd Dùbailte (ann an ECC, marbhtach)
PRBS	Sreath binary pseudorandom
MAC	Rianadair ruigsinneachd meadhanan. Tha MAC a’ toirt a-steach sublayer protocol, còmhdach còmhdhail, agus còmhdach ceangail dàta.
PHY	Sreath corporra. Mar as trice bidh PHY a’ toirt a-steach an ìre fiosaigeach, SERDES, draibhearan, luchd-glacaidh agus CDR.
PCS	Fo-fhilleadh còdadh corporra
PMA	Ceangal Meadhanach Corporra
RBD	Dàil Bufair RX
UI	Eadar-ama aonad = fad a’ phìos sreathach
Cunntas RBD	RX Buffer dàil air ruighinn an t-sreath mu dheireadh
RBD air a chothromachadh	Cothrom fuasglaidh RX Buffer Moill
SH	Sioncronaich bann-cinn
TL	Còmhdach còmhdhail
EMIB	Drochaid eadar-cheangail ioma-bhàs freumhaichte

Clàr 3. Liosta Gluais

Teirm	Tuairisgeul
Inneal Converter	Tionndadh ADC no DAC
Inneal loidsig	FPGA no ASIC
Octet	Buidheann de 8 pìosan, a’ frithealadh mar chur-a-steach gu encoder 64/66 agus toradh bhon decoder
Nibble	Seata de 4 pìosan a tha mar an aonad obrach bunaiteach de shònrachaidhean JESD204C
Bloc	Ìomhaigh 66-bit air a chruthachadh leis an sgeama còdaidh 64/66
Ìre loidhne	Ìre dàta èifeachdach de cheangal sreathach Ìre Loidhne Lane = (Mx Sx N'x 66/64 x FC) / L
Cloc ceangail	Cloc ceangail = Ìre Loidhne Lane / 66.
Frèam	Seata de octets leantainneach anns am faodar suidheachadh gach octet a chomharrachadh le bhith a’ toirt iomradh air comharra co-thaobhadh frèam.
Cloc frèam	Cloc siostam a tha a 'ruith aig ìre an fhrèam, feumaidh sin a bhith na ghleoc ceangail 1x agus 2x.

Teirm	Tuairisgeul
Sampnas lugha gach uaireadair frèam	Samples gach uaireadair, an t-iomlan sampnas lugha ann an gleoc frèam airson an inneal tionndaidh.
LEMC	Cloc a-staigh air a chleachdadh gus crìoch an ioma-bhloc leudaichte eadar slighean a cho-thaobhadh agus a-steach do na h-iomraidhean bhon taobh a-muigh (SYSREF no Fo-chlas 1).
Fo-chlas 0	Chan eil taic ann airson latency cinntiche. Bu chòir dàta a bhith air a leigeil ma sgaoil sa bhad air an t-sreath gu deasg sreath air a’ ghlacadair.
Fo-chlas 1	latency cinntiche a’ cleachdadh SYSREF.
Ceangal ioma-phuing	Ceanglaichean eadar-innealan le 2 inneal tionndaidh no barrachd.
Còdachadh 64B / 66B	Còd loidhne a tha a’ mapadh dàta 64-bit gu 66 bit gus bloc a chruthachadh. Is e structar dàta bun-ìre bloc a thòisicheas le bann-cinn sioncranachaidh 2-bit.

Clàr 4. Samhlaidhean

Teirm	Tuairisgeul
L	An àireamh de shlighean airson gach inneal tionndaidh
M	An àireamh de luchd-tionndaidh gach inneal
F	An àireamh de octets gach frèam air aon sreath
S	Àireamh de sampnas lugha air a ghluasad gach inneal-tionndaidh singilte gach cearcall frèam
N	Fuasgladh converter
n'	An àireamh iomlan de phìosan gach sample ann an cruth dàta cleachdaiche
CS	An àireamh de bhuillean smachd gach tionndadh sample
CF	An àireamh de fhaclan smachd gach ùine gleoc frèam gach ceangal
HD	Cruth dàta cleachdaiche dùmhlachd àrd
E	An àireamh de multiblock ann an ioma-bhloc leudaichte

F-Tile JESD204C Intel FPGA IP Design Example Quick Start Guide

Tha an dealbhadh F-Tile JESD204C Intel FPGA IP exampTha les airson innealan Intel Agilex a’ nochdadh being deuchainn samhlachail agus dealbhadh bathar-cruaidh a bheir taic do chruinneachadh agus deuchainn bathar-cruaidh.
Faodaidh tu an dealbhadh F-Tile JESD204C exampnas lugha tron ​​​​chatalog IP ann am bathar-bog Intel Quartus® Prime Pro Edition.

Figear 1. Leasachadh Stages airson an Design Example

Dealbhadh Example Block Diagram

Figear 2. F-Tile JESD204C Design Example Diagram Bloc Àrd-ìre

Tha an dealbhadh examptha na modalan a leanas ann le:

• Siostam dealbhaiche àrd-ùrlar
  • F-Tile JESD204C Intel FPGA IP
  • JTAG gu drochaid Avalon Master
  • Rianadair I/O (PIO) co-shìnte
  • Eadar-aghaidh port sreathach (SPI) - prìomh mhodal - IOPLL
  • Gineadair SYSREF
  • Example Dealbhadh (ED) Smachd CSR
  • Ath-shuidhich seicheamhan
• PLL siostam
• Gineadair pàtran
• Neach-dearbhaidh pàtran

Clàr 5. Dealbhadh Example Modalan

Co-phàirtean	Tuairisgeul
Siostam dealbhaiche àrd-ùrlar	Bidh an siostam Dealbhaiche Àrd-ùrlar a’ toirt slighe dàta F-Tile JESD204C IP sa bhad agus a ’toirt taic do iomaill.
F-Tile JESD204C Intel FPGA IP	Anns an fho-shiostam Dealbhaiche Àrd-ùrlar seo tha na IPan TX agus RX F-Tile JESD204C sa bhad còmhla ris an PHY dà-fhillte.
JTAG gu drochaid Avalon Master	Tha an drochaid seo a’ toirt cothrom aoigheachd tòcan an t-siostaim air an IP le mapa cuimhne san dealbhadh tron ​​​​t-siostam JTAG eadar-aghaidh.
Rianadair I/O (PIO) co-shìnte	Tha an rianadair seo a’ toirt seachad eadar-aghaidh le mapa cuimhne airson samplanga agus a’ draibheadh ​​puirt I/O adhbhar coitcheann.
Maighstir SPI	Bidh am modal seo a’ làimhseachadh gluasad sreathach de dhàta rèiteachaidh gu eadar-aghaidh SPI aig ceann an tionndaidh.
Gineadair SYSREF	Bidh gineadair SYSREF a’ cleachdadh a’ ghleoc ceangail mar ghleoc fiosrachaidh agus a’ gineadh buillean SYSREF airson an F-Tile JESD204C IP. Thoir an aire: Tha an dealbhadh seo exampBidh le a’ cleachdadh gineadair SYSREF gus tòiseachadh air ceangal dà-fhillte F-Tile JESD204C IP a nochdadh. Anns an tagradh ìre siostam fo-chlas F-Tile JESD204C 1, feumaidh tu an SYSREF a ghineadh bhon aon stòr ri gleoc an inneil.
IOPLL	Tha an dealbhadh seo exampBidh le a’ cleachdadh IOPLL gus gleoc cleachdaiche a ghineadh airson dàta a chuir a-steach don F-Tile JESD204C IP.
Smachd ED CSR	Tha am modal seo a 'toirt seachad smachd lorgaidh SYSREF agus inbhe, agus smachd pàtran deuchainn agus inbhe.
Ath-shuidhich seicheamhan	Tha an dealbhadh seo exampTha le air a dhèanamh suas de 2 shreathan ath-shuidheachadh: Ath-shuidheachadh Seicheamh 0 - A’ làimhseachadh an ath-shuidheachadh gu àrainn sruthadh TX / RX Avalon®, àrainn le mapa cuimhne Avalon, prìomh PLL, TX PHY, TX core, agus gineadair SYSREF. Ath-shuidheachadh Seicheamh 1 - A’ làimhseachadh an ath-shuidheachadh gu RX PHY agus RX core.
PLL siostam	Bun-stòr cloc airson an t-slighe-tarsainn cruaidh IP agus EMIB.
Gineadair pàtran	Bidh an gineadair pàtrain a’ gineadh PRBS no ramp pàtran.
Neach-dearbhaidh pàtran	Bidh an dearbhadair pàtrain a’ dearbhadh PRBS no ramp pàtran a fhuaireadh, agus a’ comharrachadh mearachd nuair a lorgas e mì-fhreagarrachd dàta sample.

Riatanasan Bathar-bog

Bidh Intel a’ cleachdadh am bathar-bog a leanas gus an dealbhadh exampnas lugha ann an siostam Linux:

• Bathar-bog Intel Quartus Prime Pro Edition
• Questa * / ModelSim * no simuladair VCS * / VCS MX

A 'cruthachadh dealbhadh

Gus an dealbhadh example bhon neach-deasachaidh paramadair IP:

1. Cruthaich pròiseact ag amas air teaghlach inneal Intel Agilex F-leac agus tagh an inneal a tha thu ag iarraidh.
2. Anns an Catalog IP, Innealan ➤ IP Catalog, tagh F-Tile JESD204C Intel FPGA IP.
3. Sònraich ainm àrd-ìre agus am pasgan airson an atharrachadh IP àbhaisteach agad. Cliog air OK. Bidh an deasaiche paramadair a’ cur ris an àrd-ìre .ip file don phròiseact làithreach gu fèin-ghluasadach. Ma thèid iarraidh ort am faidhle .ip file chun phròiseact, cliog air Pròiseact ➤ Cuir ris / Thoir air falbh Files ann am Pròiseact gus an file.
4. Fon Example Design tab, sònraich an dealbhadh example paramadairean mar a chaidh a mhìneachadh ann an Design Example Parameters.
5. Cliog air Generate Example Design.

Bidh am bathar-bog a 'cruthachadh a h-uile dealbhadh files anns na fo-eòlairean. iad seo files airson atharrais agus cruinneachadh a ruith.

Dealbhadh Example Parameters
Tha deasaiche paramadair F-Tile JESD204C Intel FPGA IP a’ toirt a-steach an Example Dealbhadh tab dhut airson paramadairean sònraichte a shònrachadh mus cruthaich thu an dealbhadh example.

Clàr 6 . Paramadairean ann an Example Design Tab

Paramadair	Roghainnean	Tuairisgeul
Tagh Dealbhadh	Smachd console siostam Chan eil gin	Tagh smachd tòcan an t-siostaim gus faighinn gu dealbhadh example slighe dàta tro chonsail an t-siostaim.
Samhlachadh	Air, Off	Tionndaidh air airson an IP gus na tha riatanach a ghineadh files airson a bhith ag atharrais air an dealbhadh example.
Synthesis	Air, Off	Tionndaidh air airson an IP gus na tha riatanach a ghineadh files airson cruinneachadh Intel Quartus Prime agus taisbeanadh bathar-cruaidh.
HDL cruth (airson atharrais)	Verilog VDHL	Tagh cruth HDL an RTL files airson atharrais.
HDL cruth (airson synthesis)	Verilog a-mhàin	Tagh cruth HDL an RTL files airson synthesis.

Paramadair	Roghainnean	Tuairisgeul
Cruthaich modal SPI 3-uèir	Air, Off	Tionndaidh air gus eadar-aghaidh SPI 3-uèir a chomasachadh an àite 4-uèir.
Modh Sysref	Aon-shot ràitheil Ùine beàrnach	Tagh a bheil thu ag iarraidh gum bi co-thaobhadh SYSREF mar mhodh buille aon-dhealbh, bho àm gu àm, no bho àm gu àm beàrnach, stèidhichte air na riatanasan dealbhaidh agad agus sùbailteachd ùine. Aon-dhealbh - Tagh an roghainn seo gus leigeil le SYSREF a bhith na mhodh buille aon-dhealbh. 'S e 17 luach a' chlàir sysref_ctrl[0]. Às dèidh deasserts ath-shuidheachadh IP F-Tile JESD204C, atharraich luach a' chlàir sysref_ctrl[17] bho 0 gu 1, an uair sin gu 0, airson builleag SYSREF le aon dealbh. Ùine - tha cearcall dleastanais 50:50 aig SYSREF ann am modh bho àm gu àm. Is e an ùine SYSREF E * SYSREF_MULP. Ùine beàrnach - tha cearcall dleastanais prògramaichte aig SYSREF de ghranularity de chearcall gleoc ceangail 1. Is e an ùine SYSREF E * SYSREF_MULP. Airson suidheachadh cearcall dleastanais taobh a-muigh raon, bu chòir don bhloc ginealach SYSREF cearcall dleastanais 50:50 a thoirt a-steach gu fèin-ghluasadach. Thoir iomradh air an SYSREF Gineadair earrann airson tuilleadh fiosrachaidh mun SYSREF ùine.
Tagh bòrd	Chan eil gin	Tagh am bòrd airson an dealbhadh example. Chan eil gin - Chan eil an roghainn seo a’ gabhail a-steach taobhan bathar-cruaidh airson an dealbhadh example. Thèid a h-uile sònrachadh prìne a shuidheachadh gu prìneachan brìgheil.
Pàtran deuchainn	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Tagh gineadair pàtran agus pàtran deuchainn checker. Gineadair Pàtrain - JESD204C a’ toirt taic do ghineadair pàtrain PRBS airson gach dàta sample. Tha seo a’ ciallachadh gur e leud an dàta roghainn N+CS. Tha gineadair pàtrain PRBS agus inneal-dearbhaidh feumail airson dàta a chruthachadh sample brosnachadh airson deuchainn agus chan eil e co-chòrdail ri modh deuchainn PRBS air an inneal-tionndaidh ADC/DAC. Ramp Gineadair Pàtrain - bidh còmhdach ceangail JESD204C ag obair gu h-àbhaisteach ach tha an còmhdhail nas fhaide air adhart ciorramach agus thathas a’ seachnadh cuir a-steach an cruthadair. Bidh gach sreath a’ sgaoileadh sruth octet co-ionann a bhios ag àrdachadh bho 0x00 gu 0xFF agus an uairsin ag ath-aithris. Ramp tha deuchainn pàtrain air a chomasachadh le prbs_test_ctl. Neach-sgrùdaidh Pàtran PRBS - JESD204C Tha scrambler PRBS fèin-shioncronachadh agus thathar an dùil nuair a bhios e comasach don chridhe IP ceangal a dhì-chòdachadh, gu bheil an sìol sgrìobadh air a shioncronachadh mu thràth. Bheir sìol sgrìobadh PRBS suas 8 octets airson fèin-thòiseachadh. Ramp Neach-dearbhaidh Pàtran - tha sgrìobadh JESD204C fèin-shioncronach agus thathar an dùil nuair a bhios e comasach don chridhe IP ceangal a dhì-chòdachadh, gu bheil an sìol sgrìobadh air a shioncronachadh mu thràth. Tha a’ chiad octet dligheach air a luchdachadh mar an ramp luach tùsail. Feumaidh dàta às deidh sin àrdachadh suas gu 0xFF agus roiligeadh a-null gu 0x00. Ramp bu chòir don neach-dearbhaidh pàtrain sgrùdadh a dhèanamh airson pàtran co-ionann thar gach sreath.
Dèan comas air lùb sreathach a-staigh	Air, Off	Tagh lùb sreathach a-staigh.
Dèan comas air Command Channel	Air, Off	Tagh pàtran seanail àithne.

Structar Directory
Tha an dealbhadh F-Tile JESD204C example eòlairean air an cruthachadh files airson an dealbhadh examples.

Figear 3. Structar eòlaire airson F-Tile JESD204C Intel Agilex Design Example

Clàr 7. Eòlaire Files

Filltean	Files
deas/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
atharrais/comhairle	modaileanim_sim.tcl tb_top_waveform.do
atharrais/co-iomradh	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

A’ dèanamh atharrais air Design Example Testbench

Tha an dealbhadh example testbench a’ dèanamh atharrais air an dealbhadh gineadh agad.

Figear 4. Modh-obrach

Gus atharrais air an dealbhadh, dèan na ceumannan a leanas:

1. Atharraich am pasgan obrach guample_design_directory>/samhlachadh/ .
2. Anns an loidhne-àithne, ruith an sgriobt atharrais. Tha an clàr gu h-ìosal a’ sealltainn na h-òrdughan gus na simuladairean le taic a ruith.

Simulator	àithne
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (às aonais Questa / ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Bidh an atharrais a’ crìochnachadh le teachdaireachdan a sheallas an robh an ruith soirbheachail no nach robh.

Figear 5. Simulation soirbheachail
Tha am figear seo a’ sealltainn an teachdaireachd atharrais soirbheachail airson simuladair VCS.

A 'cur ri chèile an Design Example

Gus an cruinneachadh a-mhàin example pròiseact, lean na ceumannan seo:

1. Dèan cinnteach gu bheil dealbhadh cruinneachaidh examptha ginealach iomlan.
2. Ann am bathar-bog Intel Quartus Prime Pro Edition, fosgail am pròiseact Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. Air a 'chlàr-taice Pròiseas, briog air Start Compilation.

Tuairisgeul mionaideach airson an F-Tile JESD204C Design Example

Tha an dealbhadh F-Tile JESD204C example a’ sealltainn comas sruthadh dàta a’ cleachdadh modh loopback.
Faodaidh tu na roghainnean paramadair de do roghainn a shònrachadh agus an dealbhadh example.
Tha an dealbhadh example ri fhaighinn a-mhàin ann am modh duplex airson an dà chuid Base agus tionndadh PHY. Faodaidh tu Base a-mhàin no tionndadh PHY a-mhàin a thaghadh ach ghineadh an IP an dealbhadh example airson an dà chuid Base agus PHY.

Thoir an aire:  Dh’ fhaodadh cuid de rèiteachaidhean ìre dàta àrd fàiligeadh ann an ùine. Gus fàiligeadh ùine a sheachnadh, smaoinich air luach iomadachaidh tricead gleoc frèam nas ìsle (FCLK_MULP) a shònrachadh anns an tab Configurations de neach-deasachaidh paramadair paramadair F-Tile JESD204C Intel FPGA IP.

Co-phàirtean siostam

Tha an dealbhadh F-Tile JESD204C example a’ toirt seachad sruth smachd stèidhichte air bathar-bog a bhios a’ cleachdadh an aonad smachd cruaidh le no às aonais taic tòcan siostam.

Tha an dealbhadh example comasachadh ceangal fèin-ghluasadach suas ann am modhan loopback a-staigh agus a-muigh.

JTAG gu Avalon Master Bridge
Tha an J.TAG gu Avalon Master Bridge a’ toirt seachad ceangal eadar an siostam aoigheachd gus faighinn gu F-Tile JESD204C IP le mapa cuimhne agus na clàran smachd IP iomaill agus inbhe tron ​​​​JTAG eadar-aghaidh.

Figear 6. An siostam le JTAG gu Avalon Master Bridge Core

Thoir an aire:  Feumaidh gleoc an t-siostaim a bhith co-dhiù 2X nas luaithe na an JTAG uaireadair. Is e gleoc an t-siostaim mgmt_clk (100MHz) san dealbhadh seo example.

Co-shìnte I/O (PIO) Core
Tha an cridhe cuir a-steach / toradh co-shìnte (PIO) le eadar-aghaidh Avalon a’ toirt seachad eadar-aghaidh le mapa cuimhne eadar port tràillean le mapa cuimhne Avalon agus puirt I / O adhbhar coitcheann. Bidh na puirt I / O a’ ceangal an dàrna cuid ri loidsig neach-cleachdaidh air-chip, no ri prìneachan I / O a tha a’ ceangal ri innealan taobh a-muigh an FPGA.

Figear 7. PIO Core le puirt cuir a-steach, puirt toraidh, agus taic IRQ
Gu gnàthach, bidh am pàirt Dealbhaiche Àrd-ùrlar a ’dì-chomasachadh an loidhne seirbheis brisidh (IRQ).

Tha na puirt PIO I/O air an sònrachadh aig an ìre as àirde HDL file ( io_ inbhe airson puirt a-steach, smachd io_ airson puirt toraidh).

Tha an clàr gu h-ìosal a’ toirt cunntas air a’ cheangal chomharran airson inbhe agus smachd air puirt I/O ris an tionndadh DIP agus LED air a’ ghoireas leasachaidh.

Clàr 8. Puirt bunaiteach I/O PIO

Port	Bit	Comharradh
A-mach_port	0	Prògramadh USER_LED SPI dèanta
	31:1	Glèidhte
Ann am_phort	0	Tha lùb sreathach a-staigh USER_DIP a’ comasachadh Off = 1 Air = 0
	1	USER_DIP SYSREF air a ghineadh le FPGA a’ comasachadh Off = 1 Air = 0
	31:2	Glèidhte.

Maighstir SPI
Tha am prìomh mhodal SPI na phàirt àbhaisteach Dealbhaiche Àrd-ùrlar ann an leabharlann àbhaisteach Catalog IP. Bidh am modal seo a’ cleachdadh protocol SPI gus rèiteachadh luchd-tionndaidh taobh a-muigh a dhèanamh comasach (airson example, ADC, DAC, agus gineadairean cloc taobh a-muigh) tro àite clàraidh structaraichte taobh a-staigh nan innealan sin.

Tha eadar-aghaidh mapa cuimhne Avalon aig maighstir SPI a tha a’ ceangal ri maighstir Avalon (JTAG gu prìomh dhrochaid Avalon) tro eadar-cheangal mapa cuimhne Avalon. Bidh am maighstir SPI a’ faighinn stiùireadh rèiteachaidh bho mhaighstir Avalon.

Bidh am prìomh mhodal SPI a’ cumail smachd air suas ri 32 tràillean SPI neo-eisimeileach. Tha ìre baud SCLK air a rèiteachadh gu 20 MHz (air a roinn le 5).
Tha am modal seo air a rèiteachadh gu eadar-aghaidh leud 4-uèir, 24-bit. Ma thèid an roghainn Modal SPI Generate 3-Wire a thaghadh, thèid modal a bharrachd a chuir a-steach sa bhad gus toradh 4-uèir a’ mhaighstir SPI a thionndadh gu 3-uèir.

IOPLL
Bidh an IOPLL a’ gineadh a’ ghleoc a dh’ fheumar gus frame_clk agus link_clk a ghineadh. Tha an gleoc iomraidh don PLL comasach a rèiteachadh ach air a chuingealachadh ris an ìre dàta / factar 33.

• Airson dealbhadh example a bheir taic do ìre dàta de 24.33024 Gbps, is e an ìre gleoc airson frame_clk agus link_clk 368.64 MHz.
• Airson dealbhadh example a bheir taic do ìre dàta de 32 Gbps, is e an ìre gleoc airson frame_clk agus link_clk 484.848 MHz.

Gineadair SYSREF
Tha SYSREF na chomharradh tìm èiginneach airson luchd-tionndaidh dàta le eadar-aghaidh F-Tile JESD204C.

An gineadair SYSREF ann an dealbhadh example air a chleachdadh airson adhbhar taisbeanaidh ceangail dà-fhillte JESD204C IP a-mhàin. Anns an tagradh ìre siostam fo-chlas 204 JESD1C, feumaidh tu SYSREF a ghineadh bhon aon stòr ri gleoc an inneil.

Airson an F-Tile JESD204C IP, tha an t-iomadaiche SYSREF (SYSREF_MULP) de chlàr smachd SYSREF a’ mìneachadh ùine SYSREF, a tha na iomad n-iomlan den pharamadair E.

Feumaidh tu dèanamh cinnteach gu bheil E *SYSREF_MULP ≤16. Airson example, ma tha E = 1, feumaidh an suidheachadh laghail airson SYSREF_MULP a bhith taobh a-staigh 1–16, agus ma tha E = 3, feumaidh an suidheachadh laghail airson SYSREF_MULP a bhith taobh a-staigh 1–5.

Thoir an aire:  Ma shuidhicheas tu SYSREF_MULP taobh a-muigh an raon, socraichidh gineadair SYSREF an suidheachadh gu SYSREF_MULP=1.
Faodaidh tu taghadh a bheil thu ag iarraidh gum bi an seòrsa SYSREF na chuisle aon-dhealbh, bho àm gu àm, no bho àm gu àm beàrn tron ​​​​Ex.ample Dealbhadh tab anns an deasaiche paramadair F-Tile JESD204C Intel FPGA IP.

Clàr 9 . Examples de Chunntas SYSREF Ùine Ùine agus Beàrnach

E	SYSREF_MULP	LINN SYSREF (E*SYSREF_MULP* 32)	Cearcall Dleastanas	Tuairisgeul
1	1	32	1.. 31 (prògramaichte)	Ùine beàrnach
1	1	32	16 (Seasta)	ràitheil
1	2	64	1.. 63 (prògramaichte)	Ùine beàrnach
1	2	64	32 (Seasta)	ràitheil
1	16	512	1.. 511 (prògramaichte)	Ùine beàrnach
1	16	512	256 (Seasta)	ràitheil
2	3	19	1.. 191 (prògramaichte)	Ùine beàrnach
2	3	192	96 (Seasta)	ràitheil
2	8	512	1.. 511 (prògramaichte)	Ùine beàrnach
2	8	512	256 (Seasta)	ràitheil
2	9 (mì-laghail)	64	32 (Seasta)	Ùine beàrnach
2	9 (mì-laghail)	64	32 (Seasta)	ràitheil

 

Clàr 10. Clàran Smachd SYSREF
Faodaidh tu clàran smachd SYSREF ath-dhealbhadh gu dinamach ma tha suidheachadh a’ chlàir eadar-dhealaichte bhon t-suidheachadh a shònraich thu nuair a chruthaich thu an dealbhadh example. Dèan rèiteachadh air na clàran SYSREF mus bi an F-Tile JESD204C Intel FPGA IP a-mach à ath-shuidheachadh. Ma thaghas tu an gineadair SYSREF taobh a-muigh tron ​​​​chlàr
sysref_ctrl[7] clàradh bit, faodaidh tu na roghainnean airson seòrsa SYSREF, iomadachaidh, cearcall dleastanais agus ìre a leigeil seachad.

Pìosan	Luach bunaiteach	Tuairisgeul
sysref_ctrl[1:0]	2'b00: Aon-dhealbh 2'b01: Ùine 2'b10: Ùine beàrnach	Seòrsa SYSREF. Tha an luach bunaiteach an urra ri suidheachadh modh SYSREF anns an fhaidhle Example Dealbhadh tab anns an deasaiche paramadair F-Tile JESD204C Intel FPGA IP.
sysref_ctrl[6:2]	5'b00001	SYSREF iomadachaidh. Tha an raon SYSREF_MULP seo a’ buntainn ri seòrsa SYSREF bho àm gu àm agus bho àm gu àm. Feumaidh tu an luach iomadachaidh a rèiteachadh gus dèanamh cinnteach gu bheil an luach E * SYSREF_MULP eadar 1 agus 16 mus bi an F-Tile JESD204C IP a-mach à ath-shuidheachadh. Ma tha an luach E * SYSREF_MULP a-mach às an raon seo, bidh an luach iomadachaidh a’ dol sìos gu 5’b00001.
sysref_ctrl[7]	Slighe dàta dà-fhillte: 1'b1 Slighe dàta Simplex TX no RX: 1'b0	SYSREF tagh. Tha an luach bunaiteach an urra ris an t-suidheachadh slighe dàta anns an Example Dealbhadh tab anns an deasaiche paramadair F-Tile JESD204C Intel FPGA IP. 0: Simplex TX no RX (SYSREF a-muigh) 1: Duplex (SYSREF a-staigh)
sysref_ctrl[16:8]	9h0	Cearcall dleastanais SYSREF nuair a tha seòrsa SYSREF bho àm gu àm no beàrnach. Feumaidh tu an cearcall dleastanais a rèiteachadh mus bi an F-Tile JESD204C IP a-mach à ath-shuidheachadh. Luach as àirde = (E * SYSREF_MULP * 32) -1 Airson example: Cearcall dleastanais 50% = (E * SYSREF_MULP * 32)/2 Bidh an cearcall dleastanais a’ dol gu 50% mura h-eil thu a’ rèiteachadh an raon clàraidh seo, no ma rèiticheas tu raon a’ chlàir gu 0 no barrachd na an luach as àirde a tha ceadaichte.
sysref_ctrl[17]	1'b0	Smachd làimhe nuair a tha seòrsa SYSREF aon-dhealbh. Sgrìobh 1 gus an comharra SYSREF a shuidheachadh gu àrd. Sgrìobh 0 gus an comharra SYSREF a shuidheachadh gu ìosal. Feumaidh tu 1 a sgrìobhadh agus an uairsin 0 gus builleag SYSREF a chruthachadh ann am modh aon-dhealbh.
sysref_ctrl[31:18]	22h0	Glèidhte.

Ath-shuidhich Sequences
Tha an dealbhadh seo exampTha le air a dhèanamh suas de dhà shreath ath-shuidheachadh:

• Ath-shuidheachadh Seicheamh 0 - A’ làimhseachadh an ath-shuidheachadh gu àrainn sruthadh TX / RX Avalon, àrainn le mapa cuimhne Avalon, prìomh PLL, TX PHY, TX core, agus gineadair SYSREF.
• Ath-shuidheachadh Seicheamh 1 - A’ làimhseachadh an ath-shuidheachadh gu RX PHY agus RX Core.

3-Wire SPI
Tha am modal seo roghainneil airson eadar-aghaidh SPI a thionndadh gu 3-uèir.

PLL siostam
Tha trì PLL siostam air bòrd aig F-tile. Is e na PLLs siostam seo am prìomh thùs gleoc airson IP cruaidh (MAC, PCS, agus FEC) agus crois-rathaid EMIB. Tha seo a’ ciallachadh, nuair a chleachdas tu modh gleocaidh PLL an t-siostaim, nach eil na blocaichean air an gleusadh leis a’ ghleoc PMA agus nach eil iad an urra ri gleoc a’ tighinn bho chridhe FPGA. Cha bhith gach siostam PLL a’ gineadh ach an gleoc co-cheangailte ri aon eadar-aghaidh tricead. Airson example, feumaidh tu dà PLL siostam gus aon eadar-aghaidh a ruith aig 1 GHz agus aon eadar-aghaidh aig 500 MHz. Le bhith a’ cleachdadh siostam PLL leigidh sin leat gach sreath a chleachdadh gu neo-eisimeileach às aonais atharrachadh gleoc sreath a’ toirt buaidh air sreath ri thaobh.
Faodaidh gach siostam PLL aon de ochd clocaichean fiosrachaidh FGT a chleachdadh. Faodaidh siostam PLL cloc iomraidh a cho-roinn no clocaichean iomraidh eadar-dhealaichte a bhith aca. Faodaidh gach eadar-aghaidh taghadh dè an siostam PLL a bhios e a’ cleachdadh, ach, aon uair ‘s gu bheil e air a thaghadh, tha e stèidhichte, chan urrainnear ath-rèiteachadh a’ cleachdadh ath-dhealbhadh fiùghantach.

Fiosrachadh Co-cheangailte
Ailtireachd F-leac agus Stiùireadh Cleachdaiche PMA agus FEC Direct PHY IP

Barrachd fiosrachaidh mu mhodh gleocaidh PLL an t-siostaim ann an innealan Intel Agilex F-tile.

Gineadair Pàtran agus Checker
Tha an gineadair pàtrain agus an dearbhadair feumail airson dàta a chruthachadh samples agus sgrùdadh airson adhbharan deuchainn.
Clàr 11. Gineadair Pàtrain le taic

Gineadair Pàtran	Tuairisgeul
Gineadair pàtran PRBS	Tha an dealbhadh F-Tile JESD204C example PRBS pàtrain gineadair a 'toirt taic don ìre a leanas de polynomials: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp gineadair pàtran	Tha an ramp Meudachadh luach pàtrain le 1 airson gach s an dèidh sinample leud gineadair N, agus rolagan a-null gu 0 nuair a bhios a h-uile buille anns an samptha 1. Dèan comas air an ramp gineadair pàtrain le bhith a’ sgrìobhadh 1 gu bit 2 de chlàr tst_ctl de bhloc smachd ED.
Òrdugh sianal ramp gineadair pàtran	Tha an dealbhadh F-Tile JESD204C example a’ toirt taic do sianal àithne ramp gineadair pàtran gach sreath. Tha an ramp meudachaidhean luach pàtrain le 1 gach 6 pìosan de dh’fhaclan àithne. Tha an sìol tòiseachaidh na phàtran meudachaidh thar gach sreath.

Clàr 12. Dearbhaiche Pàtran le taic

Pàtran Checker	Tuairisgeul
Neach-dearbhaidh pàtran PRBS	Tha an sìol sgrìobadh anns an inneal-dearbhaidh pàtrain fèin-shioncronach nuair a choileanas an F-Tile JESD204C IP co-thaobhadh deasg. Feumaidh an dearbhadair pàtrain 8 octets airson an t-sìol sgrìobadh a bhith fèin-shioncronachadh.
Ramp dearbhadair pàtran	A’ chiad dàta dligheach sample airson gach inneal-tionndaidh (M) air a luchdachadh mar luach tùsail an ramp pàtran. Dàta às deidh sin samples feumaidh luachan àrdachadh le 1 anns gach cearcall gleoc suas chun a’ char as àirde agus an uairsin roiligeadh a-null gu 0.

Pàtran Checker	Tuairisgeul
	Airson example, nuair a bhios S = 1, N = 16 agus WIDTH_MULP = 2, is e leud an dàta airson gach tionndaidh S * WIDTH_MULP * N = 32. An dàta as àirde sampIs e an luach lee 0xFFFF. Tha an ramp dearbhaidh pàtrain a’ dearbhadh gu bheilear a’ faighinn pàtrain co-ionann thar gach inneal-tionndaidh.
Òrdugh sianal ramp dearbhadair pàtran	Tha an dealbhadh F-Tile JESD204C example a’ toirt taic do sianal àithne ramp dearbhadair pàtran. Tha a’ chiad fhacal àithne (6 pìosan) a gheibhear air a luchdachadh mar a’ chiad luach. Feumaidh faclan àithne às deidh sin san aon sreath àrdachadh suas gu 0x3F agus roiligeadh a-null gu 0x00. Tha an sianal àithne ramp seicichean dearbhaidh pàtran airson ramp pàtranan thar gach sreath.

F-Tile JESD204C TX agus RX IP
Tha an dealbhadh seo exampLeigidh le leat gach TX / RX a rèiteachadh ann am modh simplex no modh duplex.
Tha rèiteachadh duplex a’ ceadachadh taisbeanadh gnìomh IP a’ cleachdadh lùb sreathach a-staigh no a-muigh. Chan eil CSRn taobh a-staigh an IP air an toirt air falbh gus smachd IP agus amharc inbhe a cheadachadh.

Dealbhadh F-Tile JESD204C Example Cloc agus ath-shuidheachadh

Tha an dealbhadh F-Tile JESD204C example seata de ghleoc agus comharran ath-shuidheachadh.

Clàr 13 .Dealbhadh Example Clochan

Comharra Cloc	Stiùir	Tuairisgeul
mgmt_clk	Cuir a-steach	Cloc eadar-dhealaichte LVDS le tricead 100 MHz.
refclk_xcvr	Cuir a-steach	Cloc iomraidh transceiver le tricead ìre dàta / factar 33.
refclk_core	Cuir a-steach	Cloc iomraidh bunaiteach leis an aon tricead ri refclk_xcvr.
ann an_siosref	Cuir a-steach	Comharra SYSREF. Is e an tricead SYSREF as àirde ìre dàta / (66x32xE).
sysref_a-mach	Toradh
txlink_clk rxlink_clk	Taobh a-staigh	Cloc ceangail TX agus RX le tricead ìre dàta / 66.
txframe_clk rxframe_clk	Taobh a-staigh	Cloc frèam TX agus RX le tricead ìre dàta / 33 (FCLK_MULP = 2) Cloc frèam TX agus RX le tricead ìre dàta / 66 (FCLK_MULP = 1)
tx_fclk rx_fclk	Taobh a-staigh	Cloc ìre TX agus RX le tricead ìre dàta / 66 (FCLK_MULP = 2) Tha gleoc ìre TX agus RX an-còmhnaidh àrd (1'b1) nuair a bhios FCLK_MULP = 1
spi_SCLK	Toradh	Cloc ìre baud SPI le tricead 20 MHz.

Mar a luchdaicheas tu an dealbhadh exampa-steach do inneal FPGA, bidh tachartas ninit_done a-staigh a’ dèanamh cinnteach gu bheil an JTAG gu drochaid Avalon Master ga ath-shuidheachadh a bharrachd air na blocaichean eile.

Tha ath-shuidheachadh neo-eisimeileach aig gineadair SYSREF gus dàimh asyncronach a dh’aona ghnothach a thoirt a-steach airson na clocaichean txlink_clk agus rxlink_clk. Tha an dòigh seo nas coileanta ann a bhith a’ dèanamh atharrais air comharra SYSREF bho chip gleoc a-muigh.

Clàr 14 . Dealbhadh Example Ath-shuidheachadh

Ath-shuidheachadh Comharra	Stiùir	Tuairisgeul
cruinne_rst_n	Cuir a-steach	Put ath-shuidheachadh cruinne putan airson a h-uile bloca, ach a-mhàin an JTAG gu drochaid Avalon Master.
ninit_dean	Taobh a-staigh	Toradh bho Reset Release IP airson an JTAG gu drochaid Avalon Master.
edctl_rst_n	Taobh a-staigh	Tha am bloc Smachd ED air ath-shuidheachadh le JTAG gu drochaid Avalon Master. Cha bhith na puirt hw_rst agus global_rst_n ag ath-shuidheachadh bloc Smachd ED.
hw_ an toiseach	Taobh a-staigh	Dearbhaich agus deassert hw_rst le bhith a’ sgrìobhadh chun chlàr rst_ctl de bhloc Smachd ED. tha mgmt_rst_in_n ag ràdh cuin a thèid hw_rst a dhearbhadh.
mgmt_rst_in_n	Taobh a-staigh	Ath-shuidheachadh airson eadar-aghaidh le mapa cuimhne Avalon de dhiofar IPan agus cuir a-steach sreathan ath-shuidheachadh:  j20c_reconfig_reset airson F-Tile JESD204C IP duplex Native PHY spi_rst_n airson maighstir SPI pio_rst_n airson inbhe agus smachd PIO ath-shuidheachadh_in0 port ath-shuidheachadh sreath 0 agus 1 Tha am port global_rst_n, hw_rst, no edctl_rst_n ag ràdh ath-shuidheachadh air mgmt_rst_in_n.
sysref_rst_n	Taobh a-staigh	Ath-shuidheachadh airson bloc gineadair SYSREF anns a 'bhloc Smachd ED a' cleachdadh a 'phuirt ath-shuidheachadh seicheadair 0 reset_out2. Bidh am port ath-shuidheachadh 0 reset_out2 port ath-shuidheachadh an ath-shuidheachadh ma tha am prìomh PLL glaiste.
bunaiteach_pll_rst	Taobh a-staigh	Ag ath-shuidheachadh am prìomh PLL tron ​​​​phort ath-shuidheachadh seicheadair 0 reset_out0. Bidh am prìomh PLL ag ath-shuidheachadh nuair a thèid ath-shuidheachadh mgmt_rst_in_n a dhearbhadh.
j204c_tx_avs_rst_n	Taobh a-staigh	Ag ath-shuidheachadh an eadar-aghaidh cuimhne-mhapa F-Tile JESD204C TX Avalon tro ath-shuidheachadh seicheadair 0. Tha an eadar-aghaidh mapa cuimhne TX Avalon ag ràdh nuair a thèid mgmt_rst_in_n a dhearbhadh.
j204c_rx_avs_rst_n	Taobh a-staigh	Ag ath-shuidheachadh eadar-aghaidh cuimhne-mhapa F-Tile JESD204C TX Avalon tro ath-shuidheachadh seicheadair 1. Tha an eadar-aghaidh le mapa cuimhne RX Avalon ag ràdh nuair a thèid mgmt_rst_in_n a dhearbhadh.
j204c_tx_rst_n	Taobh a-staigh	Ag ath-shuidheachadh ceangal F-Tile JESD204C TX agus sreathan còmhdhail ann an txlink_clk, agus txframe_clk, raointean. Bidh am port ath-shuidheachadh 0 reset_out5 ag ath-shuidheachadh j204c_tx_rst_n. Bidh an ath-shuidheachadh seo a’ dearbhadh ma tha am prìomh PLL glaiste, agus na comharran tx_pma_ready agus tx_ready air an cur an cèill.
j204c_rx_rst_n	Taobh a-staigh	Ag ath-shuidheachadh an ceangal F-Tile JESD204C RX agus sreathan còmhdhail ann an, rxlink_clk, agus rxframe_clk raointean.

Ath-shuidheachadh Comharra	Stiùir	Tuairisgeul
		Bidh am port ath-shuidheachadh 1 reset_out4 ag ath-shuidheachadh j204c_rx_rst_n. Bidh an ath-shuidheachadh seo a’ dearbhadh ma tha am prìomh PLL glaiste, agus na comharran rx_pma_ready agus rx_ready air an cur an cèill.
j204c_tx_rst_ack_n	Taobh a-staigh	Ath-shuidhich comharra crathadh làimhe le j204c_tx_rst_n.
j204c_rx_rst_ack_n	Taobh a-staigh	Ath-shuidhich comharra crathadh làimhe le j204c_rx_rst_n.

Figear 8. Diagram ùine airson an Design Example Ath-shuidheachadh

Dealbhadh F-Tile JESD204C Example Signals

Clàr 15. Comharran Eadar-aghaidh Siostam

Comharradh	Stiùir	Tuairisgeul
Clocaichean agus ath-shuidheachadh
mgmt_clk	Cuir a-steach	Cloc 100 MHz airson riaghladh siostam.
refclk_xcvr	Cuir a-steach	Cloc fiosrachaidh airson F-tile UX QUAD agus System PLL. Co-ionann ri ìre/bàillidh dàta 33.
refclk_core	Cuir a-steach	Cloc iomraidh Core PLL. A’ cur an aon tricead gleoc ri refclk_xcvr.
ann an_siosref	Cuir a-steach	Comharra SYSREF bho ghineadair SYSREF taobh a-muigh airson buileachadh JESD204C Subclass 1.
sysref_a-mach	Toradh	Comharra SYSREF airson buileachadh JESD204C Subclass 1 air a chruthachadh leis an inneal FPGA airson dealbhadh example ceangal adhbhar tòiseachaidh tòiseachaidh a-mhàin.

 

Comharradh	Stiùir	Tuairisgeul
SPI
spi_SS_n[2:0]	Toradh	Gnìomhach ìosal, tràillean SPI comharra tagh.
spi_SCLK	Toradh	Clock sreath SPI.
spi_sdio	Teachd a-steach / toradh	Dàta toraidh bhon mhaighstir gu tràill taobh a-muigh. Cuir a-steach dàta bho thràill bhon taobh a-muigh gu maighstir.

Comharradh	Stiùir	Tuairisgeul
Thoir an aire:Nuair a tha roghainn Modal SPI Generate 3-Wire air a chomasachadh.
spion_MISO Thoir an aire: Nuair nach eil roghainn Modal SPI Generate 3-Wire air a chomasachadh.	Cuir a-steach	Cuir a-steach dàta bho thràill bhon taobh a-muigh gu maighstir SPI.
spi_MOSI Thoir an aire: Nuair nach eil roghainn Modal SPI Generate 3-Wire air a chomasachadh.	Toradh	Dàta toraidh bho mhaighstir SPI chun tràill taobh a-muigh.

 

Comharradh	Stiùir	Tuairisgeul
ADC / DAC
tx_serial_data[LINK*L-1:0]	Toradh	Dàta toraidh sreathach àrd-astar eadar-dhealaichte gu DAC. Tha an gleoc freumhaichte anns an t-sruth dàta sreathach.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Cuir a-steach	Dàta inntrigidh sreathach àrd-astar eadar-dhealaichte bho ADC. Tha an gleoc air fhaighinn air ais bhon t-sruth dàta sreathach.
rx_serial_data_n[LINK*L-1:0]

 

Comharradh	Stiùir	Tuairisgeul
Adhbhar Coitcheann I/O
user_led[3:0]	Toradh	A’ nochdadh an t-suidheachaidh airson nan suidheachaidhean a leanas: [0]: Prògramadh SPI air a dhèanamh [1]: Mearachd ceangail TX [2]: Mearachd ceangail RX [3]: Mearachd dearbhaidh pàtrain airson dàta sruthadh Avalon
cleachdaiche_dip[3:0]	Cuir a-steach	Cuir a-steach tionndadh modh cleachdaiche DIP: [0]: Tha lùb sreathach a-staigh a’ comasachadh [1]: SYSREF air a ghineadh le FPGA a’ comasachadh [3:2]: Glèidhte

 

Comharradh	Stiùir	Tuairisgeul
A-mach às a’ chòmhlan (OOB) agus Inbhe
rx_patchk_data_error[LINK-1:0]	Toradh	Nuair a thèid an comharra seo a dhearbhadh, tha e a’ nochdadh gu bheil an dearbhadair pàtrain air mearachd a lorg.
rx_link_error[LINK-1:0]	Toradh	Nuair a thèid an comharra seo a dhearbhadh, tha e a’ nochdadh gu bheil JESD204C RX IP air stad a chuir air.
tx_link_error[LINK-1:0]	Toradh	Nuair a thèid an comharra seo a dhearbhadh, tha e a’ nochdadh gu bheil JESD204C TX IP air stad a chuir air.
emb_glasadh_a-mach	Toradh	Nuair a thèid an comharra seo a dhearbhadh, tha e a’ nochdadh gu bheil JESD204C RX IP air glas EMB a choileanadh.
sh_glasadh_a-mach	Toradh	Nuair a thèid an comharra seo a dhearbhadh, tha e a’ nochdadh gu bheil bann-cinn sioncranachaidh JESD204C RX IP glaiste.

 

Comharradh	Stiùir	Tuairisgeul
Sruth Avalon
rx_avst_valid[LINK-1:0]	Cuir a-steach	A’ nochdadh a bheil an tionndair sample dàta gu ìre an tagraidh dligheach no neo-dhligheach. 0: Tha an dàta mì-dhligheach 1: Tha dàta dligheach
rx_avst_data[(TOTAL_SAMPLE*N) -1:0 ]	Cuir a-steach	Converter sample dàta gu ìre an tagraidh.

Dealbhadh F-Tile JESD204C Example Clàran Smachd

Tha an dealbhadh F-Tile JESD204C example clàran anns a’ bhloc Smachd ED cleachd seòladh byte (32 bit).

Clàr 16 . Dealbhadh Example Mapa Seòlaidh
Tha na clàran bloca Smachd 32-bit ED seo anns an raon mgmt_clk.

Comh-phàirt	Seòladh
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Smachd SPI	0x0102_0000 – 0x0102_001F
Smachd PIO	0x0102_0020 – 0x0102_002F
Inbhe PIO	0x0102_0040 – 0x0102_004F
Ath-shuidhich Sequencer 0	0x0102_0100 – 0x0102_01FF
Ath-shuidhich Sequencer 1	0x0102_0200 – 0x0102_02FF
Smachd ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Clàr 17. Seòrsa Inntrigidh Clàr agus Mìneachadh
Tha an clàr seo a’ toirt cunntas air an t-seòrsa ruigsinneachd clàr airson IPan Intel FPGA.

Seòrsa Ruigsinneachd	Mìneachadh
RO/V	Bathar-bog ri leughadh a-mhàin (gun bhuaidh air sgrìobhadh). Faodaidh an luach a bhith eadar-dhealaichte.
RW	Bidh bathar-bog a 'leughadh agus a' tilleadh an luach bit làithreach. Bidh bathar-bog a 'sgrìobhadh agus a' suidheachadh a 'phìos chun an luach a tha thu ag iarraidh.
RW1C	Bidh bathar-bog a 'leughadh agus a' tilleadh an luach bit làithreach. Bidh bathar-bog a’ sgrìobhadh 0 agus chan eil buaidh aige. Sgrìobhaidh bathar-bog 1 agus glanaidh e am pìos gu 0 ma tha am pìos air a shuidheachadh gu 1 le bathar-cruaidh. Bidh bathar-cruaidh a’ suidheachadh a’ phìos gu 1. Tha prìomhachas nas àirde aig bathar-bog soilleir na seata bathar-cruaidh.

Clàr 18. Mapa Seòladh Smachd ED

Offset	Ainm a ’Chlàir
0x00	rst_ctl
0x04	chiad_sts0
a’ leantainn…

Offset	Ainm a ’Chlàir
0x10	rst_sts_air a lorg0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_ mearachd 0

Clàr 19. ED Control Block Clàran Smachd agus Inbhe

Beit Offset	Clàr	Ainm	Ruigsinneachd	Ath-shuidhich	Tuairisgeul
0x00	rst_ctl	rst_ dearbhadh	RW	0x0	Ath-shuidheachadh smachd. [0]: Sgrìobh 1 gus ath-shuidheachadh a dhearbhadh. (hw_rst) Sgrìobh 0 a-rithist gu deassert ath-shuidheachadh. [31:1]: Glèidhte.
0x04	chiad_sts0	inbhe_rst_	RO/V	0x0	Ath-shuidhich inbhe. [0]: Prìomh inbhe glaiste PLL. [31:1]: Glèidhte.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Inbhe lorg iomall SYSREF airson gineadair SYSREF a-staigh no a-muigh. [0]: Tha luach 1 a’ sealltainn gu bheil oir àrdachaidh SYSREF air a lorg airson gnìomhachd fo-chlas 1. Faodaidh bathar-bog 1 a sgrìobhadh gus am pìos seo a ghlanadh gus lorgadh oir SYSREF ùr a chomasachadh. [31:1]: Glèidhte.
0x40	sysref_ctl	sysref_contr ol	RW	Slighe dàta duplex Aon-dhealbh: 0x00080	smachd SYSREF. Thoir iomradh air Clàr 10 air td 17 airson tuilleadh fiosrachaidh mu chleachdadh a’ chlàir seo.
				Ùineach:	Thoir an aire: Tha an luach ath-shuidheachadh an urra ri
				0x00081	an seòrsa SYSREF agus F-Tile
				Gapped - ràitheil:	Roghainnean paramadair slighe dàta JESD204C IP.
				0x00082
				Dàta TX no RX
				slighe
				Aon-dhealbh:
				0x00000
				Ùineach:
				0x00001
				Beàrn-
				ràitheil:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Inbhe SYSREF. Anns a’ chlàr seo tha an ùine SYSREF as ùire agus na roghainnean cearcall dleastanais den ghineadair SYSREF a-staigh. Thoir iomradh air Clàr 9 air duilleag 16 airson luach laghail ùine agus cearcall dleastanais SYSREF.
a’ leantainn…

Beit Offset	Clàr	Ainm	Ruigsinneachd	Ath-shuidhich	Tuairisgeul
					[8:0]: Ùine SYSREF. Nuair a tha an luach 0xFF, tha an Ùine SYSREF = 255 Nuair a tha an luach ma tha 0x00, an ùine SYSREF = 256. [17:9]: cearcall dleastanas SYSREF. [31:18]: Glèidhte.
0x80	tst_ctl	tst_smachd	RW	0x0	Smachd deuchainn. Cleachd an clàr seo gus diofar phàtranan deuchainn a chomasachadh airson gineadair pàtrain agus inneal sgrùdaidh. [1:0] = Raon glèidhte [2] = ramp_deuchainn_ctl 1'b0=Cuir an comas gineadair pàtrain PRBS agus inneal-dearbhaidh 1'b1 = Cuir an comas ramp gineadair pàtran agus inneal-dearbhaidh [31:3]: Glèidhte.
0x8c	tst_ mearachd 0	tst_mearachd	RW1C	0x0	Bratach mearachd airson Ceangal 0. Nuair a tha am bit 1'b1, tha e a’ comharrachadh gu bheil mearachd air tachairt. Bu chòir dhut am mearachd a rèiteachadh mus sgrìobh thu 1'b1 chun bit fa leth gus am bratach mearachd a ghlanadh. [0] = Mearachd dearbhaidh phàtrain [1] = tx_link_error [2] = rx_link_error [3] = Mearachd dearbhaidh phàtrain àithne [31:4]: Glèidhte.

Eachdraidh ath-sgrùdadh sgrìobhainnean airson an F-Tile JESD204C Intel FPGA IP Design Example Stiùireadh Cleachdaiche

Tionndadh Sgrìobhainn	Intel Quartus Prìomh Tionndadh	Tionndadh IP	Atharrachaidhean
2021.10.11	21.3	1.0.0	Sgaoileadh tùsail.

Sgrìobhainnean/Goireasan

intel F-Tile JESD204C Intel FPGA IP Design Example [pdfStiùireadh Cleachdaiche F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Iomraidhean

• Leabhar-làimhe cleachdaiche