F-Tile JESD204C Intel FPGA IP-ontwerp Exampde Gebruikershandleiding

Deze gebruikershandleiding biedt de functies, gebruiksrichtlijnen en een gedetailleerde beschrijving van het ontwerp, bijvampbestanden voor de F-Tile JESD204C Intel® FPGA IP met behulp van Intel Agilex™-apparaten.

Beoogd publiek

Dit document is bedoeld voor:

Ontwerparchitect om IP-selectie te maken tijdens de ontwerpplanningsfase op systeemniveau
Hardwareontwerpers bij het integreren van het IP in hun ontwerp op systeemniveau

Validatie-ingenieurs tijdens simulatie op systeemniveau en hardwarevalidatiefase

Gerelateerde documenten
De volgende tabel bevat andere referentiedocumenten die betrekking hebben op de F-Tile JESD204C Intel FPGA IP.

Tabel 1. Gerelateerde documenten

Referentie	Beschrijving
F-Tile JESD204C Intel FPGA IP-gebruikershandleiding	Biedt informatie over de F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP-releaseopmerkingen	Geeft een overzicht van de wijzigingen die in een bepaalde release voor de F-Tile JESD204C F-Tile JESD204C zijn aangebracht.
Gegevensblad Intel Agilex-apparaat	Dit document beschrijft de elektrische kenmerken, schakelkarakteristieken, configuratiespecificaties en timing voor Intel Agilex-apparaten.

Acroniemen en woordenlijst

Tabel 2. Acroniemenlijst

Acroniem	Uitbreiding
LEMC	Lokale uitgebreide multiblokklok
FC	Framekloksnelheid
ADC	Analoog naar digitaal converter
DAC	Digitaal naar analoog converter
DSP	Digitale signaalprocessor
TX	Zender
RX	Ontvanger

Acroniem	Uitbreiding
DLL	Datalinklaag
MVO	Controle- en statusregister
CRU	Klok en reseteenheid
ISR	Serviceroutine onderbreken
FIFO	Eerst-in-eerst-uit
SERDEN	Serialisatie-deserialisatie
ECC	Foutcorrigerende code
FEC	Voorwaartse foutcorrectie
SERR	Detectie van enkele fouten (in ECC, corrigeerbaar)
DERR	Dubbele foutdetectie (in ECC, fataal)
PRBS	Pseudowillekeurige binaire reeks
MAC	Mediatoegangscontroller. MAC omvat protocolsublaag, transportlaag en datalinklaag.
FYI	Fysieke laag. PHY omvat doorgaans de fysieke laag, SERDES, stuurprogramma's, ontvangers en CDR.
STUKS	Sublaag voor fysieke codering
PMA	Fysieke medium bijlage
RBD	RX-buffervertraging
UI	Eenheidsinterval = duur van seriële bit
RBD-telling	RX Buffer Vertraging laatste aankomst op de rijstrook
RBD-compensatie	Mogelijkheid voor vrijgave van RX-buffervertraging
SH	Synchronisatieheader
TL	Transport laag
EMIB	Ingebedde Multi-die Interconnect Bridge

Tabel 3. Woordenlijst

Termijn	Beschrijving
Converter-apparaat	ADC- of DAC-converter
Logisch apparaat	FPGA of ASIC
Octet	Een groep van 8 bits, die dient als invoer voor de 64/66-encoder en als uitvoer van de decoder
Knabbelen	Een set van 4 bits die de basiswerkeenheid is van de JESD204C-specificaties
Blok	Een 66-bits symbool gegenereerd door het 64/66-coderingsschema
Lijntarief	Effectieve datasnelheid van seriële verbinding Lijnsnelheid = (Mx Sx N'x 66/64 x FC) / L
Klok koppelen	Linkklok = Lijnsnelheid/66.
Kader	Een reeks opeenvolgende octetten waarin de positie van elk octet kan worden geïdentificeerd aan de hand van een frame-uitlijningssignaal.
Frame klok	Een systeemklok die op de framesnelheid draait, dat wil zeggen 1x en 2x linkklok.

Termijn	Beschrijving
Sampbestanden per frameklok	Samples per klok, de totale sampbestanden in frameklok voor het converterapparaat.
LEMC	Interne klok die wordt gebruikt om de grens van het uitgebreide multiblok tussen rijstroken en in de externe referenties uit te lijnen (SYSREF of subklasse 1).
Subklasse 0	Geen ondersteuning voor deterministische latentie. Gegevens moeten onmiddellijk worden vrijgegeven zodra er sprake is van scheeftrekking van baan tot baan op de ontvanger.
Subklasse 1	Deterministische latentie met behulp van SYSREF.
Meerpuntsverbinding	Interapparaatkoppelingen met 2 of meer converterapparaten.
64B/66B-codering	Lijncode die 64-bits gegevens omzet in 66 bits om een blok te vormen. De gegevensstructuur op basisniveau is een blok dat begint met een 2-bits sync-header.

Tabel 4. Symbolen

Termijn	Beschrijving
L	Aantal rijstroken per converterapparaat
M	Aantal converters per apparaat
F	Aantal bytes per frame op één rijstrook
S	Aantal sampbestanden verzonden per enkele converter per framecyclus
N	Omvormerresolutie
N'	Totaal aantal bits per secondeampbestand in het gebruikersgegevensformaat
CS	Aantal controlebits per conversie-sample
CF	Aantal controlewoorden per frameklokperiode per link
HD	Gebruikersgegevensformaat met hoge dichtheid
E	Aantal multiblokken in een uitgebreid multiblok

F-Tile JESD204C Intel FPGA IP-ontwerp Example Snelstartgids

Het F-Tile JESD204C Intel FPGA IP-ontwerp examples voor Intel Agilex-apparaten beschikt over een simulerende testbench en een hardwareontwerp dat compilatie en hardwaretesten ondersteunt.
U kunt het F-Tile JESD204C-ontwerp genereren, bijvamples via de IP-catalogus in de Intel Quartus® Prime Pro Edition-software.

Figuur 1. Ontwikkeling Stages voor de Design Example

Ontwerp Example Blokschema

Afbeelding 2. F-Tile JESD204C ontwerp bijvample Blokdiagram op hoog niveau

Het ontwerp bijvample bestaat uit de volgende modules:

Platform Designer-systeem
- F-Tile JESD204C Intel FPGA IP
- JTAG naar de Avalon Master-brug
- Parallelle I/O (PIO)-controller
- Seriële poortinterface (SPI) – mastermodule – IOPLL
- SYSREF-generator
- Example Design (ED) Controle MVO
- Sequencers resetten
Systeem PLL

Patroongenerator
Patrooncontrole

Tabel 5. Ontwerp Vbample Modules

Componenten	Beschrijving
Platform Designer-systeem	Het Platform Designer-systeem concretiseert het F-Tile JESD204C IP-datapad en ondersteunt randapparatuur.
F-Tile JESD204C Intel FPGA IP	Dit Platform Designer-subsysteem bevat de TX- en RX F-Tile JESD204C IP's, samen met de duplex PHY geïnstantieerd.
JTAG naar de Avalon Master-brug	Deze bridge biedt hosttoegang van de systeemconsole tot het in het geheugen toegewezen IP-adres in het ontwerp via de JTAG interface.
Parallelle I/O (PIO)-controller	Deze controller biedt een geheugen-toegewezen interface voor sampling en aansturen van I/O-poorten voor algemene doeleinden.
SPI-meester	Deze module verzorgt de seriële overdracht van configuratiegegevens naar de SPI-interface aan de converterzijde.
SYSREF-generator	De SYSREF-generator gebruikt de linkklok als referentieklok en genereert SYSREF-pulsen voor de F-Tile JESD204C IP. Opmerking: Dit ontwerp example gebruikt de SYSREF-generator om de duplex F-Tile JESD204C IP-link-initialisatie te demonstreren. In de F-Tile JESD204C subklasse 1 systeemniveautoepassing moet u de SYSREF genereren uit dezelfde bron als de apparaatklok.
IOPLL	Dit ontwerp example gebruikt een IOPLL om een gebruikersklok te genereren voor het verzenden van gegevens naar de F-Tile JESD204C IP.
ED Controle MVO	Deze module biedt SYSREF-detectiecontrole en -status, en testpatrooncontrole en -status.
Sequencers resetten	Dit ontwerp exampbestand bestaat uit 2 reset-sequencers: Resetreeks 0: verzorgt de reset naar TX/RX Avalon®-streamingdomein, Avalon-geheugentoegewezen domein, kern-PLL, TX PHY, TX-kern en SYSREF-generator. Resetreeks 1—Verwerkt de reset naar RX PHY en RX core.
Systeem PLL	Primaire klokbron voor de F-tile harde IP en EMIB kruising.
Patroongenerator	De patroongenerator genereert een PRBS of ramp patroon.
Patrooncontrole	De patrooncontrole verifieert de PRBS of ramp patroon ontvangen en markeert een fout wanneer het een mismatch van gegevens vindtampik.

Softwarevereisten

Intel gebruikt de volgende software om het ontwerp te testen, bijvamples in een Linux-systeem:

Intel Quartus Prime Pro Edition-software
Questa*/ModelSim* of VCS*/VCS MX-simulator

Het ontwerp genereren

Om het ontwerp te genereren, bijvampbestand uit de IP-parametereditor:

Maak een project gericht op de Intel Agilex F-tile-apparaatfamilie en selecteer het gewenste apparaat.
Selecteer in de IP-catalogus, Tools ➤ IP Catalog, F-Tile JESD204C Intel FPGA IP.
Geef een naam op het hoogste niveau op en de map voor uw aangepaste IP-variant. Klik OK. De parametereditor voegt het .ip-niveau op het hoogste niveau toe file automatisch naar het huidige project. Als u wordt gevraagd het .ip-bestand handmatig toe te voegen file aan het project klikt u op Project ➤ Toevoegen/verwijderen Files in Project om het file.
Onder de Example Ontwerp tabblad, specificeer het ontwerp exampbestandsparameters zoals beschreven in Design Example Parameters.
Klik op Genereer Example Ontwerp.

De software genereert al het ontwerp files in de submappen. Deze files zijn vereist om simulatie en compilatie uit te voeren.

Ontwerp Example Parameters
De F-Tile JESD204C Intel FPGA IP-parametereditor bevat de Example Ontwerp tabblad waar u bepaalde parameters kunt specificeren voordat u het ontwerp genereert, bijvampik.

Tabel 6. Parameters in de Example Ontwerp Tab

Parameter	Opties	Beschrijving
Selecteer Ontwerp	Systeemconsolebediening Geen	Selecteer de systeemconsolebediening om toegang te krijgen tot het ontwerp, bijvample-gegevenspad via de systeemconsole.
Simulatie	Aan, uit	Schakel het IP-adres in om het benodigde te genereren files voor het simuleren van het ontwerp exampik.
Synthese	Aan, uit	Schakel het IP-adres in om het benodigde te genereren files voor Intel Quartus Prime-compilatie en hardwaredemonstratie.
HDL-formaat (voor simulatie)	Verilog VDHL	Selecteer het HDL-formaat van de RTL files voor simulatie.
HDL-formaat (voor synthese)	Alleen Verilog	Selecteer het HDL-formaat van de RTL files voor synthese.

Parameter	Opties	Beschrijving
Genereer een 3-draads SPI-module	Aan, uit	Schakel dit in om de 3-draads SPI-interface in plaats van 4-draads in te schakelen.
Sysref-modus	Een schot Periodiek Gespleten periodiek	Selecteer of u wilt dat de SYSREF-uitlijning een eenmalige pulsmodus, periodiek of periodiek periodiek is, op basis van uw ontwerpvereisten en timingflexibiliteit. One-shot: Selecteer deze optie om SYSREF in te schakelen als een one-shot-pulsmodus. De waarde van het sysref_ctrl[17] registerbit is 0. Nadat de F-Tile JESD204C IP-reset is opgeheven, wijzigt u de waarde van het sysref_ctrl[17] register van 0 naar 1 en vervolgens naar 0, voor een eenmalige SYSREF-puls. Periodiek: SYSREF heeft in de periodieke modus een werkcyclus van 50:50. SYSREF-periode is ESYSREF_MULP. Periodiek met tussenruimte: SYSREF heeft een programmeerbare werkcyclus met een granulariteit van 1 linkklokcyclus. SYSREF-periode is ESYSREF_MULP. Voor een werkcyclus die buiten het bereik valt, moet het SYSREF-generatieblok automatisch een werkcyclus van 50:50 afleiden. Raadpleeg de SYSREF Generator sectie voor meer informatie over de SYSREF periode.
Selecteer bord	Geen	Selecteer het bord voor het ontwerp, bijvampik. Geen: deze optie sluit hardwareaspecten uit voor het ontwerp, bijvample. Alle pintoewijzingen worden ingesteld op virtuele pinnen.
Testpatroon	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Selecteer patroongenerator en checker-testpatroon. Patroongenerator: JESD204C ondersteunt PRBS-patroongenerator per data-sample. Dit betekent dat de breedte van de data N+CS-optie is. PRBS-patroongenerator en -checker zijn handig voor het maken van data sampde stimulus voor het testen en is niet compatibel met de PRBS-testmodus op de ADC/DAC-converter. Ramp Patroongenerator: de JESD204C-linklaag werkt normaal, maar het transport later is uitgeschakeld en de invoer van de formatter wordt genegeerd. Elke baan verzendt een identieke octetstroom die oploopt van 0x00 naar 0xFF en zich vervolgens herhaalt. Ramp patroontest wordt ingeschakeld door prbs_test_ctl. PRBS-patrooncontrole: JESD204C De PRBS-scrambler is zelfsynchroniserend en er wordt verwacht dat wanneer de IP-kern in staat is om koppelingen te decoderen, het scrambling-zaad al gesynchroniseerd is. PRBS scrambling Seed zal 8 octetten in beslag nemen om zichzelf te initialiseren. Ramp Patrooncontrole: JESD204C-scrambling is zelfsynchroniserend en er wordt verwacht dat wanneer de IP-kern in staat is om koppelingen te decoderen, het scrambling-zaad al gesynchroniseerd is. Het eerste geldige octet wordt geladen als de ramp beginwaarde. Volgende gegevens moeten oplopen tot 0xFF en worden omgezet naar 0x00. Ramp De patrooncontroleur moet op alle rijstroken controleren op een identiek patroon.
Schakel interne seriële loopback in	Aan, uit	Selecteer interne seriële loopback.
Schakel het commandokanaal in	Aan, uit	Selecteer het commandokanaalpatroon.

Directory Structuur
Het F-Tile JESD204C ontwerp example-mappen bevatten gegenereerd files voor het ontwerp bijvamples.

Figuur 3. Directorystructuur voor F-Tile JESD204C Intel Agilex Design Example

Tabel 7. Telefoonboek Files

Mappen	Files
red./rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulatie/mentor	modelsim_sim.tcl tb_top_waveform.do
simulatie/synopsie	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Het ontwerp simuleren Bijvampde Testbank

Het ontwerp bijvample testbench simuleert uw gegenereerde ontwerp.

Figuur 4. Werkwijze

Voer de volgende stappen uit om het ontwerp te simuleren:

Wijzig de werkmap naarample_design_directory>/simulatie/ .
Voer het simulatiescript uit op de opdrachtregel. De onderstaande tabel toont de opdrachten om de ondersteunde simulators uit te voeren.

Simulator	Commando
Questa/ModelSim	vsim -do modelsim_sim.tcl
Questa/ModelSim	vsim -c -do modelsim_sim.tcl (zonder Questa/ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

De simulatie eindigt met berichten die aangeven of de run succesvol was of niet.

Figuur 5. Succesvolle simulatie
Deze afbeelding toont het succesvolle simulatiebericht voor de VCS-simulator.

Het ontwerp samenstellen Example

Om de compilatie-only example project, volg deze stappen:

Zorg voor een compilatieontwerp, bijvample generatie is voltooid.

Open in de Intel Quartus Prime Pro Edition-software het Intel Quartus Prime Pro Edition-projectample_design_directory>/ed/quartus.
Klik in het menu Verwerking op Compilatie starten.

Gedetailleerde beschrijving voor de F-Tile JESD204C Design Example

Het F-Tile JESD204C ontwerp example demonstreert de functionaliteit van datastreaming met behulp van de loopback-modus.
U kunt de parameterinstellingen van uw keuze opgeven en het ontwerp ex. genererenampik.
Het ontwerp bijvampbestand is alleen beschikbaar in duplexmodus voor zowel de Base- als de PHY-variant. U kunt kiezen voor de variant Alleen Base of Alleen PHY, maar het IP-adres genereert het ontwerp exampbestand voor zowel Base als PHY.

Opmerking: Bij sommige configuraties met hoge datasnelheid kan de timing mislukken. Om timingfouten te voorkomen, kunt u overwegen de waarde van de lagere frameklokfrequentievermenigvuldiger (FCLK_MULP) op te geven op het tabblad Configuraties van de F-Tile JESD204C Intel FPGA IP-parametereditor.

Systeemcomponenten

Het F-Tile JESD204C ontwerp example biedt een softwarematige besturingsstroom die gebruikmaakt van de harde besturingseenheid met of zonder ondersteuning van de systeemconsole.

Het ontwerp bijvample maakt een automatische koppeling mogelijk in interne en externe loopback-modi.

JTAG naar Avalon Master Bridge
De JTAG naar Avalon Master Bridge biedt een verbinding tussen het hostsysteem voor toegang tot de in het geheugen toegewezen F-Tile JESD204C IP en de perifere IP-controle- en statusregisters via de JTAG interface.

Figuur 6. Systeem met een JTAG naar Avalon Master Bridge Core

Opmerking: De systeemklok moet minimaal 2x sneller zijn dan de JTAG klok. De systeemklok is mgmt_clk (100 MHz) in dit ontwerp, bijvoorbeeldampik.

Parallelle I/O (PIO)-kern
De parallelle input/output (PIO) kern met Avalon interface biedt een memory-mapped interface tussen een Avalon memory-mapped slave poort en algemene I/O poorten. De I/O poorten verbinden ofwel met on-chip gebruikerslogica, of met I/O pinnen die verbinden met apparaten buiten de FPGA.

Figuur 7. PIO Core met invoerpoorten, uitvoerpoorten en IRQ-ondersteuning
Standaard schakelt het onderdeel Platform Designer de Interrupt Service Line (IRQ) uit.

De PIO I/O-poorten zijn toegewezen op het hoogste niveau HDL file (io_ status voor invoerpoorten, io_ controle voor uitvoerpoorten).

De onderstaande tabel beschrijft de signaalconnectiviteit voor de status- en besturings-I/O-poorten naar de DIP-switch en LED op de ontwikkelingskit.

Tabel 8. PIO Core I/O-poorten

Haven	Beetje	Signaal
Voorhaven	0	USER_LED SPI-programmering voltooid
Voorhaven	31:1	Gereserveerd
In_poort	0	USER_DIP interne seriële loopback inschakelen Uit = 1 Aan = 0
	1	USER_DIP Door FPGA gegenereerde SYSREF inschakelen Uit = 1 Aan = 0
	31:2	Gereserveerd.

SPI-meester
De SPI-mastermodule is een standaard Platform Designer-component in de standaardbibliotheek van IP Catalog. Deze module maakt gebruik van het SPI-protocol om de configuratie van externe converters (bijvample, ADC, DAC en externe klokgeneratoren) via een gestructureerde registerruimte in deze apparaten.

De SPI-master heeft een Avalon-geheugenkaartinterface die verbinding maakt met de Avalon-master (JTAG naar Avalon master bridge) via de Avalon memory-mapped interconnect. De SPI-master ontvangt configuratie-instructies van de Avalon-master.

De SPI-mastermodule bestuurt maximaal 32 onafhankelijke SPI-slaves. De SCLK-baudsnelheid is geconfigureerd op 20 MHz (deelbaar door 5).
Deze module is geconfigureerd voor een 4-draads interface met een breedte van 24 bits. Als de optie Genereer 3-draads SPI-module is geselecteerd, wordt een extra module geïnstantieerd om de 4-draads uitgang van de SPI-master naar 3-draads te converteren.

IOPLL
De IOPLL genereert de klok die nodig is om frame_clk en link_clk te genereren. De referentieklok voor de PLL is configureerbaar maar beperkt tot de datasnelheid/factor van 33.

Voor ontwerp bijvampbestand dat een gegevenssnelheid van 24.33024 Gbps ondersteunt, is de kloksnelheid voor frame_clk en link_clk 368.64 MHz.
Voor ontwerp bijvampbestand dat een gegevenssnelheid van 32 Gbps ondersteunt, is de kloksnelheid voor frame_clk en link_clk 484.848 MHz.

SYSREF-generator
SYSREF is een kritisch timingsignaal voor dataconverters met F-Tile JESD204C-interface.

De SYSREF-generator in het ontwerp bijvampbestand wordt alleen gebruikt voor de demonstratie van de duplex JESD204C IP-link-initialisatie. In de systeemniveautoepassing JESD204C subklasse 1 moet u SYSREF genereren uit dezelfde bron als de apparaatklok.

Voor de F-Tile JESD204C IP definieert de SYSREF-vermenigvuldiger (SYSREF_MULP) van het SYSREF-controleregister de SYSREF-periode, die een n-geheel veelvoud is van de E-parameter.

U moet ervoor zorgen dat E*SYSREF_MULP ≤16 is. Bijvoorbeeldample, als E=1, moet de wettelijke instelling voor SYSREF_MULP binnen 1–16 liggen, en als E=3, moet de wettelijke instelling voor SYSREF_MULP tussen 1–5 liggen.

Opmerking: Als u een SYSREF_MULP instelt die buiten het bereik ligt, zal de SYSREF-generator de instelling herstellen naar SYSREF_MULP=1.
U kunt selecteren of u wilt dat het SYSREF-type een eenmalige puls, periodiek of onderbroken periodiek is via de Example Ontwerptabblad in de F-Tile JESD204C Intel FPGA IP-parametereditor.

Tabel 9. Exampbestanden van Periodieke en Gapped Periodieke SYSREF-teller

E	SYSREF_MULP	SYSREF-PERIODE (ESYSREF_MULP 32)	Inschakelduur	Beschrijving
1	1	32	1..31 (Programmeerbaar)	Gepauzeerd periodiek
1	1	32	16 (Vast)	Periodiek
1	2	64	1..63 (Programmeerbaar)	Gepauzeerd periodiek
1	2	64	32 (Vast)	Periodiek
1	16	512	1..511 (Programmeerbaar)	Gepauzeerd periodiek
1	16	512	256 (Vast)	Periodiek
2	3	19	1..191 (Programmeerbaar)	Gepauzeerd periodiek
2	3	192	96 (Vast)	Periodiek
2	8	512	1..511 (Programmeerbaar)	Gepauzeerd periodiek
2	8	512	256 (Vast)	Periodiek
2	9 (Onwettig)	64	32 (Vast)	Gepauzeerd periodiek
2	9 (Onwettig)	64	32 (Vast)	Periodiek

Tabel 10. SYSREF-besturingsregisters
U kunt de SYSREF-controleregisters dynamisch opnieuw configureren als de registerinstelling anders is dan de instelling die u hebt opgegeven bij het genereren van het ontwerp example. Configureer de SYSREF-registers voordat de F-Tile JESD204C Intel FPGA IP niet meer is gereset. Als u de externe SYSREF-generator selecteert via de
sysref_ctrl[7] registerbit, kunt u de instellingen voor SYSREF-type, vermenigvuldiger, werkcyclus en fase negeren.

Beetjes	Standaardwaarde	Beschrijving
sysref_ctrl[1:0]	2'b00: Eén schot 2'b01: Periodiek 2'b10: Periodiek met tussenruimte	SYSREF-type. De standaardwaarde is afhankelijk van de instelling van de SYSREF-modus in de Examphet ontwerp tabblad in de F-Tile JESD204C Intel FPGA IP-parametereditor.
sysref_ctrl[6:2]	5'b00001	SYSREF-vermenigvuldiger. Dit veld SYSREF_MULP is van toepassing op periodieke en periodieke SYSREF-typen. U moet de multiplierwaarde configureren om ervoor te zorgen dat de ESYSREF_MULP-waarde tussen 1 en 16 ligt voordat de F-Tile JESD204C IP niet meer is gereset. Als de ESYSREF_MULP-waarde buiten dit bereik valt, wordt de multiplierwaarde standaard ingesteld op 5'b00001.
sysref_ctrl[7]	Duplex datapad: 1'b1 Simplex TX- of RX-datapad: 1'b0	SYSREF selecteren. De standaardwaarde is afhankelijk van de instelling van het gegevenspad in de Example Ontwerptabblad in de F-Tile JESD204C Intel FPGA IP-parametereditor. 0: Simplex TX of RX (externe SYSREF) 1: Duplex (interne SYSREF)
sysref_ctrl[16:8]	9'u0	SYSREF-taakcyclus wanneer het SYSREF-type periodiek of onderbroken periodiek is. U moet de werkcyclus configureren voordat de F-Tile JESD204C IP niet meer is gereset. Maximale waarde = (ESYSREF_MULP32)-1 Bijvoorbeeldampon: 50% inschakelduur = (ESYSREF_MULP32)/2 De duty cycle is standaard 50% als u dit registerveld niet configureert of als u het registerveld configureert op 0 of meer dan de maximaal toegestane waarde.
sysref_ctrl[17]	1'b0	Handmatige bediening wanneer het SYSREF-type one-shot is. Schrijf 1 om het SYSREF-signaal op hoog te zetten. Schrijf 0 om het SYSREF-signaal op laag te zetten. U moet een 1 en vervolgens een 0 schrijven om een SYSREF-puls in one-shot-modus te creëren.
sysref_ctrl[31:18]	22'u0	Gereserveerd.

Sequencers opnieuw instellen
Dit ontwerp example bestaat uit twee reset-sequencers:

Resetreeks 0: verzorgt de reset naar TX/RX Avalon-streamingdomein, Avalon-geheugentoegewezen domein, kern-PLL, TX PHY, TX-kern en SYSREF-generator.

Resetreeks 1: verwerkt de reset naar RX PHY en RX Core.

3-draads SPI
Deze module is optioneel om de SPI-interface om te zetten naar 3-draads.

Systeem PLL
F-tile heeft drie ingebouwde systeem-PLL's. Deze systeem-PLL's zijn de primaire klokbron voor hard IP (MAC, PCS en FEC) en EMIB-crossing. Dit betekent dat, wanneer u de PLL-klokmodus van het systeem gebruikt, de blokken niet worden geklokt door de PMA-klok en niet afhankelijk zijn van een klok die uit de FPGA-kern komt. Elke systeem-PLL genereert slechts de klok die bij één frequentie-interface hoort. Bijvoorbeeldample, je hebt twee systeem-PLL's nodig om één interface op 1 GHz en één interface op 500 MHz te laten draaien. Met behulp van een systeem-PLL kunt u elke rijstrook onafhankelijk gebruiken, zonder dat een wijziging van de rijstrookklok gevolgen heeft voor een aangrenzende rijstrook.
Elke systeem-PLL kan elk van de acht FGT-referentieklokken gebruiken. Systeem-PLL's kunnen een referentieklok delen of verschillende referentieklokken hebben. Elke interface kan kiezen welke systeem-PLL hij gebruikt, maar eenmaal gekozen, staat deze vast en kan deze niet opnieuw worden geconfigureerd met behulp van dynamische herconfiguratie.

Gerelateerde informatie
F-tile Architectuur en PMA en FEC Direct PHY IP-gebruikershandleiding

Meer informatie over de PLL-klokmodus van het systeem in Intel Agilex F-tile-apparaten.

Patroongenerator en checker
De patroongenerator en -controle zijn handig voor het maken van gegevensampbestanden en monitoring voor testdoeleinden.
Tabel 11. Ondersteunde patroongenerator

Patroongenerator	Beschrijving
PRBS-patroongenerator	Het F-Tile JESD204C ontwerp exampDe PRBS-patroongenerator ondersteunt de volgende mate van polynomen: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp patroongenerator	De ramp de patroonwaarde wordt voor elke volgende seconde met 1 verhoogdample met de generatorbreedte van N, en rolt over naar 0 als alle bits in de samphij is 1. Schakel de r inamp patroongenerator door een 1 naar bit 2 van het tst_ctl-register van het ED-besturingsblok te schrijven.
Commandokanaal ramp patroongenerator	Het F-Tile JESD204C ontwerp example ondersteunt commandokanaal ramp patroongenerator per baan. De ramp patroonwaarde wordt verhoogd met 1 per 6 bits commandowoorden. Het startzaad is een oplopend patroon over alle rijstroken.

Tabel 12. Ondersteunde patrooncontrole

Patrooncontrole	Beschrijving
PRBS-patrooncontrole	Het scrambling-zaad in de patrooncontrole is zelfgesynchroniseerd wanneer de F-Tile JESD204C IP scheefstanduitlijning bereikt. De patrooncontrole heeft 8 octetten nodig voordat het scrambling-zaad zichzelf kan synchroniseren.
Ramp patrooncontrole	De eerste geldige gegevens sample voor elke converter (M) wordt geladen als de initiële waarde van de ramp patroon. Volgende gegevens sampDeze waarden moeten in elke klokcyclus met 1 toenemen tot het maximum en vervolgens naar 0 rollen.

Patrooncontrole	Beschrijving
	Bijvoorbeeldample, wanneer S=1, N=16 en WIDTH_MULP = 2, is de databreedte per converter S * WIDTH_MULP * N = 32. De maximale data samplewaarde is 0xFFFF. De ramp patrooncontrole verifieert dat identieke patronen door alle converters worden ontvangen.
Commandokanaal ramp patrooncontrole	Het F-Tile JESD204C ontwerp example ondersteunt commandokanaal ramp patrooncontrole. Het eerste ontvangen commandowoord (6 bits) wordt geladen als de beginwaarde. Volgende commandowoorden in dezelfde baan moeten oplopen tot 0x3F en overgaan naar 0x00. Het commandokanaal ramp patrooncontrole controleert op ramp patronen over alle rijstroken.

F-Tile JESD204C TX en RX IP
Dit ontwerp exampMet le kunt u elke TX/RX configureren in simplex- of duplexmodus.
Duplexconfiguraties maken demonstratie van IP-functionaliteit mogelijk met behulp van interne of externe seriële loopback. CSR's binnen het IP worden niet geoptimaliseerd om IP-controle en statusobservatie mogelijk te maken.

F-Tile JESD204C Ontwerp Vbample Klok en reset

Het F-Tile JESD204C ontwerp example heeft een set klok- en resetsignalen.

Tabel 13.Ontwerp Exampde Klokken

Kloksignaal	Richting	Beschrijving
mgmt_clk	Invoer	LVDS differentiële klok met een frequentie van 100 MHz.
refclk_xcvr	Invoer	Transceiver-referentieklok met frequentie van datasnelheid/factor 33.
refclk_kern	Invoer	Kernreferentieklok met dezelfde frequentie als refclk_xcvr.
in_sysref	Invoer	SYSREF-signaal. De maximale SYSREF-frequentie is datasnelheid/(66x32xE).
sysref_out	Uitvoer
txlink_clk rxlink_clk	Intern	TX- en RX-linkklok met frequentie van datasnelheid/66.
txframe_clk rxframe_clk	Intern	TX- en RX-frameklok met frequentie van datasnelheid/33 (FCLK_MULP=2) TX- en RX-frameklok met frequentie van datasnelheid/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Intern	TX- en RX-faseklok met frequentie van datasnelheid/66 (FCLK_MULP=2) De TX- en RX-faseklok is altijd hoog (1'b1) wanneer FCLK_MULP=1
spi_SCLK	Uitvoer	SPI-baudrateklok met een frequentie van 20 MHz.

Wanneer u het ontwerp bijv. laadtampbestand in een FPGA-apparaat, zorgt een interne ninit_done-gebeurtenis ervoor dat de JTAG naar Avalon Masterbridge is gereset, evenals alle andere blokken.

De SYSREF-generator heeft een onafhankelijke reset om een opzettelijke asynchrone relatie voor de txlink_clk- en rxlink_clk-klokken te injecteren. Deze methode is uitgebreider bij het emuleren van het SYSREF-signaal van een externe klokchip.

Tabel 14. Ontwerp Example Resetten

Signaal resetten	Richting	Beschrijving
global_rst_n	Invoer	Globale reset met drukknop voor alle blokken, behalve de JTAG naar de Avalon Master-brug.
ninit_klaar	Intern	Uitvoer van Reset Release IP voor de JTAG naar de Avalon Master-brug.
edctl_rst_n	Intern	Het ED-besturingsblok wordt gereset door JTAG naar de Avalon Master-brug. De poorten hw_rst en global_rst_n resetten het ED-besturingsblok niet.
hw_rst	Intern	Beweer hw_rst en beëindig dit door naar het rst_ctl-register van het ED-besturingsblok te schrijven. mgmt_rst_in_n beweert wanneer hw_rst wordt beweerd.
mgmt_rst_in_n	Intern	Reset voor Avalon-geheugenkaartinterfaces van verschillende IP's en ingangen van reset-sequencers: j20c_reconfig_reset voor F-Tile JESD204C IP-duplex Native PHY spi_rst_n voor SPI-master pio_rst_n voor PIO-status en -besturing reset_in0-poort van reset-sequencer 0 en 1 De global_rst_n-, hw_rst- of edctl_rst_n-poort bevestigt reset op mgmt_rst_in_n.
sysref_rst_n	Intern	Reset voor SYSREF-generatorblok in het ED-besturingsblok met behulp van de reset sequencer 0 reset_out2-poort. De reset-sequencer 0 reset_out2-poort maakt de reset ongedaan als de kern-PLL is vergrendeld.
core_pll_rst	Intern	Reset de kern-PLL via de reset-sequencer 0 reset_out0-poort. De kern-PLL wordt gereset wanneer mgmt_rst_in_n reset wordt uitgevoerd.
j204c_tx_avs_rst_n	Intern	Reset de F-Tile JESD204C TX Avalon geheugen-toegewezen interface via reset sequencer 0. De TX Avalon-geheugen-toegewezen interface wordt bevestigd wanneer mgmt_rst_in_n wordt bevestigd.
j204c_rx_avs_rst_n	Intern	Reset de F-Tile JESD204C TX Avalon geheugen-toegewezen interface via reset sequencer 1. De RX Avalon geheugen-toegewezen interface wordt bevestigd wanneer mgmt_rst_in_n wordt bevestigd.
j204c_tx_rst_n	Intern	Reset de F-Tile JESD204C TX-link- en transportlagen in txlink_clk- en txframe_clk-domeinen. De reset-sequencer 0 reset_out5-poort reset j204c_tx_rst_n. Deze reset wordt opgeheven als de kern-PLL is vergrendeld, en de signalen tx_pma_ready en tx_ready worden bevestigd.
j204c_rx_rst_n	Intern	Reset de F-Tile JESD204C RX-koppeling en transportlagen in de domeinen rxlink_clk en rxframe_clk.

Signaal resetten	Richting	Beschrijving
		De reset-sequencer 1 reset_out4-poort reset j204c_rx_rst_n. Deze reset wordt opgeheven als de kern-PLL is vergrendeld, en de signalen rx_pma_ready en rx_ready worden bevestigd.
j204c_tx_rst_ack_n	Intern	Handshake-signaal opnieuw instellen met j204c_tx_rst_n.
j204c_rx_rst_ack_n	Intern	Handshake-signaal opnieuw instellen met j204c_rx_rst_n.

Figuur 8. Timingdiagram voor het ontwerp Example Resetten

F-Tile JESD204C Ontwerp Vbample Signalen

Tabel 15. Systeeminterfacesignalen

Signaal	Richting	Beschrijving
Klokken en resets
mgmt_clk	Invoer	100 MHz klok voor systeembeheer.
refclk_xcvr	Invoer	Referentieklok voor F-tile UX QUAD en System PLL. Equivalent aan datasnelheid/factor van 33.
refclk_kern	Invoer	Core PLL-referentieklok. Past dezelfde klokfrequentie toe als refclk_xcvr.
in_sysref	Invoer	SYSREF-signaal van externe SYSREF-generator voor JESD204C Subclass 1-implementatie.
sysref_out	Uitvoer	SYSREF-signaal voor JESD204C Subklasse 1-implementatie gegenereerd door het FPGA-apparaat voor ontwerp exampAlleen voor het initialiseren van de link.

Signaal	Richting	Beschrijving
SPI
spi_SS_n[2:0]	Uitvoer	Actief laag, SPI-slave-selectiesignaal.
spi_SCLK	Uitvoer	SPI seriële klok.
spi_sdio	Invoer/Uitvoer	Voer gegevens uit van de master naar de externe slave. Gegevens invoeren van externe slave naar master.

Signaal	Richting	Beschrijving
Opmerking:Wanneer de optie Genereer 3-draads SPI-module is ingeschakeld.
spi_MISO Opmerking: Wanneer de optie Genereer 3-draads SPI-module niet is ingeschakeld.	Invoer	Voer gegevens van externe slave in naar de SPI-master.
spi_MOSI Opmerking: Wanneer de optie Genereer 3-draads SPI-module niet is ingeschakeld.	Uitvoer	Voer gegevens uit van de SPI-master naar de externe slave.

Signaal	Richting	Beschrijving
ADC / DAC
tx_seriële_data[LINK*L-1:0]	Uitvoer	Differentiële hoge snelheid seriële uitvoergegevens naar DAC. De klok is ingebed in de seriële gegevensstroom.
tx_serial_data_n[LINK*L-1:0]
rx_seriële_data[LINK*L-1:0]	Invoer	Differentiële hogesnelheidsseriële invoergegevens van ADC. De klok wordt uit de seriële datastroom gehaald.
rx_serial_data_n[LINK*L-1:0]

Signaal	Richting	Beschrijving
Algemene I/O
gebruiker_geleid[3:0]	Uitvoer	Geeft de status aan voor de volgende omstandigheden: [0]: SPI-programmering voltooid [1]: TX-linkfout [2]: RX-linkfout [3]: Patrooncontrolefout voor Avalon-streaminggegevens
gebruiker_dip[3:0]	Invoer	Gebruikersmodus DIP-schakelaaringang: [0]: Interne seriële loopback inschakelen [1]: FPGA-gegenereerde SYSREF inschakelen [3:2]: Gereserveerd

Signaal	Richting	Beschrijving
Out-of-band (OOB) en status
rx_patchk_data_error[LINK-1:0]	Uitvoer	Wanneer dit signaal wordt bevestigd, geeft dit aan dat de patrooncontrole een fout heeft gedetecteerd.
rx_link_error[LINK-1:0]	Uitvoer	Wanneer dit signaal wordt bevestigd, geeft dit aan dat JESD204C RX IP een interrupt heeft bevestigd.
tx_link_error[LINK-1:0]	Uitvoer	Wanneer dit signaal wordt bevestigd, geeft dit aan dat JESD204C TX IP een interrupt heeft bevestigd.
emb_lock_out	Uitvoer	Wanneer dit signaal wordt bevestigd, geeft dit aan dat JESD204C RX IP EMB-vergrendeling heeft bereikt.
sh_lock_out	Uitvoer	Wanneer dit signaal wordt bevestigd, geeft dit aan dat de JESD204C RX IP-synchronisatieheader is vergrendeld.

Signaal	Richting	Beschrijving
Avalon-streaming
rx_avst_valid[LINK-1:0]	Invoer	Geeft aan of de converter sampbestandsgegevens naar de applicatielaag zijn geldig of ongeldig. 0: Gegevens zijn ongeldig 1: Gegevens zijn geldig
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Invoer	Omvormer sampgegevens naar de applicatielaag overbrengen.

F-Tile JESD204C Ontwerp Vbample Controleregisters

Het F-Tile JESD204C ontwerp exampbestandregisters in het ED-besturingsblok gebruiken byte-adressering (32 bits).

Tabel 16. Ontwerp Example Adreskaart
Deze 32-bits ED-besturingsblokregisters bevinden zich in het mgmt_clk-domein.

Onderdeel	Adres
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI-controle	0x0102_0000 – 0x0102_001F
PIO-controle	0x0102_0020 – 0x0102_002F
PIO-status	0x0102_0040 – 0x0102_004F
Sequencer 0 resetten	0x0102_0100 – 0x0102_01FF
Sequencer 1 resetten	0x0102_0200 – 0x0102_02FF
ED-controle	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP-transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tabel 17. Toegangstype en definitie registreren
In deze tabel wordt het registertoegangstype voor Intel FPGA IP's beschreven.

Toegangstype	Definitie
RO/V	Software alleen-lezen (geen effect op schrijven). De waarde kan variëren.
RW	Software leest en retourneert de huidige bitwaarde. Software schrijft de bit en stelt deze in op de gewenste waarde.
RW1C	Software leest en retourneert de huidige bitwaarde. Software schrijft 0 en heeft geen effect. Software schrijft 1 en zet de bit op 0 als de bit door hardware op 1 is gezet. Hardware stelt de bit in op 1. Software vrij heeft een hogere prioriteit dan hardware ingesteld.

Tabel 18. Adreskaart ED-controle

Verschuiven	Naam registreren
0x00	eerste_ctl
0x04	rst_sts0
*voortgezet…*

Verschuiven	Naam registreren
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabel 19. Controle- en statusregisters voor ED-besturingsblokken

Byte Verschuiven	Register	Naam	Toegang	Opnieuw instellen	Beschrijving
0x00	eerste_ctl	eerste_beweren	RW	0x0	Controle opnieuw instellen. [0]: Schrijf 1 om reset te bevestigen. (hw_rst) Schrijf opnieuw 0 om de reset ongedaan te maken. [31:1]: Gereserveerd.
0x04	rst_sts0	eerste_status	RO/V	0x0	Reset status. [0]: Core PLL vergrendelde status. [31:1]: Gereserveerd.
0x10	rst_sts_detected0	rst_sts_set	RW1C	0x0	SYSREF-randdetectiestatus voor interne of externe SYSREF-generator. [0]: Waarde van 1 Geeft aan dat er een stijgende flank van SYSREF is gedetecteerd voor werking van subklasse 1. Software kan 1 schrijven om dit bit te wissen om nieuwe SYSREF-randdetectie mogelijk te maken. [31:1]: Gereserveerd.
0x40	sysref_ctl	sysref_contr ol	RW	Duplex datapad Eén opname: 0x00080	SYSREF-besturing. Verwijzen naar Tabel 10 op pagina 17 voor meer informatie over het gebruik van dit register.
				Periodiek:	Opmerking: De resetwaarde is afhankelijk van
				0x00081	het SYSREF-type en F-Tile
				Gapped-periodiek:	JESD204C IP-gegevenspadparameterinstellingen.
				0x00082
				TX- of RX-gegevens
				pad
				Een schot:
				0x00000
				Periodiek:
				0x00001
				Gat-
				periodiek:
				0x00002
0x44	sysref_sts	sysref_status s	RO/V	0x0	SYSREF-status. Dit register bevat de laatste SYSREF-periode- en duty-cycle-instellingen van de interne SYSREF-generator. Verwijzen naar Tabel 9 op pagina 16 voor de juridische waarde van de SYSREF-periode en duty-cycle.
*voortgezet…*

Byte Verschuiven	Register	Naam	Toegang	Opnieuw instellen	Beschrijving
					[8:0]: SYSREF-periode. Wanneer de waarde 0xFF is, wordt de SYSREF-periode = 255 Wanneer de waarde 0x00 is, is de SYSREF-periode = 256. [17:9]: SYSREF-werkcyclus. [31:18]: Gereserveerd.
0x80	tst_ctl	tst_controle	RW	0x0	Controle testen. Gebruik dit register om verschillende testpatronen voor de patroongenerator en checker in te schakelen. [1:0] = Gereserveerd veld [2] = ramp_test_ctl 1'b0 = Schakelt PRBS-patroongenerator en -controle in 1'b1 = Schakelt r inamp patroongenerator en checker [31:3]: Gereserveerd.
0x8c	tst_err0	tst_fout	RW1C	0x0	Foutvlag voor Link 0. Wanneer de bit 1'b1 is, geeft dit aan dat er een fout is opgetreden. U moet de fout oplossen voordat u 1'b1 naar de betreffende bit schrijft om de foutvlag te wissen. [0] = Fout in patrooncontrole [1] = tx_link_error [2] = rx_link_error [3] = Fout in opdrachtpatrooncontrole [31:4]: Gereserveerd.

Documentrevisiegeschiedenis voor de F-Tile JESD204C Intel FPGA IP Design Exampde Gebruikershandleiding

Documentversie	Intel Quartus Prime-versie	IP-versie	Wijzigingen
2021.10.11	21.3	1.0.0	Eerste release.

Documenten / Bronnen

intel F-Tile JESD204C Intel FPGA IP-ontwerp Example [pdf] Gebruikershandleiding
F-Tile JESD204C Intel FPGA IP-ontwerp Example, F-Tile JESD204C, Intel FPGA IP-ontwerp Example, IP-ontwerp Example, Ontwerp Example

Referenties

Gebruiksaanwijzing

F-Tile JESD204C Intel FPGA IP-ontwerp Example

Over de F-Tile JESD204C Intel® FPGA IP-ontwerp Exampde Gebruikershandleiding