F-Tile Interlaken Intel FPGA IP Design เช่นample
คู่มือเริ่มต้นอย่างรวดเร็ว
คอร์ F-Tile Interlaken Intel® FPGA IP ให้ม้านั่งทดสอบการจำลอง การออกแบบฮาร์ดแวร์เช่นampไฟล์ที่รองรับการคอมไพล์และการทดสอบฮาร์ดแวร์จะมีอยู่ในซอฟต์แวร์ Intel Quartus® Prime Pro Edition เวอร์ชัน 21.4 เมื่อคุณสร้างการออกแบบเช่นample ตัวแก้ไขพารามิเตอร์จะสร้างโดยอัตโนมัติ fileที่จำเป็นในการจำลอง รวบรวม และทดสอบการออกแบบ
ม้านั่งทดสอบและการออกแบบเช่นample รองรับโหมด NRZ และ PAM4 สำหรับอุปกรณ์ F-tile F-Tile Interlaken Intel FPGA IP core สร้างการออกแบบเช่นampไฟล์สำหรับการรวมจำนวนเลนและอัตราข้อมูลที่รองรับต่อไปนี้
IP รองรับการรวมกันของจำนวนเลนและอัตราข้อมูล
ชุดค่าผสมต่อไปนี้ได้รับการสนับสนุนในซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชัน 21.3 ชุดค่าผสมอื่นๆ ทั้งหมดจะได้รับการสนับสนุนใน Intel Quartus Prime Pro Edition เวอร์ชันอนาคต
|
จำนวนเลน |
อัตราเลน (Gbps) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | ใช่ | - | ใช่ | ใช่ | - |
| 6 | - | - | - | ใช่ | ใช่ |
| 8 | - | - | ใช่ | ใช่ | - |
| 10 | - | - | ใช่ | ใช่ | - |
| 12 | - | ใช่ | ใช่ | ใช่ | - |
รูปที่ 1.ขั้นตอนการพัฒนาสำหรับการออกแบบ ตัวอย่างample
บันทึก: การรวบรวมและทดสอบฮาร์ดแวร์จะมีอยู่ในซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชัน 21.4
การออกแบบคอร์ F-Tile Interlaken Intel FPGA IP เช่นample รองรับคุณสมบัติต่อไปนี้:
- โหมดย้อนกลับอนุกรม TX ถึง RX ภายใน
- สร้างแพ็กเก็ตขนาดคงที่โดยอัตโนมัติ
- ความสามารถในการตรวจสอบแพ็กเก็ตพื้นฐาน
- ความสามารถในการใช้ System Console เพื่อรีเซ็ตการออกแบบเพื่อวัตถุประสงค์ในการทดสอบซ้ำ
รูปที่ 2.แผนภาพบล็อกระดับสูง
ข้อมูลที่เกี่ยวข้อง
- คู่มือผู้ใช้ F-Tile Interlaken Intel FPGA IP
- บันทึกประจำรุ่น F-Tile Interlaken Intel FPGA IP
ข้อกำหนดด้านฮาร์ดแวร์และซอฟต์แวร์
เพื่อทดสอบอดีตampออกแบบ ให้ใช้ฮาร์ดแวร์และซอฟต์แวร์ต่อไปนี้:
- ซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชัน 21.3
- คอนโซลระบบ
- โปรแกรมจำลองที่รองรับ:
- เรื่องย่อ* VCS*
- สรุป VCS MX
- ซีเมนส์* EDA ModelSim* SE หรือ Questa*
บันทึก: การสนับสนุนฮาร์ดแวร์สำหรับการออกแบบเช่นample จะพร้อมใช้งานในซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชัน 21.4
การสร้างการออกแบบ
รูปที่ 3. ขั้นตอน
ทำตามขั้นตอนเหล่านี้เพื่อสร้างการออกแบบเช่นampไฟล์และม้านั่งทดสอบ:
- ในซอฟต์แวร์ Intel Quartus Prime Pro Edition ให้คลิก File ➤ ตัวช่วยสร้างโครงการใหม่เพื่อสร้างโครงการ Intel Quartus Prime ใหม่ หรือคลิก File ➤ เปิดโครงการ เพื่อเปิดโครงการ Intel Quartus Prime ที่มีอยู่ วิซาร์ดแจ้งให้คุณระบุอุปกรณ์
- ระบุตระกูลอุปกรณ์ Agilex และเลือกอุปกรณ์ที่มี F-Tile สำหรับการออกแบบของคุณ
- ใน IP Catalog ค้นหาและคลิกสองครั้งที่ F-Tile Interlaken Intel FPGA IP หน้าต่าง New IP Variant จะปรากฏขึ้น
- ระบุชื่อระดับบนสุด สำหรับรูปแบบ IP ที่คุณกำหนดเอง ตัวแก้ไขพารามิเตอร์บันทึกการตั้งค่ารูปแบบ IP ใน file ชื่อ .ip
- คลิกตกลง ตัวแก้ไขพารามิเตอร์จะปรากฏขึ้น
รูปที่ 4 ตัวอย่างampแท็บการออกแบบ
6. บนแท็บ IP ระบุพารามิเตอร์สำหรับรูปแบบหลักของ IP ของคุณ
7. ในอดีตampแท็บ Design เลือกตัวเลือก Simulation เพื่อสร้าง testbench
หมายเหตุ: ตัวเลือกการสังเคราะห์สำหรับฮาร์ดแวร์ เช่นampการออกแบบ le ซึ่งจะพร้อมใช้งานในซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชัน 21.4
8. สำหรับรูปแบบ Generated HDL จะใช้ได้ทั้งตัวเลือก Verilog และ VHDL
9. คลิก สร้าง เช่นampเลอ ดีไซน์. ตัวอย่างการเลือกampหน้าต่างไดเร็กทอรีการออกแบบจะปรากฏขึ้น
10. หากต้องการแก้ไขแบบเช่นampพาธไดเร็กทอรี le หรือชื่อจากค่าเริ่มต้นที่แสดง (ilk_f_0_example_design) เรียกดูเส้นทางใหม่และพิมพ์การออกแบบใหม่ เช่นampชื่อไดเร็กทอรี le
11. คลิกตกลง
บันทึก: ในการออกแบบ F-Tile Interlaken Intel FPGA IP เช่นampนอกจากนี้ SystemPLL จะสร้างอินสแตนซ์โดยอัตโนมัติ และเชื่อมต่อกับ F-Tile Interlaken Intel FPGA IP core เส้นทางลำดับชั้นของ SystemPLL ในการออกแบบเช่นampเลอ คือ:
example_design.test_env_inst.test_dut.dut.pll
SystemPLL ในการออกแบบเช่นample ใช้นาฬิกาอ้างอิง 156.26 MHz เดียวกันกับตัวรับส่งสัญญาณ
โครงสร้างไดเรกทอรี
F-Tile Interlaken Intel FPGA IP core สร้างสิ่งต่อไปนี้ files สำหรับการออกแบบเช่นampเลอ:
รูปที่ 5 โครงสร้างไดเร็กทอรี
ตารางที่ 2. การออกแบบฮาร์ดแวร์ เช่นample File คำอธิบาย
เหล่านี้ files อยู่ในample_installation_dir>/ilk_f_0_exampไดเรกทอรี le_design
| File ชื่อ | คำอธิบาย |
| example_design.qpf | โครงการ Intel Quartus Prime file. |
| example_design.qsf | การตั้งค่าโครงการ Intel Quartus Prime file |
| example_design.sdc เจtag_timing_template.sdc | ข้อจำกัดในการออกแบบบทสรุป file. คุณสามารถคัดลอกและดัดแปลงเพื่อการออกแบบของคุณเองได้ |
| sysconsole_testbench.tcl | หลัก file สำหรับการเข้าถึงคอนโซลระบบ |
บันทึก: การสนับสนุนฮาร์ดแวร์สำหรับการออกแบบเช่นample จะพร้อมใช้งานในซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชัน 21.4
ตารางที่ 3. โต๊ะทดสอบ File คำอธิบาย
นี้ file อยู่ในample_installation_dir>/ilk_f_0_example_design/ อดีตampไดเรกทอรี le_design/rtl
| File ชื่อ | คำอธิบาย |
| top_tb.sv | โต๊ะทดสอบระดับสูงสุด file. |
ตารางที่ 4. สคริปต์ Testbench
เหล่านี้ files อยู่ในample_installation_dir>/ilk_f_0_example_design/ อดีตampไดเรกทอรี le_design/testbench
| File ชื่อ | คำอธิบาย |
| run_vcs.sh | สคริปต์ Synopsys VCS เพื่อเรียกใช้ testbench |
| run_vcsmx.sh | สคริปต์ Synopsys VCS MX เพื่อเรียกใช้ testbench |
| run_mentor.tcl | สคริปต์ Siemens EDA ModelSim SE หรือ Questa เพื่อเรียกใช้ชุดทดสอบ |
จำลองการออกแบบ เช่นampเลอ Testbench
รูปที่ 6 ขั้นตอน
ทำตามขั้นตอนเหล่านี้เพื่อจำลองม้านั่งทดสอบ:
- ที่พรอมต์คำสั่ง เปลี่ยนเป็นไดเร็กทอรีการจำลอง testbench เส้นทางไดเร็กทอรีคือample_installation_dir>/เช่นample_design/ ม้านั่งทดสอบ
- เรียกใช้สคริปต์จำลองสำหรับโปรแกรมจำลองที่รองรับที่คุณเลือก สคริปต์คอมไพล์และรันเครื่องทดสอบในโปรแกรมจำลอง สคริปต์ของคุณควรตรวจสอบว่าจำนวน SOP และ EOP ตรงกันหลังจากการจำลองเสร็จสมบูรณ์
ตารางที่ 5. ขั้นตอนในการรันการจำลอง
| โปรแกรมจำลอง | คำแนะนำ |
|
วีซีเอส |
ในบรรทัดคำสั่ง พิมพ์:
ช run_vcs.sh |
|
วีซีเอส เอ็มเอ็กซ์ |
ในบรรทัดคำสั่ง พิมพ์:
ช run_vcsmx.sh |
|
ModelSim SE หรือ Questa |
ในบรรทัดคำสั่ง พิมพ์:
vsim - ทำ run_mentor.tcl หากคุณต้องการจำลองโดยไม่เรียกใช้ ModelSim GUI ให้พิมพ์:
vsim -c -ทำ run_mentor.tcl |
3. วิเคราะห์ผลลัพธ์ การจำลองที่สำเร็จจะส่งและรับแพ็กเก็ต และแสดง "ทดสอบผ่าน"
ม้านั่งทดสอบสำหรับการออกแบบเช่นample เสร็จสิ้นภารกิจต่อไปนี้:
- สร้างอินสแตนซ์ให้กับ F-Tile Interlaken Intel FPGA IP core
- พิมพ์สถานะ PHY
- ตรวจสอบการซิงโครไนซ์ metaframe (SYNC_LOCK) และขอบเขตของคำ (บล็อก) (WORD_LOCK)
- รอให้เลนแต่ละเลนถูกล็อคและจัดตำแหน่ง
- เริ่มส่งแพ็กเก็ต
- ตรวจสอบสถิติแพ็คเก็ต:
- ข้อผิดพลาด CRC24
- ขั้นตอนปฏิบัติมาตรฐาน
- ศูนย์ EOP
ต่อไปนี้เป็นสampเอาต์พุต le แสดงให้เห็นถึงการทดสอบการจำลองที่ประสบความสำเร็จ:
รวบรวมการออกแบบ Example
- รับรองว่าแฟนเก่าampการสร้างการออกแบบเลอเสร็จสมบูรณ์
- ในซอฟต์แวร์ Intel Quartus Prime Pro Edition ให้เปิดโครงการ Intel Quartus Primeample_installation_dir>/เช่นample_design.qpf>.
- บนเมนูการประมวลผล คลิกเริ่มการคอมไพล์
การออกแบบอดีตampคำอธิบาย
การออกแบบเช่นample สาธิตการทำงานของ Interlaken IP core
การออกแบบอดีตampส่วนประกอบ
อดีตampการออกแบบ le เชื่อมต่อระบบและนาฬิกาอ้างอิง PLL และส่วนประกอบการออกแบบที่จำเป็น อดีตampการออกแบบ le กำหนดค่าคอร์ IP ในโหมดวนกลับภายใน และสร้างแพ็กเก็ตบนอินเทอร์เฟซการถ่ายโอนข้อมูลผู้ใช้ IP คอร์ TX แกน IP ส่งแพ็กเก็ตเหล่านี้บนเส้นทางย้อนกลับภายในผ่านตัวรับส่งสัญญาณ
หลังจากที่ตัวรับ IP หลักได้รับแพ็กเก็ตบนเส้นทางย้อนกลับ มันจะประมวลผลแพ็กเก็ต Interlaken และส่งไปบนอินเทอร์เฟซการถ่ายโอนข้อมูลผู้ใช้ RX อดีตampการออกแบบ le ตรวจสอบว่าแพ็กเก็ตที่ได้รับและส่งตรงกัน
การออกแบบ F-Tile Interlaken Intel IP เช่นample มีส่วนประกอบดังต่อไปนี้:
- คอร์ F-Tile Interlaken Intel FPGA IP
- ตัวสร้างแพ็คเก็ตและตัวตรวจสอบแพ็คเก็ต
- การอ้างอิง F-Tile และนาฬิกา PLL ของระบบ Intel FPGA IP core
สัญญาณอินเทอร์เฟซ
ตารางที่ 6. การออกแบบ เช่นample สัญญาณอินเทอร์เฟซ
| ชื่อพอร์ต | ทิศทาง | ความกว้าง (บิต) | คำอธิบาย |
|
mgmt_clk |
ป้อนข้อมูล |
1 |
อินพุตนาฬิการะบบ ความถี่สัญญาณนาฬิกาต้องเป็น 100 MHz |
|
pll_ref_clk |
ป้อนข้อมูล |
1 |
นาฬิกาอ้างอิงเครื่องรับส่งสัญญาณ ขับเคลื่อน RX CDR PLL |
| rx_pin | ป้อนข้อมูล | จำนวนเลน | ตัวรับ SERDES ดาต้าพิน |
| tx_pin | เอาท์พุต | จำนวนเลน | ส่งพินข้อมูล SERDES |
| rx_pin_n(1) | ป้อนข้อมูล | จำนวนเลน | ตัวรับ SERDES ดาต้าพิน |
| tx_pin_n(1) | เอาท์พุต | จำนวนเลน | ส่งพินข้อมูล SERDES |
|
mac_clk_pll_ref |
ป้อนข้อมูล |
1 |
สัญญาณนี้ต้องขับเคลื่อนโดย PLL และต้องใช้แหล่งสัญญาณนาฬิกาเดียวกันกับที่ขับเคลื่อน pll_ref_clk
สัญญาณนี้มีให้ใช้งานในอุปกรณ์โหมด PAM4 เท่านั้น |
| usr_pb_reset_n | ป้อนข้อมูล | 1 | รีเซ็ตระบบ |
(1) มีเฉพาะในรุ่น PAM4 เท่านั้น
อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมาย Intel อื่นๆ เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของผลิตภัณฑ์ FPGA และเซมิคอนดักเตอร์ตามข้อมูลจำเพาะปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบล่วงหน้า Intel ไม่รับผิดชอบหรือรับผิดใดๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใดๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ Intel ตกลงเป็นลายลักษณ์อักษรโดยชัดแจ้ง ขอแนะนำให้ลูกค้าของ Intel ได้รับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่ใดๆ และก่อนที่จะทำการสั่งซื้อผลิตภัณฑ์หรือบริการ
*ชื่อและยี่ห้ออื่น ๆ อาจถูกอ้างสิทธิ์โดยถือเป็นทรัพย์สินของผู้อื่น
ลงทะเบียนแผนที่
บันทึก:
- การออกแบบอดีตampที่อยู่ลงทะเบียนของ le เริ่มต้นด้วย 0x20** ในขณะที่ที่อยู่ลงทะเบียนของ Interlaken IP core เริ่มต้นด้วย 0x10**
- ที่อยู่ลงทะเบียน F-tile PHY เริ่มต้นด้วย 0x30** ในขณะที่ที่อยู่ลงทะเบียน F-tile FEC เริ่มต้นด้วย 0x40** การลงทะเบียน FEC ใช้ได้ในโหมด PAM4 เท่านั้น
- รหัสการเข้าถึง: RO—อ่านอย่างเดียว และ RW—อ่าน/เขียน
- คอนโซลระบบอ่านการออกแบบเช่นample ลงทะเบียนและรายงานสถานะการทดสอบบนหน้าจอ
ตารางที่ 7. การออกแบบ เช่นample ลงทะเบียนแผนที่
| ออฟเซ็ต | ชื่อ | เข้าถึง | คำอธิบาย |
| 8'h00 | ที่สงวนไว้ | ||
| 8'h01 | ที่สงวนไว้ | ||
|
8'h02 |
ระบบ PLL รีเซ็ต |
RO |
บิตต่อไปนี้ระบุคำขอรีเซ็ตระบบ PLL และเปิดใช้งานค่า:
• บิต [0] – sys_pll_rst_req • บิต [1] – sys_pll_rst_en |
| 8'h03 | จัดเลน RX | RO | แสดงการจัดตำแหน่งเลน RX |
|
8'h04 |
ล็อคคำ |
RO |
[NUM_LANES–1:0] – การระบุขอบเขตของ Word (บล็อก) |
| 8'h05 | ล็อคการซิงค์ | RO | [NUM_LANES–1:0] – การซิงโครไนซ์ Metaframe |
| 8'h06 – 8'h09 | จำนวนข้อผิดพลาด CRC32 | RO | ระบุจำนวนข้อผิดพลาด CRC32 |
| 8'h0A | จำนวนข้อผิดพลาด CRC24 | RO | ระบุจำนวนข้อผิดพลาด CRC24 |
|
8'h0B |
สัญญาณล้น/อันเดอร์โฟลว์ |
RO |
บิตต่อไปนี้ระบุ:
• บิต [3] – สัญญาณ TX อันเดอร์โฟลว์ • บิต [2] – สัญญาณโอเวอร์โฟลว์ TX • บิต [1] – สัญญาณ RX ล้น |
| 8'h0C | จำนวน SOP | RO | ระบุจำนวน SOP |
| 8'h0D | จำนวน EOP | RO | ระบุจำนวน EOP |
|
8'h0E |
จำนวนข้อผิดพลาด |
RO |
ระบุจำนวนข้อผิดพลาดต่อไปนี้:
• การสูญเสียการจัดเลน • คำควบคุมที่ผิดกฎหมาย • รูปแบบการจัดเฟรมที่ผิดกฎหมาย • ไม่มีตัวบ่งชี้ SOP หรือ EOP |
| 8'h0F | send_data_mm_clk | RW | เขียน 1 ถึงบิต [0] เพื่อเปิดใช้งานสัญญาณกำเนิด |
|
8'h10 |
ข้อผิดพลาดของตัวตรวจสอบ |
ระบุข้อผิดพลาดของตัวตรวจสอบ (ข้อผิดพลาดของข้อมูล SOP, ข้อผิดพลาดของหมายเลขช่องสัญญาณ และข้อผิดพลาดของข้อมูล PLD) | |
| 8'h11 | ล็อคระบบ PLL | RO | บิต [0] หมายถึงตัวบ่งชี้การล็อก PLL |
|
8'h14 |
นับ SOP ของ TX |
RO |
ระบุจำนวน SOP ที่สร้างโดยตัวสร้างแพ็กเก็ต |
|
8'h15 |
จำนวน TX EOP |
RO |
ระบุจำนวน EOP ที่สร้างโดยตัวสร้างแพ็กเก็ต |
| 8'h16 | แพ็คเก็ตต่อเนื่อง | RW | เขียน 1 ถึงบิต [0] เพื่อเปิดใช้งานแพ็กเก็ตต่อเนื่อง |
| ต่อเนื่อง… | |||
| ออฟเซ็ต | ชื่อ | เข้าถึง | คำอธิบาย |
| 8'h39 | การนับข้อผิดพลาด ECC | RO | ระบุจำนวนข้อผิดพลาด ECC |
| 8'h40 | ECC แก้ไขจำนวนข้อผิดพลาด | RO | ระบุจำนวนข้อผิดพลาด ECC ที่แก้ไข |
| 8'h50 | tile_tx_rst_n | WO | ไทล์รีเซ็ตเป็น SRC สำหรับ TX |
| 8'h51 | tile_rx_rst_n | WO | ไทล์รีเซ็ตเป็น SRC สำหรับ RX |
| 8'h52 | tile_tx_rst_ack_n | RO | รับทราบการรีเซ็ตไทล์จาก SRC สำหรับ TX |
| 8'h53 | tile_rx_rst_ack_n | RO | รับทราบการรีเซ็ตไทล์จาก SRC สำหรับ RX |
รีเซ็ต
ใน F-Tile Interlaken Intel FPGA IP core คุณเริ่มต้นการรีเซ็ต (reset_n=0) และกดค้างไว้จนกว่าแกน IP จะส่งคืนการรับทราบการรีเซ็ต (reset_ack_n=0) หลังจากลบการรีเซ็ต (reset_n=1) การรับทราบการรีเซ็ตจะกลับสู่สถานะเริ่มต้น
(reset_ack_n=1). ในการออกแบบเช่นample, การลงทะเบียน rst_ack_sticky จะถือการยืนยันการรับทราบการรีเซ็ต จากนั้นทริกเกอร์การลบการรีเซ็ต (reset_n=1) คุณสามารถใช้วิธีอื่นที่เหมาะกับความต้องการในการออกแบบของคุณ
สำคัญ: ในสถานการณ์ใดๆ ที่ต้องมีการวนกลับแบบอนุกรมภายใน คุณต้องปล่อย TX และ RX ของ F-tile แยกกันตามลำดับเฉพาะ โปรดดูสคริปต์คอนโซลระบบสำหรับข้อมูลเพิ่มเติม
รูปที่ 7.รีเซ็ตลำดับในโหมด NRZ
รูปที่ 8.Reset Sequence ในโหมด PAM4
F-Tile Interlaken Intel FPGA IP Design เช่นample คู่มือผู้ใช้เอกสารสำคัญ
หากไม่มี IP core version อยู่ในรายการ คู่มือผู้ใช้สำหรับ IP core รุ่นก่อนหน้าจะถูกนำมาใช้
| รุ่น Intel Quartus Prime | IP Core รุ่น | คู่มือการใช้งาน |
| 21.2 | 2.0.0 | F-Tile Interlaken Intel FPGA IP Design เช่นample คู่มือผู้ใช้ |
ประวัติการแก้ไขเอกสารสำหรับ F-Tile Interlaken Intel FPGA IP Design Example คู่มือผู้ใช้
| เวอร์ชันเอกสาร | รุ่น Intel Quartus Prime | IPVersion | การเปลี่ยนแปลง |
| 2021.10.04 | 21.3 | 3.0.0 | • เพิ่มการรองรับสำหรับการรวมอัตราเลนใหม่ สำหรับข้อมูลเพิ่มเติม โปรดดูที่ ตาราง: IP ที่รองรับการรวมกันของจำนวนเลนและอัตราข้อมูล.
• อัปเดตรายการโปรแกรมจำลองที่รองรับในส่วน: ข้อกำหนดด้านฮาร์ดแวร์และซอฟต์แวร์. • เพิ่มรีจิสเตอร์รีเซ็ตใหม่ในส่วน: ลงทะเบียนแผนที่. |
| 2021.06.21 | 21.2 | 2.0.0 | การเปิดตัวครั้งแรก |
เอกสาร / แหล่งข้อมูล
 |
Intel F-Tile Interlaken Intel FPGA IP Design Example [พีดีเอฟ] คู่มือการใช้งาน F-Tile Interlaken Intel FPGA IP Design เช่นampเลอ, F-Tile, Interlaken Intel FPGA IP Design เช่นampเช่น Intel FPGA IP Designampเลอ, IP Design Exampเลอ, Design Example |
