F-टाइल JESD204C Intel FPGA IP डिज़ाइन Exampले उपयोगकर्ता गाइड

यह उपयोगकर्ता मार्गदर्शिका डिज़ाइन के बारे में सुविधाएँ, उपयोग दिशानिर्देश और विस्तृत विवरण प्रदान करती हैampF-Tile JESD204C Intel® FPGA IP के लिए Intel Agilex™ उपकरणों का उपयोग कर रहा है।

अपेक्षित दर्शक

यह दस्तावेज़ निम्नलिखित के लिए है:

डिजाइन वास्तुकार प्रणाली स्तर डिजाइन योजना चरण के दौरान आईपी चयन करने के लिए
हार्डवेयर डिज़ाइनर जब IP को अपने सिस्टम स्तर के डिज़ाइन में एकीकृत करते हैं

सिस्टम स्तर सिमुलेशन और हार्डवेयर सत्यापन चरण के दौरान सत्यापन इंजीनियर

संबंधित दस्ताबेज़
निम्नलिखित तालिका अन्य संदर्भ दस्तावेजों को सूचीबद्ध करती है जो F-Tile JESD204C Intel FPGA IP से संबंधित हैं।

तालिका 1. संबंधित दस्तावेज

संदर्भ	विवरण
एफ-टाइल जेईएसडी204सी इंटेल एफपीजीए आईपी यूजर गाइड	F-Tile JESD204C Intel FPGA IP के बारे में जानकारी प्रदान करता है।
F-टाइल JESD204C Intel FPGA IP रिलीज़ नोट्स	किसी विशेष रिलीज़ में F-टाइल JESD204C F-टाइल JESD204C के लिए किए गए परिवर्तनों को सूचीबद्ध करता है।
इंटेल Agilex डिवाइस डाटा शीट	यह दस्तावेज़ Intel Agilex उपकरणों के लिए विद्युत विशेषताओं, स्विचिंग विशेषताओं, कॉन्फ़िगरेशन विनिर्देशों और समय का वर्णन करता है।

परिवर्णी शब्द और शब्दावली

तालिका 2 संक्षिप्त नाम सूची

परिवर्णी शब्द	विस्तार
एलईएमसी	स्थानीय विस्तारित मल्टीब्लॉक घड़ी
FC	फ्रेम घड़ी दर
एडीसी	एनॉलॉग से डिजिटल परिवर्तित करने वाला उपकरण
डीएसी	डिजिटल से एनालॉग कनवर्टर
डीएसपी	डिजिटल सिग्नल प्रोसेसर
TX	ट्रांसमीटर
RX	रिसीवर

परिवर्णी शब्द	विस्तार
डीएलएल	सूचना श्रंखला तल
सीएसआर	नियंत्रण और स्थिति रजिस्टर
सीआरयू	घड़ी और रीसेट यूनिट
आईएसआर	बाधित सेवा दिनचर्या
फीफो	पेहले आये पेहलॆ गये
सर्डेस	सीरिएलाइज़र डिसेरिएलाइज़र
ईसीसी	त्रुटि सुधार कोड
एफईसी	आगे त्रुटि सुधार
एसईआरआर	सिंगल एरर डिटेक्शन (ईसीसी में, सुधार योग्य)
डीईआरआर	डबल एरर डिटेक्शन (ईसीसी में, घातक)
पीआरबीएस	छद्म आयामी द्विआधारी अनुक्रम
मैक	मीडिया एक्सेस कंट्रोलर। मैक में प्रोटोकॉल सबलेयर, ट्रांसपोर्ट लेयर और डेटा लिंक लेयर शामिल हैं।
शारीरिक बनावट	एक प्रकार की प्रोग्रामिंग की पर्त। PHY में आमतौर पर भौतिक परत, SERDES, ड्राइवर, रिसीवर और CDR शामिल होते हैं।
पीसी	भौतिक कोडिंग उप-परत
पीएमए	भौतिक माध्यम अनुलग्नक
आरबीडी	RX बफर विलंब
UI	यूनिट अंतराल = सीरियल बिट की अवधि
आरबीडी गिनती	RX बफर विलंब नवीनतम लेन आगमन
आरबीडी ऑफसेट	RX बफर विलंब रिलीज अवसर
SH	हेडर सिंक करें
TL	ट्रांसपोर्ट परत
ईएमआईबी	एंबेडेड मल्टी-डाई इंटरकनेक्ट ब्रिज

तालिका 3. शब्दावली सूची

अवधि	विवरण
कन्वर्टर डिवाइस	एडीसी या डीएसी कनवर्टर
तर्क युक्ति	एफपीजीए या एएसआईसी
ओकटेट	8 बिट्स का एक समूह, जो 64/66 एनकोडर के इनपुट और डिकोडर से आउटपुट के रूप में कार्य करता है
निबल	4 बिट्स का एक सेट जो JESD204C विनिर्देशों की आधार कार्य इकाई है
अवरोध पैदा करना	66/64 एन्कोडिंग योजना द्वारा उत्पन्न 66-बिट प्रतीक
लाइन दर	सीरियल लिंक की प्रभावी डेटा दर लेन लाइन दर = (एमएक्स एसएक्स एनएक्स 66/64 एक्स एफसी) / एल
लिंक घड़ी	लिंक क्लॉक = लेन लाइन रेट/66।
चौखटा	लगातार ऑक्टेट का एक सेट जिसमें फ्रेम संरेखण सिग्नल के संदर्भ में प्रत्येक ऑक्टेट की स्थिति की पहचान की जा सकती है।
फ्रेम घड़ी	एक सिस्टम क्लॉक जो फ्रेम की दर पर चलती है, वह 1x और 2x लिंक क्लॉक होनी चाहिए।

अवधि	विवरण
Sampलेस प्रति फ्रेम घड़ी	Sampलेस प्रति घड़ी, कुल एसampकनवर्टर डिवाइस के लिए फ्रेम क्लॉक में लेस।
एलईएमसी	आंतरिक घड़ी का उपयोग लेन के बीच और बाहरी संदर्भों (SYSREF या उपवर्ग 1) में विस्तारित मल्टीब्लॉक की सीमा को संरेखित करने के लिए किया जाता है।
उपवर्ग 0	नियतात्मक विलंबता के लिए कोई समर्थन नहीं। रिसीवर पर लेन से लेन डेस्क्यू पर डेटा तुरंत जारी किया जाना चाहिए।
उपवर्ग 1	SYSREF का उपयोग करके नियतात्मक विलंबता।
मल्टीपॉइंट लिंक	2 या अधिक कनवर्टर उपकरणों के साथ इंटर-डिवाइस लिंक।
64 बी / 66 बी एनकोडिंग	लाइन कोड जो ब्लॉक बनाने के लिए 64-बिट डेटा को 66 बिट में मैप करता है। बेस लेवल डेटा स्ट्रक्चर एक ब्लॉक है जो 2-बिट सिंक हेडर से शुरू होता है।

तालिका 4. प्रतीक

अवधि	विवरण
L	प्रति कन्वर्टर डिवाइस में लेन की संख्या
M	प्रति डिवाइस कन्वर्टर्स की संख्या
F	एक लेन पर प्रति फ्रेम ऑक्टेट की संख्या
S	एस की संख्याampलेस ट्रांसमिटेड प्रति सिंगल कन्वर्टर प्रति फ्रेम साइकिल
N	कनवर्टर संकल्प
एन'	प्रति सेकंड बिट्स की कुल संख्याample उपयोगकर्ता डेटा प्रारूप में
CS	प्रति रूपांतरण नियंत्रण बिट्स की संख्याample
CF	प्रति फ्रेम घड़ी अवधि प्रति लिंक नियंत्रण शब्दों की संख्या
HD	उच्च घनत्व उपयोगकर्ता डेटा प्रारूप
E	एक विस्तारित मल्टीब्लॉक में मल्टीब्लॉक की संख्या

F-टाइल JESD204C Intel FPGA IP डिज़ाइन Example त्वरित प्रारंभ मार्गदर्शिका

F-टाइल JESD204C Intel FPGA IP डिज़ाइन पूर्वampIntel Agilex उपकरणों के लिए les में एक सिमुलेटिंग टेस्टबेंच और एक हार्डवेयर डिज़ाइन है जो संकलन और हार्डवेयर परीक्षण का समर्थन करता है।
आप F-टाइल JESD204C डिज़ाइन पूर्व उत्पन्न कर सकते हैंampIntel Quartus® Prime Pro Edition सॉफ़्टवेयर में IP कैटलॉग के माध्यम से लेस।

चित्र 1. विकास एसtagडिजाइन पूर्व के लिए esample

डिजाइन पूर्वampले ब्लॉक आरेख

चित्र 2. एफ-टाइल JESD204C डिजाइन पूर्वample उच्च स्तरीय ब्लॉक आरेख

डिजाइन पूर्वample में निम्नलिखित मॉड्यूल होते हैं:

प्लेटफार्म डिजाइनर प्रणाली
- एफ-टाइल JESD204C इंटेल FPGA IP
- JTAG एवलॉन मास्टर ब्रिज के लिए
- समानांतर I/O (PIO) नियंत्रक
- सीरियल पोर्ट इंटरफेस (एसपीआई)—मास्टर मॉड्यूल—आईओपीएलएल
- SYSREF जनरेटर
- Exampले डिजाइन (ईडी) नियंत्रण सीएसआर
- सीक्वेंसर रीसेट करें
सिस्टम पीएलएल

पैटर्न जनरेटर
पैटर्न चेकर

तालिका 5. डिजाइन पूर्वampले मॉड्यूल

अवयव	विवरण
प्लेटफार्म डिजाइनर प्रणाली	प्लेटफ़ॉर्म डिज़ाइनर सिस्टम F-Tile JESD204C IP डेटा पथ और सहायक बाह्य उपकरणों को तुरंत चालू करता है।
एफ-टाइल JESD204C इंटेल FPGA IP	इस प्लेटफ़ॉर्म डिज़ाइनर सबसिस्टम में डुप्लेक्स PHY के साथ मिलकर TX और RX F-टाइल JESD204C IP शामिल हैं।
JTAG एवलॉन मास्टर ब्रिज के लिए	यह ब्रिज जे के माध्यम से डिज़ाइन में मेमोरी-मैप्ड आईपी के लिए सिस्टम कंसोल होस्ट एक्सेस प्रदान करता हैTAG इंटरफ़ेस.
समानांतर I/O (PIO) नियंत्रक	यह नियंत्रक एस के लिए मेमोरी-मैप्ड इंटरफ़ेस प्रदान करता हैampलिंग और ड्राइविंग सामान्य प्रयोजन I/O बंदरगाहों।
एसपीआई मास्टर	यह मॉड्यूल कनवर्टर के अंत में एसपीआई इंटरफेस में कॉन्फ़िगरेशन डेटा के सीरियल ट्रांसफर को संभालता है।
SYSREF जनरेटर	SYSREF जनरेटर एक संदर्भ घड़ी के रूप में लिंक घड़ी का उपयोग करता है और F-Tile JESD204C IP के लिए SYSREF पल्स उत्पन्न करता है। टिप्पणी: यह डिजाइन पूर्वampडुप्लेक्स एफ-टाइल JESD204C IP लिंक इनिशियलाइज़ेशन को प्रदर्शित करने के लिए le SYSREF जनरेटर का उपयोग करता है। F-Tile JESD204C उपवर्ग 1 सिस्टम स्तर के अनुप्रयोग में, आपको डिवाइस घड़ी के समान स्रोत से SYSREF उत्पन्न करना होगा।
आईओपीएलएल	यह डिजाइन पूर्वampएफ-टाइल JESD204C IP में डेटा संचारित करने के लिए उपयोगकर्ता घड़ी उत्पन्न करने के लिए le एक IOPLL का उपयोग करता है।
ईडी नियंत्रण सीएसआर	यह मॉड्यूल SYSREF पहचान नियंत्रण और स्थिति, और परीक्षण पैटर्न नियंत्रण और स्थिति प्रदान करता है।
सीक्वेंसर रीसेट करें	यह डिजाइन पूर्वample में 2 रीसेट सीक्वेंसर होते हैं: अनुक्रम 0 रीसेट करें—TX/RX Avalon® स्ट्रीमिंग डोमेन, Avalon मेमोरी-मैप्ड डोमेन, कोर PLL, TX PHY, TX कोर, और SYSREF जनरेटर को रीसेट हैंडल करता है। अनुक्रम 1 को रीसेट करें- रीसेट को RX PHY और RX कोर पर हैंडल करता है।
सिस्टम पीएलएल	एफ-टाइल हार्ड आईपी और ईएमआईबी क्रॉसिंग के लिए प्राथमिक क्लॉक स्रोत।
पैटर्न जनरेटर	पैटर्न जनरेटर एक PRBS या r उत्पन्न करता हैamp नमूना।
पैटर्न चेकर	पैटर्न चेकर पीआरबीएस या आर की पुष्टि करता हैamp पैटर्न प्राप्त हुआ, और जब यह डेटा एस का बेमेल पाता है तो एक त्रुटि को चिह्नित करता हैampले.

सॉफ़्टवेयर आवश्यकताएं

डिज़ाइन के परीक्षण के लिए इंटेल निम्नलिखित सॉफ़्टवेयर का उपयोग करता हैampलिनक्स सिस्टम में लेस:

इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेयर
क्वेस्टा*/मॉडलसिम* या वीसीएस*/वीसीएस एमएक्स सिम्युलेटर

डिजाइन तैयार करना

डिजाइन पूर्व उत्पन्न करने के लिएampआईपी पैरामीटर संपादक से ली:

Intel Agilex F-टाइल डिवाइस परिवार को लक्षित करने वाला एक प्रोजेक्ट बनाएं और वांछित डिवाइस का चयन करें।
IP कैटलॉग में, टूल्स ➤ IP कैटलॉग में, F-Tile JESD204C Intel FPGA IP चुनें।
अपने कस्टम IP विविधता के लिए एक शीर्ष-स्तरीय नाम और फ़ोल्डर निर्दिष्ट करें। ओके पर क्लिक करें। पैरामीटर संपादक शीर्ष-स्तर .ip जोड़ता है file वर्तमान परियोजना के लिए स्वचालित रूप से। यदि आपको मैन्युअल रूप से .ip जोड़ने के लिए कहा जाए file प्रोजेक्ट में, प्रोजेक्ट ➤ जोड़ें/निकालें पर क्लिक करें Fileजोड़ने के लिए परियोजना में एस file.
पूर्व के तहतampले डिज़ाइन टैब, डिज़ाइन पूर्व निर्दिष्ट करेंampडिजाइन एक्स में वर्णित ले पैरामीटरampले पैरामीटर्स।
जनरेट एक्स पर क्लिक करेंampले डिजाइन।

सॉफ्टवेयर सभी डिजाइन तैयार करता है files उप-निर्देशिकाओं में। इन fileसिमुलेशन और संकलन चलाने के लिए s की आवश्यकता होती है।

डिजाइन पूर्वampले पैरामीटर्स
F-Tile JESD204C Intel FPGA IP पैरामीटर एडिटर में Ex शामिल हैampआपके लिए डिज़ाइन टैब पूर्व डिज़ाइन बनाने से पहले कुछ पैरामीटर निर्दिष्ट करने के लिएampले.

तालिका 6. पूर्व में पैरामीटर्सampले डिजाइन टैब

पैरामीटर	विकल्प	विवरण
डिजाइन का चयन करें	सिस्टम कंसोल नियंत्रण कोई नहीं	डिज़ाइन पूर्व तक पहुँचने के लिए सिस्टम कंसोल नियंत्रण का चयन करेंample सिस्टम कंसोल के माध्यम से डेटा पथ।
सिमुलेशन	बंद	आवश्यक जनरेट करने के लिए IP के लिए चालू करें fileडिजाइन पूर्व अनुकरण के लिए एसampले.
संश्लेषण	बंद	आवश्यक जनरेट करने के लिए IP के लिए चालू करें fileइंटेल क्वार्टस प्राइम संकलन और हार्डवेयर प्रदर्शन के लिए।
एचडीएल प्रारूप (अनुकरण के लिए)	Verilog वीडीएचएल	आरटीएल के एचडीएल प्रारूप का चयन करें fileसिमुलेशन के लिए एस।
एचडीएल प्रारूप (संश्लेषण के लिए)	केवल वेरिलॉग	आरटीएल के एचडीएल प्रारूप का चयन करें fileसंश्लेषण के लिए एस।

पैरामीटर	विकल्प	विवरण
3- तार एसपीआई मॉड्यूल उत्पन्न करें	बंद	3-वायर के बजाय 4-वायर SPI इंटरफ़ेस सक्षम करने के लिए चालू करें।
Sysref मोड	एक शॉट सामयिक गैप आवधिक	चुनें कि क्या आप चाहते हैं कि SYSREF संरेखण एक-शॉट पल्स मोड, आवधिक, या गैप आवधिक हो, जो आपकी डिज़ाइन आवश्यकताओं और समय के लचीलेपन के आधार पर हो। वन-शॉट- SYSREF को वन-शॉट पल्स मोड में सक्षम करने के लिए इस विकल्प का चयन करें। Sysref_ctrl[17] रजिस्टर बिट का मान 0 है। F-टाइल JESD204C IP रीसेट डीज़र्ट के बाद, sysref_ctrl[17] रजिस्टर के मान को 0 से 1, फिर 0, एक-शॉट SYSREF पल्स के लिए बदलें। आवधिक - आवधिक मोड में SYSREF में 50:50 कार्य चक्र है। SYSREF अवधि ESYSREF_MULP है। गैप्ड पीरियॉडिक- SYSREF में 1 लिंक क्लॉक साइकिल के ग्रैन्युलैरिटी का प्रोग्रामेबल ड्यूटी साइकिल है। SYSREF अवधि ESYSREF_MULP है। आउट-ऑफ-रेंज कर्तव्य चक्र सेटिंग के लिए, SYSREF पीढ़ी ब्लॉक स्वचालित रूप से 50:50 कर्तव्य चक्र का अनुमान लगाएगा। देखें Sysref जनक SYSREF के बारे में अधिक जानकारी के लिए अनुभाग अवधि।
बोर्ड का चयन करें	कोई नहीं	डिजाइन पूर्व के लिए बोर्ड का चयन करेंampले. कोई नहीं—यह विकल्प डिज़ाइन पूर्व के लिए हार्डवेयर पहलुओं को बाहर करता हैampले। सभी पिन असाइनमेंट वर्चुअल पिन पर सेट किए जाएंगे।
परीक्षण पैटर्न	पीआरबीएस-7 पीआरबीएस-9 पीआरबीएस-15 पीआरबीएस-23 Ramp	पैटर्न जनरेटर और चेकर टेस्ट पैटर्न का चयन करें। पैटर्न जेनरेटर-JESD204C प्रति डेटा पीआरबीएस पैटर्न जनरेटर का समर्थन करता हैampले। इसका अर्थ है कि डेटा की चौड़ाई N+CS विकल्प है। PRBS पैटर्न जनरेटर और चेकर डेटा बनाने के लिए उपयोगी होते हैंample परीक्षण के लिए प्रोत्साहन और यह ADC/DAC कनवर्टर पर PRBS परीक्षण मोड के साथ संगत नहीं है। Ramp पैटर्न जेनरेटर-JESD204C लिंक परत सामान्य रूप से काम करती है लेकिन बाद में परिवहन अक्षम कर दिया जाता है और फ़ॉर्मेटर से इनपुट को अनदेखा कर दिया जाता है। प्रत्येक लेन एक समान ऑक्टेट स्ट्रीम प्रसारित करती है जो 0x00 से 0xFF तक बढ़ती है और फिर दोहराती है। आरamp पैटर्न परीक्षण prbs_test_ctl द्वारा सक्षम है। पीआरबीएस पैटर्न चेकर-जेईएसडी204सी पीआरबीएस स्क्रैंबलर सेल्फ सिंक्रोनाइज़िंग है और यह उम्मीद की जाती है कि जब आईपी कोर लिंक अप को डिकोड करने में सक्षम होता है, तो स्क्रैम्बलिंग सीड पहले से ही सिंक्रोनाइज़ हो जाता है। PRBS स्क्रैम्बलिंग सीड को सेल्फ इनिशियलाइज़ होने में 8 ऑक्टेट लगेंगे। Ramp पैटर्न चेकर-JESD204C स्क्रैम्बलिंग सेल्फ सिंक्रोनाइज़िंग है और यह उम्मीद की जाती है कि जब IP कोर लिंक अप को डिकोड करने में सक्षम होता है, तो स्क्रैम्बलिंग सीड पहले से ही सिंक्रोनाइज़ हो जाता है। पहला वैध ऑक्टेट आर के रूप में लोड किया गया हैamp आरंभिक मूल्य। बाद के डेटा को 0xFF तक बढ़ाना होगा और 0x00 तक रोल ओवर करना होगा। आरamp पैटर्न चेकर को सभी लेन में समान पैटर्न की जांच करनी चाहिए।
आंतरिक सीरियल लूपबैक सक्षम करें	बंद	आंतरिक सीरियल लूपबैक का चयन करें।
कमांड चैनल सक्षम करें	बंद	कमांड चैनल पैटर्न चुनें।

निर्देशिका संरचना
एफ-टाइल JESD204C डिजाइन पूर्वample निर्देशिकाओं में उत्पन्न होता है fileडिजाइन पूर्व के लिए एसampलेस.

चित्र 3. एफ-टाइल JESD204C Intel Agilex Design Ex के लिए निर्देशिका संरचनाample

तालिका 7. निर्देशिका Files

फ़ोल्डर	Files
एड/आरटीएल	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys Altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
अनुकरण / संरक्षक	modelim_sim.tcl tb_top_waveform.do
अनुकरण/सारांश	VC के vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

डिजाइन पूर्व अनुकरणampले टेस्टबेंच

डिजाइन पूर्वample testbench आपके उत्पन्न डिज़ाइन का अनुकरण करता है।

चित्र 4. प्रक्रिया

डिजाइन अनुकरण करने के लिए, निम्न चरणों का पालन करें:

कार्यशील निर्देशिका को इसमें बदलेंample_design_directory>/सिमुलेशन/ .
कमांड लाइन में, सिमुलेशन स्क्रिप्ट चलाएँ। नीचे दी गई तालिका समर्थित सिमुलेटरों को चलाने के लिए आदेश दिखाती है।

सिम्युलेटर	आज्ञा
क्वेस्टा/मॉडलसिम	vsim -do modelim_sim.tcl
क्वेस्टा/मॉडलसिम	vsim -c -do modelim_sim.tcl (क्वेस्ट/मॉडलसिम जीयूआई के बिना)
VC के	श vcs_sim.sh
वीसीएस एमएक्स	श vcsmx_sim.sh

सिमुलेशन उन संदेशों के साथ समाप्त होता है जो इंगित करते हैं कि रन सफल रहा या नहीं।

चित्रा 5. सफल सिमुलेशन
यह आंकड़ा वीसीएस सिम्युलेटर के लिए सफल सिमुलेशन संदेश दिखाता है।

डिजाइन पूर्व संकलनample

संकलन-केवल पूर्व को संकलित करने के लिएampले परियोजना, इन चरणों का पालन करें:

संकलन डिजाइन पूर्व सुनिश्चित करेंampले पीढ़ी पूरी हो गई है।

इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेयर में, इंटेल क्वार्टस प्राइम प्रो एडिशन प्रोजेक्ट खोलेंampले_डिजाइन_डायरेक्टरी>/एड/क्वार्टस.
संसाधन मेनू पर, संकलन प्रारंभ करेंक्लिक करें।

F-टाइल JESD204C डिज़ाइन Ex के लिए विस्तृत विवरणample

एफ-टाइल JESD204C डिजाइन पूर्वample लूपबैक मोड का उपयोग करके डेटा स्ट्रीमिंग की कार्यक्षमता प्रदर्शित करता है।
आप अपनी पसंद के पैरामीटर सेटिंग्स निर्दिष्ट कर सकते हैं और डिज़ाइन पूर्व उत्पन्न कर सकते हैंampले.
डिजाइन पूर्वample बेस और PHY दोनों प्रकारों के लिए केवल डुप्लेक्स मोड में उपलब्ध है। आप केवल आधार या केवल PHY संस्करण चुन सकते हैं लेकिन IP पूर्व डिज़ाइन उत्पन्न करेगाampले आधार और PHY दोनों के लिए।

टिप्पणी: कुछ उच्च डेटा दर कॉन्फ़िगरेशन समय विफल हो सकता है। समय की विफलता से बचने के लिए, F-Tile JESD204C Intel FPGA IP पैरामीटर एडिटर के कॉन्फ़िगरेशन टैब में लोअर फ़्रेम क्लॉक फ़्रीक्वेंसी मल्टीप्लायर (FCLK_MULP) मान निर्दिष्ट करने पर विचार करें।

सिस्टम घटक

एफ-टाइल JESD204C डिजाइन पूर्वample एक सॉफ्टवेयर-आधारित नियंत्रण प्रवाह प्रदान करता है जो सिस्टम कंसोल समर्थन के साथ या उसके बिना हार्ड कंट्रोल यूनिट का उपयोग करता है।

डिजाइन पूर्वample आंतरिक और बाहरी लूपबैक मोड में ऑटो लिंक अप को सक्षम करता है।

JTAG एवलॉन मास्टर ब्रिज के लिए
द जेTAG एवलॉन मास्टर ब्रिज मेमोरी-मैप्ड एफ-टाइल JESD204C IP और परिधीय IP नियंत्रण और स्थिति रजिस्टरों को J के माध्यम से एक्सेस करने के लिए होस्ट सिस्टम के बीच एक कनेक्शन प्रदान करता है।TAG इंटरफ़ेस.

चित्र 6. जे के साथ सिस्टमTAG एवलॉन मास्टर ब्रिज कोर के लिए

टिप्पणी: सिस्टम क्लॉक J से कम से कम 2X तेज होनी चाहिएTAG घड़ी। इस डिज़ाइन में सिस्टम क्लॉक mgmt_clk (100MHz) हैampले.

समांतर आई/ओ (पीआईओ) कोर
एवलॉन इंटरफेस के साथ समानांतर इनपुट/आउटपुट (पीआईओ) कोर एवलॉन मेमोरी-मैप्ड स्लेव पोर्ट और सामान्य प्रयोजन I/O पोर्ट के बीच मेमोरी-मैप्ड इंटरफेस प्रदान करता है। I/O पोर्ट या तो ऑन-चिप यूजर लॉजिक से कनेक्ट होते हैं, या I/O पिन से कनेक्ट होते हैं जो FPGA से बाहर के डिवाइस से कनेक्ट होते हैं।

चित्र 7. पीआईओ कोर इनपुट पोर्ट, आउटपुट पोर्ट और आईआरक्यू सपोर्ट के साथ
डिफ़ॉल्ट रूप से, प्लेटफ़ॉर्म डिज़ाइनर घटक इंटरप्ट सर्विस लाइन (IRQ) को अक्षम कर देता है।

पीआईओ आई/ओ बंदरगाहों को शीर्ष स्तर एचडीएल पर सौंपा गया है file (इनपुट पोर्ट के लिए io_ स्थिति, आउटपुट पोर्ट के लिए io_ नियंत्रण)।

नीचे दी गई तालिका विकास किट पर डीआईपी स्विच और एलईडी की स्थिति और नियंत्रण I/O पोर्ट के लिए सिग्नल कनेक्टिविटी का वर्णन करती है।

टेबल 8. पीआईओ कोर आई/ओ पोर्ट

पत्तन	अंश	संकेत
आउट_पोर्ट	0	USER_LED SPI प्रोग्रामिंग हो गई
आउट_पोर्ट	31:1	सुरक्षित
इन_पोर्ट	0	USER_DIP आंतरिक सीरियल लूपबैक सक्षम = 1 पर = 0
	1	USER_DIP FPGA-जनित SYSREF सक्षम बंद = 1 पर = 0
	31:2	आरक्षित.

एसपीआई मास्टर
एसपीआई मास्टर मॉड्यूल आईपी कैटलॉग मानक पुस्तकालय में एक मानक प्लेटफार्म डिजाइनर घटक है। यह मॉड्यूल बाहरी कन्वर्टर्स के कॉन्फ़िगरेशन को सुविधाजनक बनाने के लिए SPI प्रोटोकॉल का उपयोग करता है (उदाहरण के लिएample, ADC, DAC, और बाहरी घड़ी जनरेटर) इन उपकरणों के अंदर एक संरचित रजिस्टर स्थान के माध्यम से।

एसपीआई मास्टर में एवलॉन मेमोरी-मैप्ड इंटरफ़ेस है जो एवलॉन मास्टर (जेTAG एवलॉन मास्टर ब्रिज के लिए) एवलॉन मेमोरी-मैप्ड इंटरकनेक्ट के माध्यम से। एसपीआई मास्टर एवलॉन मास्टर से कॉन्फ़िगरेशन निर्देश प्राप्त करता है।

SPI मास्टर मॉड्यूल 32 स्वतंत्र SPI दासों को नियंत्रित करता है। SCLK बॉड दर को 20 मेगाहर्ट्ज (5 से विभाज्य) के लिए कॉन्फ़िगर किया गया है।
यह मॉड्यूल 4-तार, 24-बिट चौड़ाई वाले इंटरफ़ेस के लिए कॉन्फ़िगर किया गया है। यदि जनरेट 3-वायर एसपीआई मॉड्यूल विकल्प का चयन किया जाता है, तो एसपीआई मास्टर के 4-वायर आउटपुट को 3-वायर में बदलने के लिए एक अतिरिक्त मॉड्यूल को तत्काल चालू किया जाता है।

आईओपीएलएल
IOPLL फ्रेम_क्लक और लिंक_क्लक उत्पन्न करने के लिए आवश्यक घड़ी उत्पन्न करता है। पीएलएल के लिए संदर्भ घड़ी विन्यास योग्य है लेकिन 33 के डेटा दर/कारक तक सीमित है।

डिजाइन पूर्व के लिएample जो 24.33024 Gbps की डेटा दर का समर्थन करता है, फ्रेम_क्लक और लिंक_क्लक के लिए घड़ी की दर 368.64 मेगाहर्ट्ज है।
डिजाइन पूर्व के लिएample जो 32 Gbps की डेटा दर का समर्थन करता है, फ्रेम_क्लक और लिंक_क्लक के लिए घड़ी की दर 484.848 मेगाहर्ट्ज है।

SYSREF जेनरेटर
SYSREF F-टाइल JESD204C इंटरफ़ेस वाले डेटा कन्वर्टर्स के लिए एक महत्वपूर्ण समय संकेत है।

डिजाइन पूर्व में SYSREF जनरेटरample का उपयोग डुप्लेक्स JESD204C IP लिंक आरंभीकरण प्रदर्शन उद्देश्य के लिए ही किया जाता है। JESD204C उपवर्ग 1 सिस्टम स्तर के अनुप्रयोग में, आपको डिवाइस घड़ी के समान स्रोत से SYSREF उत्पन्न करना होगा।

F-Tile JESD204C IP के लिए, SYSREF नियंत्रण रजिस्टर का SYSREF गुणक (SYSREF_MULP) SYSREF अवधि को परिभाषित करता है, जो E पैरामीटर का n-पूर्णांक गुणक है।

आपको E*SYSREF_MULP ≤16 सुनिश्चित करना होगा। पूर्व के लिएample, यदि E = 1, SYSREF_MULP के लिए कानूनी सेटिंग 1-16 के भीतर होनी चाहिए, और यदि E = 3, SYSREF_MULP के लिए कानूनी सेटिंग 1-5 के भीतर होनी चाहिए।

टिप्पणी: यदि आप एक सीमा से बाहर SYSREF_MULP सेट करते हैं, तो SYSREF जनरेटर सेटिंग को SYSREF_MULP=1 पर ठीक कर देगा।
आप चयन कर सकते हैं कि क्या आप चाहते हैं कि SYSREF प्रकार एक-शॉट पल्स, आवधिक, या पूर्व के माध्यम से गैप आवधिक होampF-टाइल JESD204C Intel FPGA IP पैरामीटर संपादक में डिज़ाइन टैब।

तालिका 9. Exampपीरियोडिक एंड गैप्ड पीरियोडिक SYSREF काउंटर की लेस

E	SYSREF_MULP	Sysref अवधि (ईSYSREF_MULP 32)	साइकिल शुल्क	विवरण
1	1	32	1..31 (प्रोग्राम करने योग्य)	अंतराल आवधिक
1	1	32	16 (तय)	सामयिक
1	2	64	1..63 (प्रोग्राम करने योग्य)	अंतराल आवधिक
1	2	64	32 (तय)	सामयिक
1	16	512	1..511 (प्रोग्राम करने योग्य)	अंतराल आवधिक
1	16	512	256 (तय)	सामयिक
2	3	19	1..191 (प्रोग्राम करने योग्य)	अंतराल आवधिक
2	3	192	96 (तय)	सामयिक
2	8	512	1..511 (प्रोग्राम करने योग्य)	अंतराल आवधिक
2	8	512	256 (तय)	सामयिक
2	9 (गैरकानूनी)	64	32 (तय)	अंतराल आवधिक
2	9 (गैरकानूनी)	64	32 (तय)	सामयिक

तालिका 10. SYSREF नियंत्रण रजिस्टर
आप SYSREF नियंत्रण रजिस्टरों को गतिशील रूप से पुन: कॉन्फ़िगर कर सकते हैं यदि रजिस्टर सेटिंग आपके द्वारा डिज़ाइन पूर्व उत्पन्न करते समय निर्दिष्ट सेटिंग से भिन्न हैampले। F-Tile JESD204C Intel FPGA IP के रीसेट होने से पहले SYSREF रजिस्टरों को कॉन्फ़िगर करें। यदि आप बाहरी SYSREF जनरेटर का चयन करते हैं
sysref_ctrl[7] रजिस्टर बिट, आप SYSREF प्रकार, गुणक, कर्तव्य चक्र और चरण के लिए सेटिंग्स को अनदेखा कर सकते हैं।

बिट्स	डिफ़ॉल्ट मान	विवरण
sysref_ctrl [1:0]	2'बी 00: एक शॉट 2'b01: आवधिक 2'b10: अंतराल अंतराल	SYSREF प्रकार। डिफ़ॉल्ट मान SYSREF मोड सेटिंग पर निर्भर करता है Exampले डिजाइन F-टाइल JESD204C Intel FPGA IP पैरामीटर संपादक में टैब।
sysref_ctrl [6:2]	5'b00001	SYSREF गुणक। यह SYSREF_MULP फ़ील्ड आवधिक और गैप्ड-आवधिक SYSREF प्रकार पर लागू होता है। F-Tile JESD1C IP के रीसेट होने से पहले ESYSREF_MULP मान 16 से 204 के बीच है यह सुनिश्चित करने के लिए आपको गुणक मान को कॉन्फ़िगर करना होगा। यदि ESYSREF_MULP मान इस सीमा से बाहर है, तो गुणक मान डिफ़ॉल्ट रूप से 5'b00001 होता है।
sysref_ctrl [7]	डुप्लेक्स डाटापथ: 1'बी1 सिम्पलेक्स TX या RX डेटापथ: 1'b0	SYSREF का चयन करें। डिफ़ॉल्ट मान पूर्व में डेटा पथ सेटिंग पर निर्भर करता हैampF-टाइल JESD204C Intel FPGA IP पैरामीटर संपादक में डिज़ाइन टैब। 0: सिम्पलेक्स TX या RX (बाहरी SYSREF) 1: डुप्लेक्स (आंतरिक SYSREF)
sysref_ctrl [16:8]	9'h0	SYSREF कर्तव्य चक्र जब SYSREF प्रकार आवधिक या गैप आवधिक होता है। F-Tile JESD204C IP के रीसेट होने से पहले आपको कर्तव्य चक्र को कॉन्फ़िगर करना होगा। अधिकतम मान = (ESYSREF_MULP32)-1 पूर्व के लिएampपर: 50% कर्तव्य चक्र = (ईSYSREF_MULP32)/2 यदि आप इस रजिस्टर फ़ील्ड को कॉन्फ़िगर नहीं करते हैं, या यदि आप रजिस्टर फ़ील्ड को 50 या अधिक से अधिक अनुमत मान से कॉन्फ़िगर करते हैं, तो कर्तव्य चक्र डिफ़ॉल्ट रूप से 0% है।
sysref_ctrl [17]	1'b0	मैनुअल नियंत्रण जब SYSREF प्रकार एक-शॉट है। SYSREF सिग्नल को हाई पर सेट करने के लिए 1 लिखें। SYSREF सिग्नल को लो पर सेट करने के लिए 0 लिखें। एक-शॉट मोड में SYSREF पल्स बनाने के लिए आपको 1 फिर 0 लिखना होगा।
sysref_ctrl [31:18]	22'h0	आरक्षित.

सीक्वेंसर रीसेट करें
यह डिजाइन पूर्वample में दो रीसेट सीक्वेंसर होते हैं:

रीसेट अनुक्रम 0—TX/RX एवलॉन स्ट्रीमिंग डोमेन, एवलॉन मेमोरी-मैप्ड डोमेन, कोर PLL, TX PHY, TX कोर, और SYSREF जनरेटर के लिए रीसेट को हैंडल करता है।

अनुक्रम 1 को रीसेट करें- रीसेट को RX PHY और RX Core में हैंडल करता है।

3-वायर एसपीआई
यह मॉड्यूल एसपीआई इंटरफेस को 3-वायर में बदलने के लिए वैकल्पिक है।

सिस्टम पीएलएल
एफ-टाइल में तीन ऑन-बोर्ड सिस्टम पीएलएल हैं। ये सिस्टम PLL हार्ड IP (MAC, PCS, और FEC) और EMIB क्रॉसिंग के लिए प्राथमिक क्लॉक स्रोत हैं। इसका मतलब यह है कि, जब आप सिस्टम पीएलएल क्लॉकिंग मोड का उपयोग करते हैं, तो ब्लॉक पीएमए घड़ी द्वारा नहीं देखे जाते हैं और एफपीजीए कोर से आने वाली घड़ी पर निर्भर नहीं होते हैं। प्रत्येक सिस्टम PLL केवल एक आवृत्ति इंटरफ़ेस से जुड़ी घड़ी उत्पन्न करता है। पूर्व के लिएampले, आपको 1 GHz पर एक इंटरफ़ेस और 500 MHz पर एक इंटरफ़ेस चलाने के लिए दो सिस्टम PLL की आवश्यकता है। एक सिस्टम पीएलएल का उपयोग करने से आप पड़ोसी लेन को प्रभावित करने वाले लेन घड़ी परिवर्तन के बिना स्वतंत्र रूप से प्रत्येक लेन का उपयोग कर सकते हैं।
प्रत्येक सिस्टम PLL आठ FGT संदर्भ घड़ियों में से किसी एक का उपयोग कर सकता है। सिस्टम PLL एक संदर्भ घड़ी साझा कर सकते हैं या भिन्न संदर्भ घड़ी रख सकते हैं। प्रत्येक इंटरफ़ेस चुन सकता है कि वह किस सिस्टम PLL का उपयोग करता है, लेकिन, एक बार चुने जाने के बाद, यह तय हो जाता है, डायनेमिक रीकॉन्फ़िगरेशन का उपयोग करके पुन: कॉन्फ़िगर करने योग्य नहीं होता है।

संबंधित जानकारी
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Intel Agilex F-टाइल उपकरणों में सिस्टम PLL क्लॉकिंग मोड के बारे में अधिक जानकारी।

पैटर्न जनरेटर और चेकर
पैटर्न जनरेटर और चेकर डेटा बनाने के लिए उपयोगी होते हैंampलेस और परीक्षण उद्देश्यों के लिए निगरानी।
तालिका 11 समर्थित पैटर्न जेनरेटर

पैटर्न जेनरेटर	विवरण
PRBS पैटर्न जनरेटर	एफ-टाइल JESD204C डिजाइन पूर्वampले पीआरबीएस पैटर्न जेनरेटर बहुपदों की निम्न डिग्री का समर्थन करता है: पीआरबीएस23: X23+X18+1 पीआरबीएस15: X15+X14+1 पीआरबीएस9: X9+X5+1 पीआरबीएस7: X7+X6+1
Ramp पैटर्न जनरेटर	आरamp प्रत्येक बाद के एस के लिए पैटर्न मान में 1 की वृद्धि होती हैample N की जनरेटर चौड़ाई के साथ, और s में सभी बिट्स होने पर 0 पर रोल करता हैampले 1 हैं। आर सक्षम करेंamp ईडी नियंत्रण ब्लॉक के tst_ctl रजिस्टर के 1 से बिट 2 लिखकर पैटर्न जनरेटर।
कमान चैनल आरamp पैटर्न जनरेटर	एफ-टाइल JESD204C डिजाइन पूर्वampले कमांड चैनल आर का समर्थन करता हैamp पैटर्न जनरेटर प्रति लेन। आरamp आदेश शब्द के प्रति 1 बिट में 6 द्वारा प्रतिमान मान वृद्धि। शुरुआती सीड सभी लेन में एक इंक्रीमेंट पैटर्न है।

तालिका 12. समर्थित पैटर्न परीक्षक

पैटर्न परीक्षक	विवरण
PRBS पैटर्न चेकर	जब F-टाइल JESD204C IP डेस्क्यू एलाइनमेंट हासिल कर लेता है तो पैटर्न चेकर में स्क्रैम्बलिंग सीड सेल्फ-सिंक्रनाइज़ हो जाता है। स्क्रैम्बलिंग सीड को सेल्फ-सिंक्रनाइज़ करने के लिए पैटर्न चेकर को 8 ऑक्टेट की आवश्यकता होती है।
Ramp पैटर्न चेकर	पहला वैध डेटा एसample प्रत्येक कनवर्टर के लिए (M) r के प्रारंभिक मान के रूप में लोड किया गया हैamp नमूना। बाद के डेटा एसamples मानों को प्रत्येक घड़ी चक्र में 1 से अधिकतम तक बढ़ाना चाहिए और फिर 0 पर रोल ओवर करना चाहिए।

पैटर्न परीक्षक	विवरण
	उदाहरणार्थample, जब S=1, N=16 और WIDTH_MULP = 2, प्रति कनवर्टर डेटा चौड़ाई S * WIDTH_MULP * N = 32 है। अधिकतम डेटा sampले मान 0xFFFF है। आरamp पैटर्न चेकर सत्यापित करता है कि सभी कन्वर्टर्स में समान पैटर्न प्राप्त होते हैं।
कमान चैनल आरamp पैटर्न चेकर	एफ-टाइल JESD204C डिजाइन पूर्वampले कमांड चैनल आर का समर्थन करता हैamp पैटर्न चेकर। प्राप्त पहला कमांड शब्द (6 बिट्स) प्रारंभिक मान के रूप में लोड किया गया है। उसी लेन में बाद के कमांड शब्दों को 0x3F तक बढ़ाना होगा और 0x00 तक रोल ओवर करना होगा। कमांड चैनल आरamp आर के लिए पैटर्न चेकर चेकamp सभी गलियों में पैटर्न।

एफ-टाइल JESD204C TX और RX IP
यह डिजाइन पूर्वample आपको प्रत्येक TX/RX को सिंप्लेक्स मोड या डुप्लेक्स मोड में कॉन्फ़िगर करने की अनुमति देता है।
डुप्लेक्स कॉन्फ़िगरेशन आंतरिक या बाहरी सीरियल लूपबैक का उपयोग करके आईपी कार्यक्षमता प्रदर्शन की अनुमति देता है। आईपी नियंत्रण और स्थिति अवलोकन की अनुमति देने के लिए आईपी के भीतर सीएसआर को अनुकूलित नहीं किया गया है।

एफ-टाइल JESD204C डिजाइन पूर्वampले घड़ी और रीसेट

एफ-टाइल JESD204C डिजाइन पूर्वample में घड़ी और रीसेट संकेतों का एक सेट है।

तालिका 13.डिजाइन पूर्वampले घड़ियाँ

घड़ी का संकेत	दिशा	विवरण
mgmt_clk	इनपुट	100 मेगाहट्र्ज की आवृत्ति के साथ एलवीडीएस अंतर घड़ी।
refclk_xcvr	इनपुट	33 की डेटा दर / कारक की आवृत्ति के साथ ट्रांसीवर संदर्भ घड़ी।
refclk_core	इनपुट	कोर संदर्भ घड़ी के रूप में एक ही आवृत्ति के साथ refclk_xcvr.
in_sysref	इनपुट	SYSREF संकेत। अधिकतम SYSREF आवृत्ति डेटा दर / (66x32xE) है।
sysref_out	उत्पादन	SYSREF संकेत। अधिकतम SYSREF आवृत्ति डेटा दर / (66x32xE) है।
txlink_clk rxlink_clk	आंतरिक	डेटा दर / 66 की आवृत्ति के साथ TX और RX लिंक घड़ी।
txframe_clk rxframe_clk	आंतरिक	डेटा दर/33 की आवृत्ति के साथ TX और RX फ्रेम घड़ी (FCLK_MULP=2) डेटा दर/66 की आवृत्ति के साथ TX और RX फ्रेम घड़ी (FCLK_MULP=1)
tx_fclk rx_fclk	आंतरिक	डेटा दर/66 की आवृत्ति के साथ TX और RX चरण घड़ी (FCLK_MULP=2) TX और RX चरण घड़ी हमेशा उच्च (1'b1) होती है जब FCLK_MULP = 1
spi_SCLK	उत्पादन	एसपीआई बॉड दर घड़ी 20 मेगाहर्ट्ज की आवृत्ति के साथ।

जब आप डिज़ाइन पूर्व लोड करते हैंample एक FPGA डिवाइस में, एक आंतरिक ninit_done घटना सुनिश्चित करती है कि JTAG एवलॉन मास्टर ब्रिज के साथ-साथ अन्य सभी ब्लॉक रीसेट में हैं।

SYSREF जनरेटर के पास txlink_clk और rxlink_clk घड़ियों के लिए जानबूझकर अतुल्यकालिक संबंध को इंजेक्ट करने के लिए अपना स्वतंत्र रीसेट है। बाहरी घड़ी चिप से SYSREF सिग्नल का अनुकरण करने में यह विधि अधिक व्यापक है।

तालिका 14. डिजाइन पूर्वampले रीसेट करता है

सिग्नल रीसेट करें	दिशा	विवरण
वैश्विक_rst_n	इनपुट	J को छोड़कर सभी ब्लॉकों के लिए पुश बटन वैश्विक रीसेट करेंTAG एवलॉन मास्टर ब्रिज के लिए।
ninit_done	आंतरिक	जे के लिए रीसेट रिलीज आईपी से आउटपुटTAG एवलॉन मास्टर ब्रिज के लिए।
edctl_rst_n	आंतरिक	ED कंट्रोल ब्लॉक को J द्वारा रीसेट किया जाता हैTAG एवलॉन मास्टर ब्रिज के लिए। hw_rst और global_rst_n पोर्ट ED कंट्रोल ब्लॉक को रीसेट नहीं करते हैं।
hw_पहला	आंतरिक	ईडी कंट्रोल ब्लॉक के rst_ctl रजिस्टर में लिखकर hw_rst को प्रमाणित और खारिज करें। mgmt_rst_in_n जोर देता है जब hw_rst जोर दिया जाता है।
mgmt_rst_in_n	आंतरिक	विभिन्न आईपी के एवलॉन मेमोरी-मैप्ड इंटरफेस के लिए रीसेट और रीसेट सीक्वेंसर के इनपुट: एफ-टाइल JESD20C आईपी डुप्लेक्स नेटिव PHY के लिए j204c_reconfig_reset एसपीआई मास्टर के लिए spi_rst_n पीआईओ स्थिति और नियंत्रण के लिए pio_rst_n रीसेट सीक्वेंसर 0 और 0 का रीसेट_इन1 पोर्ट global_rst_n, hw_rst, या edctl_rst_n पोर्ट एमजीएमटी_rst_in_n पर रीसेट होने का दावा करता है।
sysref_rst_n	आंतरिक	ED कंट्रोल ब्लॉक में SYSREF जनरेटर ब्लॉक के लिए रीसेट सीक्वेंसर 0 रीसेट_आउट2 पोर्ट का उपयोग करके रीसेट करें। रीसेट सीक्वेंसर 0 रीसेट_आउट2 पोर्ट कोर पीएलएल लॉक होने पर रीसेट को निष्क्रिय कर देता है।
core_pll_rst	आंतरिक	रीसेट सीक्वेंसर 0 रीसेट_आउट0 पोर्ट के माध्यम से कोर पीएलएल को रीसेट करता है। जब mgmt_rst_in_n रीसेट का दावा किया जाता है तो कोर PLL रीसेट हो जाता है।
j204c_tx_avs_rst_n	आंतरिक	F-टाइल JESD204C TX एवलॉन मेमोरी-मैप्ड इंटरफ़ेस को रीसेट सीक्वेंसर 0 के माध्यम से रीसेट करता है। TX एवलॉन मेमोरी-मैप्ड इंटरफ़ेस जोर देता है जब mgmt_rst_in_n को मुखर किया जाता है।
j204c_rx_avs_rst_n	आंतरिक	F-टाइल JESD204C TX एवलॉन मेमोरी-मैप्ड इंटरफ़ेस को रीसेट सीक्वेंसर 1 के माध्यम से रीसेट करता है।
j204c_tx_rst_n	आंतरिक	txlink_clk, और txframe_clk, डोमेन में F-टाइल JESD204C TX लिंक और ट्रांसपोर्ट लेयर को रीसेट करता है। रीसेट सीक्वेंसर 0 रीसेट_आउट 5 पोर्ट j204c_tx_rst_n को रीसेट करता है। यदि कोर पीएलएल लॉक है, और tx_pma_ready और tx_ready सिग्नल मुखर हैं, तो यह रीसेट हो जाता है।
j204c_rx_rst_n	आंतरिक	F-Tile JESD204C RX लिंक और ट्रांसपोर्ट लेयर्स को rxlink_clk, और rxframe_clk डोमेन में रीसेट करता है।

सिग्नल रीसेट करें	दिशा	विवरण
		रीसेट सीक्वेंसर 1 रीसेट_आउट4 पोर्ट j204c_rx_rst_n को रीसेट करता है। यदि कोर PLL लॉक है, और rx_pma_ready और rx_ready सिग्नल मुखरित हैं, तो यह रीसेट हो जाता है।
j204c_tx_rst_ack_n	आंतरिक	j204c_tx_rst_n के साथ हैंडशेक सिग्नल रीसेट करें।
j204c_rx_rst_ack_n	आंतरिक	j204c_rx_rst_n के साथ हैंडशेक सिग्नल रीसेट करें।

चित्र 8. डिजाइन पूर्व के लिए समय आरेखampले रीसेट करता है

एफ-टाइल JESD204C डिजाइन पूर्वampले सिग्नल

तालिका 15. सिस्टम इंटरफ़ेस सिग्नल

संकेत	दिशा	विवरण
घड़ियाँ और रीसेट
mgmt_clk	इनपुट	सिस्टम प्रबंधन के लिए 100 मेगाहर्ट्ज घड़ी।
refclk_xcvr	इनपुट	एफ-टाइल यूएक्स क्वाड और सिस्टम पीएलएल के लिए संदर्भ घड़ी। 33 के डेटा दर/कारक के बराबर।
refclk_core	इनपुट	कोर पीएलएल संदर्भ घड़ी। refclk_xcvr के समान घड़ी आवृत्ति लागू करता है।
in_sysref	इनपुट	JESD204C उपवर्ग 1 कार्यान्वयन के लिए बाहरी SYSREF जनरेटर से SYSREF संकेत।
sysref_out	उत्पादन	JESD204C उपवर्ग 1 कार्यान्वयन के लिए SYSREF संकेत पूर्व डिजाइन के लिए FPGA डिवाइस द्वारा उत्पन्नample लिंक आरंभीकरण उद्देश्य केवल।

संकेत	दिशा	विवरण
एसपीआई
spi_SS_n [2:0]	उत्पादन	सक्रिय कम, एसपीआई दास चयन संकेत।
spi_SCLK	उत्पादन	एसपीआई सीरियल घड़ी।
spi_sdio	इनपुट आउटपुट	मास्टर से बाहरी दास तक आउटपुट डेटा। बाहरी दास से मास्टर में इनपुट डेटा।

संकेत	दिशा	विवरण
टिप्पणी:जब 3-वायर SPI मॉड्यूल जनरेट करें विकल्प सक्षम होता है।
spi_MISO टिप्पणी: जब 3-वायर SPI मॉड्यूल जनरेट करें विकल्प सक्षम नहीं है।	इनपुट	एसपीआई मास्टर के लिए बाहरी दास से इनपुट डेटा।
spi_MOSI टिप्पणी: जब 3-वायर SPI मॉड्यूल जनरेट करें विकल्प सक्षम नहीं है।	उत्पादन	एसपीआई मास्टर से बाहरी दास तक आउटपुट डेटा।

संकेत	दिशा	विवरण
एडीसी/डीएसी
tx_serial_data[LINK*L-1:0]	उत्पादन	DAC को डिफरेंशियल हाई स्पीड सीरियल आउटपुट डेटा। घड़ी धारावाहिक डेटा स्ट्रीम में सन्निहित है।
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	इनपुट	एडीसी से डिफरेंशियल हाई स्पीड सीरियल इनपुट डेटा। घड़ी सीरियल डेटा स्ट्रीम से पुनर्प्राप्त की जाती है।
rx_serial_data_n[LINK*L-1:0]

संकेत	दिशा	विवरण
सामान्य प्रयोजन I/O
उपयोगकर्ता_एलईडी[3:0]	उत्पादन	निम्न स्थितियों के लिए स्थिति इंगित करता है: [0]: एसपीआई प्रोग्रामिंग की गई [1]: TX लिंक त्रुटि [2]: आरएक्स लिंक त्रुटि [3]: एवलॉन स्ट्रीमिंग डेटा के लिए पैटर्न चेकर त्रुटि
user_dip [3:0]	इनपुट	उपयोगकर्ता मोड डीआईपी स्विच इनपुट: [0]: आंतरिक सीरियल लूपबैक सक्षम [1]: FPGA-जनित SYSREF सक्षम [3:2]: आरक्षित

संकेत	दिशा	विवरण
आउट-ऑफ-बैंड (ओओबी) और स्थिति
rx_patchk_data_error [LINK-1:0]	उत्पादन	जब यह संकेत दिया जाता है, तो यह इंगित करता है कि पैटर्न परीक्षक ने त्रुटि का पता लगाया है।
rx_link_error [लिंक-1:0]	उत्पादन	जब इस संकेत पर जोर दिया जाता है, तो यह इंगित करता है कि JESD204C RX IP ने रुकावट का दावा किया है।
tx_link_error[LINK-1:0]	उत्पादन	जब इस संकेत पर जोर दिया जाता है, तो यह इंगित करता है कि JESD204C TX IP ने रुकावट का दावा किया है।
एम्ब_लॉक_आउट	उत्पादन	जब यह संकेत दिया जाता है, तो यह इंगित करता है कि JESD204C RX IP ने EMB लॉक हासिल कर लिया है।
sh_lock_out	उत्पादन	जब यह संकेत दिया जाता है, तो यह इंगित करता है कि JESD204C RX IP सिंक हेडर लॉक है।

संकेत	दिशा	विवरण
एवलॉन स्ट्रीमिंग
rx_avst_valid[LINK-1:0]	इनपुट	इंगित करता है कि क्या कनवर्टर एसampएप्लिकेशन लेयर का डेटा मान्य या अमान्य है। 0: डेटा अमान्य है 1: डेटा मान्य है
rx_avst_data [(TOTAL_SAMPले*एन)-1:0 ]	इनपुट	कन्वर्टर एसampआवेदन परत के लिए डेटा।

एफ-टाइल JESD204C डिजाइन पूर्वampले नियंत्रण रजिस्टर

एफ-टाइल JESD204C डिजाइन पूर्वampED कंट्रोल ब्लॉक में le रजिस्टर बाइट-एड्रेसिंग (32 बिट्स) का उपयोग करते हैं।

तालिका 16. डिजाइन पूर्वampले पता नक्शा
ये 32-बिट ED कंट्रोल ब्लॉक रजिस्टर mgmt_clk डोमेन में हैं।

अवयव	पता
एफ-टाइल JESD204C TX IP	0x000C_0000 – 0x000C_03FF
एफ-टाइल JESD204C RX IP	0x000D_0000 – 0x000D_03FF
एसपीआई नियंत्रण	0x0102_0000 – 0x0102_001F
पीआईओ नियंत्रण	0x0102_0020 – 0x0102_002F
पीआईओ की स्थिति	0x0102_0040 – 0x0102_004F
सीक्वेंसर 0 रीसेट करें	0x0102_0100 – 0x0102_01FF
सीक्वेंसर 1 रीसेट करें	0x0102_0200 – 0x0102_02FF
ईडी नियंत्रण	0x0102_0400 – 0x0102_04FF
F-टाइल JESD204C IP ट्रांसीवर PHY Reconfig	0x0200_0000 – 0x023F_FFFF

टेबल 17. एक्सेस प्रकार और परिभाषा रजिस्टर करें
यह तालिका Intel FPGA IPs के लिए रजिस्टर एक्सेस प्रकार का वर्णन करती है।

पहुंच प्रकार	परिभाषा
आरओ/वी	सॉफ्टवेयर रीड-ओनली (लेखन पर कोई प्रभाव नहीं)। मान भिन्न हो सकता है।
RW	सॉफ्टवेयर वर्तमान बिट मान को पढ़ता है और लौटाता है। सॉफ्टवेयर बिट को वांछित मान पर लिखता है और सेट करता है।
RW1C	सॉफ्टवेयर वर्तमान बिट मान को पढ़ता है और लौटाता है। सॉफ्टवेयर 0 लिखता है और इसका कोई प्रभाव नहीं पड़ता है। सॉफ़्टवेयर 1 लिखता है और बिट को 0 पर साफ़ करता है यदि बिट को हार्डवेयर द्वारा 1 पर सेट किया गया है। हार्डवेयर बिट को 1 पर सेट करता है। हार्डवेयर सेट की तुलना में सॉफ़्टवेयर क्लियर की प्राथमिकता अधिक होती है।

टेबल 18. ईडी कंट्रोल एड्रेस मैप

ओफ़्सेट	नाम पंजीकृत करें
0x00	rst_ctl
0x04	सबसे पहले_sts0
*जारी…*

ओफ़्सेट	नाम पंजीकृत करें
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

तालिका 19. ईडी नियंत्रण ब्लॉक नियंत्रण और स्थिति रजिस्टर

बाइट ओफ़्सेट	पंजीकरण करवाना	नाम	पहुँच	रीसेट करें	विवरण
0x00	rst_ctl	rst_assert	RW	0x0	नियंत्रण रीसेट करें. [0]: रीसेट पर जोर देने के लिए 1 लिखें। (hw_rst) रीसेट को डीज़र्ट करने के लिए फिर से 0 लिखें। [31:1]: आरक्षित।
0x04	सबसे पहले_sts0	rst_status	आरओ/वी	0x0	पुनर्स्थापन की स्थिति। [0]: कोर पीएलएल लॉक स्थिति। [31:1]: आरक्षित।
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	आंतरिक या बाहरी SYSREF जनरेटर के लिए SYSREF एज डिटेक्शन स्थिति। [0]: 1 का मान इंगित करता है कि उपवर्ग 1 ऑपरेशन के लिए एक SYSREF राइजिंग एज का पता लगाया गया है। नए SYSREF एज डिटेक्शन को सक्षम करने के लिए सॉफ़्टवेयर इस बिट को साफ़ करने के लिए 1 लिख सकता है। [31:1]: आरक्षित।
0x40	sysref_ctl	sysref_contr ol	RW	डुप्लेक्स डेटापथ एक-शॉट: 0x00080	SYSREF नियंत्रण। को देखें तालिका नंबर एक इस रजिस्टर के उपयोग के बारे में अधिक जानकारी के लिए पेज 17 पर।
				आवधिक:	टिप्पणी: रीसेट मान निर्भर करता है
				0x00081	SYSREF प्रकार और F-Tile
				गैप्ड- आवधिक:	JESD204C IP डेटा पथ पैरामीटर सेटिंग्स।
				0x00082
				TX या RX डेटा
				पथ
				एक शॉट:
				0x00000
				आवधिक:
				0x00001
				गैप्ड-
				आवधिक:
				0x00002
0x44	sysref_sts	sysref_statu एस	आरओ/वी	0x0	SYSREF स्थिति। इस रजिस्टर में आंतरिक SYSREF जनरेटर की नवीनतम SYSREF अवधि और कर्तव्य चक्र सेटिंग्स शामिल हैं। को देखें तालिका नंबर एक SYSREF अवधि और कर्तव्य चक्र के कानूनी मूल्य के लिए पृष्ठ 16 पर।
*जारी…*

बाइट ओफ़्सेट	पंजीकरण करवाना	नाम	पहुँच	रीसेट करें	विवरण
					[8:0]: SYSREF अवधि। जब मान 0xFF होता है, तो SYSREF अवधि = 255 जब मान यदि 0x00, SYSREF अवधि = 256। [17:9]: SYSREF कर्तव्य चक्र। [31:18]: आरक्षित।
0x80	tst_ctl	tst_control	RW	0x0	परीक्षण नियंत्रण. पैटर्न जनरेटर और चेकर के लिए अलग-अलग परीक्षण पैटर्न सक्षम करने के लिए इस रजिस्टर का उपयोग करें। [1:0] = आरक्षित फ़ील्ड [2] = आरamp_परीक्षण_सीटीएल 1'b0 = PRBS पैटर्न जनरेटर और चेकर को सक्षम करता है 1'b1 = r को सक्षम करता हैamp पैटर्न जनरेटर और चेकर [31:3]: आरक्षित।
0x8c	tst_err0	tst_त्रुटि	RW1C	0x0	लिंक 0 के लिए त्रुटि ध्वज। जब बिट 1'b1 होता है, तो यह इंगित करता है कि कोई त्रुटि हुई है। त्रुटि ध्वज को साफ़ करने के लिए आपको संबंधित बिट में 1'b1 लिखने से पहले त्रुटि को हल करना चाहिए। [0] = पैटर्न चेकर त्रुटि [1] = tx_link_error [2] = rx_link_error [3] = कमांड पैटर्न चेकर त्रुटि [31:4]: आरक्षित।

F-टाइल JESD204C Intel FPGA IP Design Ex के लिए दस्तावेज़ संशोधन इतिहासampले उपयोगकर्ता गाइड

दस्तावेज़ संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी संस्करण	परिवर्तन
2021.10.11	21.3	1.0.0	प्रारंभिक रिहाई।

दस्तावेज़ / संसाधन

Intel F-Tile JESD204C Intel FPGA IP Design Example [पीडीएफ] उपयोगकर्ता गाइड
F-टाइल JESD204C Intel FPGA IP डिज़ाइन Example, F-टाइल JESD204C, Intel FPGA IP Design Exampले, आईपी डिजाइन पूर्वampले, डिजाइन पूर्वample

संदर्भ

उपयोगकर्ता पुस्तिका

F-टाइल JESD204C Intel FPGA IP डिज़ाइन Example

F-Tile JESD204C Intel® FPGA IP Design Ex के बारे मेंampले उपयोगकर्ता गाइड