F-Tile JESD204C Intel FPGA IP Design Example

Der barê F-Tile JESD204C Intel® FPGA IP Design Example Rêbernameya Bikarhêner

Vê rêberê bikarhêner taybetmendî, rêwerzên karanîna, û danasîna berfireh di derbarê sêwiranê de peyda dikeampji bo F-Tile JESD204C Intel® FPGA IP-ya ku amûrên Intel Agilex™ bikar tîne.

Temaşevan bi mebest

Ev belge ji bo:

• Mîmarê sêwiranê ku di qonaxa plansazkirina sêwirana asta pergalê de hilbijartina IP-yê bike
• Sêwiranên hardware dema ku IP-yê di sêwirana asta pergala xwe de yek dikin
• Endezyarên erêkirinê di dema simulasyona asta pergalê û qonaxa pejirandina hardware de

Belgeyên peywendîdar
Tabloya jêrîn belgeyên din ên referansê yên ku bi F-Tile JESD204C Intel FPGA IP-yê ve girêdayî ne navnîş dike.

Tablo 1. Belgeyên peywendîdar

Balkêşî	Terîf
Rêbernameya bikarhêner a F-Tile JESD204C Intel FPGA IP	Di derbarê F-Tile JESD204C Intel FPGA IP de agahdarî peyda dike.
F-Tile JESD204C Têbînîyên Ragihandina IP-ya Intel FPGA	Guhertinên ku ji bo F-Tile JESD204C F-Tile JESD204C di berdanek taybetî de hatine çêkirin navnîş dike.
Bernameya Daneyên Amûra Intel Agilex	Ev belge ji bo cîhazên Intel Agilex taybetmendiyên elektrîkê, taybetmendiyên veguheztinê, taybetmendiyên vesazkirinê, û demjimêran vedibêje.

Akronyms and Glossary

Table 2. Lîsteya Akronym

Acronym	Firehbûnî
LEMC	Saeta Multiblockê ya Berfirehkirî ya Herêmî
FC	Rêjeya demjimêra çarçoveyê
ADC	Converter analog bo dîjîtal
DAC	Converter dîjîtal bo analog
DSP	Processor Signal Digital
TX	Transmitter
RX	Receiver

Acronym	Firehbûnî
DLL	Qata girêdana daneyê
CSR	Kontrol û qeyda statûyê
CRU	Saet û Yekîneya Vegerandinê
ISR	Navbera Xizmeta Rûtîn
FIFO	First-In-First-Out
SERDES	Serializer Deserializer
ECC	Koda Rastkirina Çewtiyê
FEC	Serastkirina Çewtiya Pêşî
SERR	Tespîtkirina Çewtiya Yekane (di ECC de, rastkirin)
DERR	Tespîtkirina Çewtiya Ducarî (di ECC de, kujer)
PRBS	Rêzeya binaryê pseudorandom
MAC	Controller Access Media. MAC di binê protokolê de, qata veguhastinê, û qata girêdana daneyê vedihewîne.
PHY	Layera Fîzîkî. PHY bi gelemperî qata laşî, SERDES, ajokar, wergir û CDR vedihewîne.
PCS	Bin-qatek Kodkirina Fîzîkî
PMA	Têkiliya Navîn a Fîzîkî
RBD	RX Buffer Delay
UI	Navbera Yekîneyê = dirêjahiya bit serial
Hejmara RBD	Hatina riya herî dawî ya RX Buffer Delay
RBD veqetandin	Derfeta berdana RX Buffer Delay
SH	Sernivîsa hevdemkirinê
TL	Qata veguhastinê
EMIB	Pira Têkilî ya Pir-mirin a Embedded

Tablo 3. Lîsteya Ferhengokê

Demajo	Terîf
Converter Device	ADC an veguherîner DAC
Logic Device	FPGA an ASIC
Octet	Komek ji 8 bit, wekî têketinê ji şîfrekera 64/66 re û ji dekoderê derdikeve
Nibble	Komek 4 bit ku yekîneya xebatê ya bingehîn a taybetmendiyên JESD204C ye
Deste	Nîşanek 66-bit ku ji hêla nexşeya kodkirina 64/66 ve hatî çêkirin
Rêjeya Rêze	Rêjeya daneya bi bandor a girêdana serial Rêjeya Rêza Rêzê = (Mx Sx N'x 66/64 x FC) / L
Girêdana Saetê	Clock Clock = Rêjeya Rêjeya Rêze / 66.
Çarçove	Komek oktetên li pey hev ku tê de pozîsyona her oktetê dikare bi referansa nîşanek hevrêziya çarçoveyê were nas kirin.
Çarçoveya Saetê	Saetek pergalê ku bi rêjeya çarçoweyê dimeşe, divê demjimêra girêdanê 1x û 2x be.

Demajo	Terîf
Samples per saeta çarçoveyê de	Samples per saetê de, tevayî samples di demjimêra çarçoveyê de ji bo cîhaza veguherîner.
LEMC	Demjimêra hundurîn tê bikar anîn da ku sînorê pir-bloka dirêjkirî di navbera rêçikan de û nav referansên derveyî (SYSREF an Bin-class 1) li hev bikin.
Subclass 0	Piştgiriyek ji bo derengiya diyarker tune. Pêdivî ye ku dane tavilê li ser xêzek berbi hêlekê li ser wergirê were berdan.
Subclass 1	Derengiya diyarker bi karanîna SYSREF.
Girêdana Pir xalî	Girêdanên nav-cîhazê bi 2 an zêdetir amûrên veguherîner re.
64B/66B Şîfrekirin	Koda rêzê ya ku daneyên 64-bit bi 66 bit re nexşe dike da ku blokê çêbike. Avahiya daneya asta bingehîn blokek e ku bi sernavê hevdemkirinê ya 2-bit dest pê dike.

Table 4. Sembol

Demajo	Terîf
L	Hejmara riyên per cîhaza veguherîner
M	Hejmara veguherîneran li ser cîhazê
F	Hejmara oktetan li ser çarçoveyek yekane
S	Hejmara samples veguhezîne per yek converter per cycle frame
N	çareseriya Converter
N'	Hejmara giştî ya bits per sample di formata daneyên bikarhêner de
CS	Hejmara bits kontrol per veguhertina sample
CF	Hejmara peyvên kontrolê li ser heyama demjimêra çarçoveyê li ser girêdanê
HD	Forma daneya bikarhênerê bi Density Bilind
E	Hejmara pir-blokê di pirblokek dirêjkirî de

F-Tile JESD204C Intel FPGA IP Design Example Rêbernameya Destpêka Bilez

Sêwirana IP-ya F-Tile JESD204C Intel FPGA exampLes ji bo cîhazên Intel Agilex-ê ceribandinek simulasyonê û sêwirana hardware-yê ya ku berhevkirin û ceribandina hardware piştgirî dike vedihewîne.
Hûn dikarin sêwirana F-Tile JESD204C ex-ê biafirîninampDi nav nermalava Intel Quartus® Prime Pro Edition de kataloga IP-yê derbas dibe.

Wêne 1. Pêşveçûn Stages ji bo Design Example

Design Example Block Diagram

Wêne 2. F-Tile JESD204C Design Example Diagrama Block-asta Bilind

The design example ji modulên jêrîn pêk tê:

• sîstema Designer Platformê
  • F-Tile JESD204C Intel FPGA IP
  • JTAG heta pira Avalon Master
  • Parallel I / O (PIO) kontrolker
  • Navbera Porta Serî (SPI) - modula sereke - IOPLL
  • jeneratorê SYSREF
  • Example Design (ED) Kontrola CSR
  • Rêzkeran reset bikin
• Pergala PLL
• afirînerê nimûneyê
• Kontrolkerê nimûneyê

Tablo 5. Design Example Modules

Components	Terîf
sîstema Designer Platformê	Pergala Sêwirana Platformê rêça daneya IP-ya F-Tile JESD204C û pêvekên piştgirî dide destpêkirin.
F-Tile JESD204C Intel FPGA IP	Vê binepergala Sêwirana Platformê TX û RX F-Tile JESD204C IP-yên ku bi PHY-ya duplex re hatine destnîşan kirin vedihewîne.
JTAG heta pira Avalon Master	Ev pira gihandina mêvandarê konsolê pergalê di sêwiranê de bi navgîniya J-ya IP-ya nexşeya bîranînê peyda dikeTAG interface.
Parallel I / O (PIO) kontrolker	Ev kontrolker ji bo s navbeynkarek bîranîn-nexşe peyda dikeampling û ajotina lîmanên I/O yên armanca giştî.
SPI master	Vê modulê veguheztina serialê ya daneyên mîhengê bi navbeynkariya SPI-yê ya li ser dawiya veguherkerê re dike.
jeneratorê SYSREF	Generatorê SYSREF demjimêra girêdanê wekî demjimêrek referansê bikar tîne û ji bo IP-ya F-Tile JESD204C pêlên SYSREF çêdike. Not: Ev sêwirandin example jeneratorê SYSREF bikar tîne da ku destpêkirina girêdana IP-ya duplex F-Tile JESD204C nîşan bide. Di serîlêdana asta pergalê ya jêr-class 204 F-Tile JESD1C de, divê hûn SYSREF-ê ji heman çavkaniyê wekî demjimêra cîhazê biafirînin.
IOPLL	Ev sêwirandin example IOPLL bikar tîne da ku demjimêrek bikarhênerek ji bo veguheztina daneyan di nav IP-ya F-Tile JESD204C de çêbike.
ED Control CSR	Ev modul kontrol û statûya tespîtkirina SYSREF, û kontrol û statûya nimûneya ceribandinê peyda dike.
Rêzkeran reset bikin	Ev sêwirandin example ji 2 rêzikên vesazkirinê pêk tê: Rêzeya Vegerandina 0- Vegerandina li ser domaina weşana TX/RX Avalon®, domaina nexşeya bîranînê ya Avalon, PLL bingehîn, TX PHY, TX core, û jeneratorê SYSREF vedigire. Rêzeya Vegerandina 1- Vesazkirina li ser RX PHY û RX core digire.
Pergala PLL	Çavkaniya demjimêra bingehîn ji bo derbasbûna IP-ya hişk û EMIB-ê ya F-tile.
afirînerê nimûneyê	Generatorê nimûneyê PRBS an r diafirîneamp mînak.
Kontrolkerê nimûneyê	Kontrolkera nimûneyê PRBS an r verast dikeamp qalibê wergirtiye, û gava ku ew nehevhatina daneyan s dibîne xeletiyek nîşan dideample.

Pêdiviyên Nivîsbariyê

Intel ji bo ceribandina sêwirana ex-ê nermalava jêrîn bikar tîneampdi pergalek Linux de:

• nermalava Intel Quartus Prime Pro Edition
• Questa * / ModelSim * an VCS * / VCS MX simulator

Hilberîna Sêwiranê

Ji bo afirandina sêwiranê example ji edîtorê parametreya IP-ê:

1. Projeyek ku malbata cîhaza Intel Agilex F-tile hedef digire biafirînin û cîhaza xwestinê hilbijêrin.
2. Di Kataloga IP-yê de, Amûr ➤ Kataloga IP-yê, F-Tile JESD204C Intel FPGA IP-ê hilbijêrin.
3. Navek asta jorîn û peldanka ji bo guhertoya IP-ya xweya xwerû diyar bikin. Bikirtînin OK. Edîtorê parametreyê .ip-a asta jorîn zêde dike file ji bo projeya heyî bixweber. Heke ji we tê xwestin ku hûn bi destan .ip zêde bikin file ji bo projeyê, Projeyê bikirtînin ➤ Zêde / Rake Files di Projeyê de ji bo lê zêde bike file.
4. Di bin Example tabloya sêwiranê, sêwiranê ex-ê diyar bikinampParametreyên ku di Design Ex de têne diyar kirinample Parametreyên.
5. Bikirtînin Generate Example Design.

Nermalava hemî sêwiranê diafirîne files di bin-derhêneran de. Eva files ji bo meşandina simulasyon û berhevkirinê hewce ne.

Design Example Parametreyên
Edîtorê parametreya IP-ya F-Tile JESD204C Intel FPGA-yê Example tabloya sêwiranê ji bo ku hûn berî ku hûn sêwiranê çêkin hin pîvanan diyar bikinample.

Tablo 6. Parametreyên li Example Design Tab

Parametre	Vebijêrk	Terîf
Design Design	Kontrola Konsolê ya Sîstemê Netû	Kontrola konsolê pergalê hilbijêrin ku bigihîjin sêwirana examprêça daneyê di nav konsolê pergalê de.
Simulasyon	Vekirî, Vekirî	Ji bo IP-yê vekin da ku hewcedariyê çêbike files ji bo simulasyona sêwiranê example.
Synthesis	Vekirî, Vekirî	Ji bo IP-yê vekin da ku hewcedariyê çêbike files ji bo berhevkirina Intel Quartus Prime û xwenîşandana hardware.
Forma HDL (ji bo simulasyonê)	Verilog VDHL	Forma HDL ya RTL hilbijêrin files ji bo simulasyonê.
Forma HDL (ji bo sentezê)	Verilog tenê	Forma HDL ya RTL hilbijêrin files ji bo sentezê.

Parametre	Vebijêrk	Terîf
Modula SPI-ya 3-têl biafirînin	Vekirî, Vekirî	Vekin da ku li şûna 3-têl pêveka SPI-ya 4-têl çalak bikin.
Moda Sysref	Yek-shot Demrêzî Perîyodîk veqetandî	Hilbijêrin ka hûn dixwazin lihevkirina SYSREF li gorî hewcedariyên weya sêwiranê û nermbûna wextê bibe moda nebza yek-fîşekê, periyodîk, an periyodîk veqetandî be. Yek-shot-Vê vebijarkê hilbijêrin da ku SYSREF çalak bike ku bibe moda nebza yek-fîşekê. Nirxa bit-a qeydê ya sysref_ctrl[17] 0 ye. Piştî ku IP-ya F-Tile JESD204C vegere, nirxa qeyda sysref_ctrl[17] ji 0-ê biguherîne 1-ê, paşê jî bike 0-ê, ji bo nebza SYSREF-a yek-gule. Periyodîk-SYSREF di moda periyodîk de çerxa karûbarê 50:50 heye. Serdema SYSREF E*SYSREF_MULP e. Gapped periodic-SYSREF xwedan çerxa peywira bernamekirî ya granularbûna 1 çerxa demjimêra girêdanê ye. Serdema SYSREF E*SYSREF_MULP e. Ji bo mîhengkirina dewra peywirê ya derveyî-rêveberê, bloka hilberîna SYSREF divê bixweber çerxa peywirê 50:50 destnîşan bike. Binêre SYSREF Jenerator beşa ji bo bêtir agahîya li ser SYSREF cilhatina jinan.
panelê hilbijêrin	Netû	Ji bo sêwirana berê panelê hilbijêrinample. Tune — Vê vebijarkê ji bo sêwirana berê aliyên hardware derdixeample. Hemî peywirên pin dê li ser pinên virtual bêne danîn.
Test Pattern	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Hilbijêre jeneratorê nimûne û nimûneya testê ya kontrolê. Generatorê Nimûneyê - JESD204C li gorî daneyan jeneratorê nimûneya PRBS piştgirî dikeample. Ev tê vê wateyê ku firehiya daneyê vebijarka N + CS ye. Ji bo afirandina daneyan çêker û kontrolkerê nimûneya PRBS bikêr inampteşwîqek ji bo ceribandinê heye û ew bi moda testa PRBS-ê ya li ser veguherînerê ADC/DAC re hevaheng nîne. Ramp Generatorê Nimûne-Pêka girêdana JESD204C bi gelemperî dixebite, lê veguheztina paşê neçalak e û têketina ji formatker tê paşguh kirin. Her rêçikek oktetek wekhev ku ji 0x00 berbi 0xFF zêde dibe û dûv re dubare dike vediguhezîne. Ramp testa nimûneyê ji hêla prbs_test_ctl ve tê çalak kirin. PRBS Pattern Checker — JESD204C PRBS scrambler bixwe hevdeng e û tê pêşbînîkirin ku dema ku navika IP-yê karibe girêdanê deşîfre bike, tovê tevlihevkirinê jixwe senkronîze kirin. Tovê tevlihevkirina PRBS dê 8 oktetan bigire da ku xwe bide destpêkirin. Ramp Kontrolkera Nimûnê - JESD204C tevlihevkirinê bixwe hevdeng e û tê pêşbînîkirin ku dema ku navika IP-yê karibe girêdanê deşîfre bike, tovê tevlihevkirinê jixwe senkronîze kirin. Okteta yekem a derbasdar wekî r tê barkirinamp nirxa destpêkê. Daneyên paşerojê divê heya 0xFF zêde bibin û berbi 0x00 ve biçin. Ramp Pêdivî ye ku kontrolkerê nimûneyê li seranserê hemî rêçikan nimûneya wekhev kontrol bike.
Loopback rêzika navxweyî çalak bike	Vekirî, Vekirî	Loopback serial navxweyî hilbijêre.
Kanala Ferman çalak bike	Vekirî, Vekirî	Modela kanala fermanê hilbijêrin.

Structure Directory
Sêwirana F-Tile JESD204C example pelrêçan têne çêkirin files ji bo sêwirana examples.

jimar 3. Structure Directory ji bo F-Tile JESD204C Intel Agilex Design Example

Tablo 7. Derhêner Files

Folders	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulasyon / şêwirmend	modelsim_sim.tcl tb_top_waveform.do
simulasyon/sînopsîs	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulating Design Example Testbench

The design example testbench sêwirana weya çêkirî simul dike.

jimar 4. Rêbaz

Ji bo simulasyona sêwiranê, gavên jêrîn bicîh bînin:

1. Peldanka xebatê biguherîninample_design_directory>/simulation/ .
2. Di rêzika fermanê de, skrîpta simulasyonê bimeşînin. Tabloya jêrîn emrên ji bo xebitandina simulatorên piştgirî nîşan dide.

Simulator	Ferman
Questa / ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (bê Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulasyon bi peyamên ku destnîşan dikin ka bazdan serketî bû an na bi dawî dibe.

Figure 5. Simulation Serkeftî
Ev jimar ji bo simulatora VCS peyama simulasyona serketî nîşan dide.

Berhevkirina Sêwirana Example

Ji bo berhevkirina berhevokê-tenê example projeyê, van gavan bişopînin:

1. Piştrast bike ku sêwirana berhevkirinê example nifş temam e.
2. Di nermalava Intel Quartus Prime Pro Edition de, projeya Intel Quartus Prime Pro Edition vekinample_ design_ directory>/ed/quartus.
3. Li ser menuya Pêvajoyê, bikirtînin Destpêk Berhevkirinê.

Danasîna Berfireh ji bo F-Tile JESD204C Design Example

Sêwirana F-Tile JESD204C example fonksiyona weşana daneyê bi karanîna moda loopback nîşan dide.
Hûn dikarin mîhengên parametreyên bijareya xwe diyar bikin û sêwirana ex-ê biafirîninample.
The design example tenê di moda duplex de hem ji bo guhertoya Bingeh û hem jî PHY heye. Hûn dikarin tenê guhertoya Base an tenê PHY hilbijêrin lê IP dê sêwirana berê çêbikeample hem ji bo Bingeh û hem jî PHY.

Not:  Dibe ku hin veavakirinên rêjeya daneya bilind dem têk biçin. Ji bo ku hûn ji têkçûna demê dûr nekevin, binihêrin ku di tabloya Veavakirinê ya edîtorê parametreya IP-ê ya F-Tile JESD204C Intel FPGA-ê de nirxa pirjimara demjimêra çarçoweya jêrîn (FCLK_MULP) destnîşan bikin.

Pergalên Pergalê

Sêwirana F-Tile JESD204C example herikîna kontrolê-based nermalavê peyda dike ku yekîneya kontrolê ya hişk bi an bê piştgirîya konsolê pergalê bikar tîne.

The design example di modên paşvekêşana navxweyî û derveyî de girêdanek otomatîkî çalak dike.

JTAG heta Avalon Master Bridge
The JTAG Avalon Master Bridge têkiliyek di navbera pergala mêvandar de peyda dike da ku bigihîje IP-ya F-Tile JESD204C-ya ku bi nexşeya bîranînê ve hatî çêkirin û kontrola IP-ya derdorê û qeydên statûyê bi navgîniya J.TAG interface.

jimar 6. Sîstema bi JTAG ji Avalon Master Bridge Core

Not:  Divê demjimêra pergalê herî kêm 2X ji J-ê zûtir beTAG seet. Di vê sêwiranê de demjimêra pergalê mgmt_clk (100MHz) yeample.

I / O paralel (PIO) Core
Navika têketin/derketina paralel (PIO) ya bi navbeynkariya Avalon ve di navbera porta xulamê ya ku bi nexşeya bîranînê ya Avalon-ê ve hatî çêkirin û portên I/O yên gelemperî de pêwendiyek nexşeya bîranînê peyda dike. Portên I/O bi mantiqa bikarhênerê ya li ser-çîpê ve, an jî bi pinên I/O-yê yên ku bi cîhazên derveyî FPGA-yê ve girêdayî ne ve girêdidin.

jimar 7. PIO Core bi Portên Ketinê, Portên Derketinê, û Piştgiriya IRQ
Ji hêla xwerû, pêkhateya Sêwiranerê Platformê Xeta Karûbarê Navberdanê (IRQ) asteng dike.

Portên PIO I/O di asta jorîn HDL de têne destnîşan kirin file (rewşa io_ ji bo portên têketinê, io_ kontrola ji bo portên derketinê).

Tabloya li jêr pêwendiya sînyalê ji bo statû û kontrolkirina portên I/O bi guheztina DIP û LED-ê ya li ser kîtê pêşkeftinê vedibêje.

Table 8. PIO Core I / O Ports

Bender	Gem	Nîşan
Out_port	0	Bernameya USER_LED SPI pêk hat
	31:1	Reserved
In_port	0	USER_DIP vegerandina rêza hundurîn Çalak bike = 1 Li = 0
	1	USER_DIP-FPGA-yê SYSREF-ê hatî çêkirin Çalak bike = 1 Li = 0
	31:2	Reserved.

SPI Master
Modula masterê SPI di pirtûkxaneya standard a Kataloga IP-yê de hêmanek sêwirana Platforma standard e. Ev modul protokola SPI-ê bikar tîne da ku veavakirina veguherînerên derveyî hêsantir bike (mînakample, ADC, DAC, û jeneratorên saetê yên derveyî) bi navgîniya cîhek qeydkirî ya di hundurê van cîhazan de.

Mastera SPI xwedan navberek bîranîn-nexşeya Avalon e ku bi masterê Avalon ve girêdide (JTAG bi pira masterê ya Avalon) bi navgîniya pêwendiya nexşeya bîranînê ya Avalon. Serwerê SPI rêwerzên veavakirinê ji masterê Avalon distîne.

Modula masterê SPI heya 32 xulamên SPI-ya serbixwe kontrol dike. Rêjeya baudê ya SCLK bi 20 MHz ve hatî mîheng kirin (li 5 dabeş dibe).
Ev modul bi navgînek firehiya 4-têl, 24-bit ve hatî mîheng kirin. Ger vebijarka Hilbijartina Modula 3-Wire SPI-yê were hilbijartin, modulek pêvek tê destnîşan kirin ku hilberîna 4-têl a mastera SPI-ê bi 3-têl veguherîne.

IOPLL
IOPLL demjimêra ku ji bo afirandina frame_clk û link_clk hewce ye diafirîne. Saeta referansê ya PLL-ê tête mîheng kirin lê bi rêjeya daneyê / faktora 33-ê ve sînorkirî ye.

• Ji bo sêwiranê exampLe ku rêjeya daneyê ya 24.33024 Gbps piştgirî dike, rêjeya demjimêrê ji bo frame_clk û link_clk 368.64 MHz e.
• Ji bo sêwiranê exampLe ku rêjeya daneyê ya 32 Gbps piştgirî dike, rêjeya demjimêrê ji bo frame_clk û link_clk 484.848 MHz e.

SYSREF Generator
SYSREF ji bo veguherkerên daneyê bi navbeynkariya F-Tile JESD204C nîşanek demkî ya krîtîk e.

Di sêwiranê de jeneratorê SYSREFample tenê ji bo armanca xwenîşandana destpêkirina girêdana IP-ya duplex JESD204C tê bikar anîn. Di serîlêdana asta pergalê ya jêr-class 204 de JESD1C, divê hûn SYSREF ji heman çavkaniyê wekî demjimêra cîhazê biafirînin.

Ji bo IP-ya F-Tile JESD204C, pirjimara SYSREF (SYSREF_MULP) ya qeyda kontrolê ya SYSREF serdema SYSREF diyar dike, ku pirjimara n-hejmarê ya parametreya E ye.

Divê hûn E*SYSREF_MULP ≤16 piştrast bikin. Ji bo example, heke E=1, mîhenga qanûnî ya SYSREF_MULP divê di nav 1-16 de be, û heke E=3, mîhenga qanûnî ji bo SYSREF_MULP divê di nav 1-5 de be.

Not:  Ger hûn SYSREF_MULP-ya derveyî-rêveberê saz bikin, çêkerê SYSREF dê mîhengê li SYSREF_MULP=1 rast bike.
Hûn dikarin hilbijêrin ka hûn dixwazin celebê SYSREF bi navgîniya Ex-ê re bibe pêlekek yek-fîşek, periyodîk, an domdar.ample tabloya sêwiranê di edîtorê parametreya IP-ya F-Tile JESD204C Intel FPGA de.

Tablo 9. Examples of Periodic and Gapped Periodic SYSREF Counter

E	SYSREF_MULP	SERDEMÊ SYSREF (E*SYSREF_MULP* 32)	Duty Cycle	Terîf
1	1	32	1..31 (Bernamekirin)	Gapped Periodic
1	1	32	16 (Sakir)	Demrêzî
1	2	64	1..63 (Bernamekirin)	Gapped Periodic
1	2	64	32 (Sakir)	Demrêzî
1	16	512	1..511 (Bernamekirin)	Gapped Periodic
1	16	512	256 (Sakir)	Demrêzî
2	3	19	1..191 (Bernamekirin)	Gapped Periodic
2	3	192	96 (Sakir)	Demrêzî
2	8	512	1..511 (Bernamekirin)	Gapped Periodic
2	8	512	256 (Sakir)	Demrêzî
2	9 (Neqanûnî)	64	32 (Sakir)	Gapped Periodic
2	9 (Neqanûnî)	64	32 (Sakir)	Demrêzî

 

Tablo 10. Qeydên Kontrola SYSREF
Heke mîhenga qeydê ji mîhenga ku we diyar kiriye dema ku we sêwirana ex-ê çêkiriye cûda be hûn dikarin bi dînamîk tomarên kontrolê yên SYSREF-ê ji nû ve mîheng bikin.ample. Berî ku IP-ya F-Tile JESD204C Intel FPGA ji nûve vebe, qeydên SYSREF-ê mîheng bikin. Ger hûn jeneratora derve ya SYSREF bi navgîniya hilbijêrin
sysref_ctrl[7] bit qeydkirinê, hûn dikarin mîhengên ji bo celebê SYSREF, pirjimar, çerxa kar û qonaxê paşguh bikin.

Bits	Nirxa Bingehîn	Terîf
sysref_ctrl[1:0]	2'b00: Yek-fîşek 2'b01: Perîyodîk 2'b10: Perîyodîk veqetandî	Tîpa SYSREF. Nirxa xwerû bi mîhenga moda SYSREF ve girêdayî ye Example Design tabloya di edîtorê parametreya IP ya F-Tile JESD204C Intel FPGA de.
sysref_ctrl[6:2]	5'b00001	SYSREF pirjimar. Ev qada SYSREF_MULP ji bo celebê SYSREF-ê ya periyodîk û periyodîk veqetandî ye. Pêdivî ye ku hûn nirxa pirjimarê mîheng bikin da ku pê ewle bin ku nirxa E*SYSREF_MULP di navbera 1 û 16-an de ye berî ku IP-ya F-Tile JESD204C ji nû ve vegere. Ger nirxa E*SYSREF_MULP ji vê rêzê derkeve, nirxa pirjimarker wekî 5'b00001 vedigere.
sysref_ctrl[7]	Rêça daneya duplex: 1'b1 Rêça daneya Simplex TX an RX: 1'b0	SYSREF hilbijêre. Nirxa xwerû bi mîhenga riya daneyê ya di Example tabloya sêwiranê di edîtorê parametreya IP-ya F-Tile JESD204C Intel FPGA de. 0: Simplex TX an RX (SYSREF Derveyî) 1: Duplex (SYSREF Navxweyî)
sysref_ctrl[16:8]	9'h0	Dema ku celebê SYSREF periyodîk an periyodîk betal be, çerxa peywirê ya SYSREF. Berî ku IP-ya F-Tile JESD204C ji nûve vegere, divê hûn çerxa peywirê mîheng bikin. Nirxa herî zêde = (E*SYSREF_MULP*32)-1 Ji bo nimûneample: 50% çerxa kar = (E*SYSREF_MULP*32)/2 Ger hûn vê qada qeydê mîheng nekin, an jî heke hûn qada qeydê mîheng bikin 50 an ji nirxa herî zêde ya destûrkirî zêdetir, çerxa peywirê dibe %0.
sysref_ctrl[17]	1'b0	Kontrola destan dema ku tîpa SYSREF yek-şok be. 1-ê binivîsin ku sînyala SYSREF li ser bilind bikin. 0 binivîsin da ku sînyala SYSREF li ser nizm saz bikin. Pêdivî ye ku hûn 1 û dûv re 0 binivîsin da ku di moda yek-şok de pêlek SYSREF biafirînin.
sysref_ctrl[31:18]	22'h0	Reserved.

Sequencers Reset
Ev sêwirandin example ji du rêzikên vesazkirinê pêk tê:

• Rêzeya Vegerandina 0- Vegerandina li ser domaina weşana TX/RX Avalon, qada bîranîn-nexşeya Avalon, PLL bingehîn, TX PHY, TX core, û jeneratorê SYSREF-ê vedigire.
• Rêzeya Vegerandina 1- Vesazkirina RX PHY û RX Core vedigire.

3-Wire SPI
Ev modul vebijarkî ye ku navbeynkariya SPI-yê bi 3-têl veguherîne.

Pergala PLL
F-tile sê PLL-yên pergalê hene. Van pergalên PLL çavkaniya demjimêra bingehîn in ji bo IP-ya hişk (MAC, PCS, û FEC) û derbasbûna EMIB. Ev tê vê wateyê ku, gava ku hûn moda demjimêra PLL-ê ya pergalê bikar tînin, blokan ji hêla demjimêra PMA-yê ve nayên girtin û bi demjimêrek ku ji bingeha FPGA tê ve girêdayî ne. Her pergalek PLL tenê demjimêra ku bi yek pêwendiya frekansê ve girêdayî ye diafirîne. Ji bo exampLe, ji we re du PLL-yên pergalê hewce ne ku yek navberek li 1 GHz û yek navberek li 500 MHz bimeşînin. Bikaranîna pergalek PLL dihêle hûn her rêgezê serbixwe bikar bînin bêyî ku guheztina demjimêra rêkê bandorê li rêça cîran bike.
Her pergalê PLL dikare yek ji heşt demjimêrên referansa FGT bikar bîne. PLL-yên pergalê dikarin demjimêrek referansê parve bikin an jî demjimêrên referansê yên cûda hebin. Her navbeynkar dikare hilbijêre ku kîjan pergala PLL bikar tîne, lê gava ku were hilbijartin, ew sabît e, bi karanîna veavakirina dînamîkî nayê vesaz kirin.

Information Related
F-tile Architecture û PMA û FEC Direct PHY IP Rêbernameya Bikarhêner

Zêdetir agahdarî di derbarê moda demjimêra PLL ya pergalê de di cîhazên Intel Agilex F-tile de.

Generator û Checker Pattern
Afirînerê nimûne û kontrolker ji bo afirandina daneyan bikêr inamples û çavdêrîkirina ji bo armancên ceribandinê.
Table 11. Generator Pattern piştgirî

Pattern Generator	Terîf
generator nimûne PRBS	Sêwirana F-Tile JESD204C example PRBS jeneratorê nimûneyê pileya jêrîn a pirnomîlan piştgirî dike: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp generator nimûne	The ramp nirxa şablonê ji bo her syên paşîn 1 zêde dibeample bi firehiya jeneratorê N, û li ser 0 dema ku hemû bit di sampew 1 in. r çalak bikeamp jeneratorê nimûneyê bi nivîsandina 1 heta bit 2 ya qeyda tst_ctl ya bloka kontrolê ya ED.
Fermandariya kanala ramp generator nimûne	Sêwirana F-Tile JESD204C example kanala fermanî r piştgirî dikeamp generator pattern per lane. The ramp nirxa şablonê ji her 1 bit peyvên fermanê 6 zêde dibe. Tovê destpêkê li seranserê hemî rêçikan nimûneyek zêdebûnê ye.

Table 12. Piştgiriya Pattern Checker

Pattern Checker	Terîf
Kontrolkera nimûneya PRBS	Dema ku IP-ya F-Tile JESD204C lihevhatina deskeweyê bi dest dixe, tovê tevlihevkirinê di kontrolkera nimûneyê de bixwe hevdeng dibe. Ji bo ku tovê tevlihevkirinê bixwe-senkronîze bibe, ji bo kontrolkera nimûneyê 8 oktetan hewce dike.
Ramp nimûne kontrolker	Daneyên derbasdar ên yekem sample ji bo her veguherînerek (M) wekî nirxa destpêkê ya r tê barkirinamp mînak. Daneyên paşê sampnirxan divê di her çerxa demjimêrê de 1-ê zêde bibin heya herî zêde û dûv re bizivirin ser 0.

Pattern Checker	Terîf
	Ji bo example, gava S=1, N=16 û WIDTH_MULP = 2, firehiya daneyê ya her veguherker S * WIDTH_MULP * N = 32 e. Daneyên herî zêde sampnirxa le 0xFFFF e. The ramp Kontrolkera nimûneyê piştrast dike ku qalibên yeksan li hemî veguherîneran têne wergirtin.
Fermandariya kanala ramp nimûne kontrolker	Sêwirana F-Tile JESD204C example kanala fermanî r piştgirî dikeamp nimûne kontrolker. Peyva fermana yekem (6 bit) ku hatî wergirtin wekî nirxa destpêkê tê barkirin. Peyvên fermanê yên paşîn ên di heman rêzê de divê heya 0x3F zêde bibin û berbi 0x00-ê ve biçin. Kanala fermanê ramp kontrol pattern ji bo ramp qalibên li ser hemû rêyan.

F-Tile JESD204C TX û RX IP
Ev sêwirandin example destûrê dide te ku hûn her TX/RX di moda hêsan an moda duplex de mîheng bikin.
Veavakirinên duplex destûrê dide xwenîşandana fonksiyona IP-ê bi karanîna loopback-a serialê ya hundurîn an derveyî. CSR-yên di hundurê IP-yê de ne xweşbîn in ku destûrê bidin kontrola IP-yê û çavdêriya statûyê.

F-Tile JESD204C Design Example Saet û Reset

Sêwirana F-Tile JESD204C example komek demjimêr û sînyalên reset heye.

Tablo 13.Design Example Saet

Clock Signal	Ber	Terîf
mgmt_clk	Beyan	Demjimêra dîferansiyal LVDS bi frekansa 100 MHz.
refclk_xcvr	Beyan	Saeta referansa transceiver bi rêjeya rêjeya daneyê / faktora 33.
refclk_core	Beyan	Saeta referansa bingehîn bi heman frekansa ku refclk_xcvr.
in_sysref	Beyan	sînyala SYSREF. Frekansa SYSREF ya herî zêde rêjeya daneyê/(66x32xE) ye.
sysref_out	Karûabr
txlink_clk rxlink_clk	Navbend	TX û RX demjimêra girêdana bi rêjeya rêjeya daneyê/66.
txframe_clk rxframe_clk	Navbend	Saeta çarçoweya TX û RX bi rêjeya rêjeya daneyê/33 (FCLK_MULP=2) Saeta çarçoweya TX û RX bi rêjeya rêjeya daneyê/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Navbend	Saeta qonaxa TX û RX bi rêjeya rêjeya daneyê/66 (FCLK_MULP=2) Saeta qonaxa TX û RX her gav bilind e (1'b1) dema FCLK_MULP=1
spi_SCLK	Karûabr	Saeta rêjeya baudê ya SPI bi frekansa 20 MHz.

Dema ku hûn sêwirana berê bar dikinampbikeve nav amûrek FPGA, bûyerek ninit_done ya navxweyî piştrast dike ku JTAG ji bo pira Avalon Master û hem jî hemî blokên din di reset de ye.

Generatorê SYSREF vesazkirina xweya serbixwe heye ku ji bo demjimêrên txlink_clk û rxlink_clk pêwendiya asynkron a bi mebest derzîne. Ev rêbaz di emilandina sînyala SYSREF de ji çîpek demjimêrek derveyî berfirehtir e.

Tablo 14. Design Example Resets

Signal Reset	Ber	Terîf
global_rst_n	Beyan	Ji bo hemî blokan, ji bilî JTAG heta pira Avalon Master.
ninit_done	Navbend	Derketina ji Reset Release IP-ya ji bo JTAG heta pira Avalon Master.
edctl_rst_n	Navbend	Bloka Kontrola ED ji hêla J ve tê vesaz kirinTAG heta pira Avalon Master. Portên hw_rst û global_rst_n bloka Kontrola ED-ê ji nû ve nakin.
hw_rst	Navbend	Bi nivîsandina qeyda rst_ctl ya bloka Kontrola ED-ê hw_rst destnîşan bikin û jêbirin. mgmt_rst_in_n dema ku hw_rst tê destnîşankirin destnîşan dike.
mgmt_rst_in_n	Navbend	Ji bo navbeynkên bîranîn-nexşeya Avalon-ê yên cihêreng û têketinên rêzikên vesazkirinê vegerînin:  j20c_reconfig_reset ji bo F-Tile JESD204C IP duplex Native PHY spi_rst_n ji bo masterê SPI pio_rst_n ji bo statû û kontrolê PIO porta reset_in0 ya rêzkerê vesazkirinê 0 û 1 Porta global_rst_n, hw_rst, an edctl_rst_n li ser mgmt_rst_in_n vesazkirinê destnîşan dike.
sysref_rst_n	Navbend	Ji bo bloka jeneratorê SYSREF di bloka Kontrola ED-ê de bi karanîna porta rêzkera vesazkirinê 0 reset_out2 vegere. Ger PLL-ya bingehîn girtî be, porta rêzkerê vesazkirinê 0 reset_out2 vesazkirinê radike.
core_pll_rst	Navbend	PLL-ya bingehîn bi navgîniya rêzkerê vesazkirinê 0 porta reset_out0 vegerîne. Dema ku mgmt_rst_in_n ji nû ve vegerandin tê destnîşan kirin PLL-ya bingehîn vedigere.
j204c_tx_avs_rst_n	Navbend	F-Tile JESD204C TX Avalon-navbera nexşekirî ya bîranînê bi rêya rêzkerê vesazkirinê 0 vegerîne. Dema ku mgmt_rst_in_n tê destnîşan kirin pêwendiya nexşeya bîranînê ya TX Avalon destnîşan dike.
j204c_rx_avs_rst_n	Navbend	F-Tile JESD204C TX Avalon-navbera nexşeya bîranîna Avalon bi riya rêzkera vesazkirinê vedigire 1. Têkiliya nexşeya bîranînê ya RX Avalon destnîşan dike ku gava mgmt_rst_in_n tê destnîşan kirin.
j204c_tx_rst_n	Navbend	Zencîreya F-Tile JESD204C TX û qatên veguheztinê di txlink_clk, û txframe_clk, domanan de ji nû ve vedike. Rêzkarê vesazkirinê 0 porta reset_out5 j204c_tx_rst_n vedike. Ger PLL-ya bingehîn girtî be, û îşaretên tx_pma_ready û tx_ready têne destnîşan kirin, ev vesazkirin têk diçe.
j204c_rx_rst_n	Navbend	Girêdana F-Tile JESD204C RX û qatên veguheztinê li domên rxlink_clk, û rxframe_clk ji nû ve vedike.

Signal Reset	Ber	Terîf
		Rêzkerê vesazkirinê 1 porta reset_out4 j204c_rx_rst_n vedigire. Ger PLL-ya bingehîn girtî be, û îşaretên rx_pma_ready û rx_ready têne destnîşan kirin, ev vesazkirin têk diçe.
j204c_tx_rst_ack_n	Navbend	Bi j204c_tx_rst_n sînyala destanan vegerînin.
j204c_rx_rst_ack_n	Navbend	Bi j204c_rx_rst_n sînyala destanan ji nû ve saz bikin.

jimar 8. Diagrama Demjimêr ji bo Sêwirana Example Resets

F-Tile JESD204C Design Example Signals

Table 15. Sînyalên Navrûya Sîstemê

Nîşan	Ber	Terîf
Saet û Reset
mgmt_clk	Beyan	Ji bo rêveberiya pergalê demjimêra 100 MHz.
refclk_xcvr	Beyan	Saeta referansê ji bo F-tile UX QUAD û System PLL. Wekhevî rêjeya daneyê / faktora 33.
refclk_core	Beyan	Saeta referansa Core PLL. Heman frekansa demjimêrê wekî refclk_xcvr bicîh tîne.
in_sysref	Beyan	Nîşana SYSREF ji jeneratorê derveyî SYSREF ji bo pêkanîna JESD204C Subclass 1.
sysref_out	Karûabr	Nîşana SYSREF ji bo pêkanîna JESD204C Subclass 1 ku ji hêla cîhaza FPGA ve ji bo sêwirana ex-ê hatî çêkirinampTenê armanca destpêkirina girêdanê.

 

Nîşan	Ber	Terîf
SPI
spi_SS_n[2:0]	Karûabr	Çalak kêm, SPI xulamê îşaretek hilbijartî.
spi_SCLK	Karûabr	Saeta serial SPI.
spi_sdio	Ketin/Derketin	Daneyên derketinê ji masterê berbi xulamê derveyî. Daneyên têketina ji xulamê derveyî ji bo master.

Nîşan	Ber	Terîf
Not:Dema ku vebijarka Modula 3-Wire SPI-yê biafirîne çalak e.
spi_MISO Not: Dema ku vebijarka Modula 3-Wire SPI-yê biafirîne ne çalak e.	Beyan	Daneyên ji xulamê derveyî ji masterê SPI re têkevin.
spi_MOSI Not: Dema ku vebijarka Modula 3-Wire SPI-yê biafirîne ne çalak e.	Karûabr	Daneyên ji masterê SPI-ê ji xulamê derveyî derxînin.

 

Nîşan	Ber	Terîf
ADC/DAC
tx_serial_data[LINK*L-1:0]	Karûabr	Daneyên derana serialê bi leza bilind a cihêreng ji DAC re. Saet di herikîna daneya rêzefîlmê de cih digire.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Beyan	Daneyên ketina serialê bi leza bilind a cûda ji ADC. Saet ji herikîna daneya serialê tê derxistin.
rx_serial_data_n[LINK*L-1:0]

 

Nîşan	Ber	Terîf
Armanca Giştî I/O
user_led[3:0]	Karûabr	Rewşa ji bo şert û mercên jêrîn nîşan dide: [0]: Bernameya SPI pêk hat [1]: Çewtiya girêdana TX [2]: Çewtiya girêdana RX [3]: Çewtiya kontrolkirina nimûneyê ji bo daneya weşana Avalon
user_dip[3:0]	Beyan	Ketina guheztina DIP-a moda bikarhêner: [0]: Loopback-a rêza navxweyî çalak bike [1]: FPGA-çêkirî SYSREF çalak bike [3:2]: Parastiye

 

Nîşan	Ber	Terîf
Derveyî-band (OOB) û Rewş
rx_patchk_data_error[LINK-1:0]	Karûabr	Dema ku ev îşaret tê destnîşan kirin, ew destnîşan dike ku kontrolkerê nexşeyê xeletiyek tespît kiriye.
rx_link_error[LINK-1:0]	Karûabr	Dema ku ev îşaret tê pejirandin, ew destnîşan dike ku JESD204C RX IP qutbûnek destnîşan kiriye.
tx_link_error[LINK-1:0]	Karûabr	Dema ku ev îşaret tê destnîşan kirin, ew destnîşan dike ku JESD204C TX IP qutbûnê destnîşan kiriye.
emb_lock_out	Karûabr	Dema ku ev îşaret tê destnîşan kirin, ew destnîşan dike ku JESD204C RX IP qefila EMB bi dest xistiye.
sh_lock_out	Karûabr	Dema ku ev îşaret tê pejirandin, ew destnîşan dike ku sernavê hevdemkirina IP-ya JESD204C RX girtî ye.

 

Nîşan	Ber	Terîf
Avalon Streaming
rx_avst_valid[LINK-1:0]	Beyan	Nîşan dide ka veguherîner sample daneyên qata serîlêdanê derbasdar e an nederbasdar e. 0: Daneyên nederbasdar e 1: Daneyên derbasdar e
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Beyan	Converter sample daneyan ji bo qatê sepanê.

F-Tile JESD204C Design Example Tomarên Kontrolê

Sêwirana F-Tile JESD204C exampLe qeydên di bloka Kontrola ED de navnîşana byte (32 bit) bikar tînin.

Tablo 16. Design Example Nexşeya Navnîşanê
Van qeydên blokê yên 32-bit Kontrola ED di qada mgmt_clk de ne.

Perçe	Navnîşan
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Kontrola SPI	0x0102_0000 – 0x0102_001F
Kontrola PIO	0x0102_0020 – 0x0102_002F
Rewşa PIO	0x0102_0040 – 0x0102_004F
Rêzdar 0-ê vegerîne	0x0102_0100 – 0x0102_01FF
Rêzdar 1-ê vegerîne	0x0102_0200 – 0x0102_02FF
Kontrola ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C transceiver IP PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tablo 17. Tîp û pênaseya gihîştina qeydkirinê
Ev tablo celebê gihîştina qeydê ji bo IP-yên Intel FPGA vedibêje.

Type Access	Binavî
RO/V	Nermalava tenê-xwendin (tu bandorek li ser nivîsandinê tune). Dibe ku nirx diguhere.
RW	Nermalava nirxa bitê ya heyî dixwîne û vedigerîne. Nermalava bit bi nirxa xwestinê dinivîse û destnîşan dike.
RW1C	Nermalava nirxa bitê ya heyî dixwîne û vedigerîne. Nermalava 0 dinivîse û bandorek wê tune. Nermalava 1-ê dinivîse û bit-ê ji 0-ê paqij dike heke bit ji hêla 1-ê ve hatî danîn. Hardware bit 1-ê destnîşan dike. Nermalava zelal ji berhevoka hardware pêşanîtir e.

Tablo 18. Nexşeya Navnîşana Kontrola ED

Offset	Navê qeydkirinê
0x00	rst_ctl
0x04	rst_sts0
berdewam…

Offset	Navê qeydkirinê
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Table 19. ED Control Block Control û Qeydên Rewşê

Byte Offset	Fêhrist	Nav	Navketin	Reset	Terîf
0x00	rst_ctl	rst_assert	RW	0x0	Reset kontrol. [0]: 1 binivîsin da ku ji nû ve verast bikin. (hw_rst) Ji nû ve 0 ji nû ve binivîsin. [31:1]: Parastiye.
0x04	rst_sts0	rst_status	RO/V	0x0	Rewşa nûve bike. [0]: Rewşa girtî ya PLL ya bingehîn. [31:1]: Parastiye.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Rewşa tespîtkirina qiraxa SYSREF ji bo jeneratorê SYSREF-ya navxweyî an derveyî. [0]: Nirxa 1-ê Nîşan dide ku ji bo operasyona jêr-class 1 kenarê bilindbûna SYSREF-ê tê dîtin. Dibe ku nermalava 1-ê binivîsîne da ku vê bît paqij bike da ku tespîtkirina qiraxa SYSREF ya nû çalak bike. [31:1]: Parastiye.
0x40	sysref_ctl	sysref_contr ol	RW	Rêça daneya duplex Yek-shot: 0x00080	Kontrola SYSREF. Binêre Tablo 10 li ser rûpel 17 ji bo bêtir agahîya li ser bikaranîna vê qeydê.
				Demrêzî:	Not: Nirxa vesazkirinê girêdayî ye
				0x00081	tîpa SYSREF û F-Tile
				Gapped- perîyodîk:	Mîhengên parametreya riya daneya JESD204C IP.
				0x00082
				Daneyên TX an RX
				şop
				Yek-fîşek:
				0x00000
				Demrêzî:
				0x00001
				gûz kirin-
				demrêzî:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Rewşa SYSREF. Di vê qeydê de heyama herî dawî ya SYSREF û mîhengên çerxa peywirê ya jeneratora navxweyî ya SYSREF heye. Binêre Tablo 9 di rûpela 16 de ji bo nirxa qanûnî ya heyama SYSREF û çerxa peywirê.
berdewam…

Byte Offset	Fêhrist	Nav	Navketin	Reset	Terîf
					[8:0]: Serdema SYSREF. Dema ku nirx 0xFF be, ew Serdema SYSREF = 255 Dema ku nirxa heke 0x00 be, dema SYSREF = 256. [17:9]: çerxa peywira SYSREF. [31:18]: Parastiye.
0x80	tst_ctl	tst_control	RW	0x0	Kontrola testê. Vê qeydê bikar bînin da ku ji bo hilberîner û kontrolkerê nimûneyên ceribandinê yên cihêreng çalak bikin. [1:0] = Qada parastî [2] = ramp_test_ctl 1'b0 = Çêker û çêkera nimûneya PRBS çalak dike 1'b1 = r çalak dikeamp generator pattern û checker [31:3]: Parastiye.
0x8c	tst_err0	tst_error	RW1C	0x0	Ala çewtiyê ji bo Girêdana 0. Dema ku bit 1'b1 be, ev nîşan dide ku çewtiyek çêbûye. Divê hûn berî nivîsandina 1'b1 li bita têkildar çewtiyê çareser bikin da ku alaya çewtiyê paqij bikin. [0] = Çewtiya kontrolkera qalibê [1] = tx_link_error [2] = rx_link_error [3] = Çewtiya kontrolkera qalibê fermanê [31:4]: Parastî ye.

Dîroka Guhertoya Belgeyê ji bo F-Tile JESD204C Intel FPGA IP Design Example Rêbernameya Bikarhêner

Guhertoya Belgeyê	Guhertoya Serokwezîrê Intel Quartus	Guhertoya IP	Changes
2021.10.11	21.3	1.0.0	Serbestberdana destpêkê.

Belge / Çavkanî

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Rehbera bikaranînê F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Çavkanî

• Manual Bikarhêner