เอฟพีจีเอ ไอพี
การออกแบบอดีตample คู่มือผู้ใช้
F-Tile 25G อีเธอร์เน็ต Intel®
อัพเดตสำหรับ Intel® Quartus®
ไพรม์ดีไซน์สวีท: 22.3
เวอร์ชันไอพี: 1.0.0
คู่มือเริ่มต้นอย่างรวดเร็ว
F-tile 25G Ethernet Intel FPGA IP สำหรับอุปกรณ์ Intel Agilex™ มอบความสามารถในการสร้างการออกแบบampสำหรับการกำหนดค่าที่เลือก
รูปที่ 1 การออกแบบ เช่นampการใช้งาน le
โครงสร้างไดเรกทอรี
รูปที่ 2 การออกแบบ IP FPGA Intel Ethernet 25Gampโครงสร้างไดเรกทอรี
- การจำลอง files (เครื่องทดสอบสำหรับการจำลองเท่านั้น) อยู่ในample_dir>/อดีตample_testbench.
- การออกแบบการรวบรวมเท่านั้นเช่นampเลอตั้งอยู่ในample_dir>/ compilation_test_design.
- การกำหนดค่าฮาร์ดแวร์และการทดสอบ files (การออกแบบ example ในฮาร์ดแวร์) อยู่ในample_dir>/hardware_test_design.
ตารางที่ 1. ไดเรกทอรีและ File คำอธิบาย
| File ชื่อ | คำอธิบาย |
| eth_ex_25g.qpf | โครงการ Intel Quartus® Prime file. |
| eth_ex_25g.qsf | การตั้งค่าโครงการ Intel Quartus Prime file. |
| eth_ex_25g.sdc | ข้อจำกัดในการออกแบบ Synopsys file- คุณสามารถคัดลอกและแก้ไขสิ่งนี้ได้ file สำหรับการออกแบบคอร์ IP Intel FPGA 25GbE ของคุณเอง |
| eth_ex_25g.v | การออกแบบ Verilog HDL ระดับบนสุดเช่นample fileการออกแบบช่องทางเดียวใช้ Verilog file. |
| ทั่วไป/ | การออกแบบฮาร์ดแวร์ เช่นampการสนับสนุน files. |
| hwtest/main.tcl | หลัก file สำหรับการเข้าถึงคอนโซลระบบ |
สร้างการออกแบบเช่นample
รูปที่ 4. Exampแท็บ Design ในโปรแกรมแก้ไขพารามิเตอร์ IP Intel FPGA Ethernet 25G ของ F-tile
ทำตามขั้นตอนเหล่านี้เพื่อสร้างการออกแบบฮาร์ดแวร์ เช่นampไฟล์และม้านั่งทดสอบ:
- ใน Intel Quartus Prime Pro Edition คลิก File ➤ ตัวช่วยสร้างโครงการใหม่เพื่อสร้างโครงการ Quartus Prime ใหม่ หรือ File ➤ เปิดโครงการ เพื่อเปิดโครงการ Quartus Prime ที่มีอยู่ วิซาร์ดแจ้งให้คุณระบุอุปกรณ์
- ในแคตตาล็อก IP ให้ค้นหาและเลือก 25G Ethernet Intel FPGA IP สำหรับ Agilex หน้าต่าง New IP Variation จะปรากฏขึ้น
- ระบุชื่อระดับสูงสุดสำหรับรูปแบบ IP ของคุณและคลิกตกลง ตัวแก้ไขพารามิเตอร์จะเพิ่ม .ip ระดับสูงสุด file ไปยังโครงการปัจจุบันโดยอัตโนมัติ หากคุณได้รับแจ้งให้เพิ่ม .ip ด้วยตนเอง file ไปที่โปรเจ็กต์ คลิก Project ➤ Add/ Remove Fileในโครงการเพื่อเพิ่ม file.
- ในซอฟต์แวร์ Intel Quartus Prime Pro Edition คุณต้องเลือกอุปกรณ์ Intel Agilex เฉพาะในฟิลด์อุปกรณ์ หรือคงอุปกรณ์เริ่มต้นที่ซอฟต์แวร์ Intel Quartus Prime เสนอไว้
บันทึก: การออกแบบฮาร์ดแวร์ เช่นample เขียนทับการเลือกด้วยอุปกรณ์บนบอร์ดเป้าหมาย คุณสามารถระบุบอร์ดเป้าหมายได้จากเมนูการออกแบบ เช่นampตัวเลือกใน Exampแท็บการออกแบบ - คลิกตกลง ตัวแก้ไขพารามิเตอร์จะปรากฏขึ้น
- บนแท็บ IP ระบุพารามิเตอร์สำหรับรูปแบบหลักของ IP ของคุณ
- ออน เดอะ เอ็กซ์ampแท็บการออกแบบสำหรับ Exampเลอ ดีไซน์ Files เลือกตัวเลือกการจำลองเพื่อสร้างม้านั่งทดสอบ และเลือกตัวเลือกการสังเคราะห์เพื่อสร้างการออกแบบฮาร์ดแวร์ เช่นample. Verilog HDL เท่านั้น fileถูกสร้างขึ้น
บันทึก: ไม่สามารถใช้แกน IP VHDL ที่ใช้งานได้ โปรดระบุ Verilog HDL เท่านั้นสำหรับการออกแบบแกน IP ของคุณ เช่นampเล. - สำหรับ Target Development Kit ให้เลือก Agilex I-series Transceiver-SoC Dev Kit
- คลิกสร้าง Exampปุ่มออกแบบ เลือกอดีตampหน้าต่างไดเร็กทอรีการออกแบบจะปรากฏขึ้น
- หากคุณต้องการปรับเปลี่ยนการออกแบบ เช่นampเส้นทางไดเรกทอรีหรือชื่อจากค่าเริ่มต้นที่แสดง (alt_e25_f_0_example_design) เรียกดูเส้นทางใหม่และพิมพ์การออกแบบใหม่ เช่นampชื่อไดเร็กทอรีไฟล์ (ample_dir>).
- คลิกตกลง.
1.2.1. การออกแบบ เช่นampพารามิเตอร์
ตารางที่ 2. พารามิเตอร์ในตัวอย่างampแท็บการออกแบบ
| พารามิเตอร์ | คำอธิบาย |
| Exampเลอ ดีไซน์ | มีจำหน่ายเช่นampการออกแบบสำหรับการตั้งค่าพารามิเตอร์ IP มีเพียงช่องสัญญาณเดียวเท่านั้นampการออกแบบนี้ได้รับการรองรับสำหรับ IP นี้ |
| Exampเลอ ดีไซน์ Files | การ files เพื่อสร้างสำหรับขั้นตอนการพัฒนาที่แตกต่างกัน • การจำลอง—สร้างสิ่งที่จำเป็น files สำหรับจำลองอดีตampเลอดีไซน์ • การสังเคราะห์—สร้างการสังเคราะห์ fileส. ใช้สิ่งเหล่านี้ fileเพื่อรวบรวมการออกแบบในซอฟต์แวร์ Intel Quartus Prime Pro Edition สำหรับการทดสอบฮาร์ดแวร์และทำการวิเคราะห์เวลาแบบคงที่ |
| สร้าง File รูปแบบ | รูปแบบของ RTL files สำหรับการจำลอง—Verilog |
| เลือกบอร์ด | ฮาร์ดแวร์ที่รองรับสำหรับการใช้งานการออกแบบ เมื่อคุณเลือกบอร์ดพัฒนา Intel FPGA ให้ใช้อุปกรณ์ AGIB027R31B1E2VRO เป็นอุปกรณ์เป้าหมายสำหรับการออกแบบampคนรุ่นหนึ่ง Agilex I-series Transceiver-SoC Dev Kit: ตัวเลือกนี้ช่วยให้คุณทดสอบการออกแบบตัวอย่างample บนชุดพัฒนา IP FPGA ของ Intel ที่เลือก ตัวเลือกนี้จะเลือกอุปกรณ์เป้าหมายของ AGIB027R31B1E2VRO โดยอัตโนมัติ หากการแก้ไขบอร์ดของคุณมีเกรดอุปกรณ์ที่แตกต่างกัน คุณสามารถเปลี่ยนอุปกรณ์เป้าหมายได้ ไม่มี: ตัวเลือกนี้จะไม่รวมด้านฮาร์ดแวร์สำหรับการออกแบบเช่นampเล. |
1.3. การสร้างไทล์ Files
การสร้างลอจิกการสนับสนุนเป็นขั้นตอนก่อนการสังเคราะห์ที่ใช้เพื่อสร้างไทล์ที่เกี่ยวข้อง fileจำเป็นสำหรับการจำลองและการออกแบบฮาร์ดแวร์ การสร้างไทล์จำเป็นสำหรับทั้งหมด
การจำลองการออกแบบตาม F-tile คุณต้องทำขั้นตอนนี้ให้เสร็จก่อนการจำลอง
- ที่พรอมต์คำสั่ง ให้ไปที่โฟลเดอร์ compilation_test_design ใน ex ของคุณampการออกแบบ: ซีดี /การคอมไพล์_ทดสอบ_การออกแบบ
- รันคำสั่งต่อไปนี้: quartus_tlg alt_eth_25g
1.4 การจำลองการออกแบบ IP FPGA Intel Ethernet 25G F-tile
Exampเลอ Testbench
คุณสามารถคอมไพล์และจำลองการออกแบบได้โดยการรันสคริปต์การจำลองจากพร้อมท์คำสั่ง
- ที่พรอมต์คำสั่ง ให้เปลี่ยนไดเรกทอรีการทำงานจำลอง Testbench: cdampไดเรกทอรี/ex_25g/sim
- เรียกใช้การจำลองการตั้งค่า IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf
ตารางที่ 3. ขั้นตอนในการจำลอง Testbench
| โปรแกรมจำลอง | คำแนะนำ |
| วีซีเอส* | ในบรรทัดคำสั่ง ให้พิมพ์ sh run_vcs.sh |
| เควสต้าซิม* | ในบรรทัดคำสั่ง พิมพ์ vsim -do run_vsim.do -logfile vsim.log หากคุณต้องการจำลองโดยไม่เปิด GUI ของ QuestaSim ให้พิมพ์ vsim -c -do run_vsim.do -logfile vsim.log |
| คาร์เดนซ์-เอ็กซ์ซีเลียม* | ในบรรทัดคำสั่ง พิมพ์ sh run_xcelium.sh |
การจำลองที่สำเร็จจะจบลงด้วยข้อความต่อไปนี้:
ผ่านการจำลอง หรือ Testbench เสร็จสิ้น
หลังจากเสร็จสิ้นการทำงานสำเร็จแล้ว คุณสามารถวิเคราะห์ผลลัพธ์ได้
1.5. การคอมไพล์และกำหนดค่าการออกแบบ เช่นampในฮาร์ดแวร์
ตัวแก้ไขพารามิเตอร์หลัก IP Intel FPGA Ethernet 25G ช่วยให้คุณสามารถคอมไพล์และกำหนดค่าการออกแบบได้ampอยู่บนชุดพัฒนาเป้าหมาย
เพื่อรวบรวมและกำหนดค่าการออกแบบเช่นampบนฮาร์ดแวร์ ให้ทำตามขั้นตอนเหล่านี้:
- เปิดซอฟต์แวร์ Intel Quartus Prime Pro Edition และเลือกการประมวลผล ➤ เริ่มการคอมไพล์ เพื่อคอมไพล์การออกแบบ
- หลังจากที่คุณสร้างวัตถุ SRAM file .sof ให้ทำตามขั้นตอนเหล่านี้เพื่อตั้งโปรแกรมการออกแบบฮาร์ดแวร์ เช่นampบนอุปกรณ์ Intel Agilex:
ก. ในเมนูเครื่องมือ คลิกโปรแกรมเมอร์
ข. ในโปรแกรมเมอร์ คลิกการตั้งค่าฮาร์ดแวร์
ค. เลือกอุปกรณ์การตั้งโปรแกรม
d. เลือกและเพิ่มบอร์ด Intel Agilex ลงในเซสชัน Intel Quartus Prime Pro Edition ของคุณ
e. ตรวจสอบให้แน่ใจว่าโหมดถูกตั้งค่าเป็น JTAG.
f. เลือกอุปกรณ์ Intel Agilex และคลิก Add Device โปรแกรมเมอร์จะแสดง
แผนผังบล็อกของการเชื่อมต่อระหว่างอุปกรณ์บนบอร์ดของคุณ
g. ในแถวที่มีไฟล์ .sof ของคุณ ให้ทำเครื่องหมายในช่องสำหรับไฟล์ .sof
ข. ทำเครื่องหมายในช่องในคอลัมน์ โปรแกรม/กำหนดค่า
ฉันคลิกเริ่ม
1.6 การทดสอบการออกแบบฮาร์ดแวร์ IP Intel FPGA Ethernet 25G F-tileample
หลังจากที่คุณคอมไพล์การออกแบบแกน IP FPGA IP ของ Intel Ethernet 25G F-tile แล้วampและกำหนดค่าบนอุปกรณ์ Intel Agilex ของคุณ คุณสามารถใช้คอนโซลระบบเพื่อตั้งโปรแกรมแกน IP ได้
หากต้องการเปิดคอนโซลระบบและทดสอบการออกแบบฮาร์ดแวร์ เช่นampทำตามขั้นตอนเหล่านี้:
- ในซอฟต์แวร์ Intel Quartus Prime Pro Edition ให้เลือกเครื่องมือ ➤ ระบบ
เครื่องมือแก้ไขข้อบกพร่อง ➤ คอนโซลระบบ เพื่อเปิดใช้คอนโซลระบบ - ในบานหน้าต่างคอนโซล Tcl พิมพ์ cd hwtest เพื่อเปลี่ยนไดเร็กทอรีเป็น / hardware_test_design/hwtest
- พิมพ์ source main.tcl เพื่อเปิดการเชื่อมต่อกับ JTAG ผู้เชี่ยวชาญ.
ทำตามขั้นตอนการทดสอบในส่วนการทดสอบฮาร์ดแวร์ของการออกแบบ เช่นampและสังเกตผลการทดสอบใน System Console
การออกแบบ F-tile 25G Ethernet Exampสำหรับอุปกรณ์ Intel Agilex
การออกแบบ F-tile 25G Ethernetampสาธิตโซลูชันอีเทอร์เน็ตสำหรับอุปกรณ์ Intel Agilex ที่ใช้คอร์ IP Intel FPGA Ethernet 25G
สร้างการออกแบบเช่นampเลจากอดีตampแท็บการออกแบบของตัวแก้ไขพารามิเตอร์ IP ของ Intel FPGA Ethernet 25G คุณยังสามารถเลือกสร้างการออกแบบโดยใช้หรือไม่ใช้ก็ได้
คุณสมบัติการแก้ไขข้อผิดพลาดล่วงหน้าของ Reed-Solomon (RS-FEC)
2.1. คุณสมบัติ
- รองรับช่องสัญญาณ Ethernet เดียวที่ทำงานที่ 25G
- สร้างการออกแบบเช่นampพร้อมคุณสมบัติ RS-FEC
- จัดเตรียมสคริปต์ทดสอบและการจำลอง
- สร้างอินสแตนซ์การอ้างอิง F-Tile และนาฬิการะบบ PLL ของ Intel FPGA IP ตามการกำหนดค่า IP
2.2. ข้อกำหนดของฮาร์ดแวร์และซอฟต์แวร์
Intel ใช้ฮาร์ดแวร์และซอฟต์แวร์ต่อไปนี้เพื่อทดสอบการออกแบบ เช่นample ในระบบ Linux:
- ซอฟต์แวร์ Intel Quartus Prime Pro Edition
- เครื่องจำลอง Siemens* EDA QuestaSim, Synopsys* VCS และ Cadence Xcelium
- ชุดพัฒนา Intel Agilex I-series Transceiver-SoC (AGIB027R31B1E2VRO) สำหรับการทดสอบฮาร์ดแวร์
2.3. คำอธิบายการทำงาน
การออกแบบ F-tile 25G Ethernetample ประกอบด้วยแกน MAC+PCS+PMA ไดอะแกรมบล็อกต่อไปนี้แสดงส่วนประกอบการออกแบบและสัญญาณระดับสูงสุดของแกน MAC+PCS+PMA ในการออกแบบ 25G Ethernet แบบ F-tileampเล.
รูปที่ 5แผนผังบล็อก—ตัวอย่างการออกแบบอีเทอร์เน็ต 25G แบบ F-tileample (แกน MAC+PCS+PMA ตัวแปร)
2.3.1. ส่วนประกอบการออกแบบ
ตารางที่ 4. ส่วนประกอบการออกแบบ
| ส่วนประกอบ | คำอธิบาย |
| F-tile 25G Ethernet Intel FPGA IP | ประกอบด้วย MAC, PCS และ Transceiver PHY โดยมีการกำหนดค่าดังต่อไปนี้: • ตัวแปรหลัก: MAC+PCS+พีเอ็มเอ • เปิดใช้งานการควบคุมการไหล: ไม่จำเป็น • เปิดใช้งานการสร้างข้อผิดพลาดของลิงก์: ไม่จำเป็น • เปิดใช้งานการส่งผ่านคำนำ: ไม่จำเป็น • เปิดใช้งานการรวบรวมสถิติ: ไม่จำเป็น • เปิดใช้งานตัวนับสถิติ MAC: ไม่จำเป็น • ความถี่สัญญาณนาฬิกาอ้างอิง: 156.25 สำหรับการออกแบบเช่นampด้วยฟีเจอร์ RS-FEC จะมีการกำหนดค่าพารามิเตอร์เพิ่มเติมดังต่อไปนี้: • เปิดใช้งาน RS-FEC: ไม่จำเป็น |
| การอ้างอิง F-Tile และนาฬิการะบบ PLL ของ Intel FPGA IP | การตั้งค่าตัวแก้ไขพารามิเตอร์ IP ของ Intel FPGA IP ของการอ้างอิง F-Tile และนาฬิการะบบ PLL สอดคล้องกับข้อกำหนดของ IP Intel FPGA IP ของ Ethernet 25G ของ F-tile หากคุณสร้างตัวอย่างการออกแบบampใช้ สร้างอดีตampเลอ ดีไซน์ ในตัวแก้ไขพารามิเตอร์ IP IP จะสร้างอินสแตนซ์โดยอัตโนมัติ หากคุณสร้างการออกแบบของคุณเองampคุณต้องสร้าง IP นี้ด้วยตนเองและเชื่อมต่อพอร์ต I/O ทั้งหมด สำหรับข้อมูลเกี่ยวกับ IP นี้ โปรดดูที่ สถาปัตยกรรม F-Tile และคู่มือผู้ใช้ PMA และ FEC Direct PHY IP. |
| ตรรกะของไคลเอนต์ | ประกอบด้วย: • เครื่องสร้างการรับส่งข้อมูลซึ่งสร้างแพ็กเก็ตข้อมูลแบบกลุ่มไปยังแกน IP Intel FPGA Ethernet 25G เพื่อการส่งข้อมูล • เครื่องตรวจสอบปริมาณการรับส่งข้อมูล ซึ่งตรวจสอบแพ็คเก็ตข้อมูลที่ส่งมาจากคอร์ IP Intel FPGA Ethernet 25G |
| แหล่งที่มาและการตรวจสอบ | สัญญาณต้นทางและสัญญาณตรวจสอบ รวมถึงสัญญาณอินพุตการรีเซ็ตระบบ ซึ่งคุณสามารถใช้เพื่อแก้ไขจุดบกพร่องได้ |
ข้อมูลที่เกี่ยวข้อง
สถาปัตยกรรม F-Tile และคู่มือผู้ใช้ PMA และ FEC Direct PHY IP
การจำลอง
ม้านั่งทดสอบจะส่งการรับส่งข้อมูลผ่านแกน IP โดยใช้ฝั่งส่งและรับของแกน IP
2.4.1. โต๊ะทดสอบ
รูปที่ 6 แผนผังบล็อกของการออกแบบ IP FPGA Intel Ethernet 25G แบบ F-tileample ม้านั่งทดสอบสถานการณ์จำลอง
ตารางที่ 5. ส่วนประกอบของ Testbench
| ส่วนประกอบ | คำอธิบาย |
| อุปกรณ์ที่อยู่ระหว่างการทดสอบ (DUT) | แกน IP Intel FPGA Ethernet 25G |
| เครื่องกำเนิดแพ็กเก็ตอีเทอร์เน็ตและตัวตรวจสอบแพ็กเก็ต | • เครื่องสร้างแพ็คเก็ตสร้างเฟรมและส่งไปยัง DUT • Packet Monitor ตรวจสอบเส้นทางข้อมูล TX และ RX และแสดงเฟรมในคอนโซลจำลอง |
| การอ้างอิง F-Tile และนาฬิการะบบ PLL ของ Intel FPGA IP | สร้างเครื่องรับส่งสัญญาณและนาฬิกาอ้างอิง PLL ของระบบ |
2.4.2. การออกแบบสถานการณ์จำลอง เช่นampส่วนประกอบ
ตารางที่ 6 ตัวอย่างการออกแบบ F-tile 25G Ethernetampเลอ Testbench File คำอธิบาย
| File ชื่อ | คำอธิบาย |
| Testbench และการจำลอง Files | |
| ฐานข้อมูล_avl_tb_top.v | โต๊ะทดสอบระดับสูงสุด fileโปรแกรมทดสอบจะสร้างอินสแตนซ์ของ DUT ดำเนินการกำหนดค่าที่แมปหน่วยความจำ Avalon® บนส่วนประกอบการออกแบบและลอจิกของไคลเอนต์ และส่งและรับแพ็กเก็ตไปหรือมาจาก 25G Ethernet Intel FPGA IP |
| สคริปต์ Testbench | |
| ต่อเนื่อง… | |
| File ชื่อ | คำอธิบาย |
| run_vsim.do | สคริปต์ ModelSim เพื่อเรียกใช้ testbench |
| run_vcs.sh | สคริปต์ Synopsys VCS เพื่อเรียกใช้ testbench |
| run_xcelium.sh | สคริปต์ Cadence Xcelium เพื่อรัน Testbench |
2.4.3. กรณีทดสอบ
กรณีทดสอบการจำลองดำเนินการดังต่อไปนี้:
- สร้างอินสแตนซ์ F-tile 25G Ethernet Intel FPGA IP และการอ้างอิง F-Tile และนาฬิกา PLL ของระบบ Intel FPGA IP
- รอให้สัญญาณนาฬิกา RX และสถานะ PHY เสร็จสิ้น
- พิมพ์สถานะ PHY
- ส่งและรับข้อมูลที่ถูกต้อง 10 รายการ
- วิเคราะห์ผลลัพธ์ การทดสอบที่ประสบความสำเร็จจะแสดงข้อความว่า “การทดสอบเสร็จสมบูรณ์”
ต่อไปนี้เป็นสampเอาต์พุต le แสดงให้เห็นถึงการทดสอบการจำลองที่ประสบความสำเร็จ:
การรวบรวม
ปฏิบัติตามขั้นตอนในการคอมไพล์และกำหนดค่าตัวอย่างการออกแบบample ในฮาร์ดแวร์เพื่อคอมไพล์และกำหนดค่าการออกแบบเช่นampในฮาร์ดแวร์ที่เลือก
คุณสามารถประมาณการใช้ทรัพยากรและ Fmax โดยใช้การออกแบบการคอมไพล์เท่านั้นampคุณสามารถคอมไพล์การออกแบบของคุณโดยใช้คำสั่งเริ่มคอมไพล์บน
เมนูการประมวลผลในซอฟต์แวร์ Intel Quartus Prime Pro Edition การคอมไพล์ที่ประสบความสำเร็จจะสร้างสรุปรายงานการคอมไพล์
สำหรับข้อมูลเพิ่มเติม โปรดดูการรวบรวมการออกแบบในคู่มือผู้ใช้ Intel Quartus Prime Pro Edition
ข้อมูลที่เกี่ยวข้อง
- การคอมไพล์และกำหนดค่าการออกแบบ เช่นample ในฮาร์ดแวร์บนหน้า 7
- คู่มือการใช้งาน Intel Quartus Prime Pro Edition สำหรับการออกแบบ
2.6. การทดสอบฮาร์ดแวร์
ในการออกแบบฮาร์ดแวร์ เช่นampคุณสามารถตั้งโปรแกรม IP core ในโหมด serial loopback ภายในและสร้างการรับส่งข้อมูลบนฝั่งส่งที่วนกลับผ่านฝั่งรับ
ปฏิบัติตามขั้นตอนที่ลิงค์ข้อมูลที่เกี่ยวข้องที่ให้ไว้เพื่อทดสอบการออกแบบ เช่นampในฮาร์ดแวร์ที่เลือก
ข้อมูลที่เกี่ยวข้อง
การทดสอบการออกแบบฮาร์ดแวร์ IP Intel FPGA Ethernet 25G F-tileampในหน้าที่ 8
2.6.1. ขั้นตอนการทดสอบ
ทำตามขั้นตอนเหล่านี้เพื่อทดสอบการออกแบบ เช่นampเลอในฮาร์ดแวร์:
- ก่อนที่คุณจะรันการทดสอบฮาร์ดแวร์สำหรับการออกแบบนี้ampเลคุณต้องรีเซ็ตระบบ:
ก. คลิกเครื่องมือ ➤ เครื่องมือ In-System Sources & Probes Editor สำหรับ GUI ของ Source และ Probe เริ่มต้น
ข. สลับสัญญาณการรีเซ็ตระบบ (Source[3:0]) จาก 7 เป็น 8 เพื่อใช้การรีเซ็ตและส่งสัญญาณการรีเซ็ตระบบกลับไปที่ 7 เพื่อปลดระบบจากสถานะการรีเซ็ต
c. ตรวจสอบสัญญาณโพรบและให้แน่ใจว่าสถานะถูกต้อง - ในคอนโซลระบบ ไปที่โฟลเดอร์ hwtest และรันคำสั่ง: source main.tcl เพื่อเลือก JTAG มาสเตอร์ โดยค่าเริ่มต้น J ตัวแรกTAG มาสเตอร์บนเจTAG เลือกโซ่แล้ว ให้เลือก JTAG มาสเตอร์สำหรับอุปกรณ์ Intel Agilex ให้รันคำสั่งนี้: set_jtag <number of appropriate JTAG มาสเตอร์>. อดีตampเล: เซตเจtag 1.
- เรียกใช้คำสั่งต่อไปนี้ในคอนโซลระบบเพื่อเริ่มการทดสอบลูปแบ็กแบบอนุกรม:
ตารางที่ 7. พารามิเตอร์คำสั่ง
| พารามิเตอร์ | คำอธิบาย | Exampการใช้งาน le |
| สถานะ chkphy | แสดงความถี่สัญญาณนาฬิกาและสถานะล็อค PHY | % chkphy_status 0 # ตรวจสอบสถานะลิงค์ 0 |
| สถิติ chkmac | แสดงค่าในตัวนับสถิติ MAC | % chkmac_stats 0 # ตรวจสอบตัวนับสถิติ mac ของลิงก์ 0 |
| ล้างสถิติทั้งหมด | ล้างตัวนับสถิติหลัก IP | % clear_all_stats 0 # ล้างตัวนับสถิติของลิงก์ 0 |
| เริ่มต้น | เริ่มตัวสร้างแพ็กเก็ต | % start_gen 0 # เริ่มสร้างแพ็กเก็ตบนลิงก์ 0 |
| หยุดชั่วคราว | หยุดตัวสร้างแพ็กเก็ต | % stop_gen 0 # หยุดการสร้างแพ็กเก็ตบนลิงก์ 0 |
| ลูปออน | เปิดการวนกลับแบบอนุกรมภายใน | % loop_on 0 # เปิดการทำงานลูปแบ็กภายในบนลิงก์ 0 |
| ลูปออฟ | ปิดการวนกลับแบบอนุกรมภายใน | % loop_off 0 # ปิดลูปแบ็กภายในบนลิงก์ 0 |
| ลงทะเบียนอ่าน | ส่งคืนค่ารีจิสเตอร์แกน IP ที่ - | % reg_read 0x402 # อ่าน IP CSR register ที่อยู่ 402 ของลิงก์ 0 |
| การเขียนเรก | เขียน ไปยังการลงทะเบียนหลัก IP ตามที่อยู่ - | % reg_write 0x401 0x1 # เขียน 0x1 ไปที่ IP CSR scratch register ที่อยู่ 401 ของลิงก์ 0 |
ก. พิมพ์ loop_on เพื่อเปิดโหมดลูปแบ็กอนุกรมภายใน
ข. พิมพ์ chkphy_status เพื่อตรวจสอบสถานะของ PHY สถานะ TXCLK, RXCLK และ RX ควรมีค่าเดียวกันตามที่แสดงด้านล่างสำหรับลิงก์ที่เสถียร:
c. พิมพ์ clear_all_stats เพื่อล้างทะเบียนสถิติ TX และ RX
ง. พิมพ์ start_gen เพื่อเริ่มการสร้างแพ็คเก็ต
e. พิมพ์ stop_gen เพื่อหยุดการสร้างแพ็กเก็ต
f. พิมพ์ chkmac_stats เพื่ออ่านค่าสถิติ TX และ RX ตรวจสอบให้แน่ใจว่า:
i. เฟรมแพ็กเก็ตที่ส่งตรงกับเฟรมแพ็กเก็ตที่ได้รับ
ii. ไม่ได้รับเฟรมข้อผิดพลาด
ก. พิมพ์ loop_off เพื่อปิดการใช้งานลูปแบ็กอนุกรมภายใน
รูปที่ 7. Sampเอาต์พุตการทดสอบ—ตัวนับสถิติ TX และ RX
 |
 |
ประวัติการแก้ไขเอกสารสำหรับ F-tile 25G Ethernet FPGA IP Design Example คู่มือผู้ใช้
| เวอร์ชันเอกสาร | รุ่น Intel Quartus Prime | IPVersion | การเปลี่ยนแปลง |
| 2022.10.14 | 22.3 | 1.0.0 | การเปิดตัวครั้งแรก |
อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมายอื่นๆ ของ Intel เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของ FPGA และผลิตภัณฑ์เซมิคอนดักเตอร์ตามข้อกำหนดปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบ Intel จะไม่รับผิดชอบหรือรับผิดใด ๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใด ๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ตกลงไว้อย่างชัดแจ้งเป็นลายลักษณ์อักษรโดย Intel ขอแนะนำให้ลูกค้า Intel ขอรับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่และก่อนทำการสั่งซื้อผลิตภัณฑ์หรือบริการ *ชื่อและแบรนด์อื่น ๆ อาจเป็นทรัพย์สินของผู้อื่น
ไอเอสโอ
9001:2015 น.
ลงทะเบียนแล้ว
เวอร์ชั่นออนไลน์
ส่งคำติชม
รหัส : 750200
เวอร์ชัน : 2022.10.14
เอกสาร / แหล่งข้อมูล
 |
Intel F-Tile 25G Ethernet FPGA IP Design เช่นample [พีดีเอฟ] คู่มือการใช้งาน F-Tile 25G Ethernet FPGA การออกแบบ IP เช่นample, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Exampเลอ, IP Design Exampเลอ 750200 |
