F-Tile JESD204C Intel FPGA IP Design Example

Про F-Tile JESD204C Intel® FPGA IP Design Example Посібник користувача

У цьому посібнику користувача наведено функції, інструкції з використання та детальний опис конструкції напрampфайли для F-Tile JESD204C Intel® FPGA IP з використанням пристроїв Intel Agilex™.

Цільова аудиторія

Цей документ призначений для:

• Архітектор-проектувальник для вибору IP на етапі планування проектування системного рівня
• Розробники апаратного забезпечення під час інтеграції IP у проект рівня системи
• Інженери з валідації під час симуляції системного рівня та фази перевірки обладнання

Пов'язані документи
У наступній таблиці наведено інші довідкові документи, які стосуються F-Tile JESD204C Intel FPGA IP.

Таблиця 1. Пов’язані документи

довідка	опис
F-Tile JESD204C Intel FPGA IP Посібник користувача	Надає інформацію про F-Tile JESD204C Intel FPGA IP.
Примітки до випуску F-Tile JESD204C Intel FPGA IP	Перелічує зміни, внесені для F-Tile JESD204C F-Tile JESD204C у певному випуску.
Технічні дані пристрою Intel Agilex	У цьому документі описано електричні характеристики, характеристики перемикання, характеристики конфігурації та синхронізацію пристроїв Intel Agilex.

Акроніми та глосарій

Таблиця 2. Список абревіатур

акронім	Розширення
LEMC	Локальний розширений багатоблочний тактовий сигнал
FC	Частота кадрів
АЦП	Аналого-цифровий перетворювач
ЦАП	Цифро-аналоговий перетворювач
DSP	Цифровий сигнальний процесор
TX	Передавач
RX	Приймач

акронім	Розширення
DLL	Рівень зв'язку даних
КСВ	Реєстр контролю та стану
CRU	Годинник і блок скидання
ISR	Повсякденне обслуговування переривань
FIFO	Перший прийшов - перший вийшов
СЕРДЕС	Серіалізатор Десеріалізатор
ECC	Код виправлення помилок
FEC	Попередня помилка корекції
SERR	Виявлення однієї помилки (в ECC, виправна)
DERR	Подвійне виявлення помилок (у ECC, фатальне)
PRBS	Псевдовипадкова двійкова послідовність
MAC	Контролер доступу до медіа. MAC включає підрівень протоколу, транспортний рівень і канальний рівень.
ФІЗ	Фізичний рівень. PHY зазвичай включає фізичний рівень, SERDES, драйвери, приймачі та CDR.
PCS	Підрівень фізичного кодування
PMA	Фізичне прикріплення середовища
РБД	Затримка буфера прийому
UI	Одиничний інтервал = тривалість послідовного біта
кількість RBD	RX Buffer Delay остання смуга прибуття
Зсув RBD	Можливість випуску затримки буфера RX
SH	Синхронізувати заголовок
TL	Транспортний шар
EMIB	Вбудований з’єднувальний міст із кількома матрицями

Таблиця 3. Список глосарію

термін	опис
Перетворювальний пристрій	АЦП або ЦАП перетворювач
Логічний пристрій	FPGA або ASIC
Октет	Група з 8 біт, яка служить входом для кодера 64/66 і виводиться з декодера
Відкушувати	Набір із 4 бітів, який є базовою робочою одиницею специфікацій JESD204C
Блокувати	66-бітний символ, створений за схемою кодування 64/66
Швидкість лінії	Ефективна швидкість передачі даних послідовного каналу Швидкість лінії смуги = (Mx Sx N'x 66/64 x FC) / L
Годинник посилання	Годинник посилання = Швидкість лінії лінії/66.
рамка	Набір послідовних октетів, у якому положення кожного октету можна ідентифікувати за допомогою сигналу вирівнювання кадру.
Рамка годинник	Системний годинник, який працює на частоті кадрів, має бути 1x і 2x тактовою частотою зв’язку.

термін	опис
Sampна такт кадру	Samples на годинник, загальна sampфайли в тактовій частоті кадрів для пристрою перетворювача.
LEMC	Внутрішній годинник, який використовується для вирівнювання межі розширеного мультиблоку між смугами та зовнішніми посиланнями (SYSREF або підклас 1).
Підклас 0	Немає підтримки детермінованої затримки. Дані повинні бути негайно випущені після вирівнювання смуги на смугу на приймачі.
Підклас 1	Детермінована затримка за допомогою SYSREF.
Багатоточкове з'єднання	Зв'язки між пристроями з 2 або більше перетворювальними пристроями.
Кодування 64B / 66B	Рядковий код, який відображає 64-бітні дані на 66-бітні для формування блоку. Структура даних базового рівня — це блок, який починається з 2-бітового заголовка синхронізації.

Таблиця 4. Символи

термін	опис
L	Кількість смуг на конверторний пристрій
M	Кількість конвертерів на пристрій
F	Кількість октетів на кадр на одній смузі
S	Кількість сampфайли, що передаються одним конвертором за цикл кадру
N	Роздільна здатність конвертора
ні	Загальна кількість біт на сampфайл у форматі даних користувача
CS	Кількість керуючих бітів на перетворення сample
CF	Кількість керуючих слів за тактовий період кадру на посилання
HD	Формат даних користувача з високою щільністю
E	Кількість мультиблоків у розширеному мультиблоці

F-Tile JESD204C Intel FPGA IP Design Example Короткий посібник

F-Tile JESD204C Intel FPGA IP design exampфайли для пристроїв Intel Agilex містять імітаційний тестовий стенд і дизайн апаратного забезпечення, що підтримує компіляцію та тестування апаратного забезпечення.
Ви можете створити дизайн F-Tile JESD204C напрampчерез IP-каталог у програмному забезпеченні Intel Quartus® Prime Pro Edition.

Малюнок 1. Розвиток Сtages для Design Example

Дизайн Прample Блок-схема

Рисунок 2. F-Tile JESD204C Design Example Блок-схема високого рівня

Дизайн прampфайл складається з наступних модулів:

• Система Platform Designer
  • F-Tile JESD204C Intel FPGA IP
  • JTAG до мосту Avalon Master
  • Контролер паралельного введення-виведення (PIO).
  • Інтерфейс послідовного порту (SPI) — головний модуль — IOPLL
  • Генератор SYSREF
  • ExampLe Design (ED) Control CSR
  • Скидання секвенсорів
• Система PLL
• Генератор шаблонів
• Перевірка шаблонів

Таблиця 5. Дизайн Example Модулі

компоненти	опис
Система Platform Designer	Система Platform Designer створює екземпляр IP-шляху даних F-Tile JESD204C і периферійних пристроїв підтримки.
F-Tile JESD204C Intel FPGA IP	Ця підсистема Platform Designer містить IP-адреси TX і RX F-Tile JESD204C, створені разом із дуплексним PHY.
JTAG до мосту Avalon Master	Цей міст забезпечує доступ хоста системної консолі до IP-адреси, відображеної в пам’яті, через JTAG інтерфейс.
Контролер паралельного введення-виведення (PIO).	Цей контролер забезпечує інтерфейс із відображенням пам’яті для sampпорти вводу/виводу загального призначення.
SPI майстер	Цей модуль забезпечує послідовну передачу конфігураційних даних до інтерфейсу SPI на кінці конвертера.
Генератор SYSREF	Генератор SYSREF використовує тактовий сигнал зв’язку як опорний тактовий сигнал і генерує імпульси SYSREF для F-Tile JESD204C IP. Примітка: Цей дизайн напрampУ файлі використовується генератор SYSREF для демонстрації ініціалізації IP-зв’язку дуплексного F-Tile JESD204C. У програмі системного рівня підкласу 204 F-Tile JESD1C ви повинні створити SYSREF з того самого джерела, що й годинник пристрою.
IOPLL	Цей дизайн напрample використовує IOPLL для створення годинника користувача для передачі даних на F-Tile JESD204C IP.
ED Control CSR	Цей модуль забезпечує контроль виявлення та статус SYSREF, а також контроль і статус тестової моделі.
Скидання секвенсорів	Цей дизайн напрampфайл складається з 2 секвенсорів скидання: Послідовність скидання 0 — виконує скидання до потокового домену TX/RX Avalon®, домену Avalon, відображеного в пам’яті, ядра PLL, TX PHY, ядра TX і генератора SYSREF. Послідовність скидання 1 — виконує скидання до RX PHY і RX core.
Система PLL	Основне джерело тактової частоти для жорсткого перетину IP та EMIB F-плитки.
Генератор шаблонів	Генератор шаблонів генерує PRBS або ramp візерунок.
Перевірка шаблонів	Засіб перевірки шаблонів перевіряє PRBS або ramp отриманий шаблон і позначає помилку, коли знаходить невідповідність данихample.

Вимоги до програмного забезпечення

Intel використовує наступне програмне забезпечення для тестування конструкції напрampфайли в системі Linux:

• Програмне забезпечення Intel Quartus Prime Pro Edition
• Симулятор Questa*/ModelSim* або VCS*/VCS MX

Створення дизайну

Для створення дизайну напрampфайл із редактора параметрів IP:

1. Створіть проект, орієнтований на сімейство пристроїв Intel Agilex F-tile, і виберіть потрібний пристрій.
2. У каталозі IP, Інструменти ➤ Каталог IP, виберіть F-Tile JESD204C Intel FPGA IP.
3. Укажіть ім’я верхнього рівня та папку для вашої варіації IP-адреси. Натисніть OK. Редактор параметрів додає .ip верхнього рівня file до поточного проекту автоматично. Якщо вам буде запропоновано вручну додати .ip file до проекту натисніть «Проект» ➤ «Додати/Видалити». Files у Project, щоб додати file.
4. Під Example Вкладка «Дизайн», вкажіть дизайн, напрampпараметри файлу, як описано в Design Example Параметри.
5. Натисніть Generate ExampLe Design.

Програмне забезпечення створює весь дизайн files у підкаталогах. Ці fileнеобхідні для запуску моделювання та компіляції.

Дизайн Прample Параметри
Редактор IP-параметрів FPGA F-Tile JESD204C Intel містить Example Вкладка «Дизайн», щоб ви могли вказати певні параметри перед створенням дизайнуample.

Таблиця 6. Параметри у випрampВкладка «Дизайн».

Параметр	Опції	опис
Виберіть Дизайн	Контроль системної консолі Жодного	Виберіть елемент керування системної консолі, щоб отримати доступ до дизайну напрample шлях даних через системну консоль.
Симуляція	Увімкнено, вимкнено	Увімкніть IP для генерації необхідного files для імітації дизайну напрample.
Синтез	Увімкнено, вимкнено	Увімкніть IP для генерації необхідного files для компіляції Intel Quartus Prime і демонстрації обладнання.
Формат HDL (для моделювання)	Verilog VDHL	Виберіть формат HDL для RTL files для моделювання.
Формат HDL (для синтезу)	Тільки Verilog	Виберіть формат HDL для RTL files для синтезу.

Параметр	Опції	опис
Створіть 3-провідний модуль SPI	Увімкнено, вимкнено	Увімкніть, щоб увімкнути 3-провідний інтерфейс SPI замість 4-провідного.
Режим Sysref	Один постріл Періодичні Періодичний з розривом	Виберіть, чи потрібно, щоб вирівнювання SYSREF було одноразовим імпульсним режимом, періодичним або періодичним із проміжками, виходячи з ваших вимог до конструкції та гнучкості синхронізації. Одноразовий — виберіть цей параметр, щоб увімкнути SYSREF як одноразовий імпульсний режим. Значення біта регістра sysref_ctrl[17] дорівнює 0. Після того, як F-Tile JESD204C IP скине налаштування, змініть значення регістра sysref_ctrl[17] з 0 на 1, а потім на 0 для одноразового імпульсу SYSREF. Періодичний—SYSREF у періодичному режимі має робочий цикл 50:50. Період SYSREF дорівнює E*SYSREF_MULP. Періодичний з розривом — SYSREF має програмований робочий цикл деталізації 1 тактовий цикл зв’язку. Період SYSREF дорівнює E*SYSREF_MULP. Для налаштування робочого циклу поза межами діапазону блок генерації SYSREF повинен автоматично визначити робочий цикл 50:50. Зверніться до SYSREF Генератор розділ для отримання додаткової інформації про SYSREF період.
Виберіть дошку	Жодного	Виберіть дошку для дизайну напрample. Немає. Ця опція виключає апаратні аспекти дизайну, напрample. Усі призначення пінів будуть встановлені на віртуальні.
Тестовий шаблон	ПРБС-7 ПРБС-9 ПРБС-15 ПРБС-23 Ramp	Виберіть генератор шаблонів і тестовий шаблон перевірки. Генератор шаблонів — JESD204C підтримує генератор шаблонів PRBS на даніample. Це означає, що ширина даних є опцією N+CS. Генератор і перевірка шаблонів PRBS корисні для створення данихample стимул для тестування, і він несумісний з режимом тестування PRBS на перетворювачі АЦП/ЦАП. Ramp Генератор шаблонів — рівень зв’язку JESD204C працює нормально, але подальший транспорт вимкнено, а вхідні дані від форматера ігноруються. Кожна смуга передає ідентичний потік октетів, який збільшується від 0x00 до 0xFF, а потім повторюється. Рamp тест шаблону вмикається prbs_test_ctl. Перевірка шаблону PRBS — скремблер JESD204C PRBS самосинхронізується, і очікується, що коли IP-ядро зможе декодувати з’єднання, вихідне число вже синхронізовано. Для самоініціалізації початкове значення для скремблування PRBS займе 8 октетів. Ramp Перевірка шаблонів — скремблювання JESD204C самосинхронізується, і очікується, що коли IP-ядро зможе декодувати з’єднання, початкове число скремблювання вже синхронізовано. Перший дійсний октет завантажується як ramp початкове значення. Подальші дані повинні збільшуватися до 0xFF і переходити до 0x00. Рamp Засіб перевірки шаблонів повинен перевіряти ідентичний шаблон на всіх смугах.
Увімкнути внутрішній послідовний шлейф	Увімкнено, вимкнено	Виберіть внутрішній послідовний шлейф.
Увімкнути командний канал	Увімкнено, вимкнено	Виберіть шаблон командного каналу.

Структура каталогу
Дизайн F-Tile JESD204C exampкаталоги файлів містять створені files для дизайну прampлес.

малюнок 3. Структура каталогу для F-Tile JESD204C Intel Agilex Design Example

Таблиця 7. Довідник Files

Папки	Files
ред./rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
моделювання/наставник	modelsim_sim.tcl tb_top_waveform.do
симуляція/синопсис	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Симуляція дизайну Прample Testbench

Дизайн прample testbench імітує створений вами проект.

Малюнок 4. Процедура

Щоб імітувати дизайн, виконайте наступні дії:

1. Змініть робочий каталог наample_design_directory>/simulation/ .
2. У командному рядку запустіть сценарій моделювання. У таблиці нижче показано команди для запуску підтримуваних симуляторів.

Симулятор	Команда
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (без графічного інтерфейсу Questa/ModelSim)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Симуляція завершується повідомленнями, які вказують на те, чи був запуск успішним чи ні.

Рисунок 5. Успішне моделювання
На цьому малюнку показано повідомлення про успішне моделювання для симулятора VCS.

Складання дизайну Прample

Для компіляції компіляції тільки example project, виконайте такі дії:

1. Переконайтеся, що дизайн компіляції напрample генерація завершена.
2. У програмному забезпеченні Intel Quartus Prime Pro Edition відкрийте проект Intel Quartus Prime Pro Editionampкаталог le_ design_>/ed/quartus.
3. У меню «Обробка» клацніть «Почати компіляцію».

Детальний опис F-Tile JESD204C Design Example

Дизайн F-Tile JESD204C exampLe демонструє функціональність потокової передачі даних за допомогою режиму петлі.
Ви можете вказати налаштування параметрів за вашим вибором і створити приклад дизайнуample.
Дизайн прample доступний лише в дуплексному режимі для варіантів Base і PHY. Ви можете вибрати лише базовий або лише фізичний варіант, але IP створюватиме дизайн напрample як для Base, так і для PHY.

Примітка:  У деяких конфігураціях з високою швидкістю передачі даних може виникнути помилка синхронізації. Щоб уникнути збою синхронізації, розгляньте можливість вказати нижнє значення множника тактової частоти кадрів (FCLK_MULP) на вкладці «Конфігурації» редактора IP-параметрів FPGA Intel F-Tile JESD204C.

Компоненти системи

Дизайн F-Tile JESD204C example забезпечує програмний потік керування, який використовує жорсткий блок керування з підтримкою системної консолі або без неї.

Дизайн прample дозволяє автоматичне підключення у внутрішньому та зовнішньому режимах петлі.

JTAG до Авалонського головного мосту
JTAG до Avalon Master Bridge забезпечує з’єднання між хост-системою для доступу до IP-адреси F-Tile JESD204C із відображенням пам’яті та регістрів контролю та стану периферійних IP-адрес через JTAG інтерфейс.

малюнок 6. Система з JTAG до Avalon Master Bridge Core

Примітка:  Системний годинник має бути принаймні в 2 рази швидшим за JTAG годинник. Системний годинник mgmt_clk (100 МГц) у цьому дизайні, напрample.

Ядро паралельного введення-виведення (PIO).
Ядро паралельного вводу/виводу (PIO) з інтерфейсом Avalon забезпечує інтерфейс із відображенням пам’яті між веденим портом Avalon із відображенням пам’яті та портами введення/виведення загального призначення. Порти вводу-виводу підключаються або до логіки користувача на кристалі, або до контактів вводу-виводу, які підключаються до пристроїв, зовнішніх по відношенню до FPGA.

малюнок 7. Ядро PIO з вхідними портами, вихідними портами та підтримкою IRQ
За замовчуванням компонент Platform Designer вимикає лінію обслуговування переривань (IRQ).

Порти введення/виведення PIO призначаються на верхньому рівні HDL file ( io_ статус для вхідних портів, io_ контроль для вихідних портів).

У таблиці нижче описано підключення сигналу для портів введення/виведення стану та керування до DIP-перемикача та світлодіода на комплекті розробки.

Таблиця 8. Порти введення-виведення PIO Core

Порт	біт	Сигнал
Out_port	0	Програмування SPI USER_LED завершено
	31:1	Зарезервовано
In_port	0	USER_DIP увімкнення внутрішньої послідовної петлі Вимкнено = 1 Увімкнено = 0
	1	USER_DIP Увімкнення SYSREF, згенерованого FPGA, Вимк. = 1 Увімкнено = 0
	31:2	Зарезервовано.

SPI Master
Головний модуль SPI є стандартним компонентом Platform Designer у стандартній бібліотеці IP Catalog. Цей модуль використовує протокол SPI для полегшення налаштування зовнішніх перетворювачів (наприклад,ample, АЦП, ЦАП і зовнішні тактові генератори) через структурований реєстровий простір всередині цих пристроїв.

Головний SPI має інтерфейс із відображенням пам’яті Avalon, який підключається до головного пристрою Avalon (JTAG до головного мосту Avalon) через з’єднання з відображенням пам’яті Avalon. Головний SPI отримує інструкції з налаштування від головного Avalon.

Головний модуль SPI контролює до 32 незалежних підлеглих SPI. Швидкість передачі SCLK налаштована на 20 МГц (ділиться на 5).
Цей модуль налаштований на 4-провідний 24-бітний інтерфейс. Якщо вибрано параметр «Створити 3-провідний SPI-модуль», створюється додатковий модуль для перетворення 4-провідного виходу головного SPI на 3-провідний.

IOPLL
IOPLL генерує тактовий сигнал, необхідний для створення frame_clk і link_clk. Опорний тактовий сигнал для ФАПЧ можна конфігурувати, але обмежується швидкістю передачі даних/коефіцієнтом 33.

• Для дизайну прampфайл, який підтримує швидкість передачі даних 24.33024 Гбіт/с, тактова частота для frame_clk і link_clk становить 368.64 МГц.
• Для дизайну прampфайл, який підтримує швидкість передачі даних 32 Гбіт/с, тактова частота для frame_clk і link_clk становить 484.848 МГц.

Генератор SYSREF
SYSREF є критичним сигналом синхронізації для перетворювачів даних з інтерфейсом F-Tile JESD204C.

Генератор SYSREF у конструкції прampфайл використовується лише для демонстрації ініціалізації дуплексного IP-з’єднання JESD204C. У програмі системного рівня підкласу 204 JESD1C ви повинні створити SYSREF з того самого джерела, що й годинник пристрою.

Для F-Tile JESD204C IP множник SYSREF (SYSREF_MULP) регістру керування SYSREF визначає період SYSREF, який є n-цілим числом, кратним параметру E.

Ви повинні переконатися, що E*SYSREF_MULP ≤16. наприкладample, якщо E=1, допустиме налаштування для SYSREF_MULP має бути в межах 1–16, а якщо E=3, допустиме налаштування для SYSREF_MULP має бути в межах 1–5.

Примітка:  Якщо ви встановите SYSREF_MULP, що виходить за межі діапазону, генератор SYSREF виправить значення SYSREF_MULP=1.
Через ExampВкладка «Дизайн» у редакторі IP-параметрів F-Tile JESD204C Intel FPGA.

Таблиця 9. Exampфайли періодичного та періодичного лічильника SYSREF із розривом

E	SYSREF_MULP	ПЕРІОД SYSREF (E*SYSREF_MULP* 32)	Робочий цикл	опис
1	1	32	1..31 (програмований)	Gapped Periodic
1	1	32	16 (Виправлено)	Періодичні
1	2	64	1..63 (програмований)	Gapped Periodic
1	2	64	32 (Виправлено)	Періодичні
1	16	512	1..511 (програмований)	Gapped Periodic
1	16	512	256 (Виправлено)	Періодичні
2	3	19	1..191 (програмований)	Gapped Periodic
2	3	192	96 (Виправлено)	Періодичні
2	8	512	1..511 (програмований)	Gapped Periodic
2	8	512	256 (Виправлено)	Періодичні
2	9 (незаконно)	64	32 (Виправлено)	Gapped Periodic
2	9 (незаконно)	64	32 (Виправлено)	Періодичні

 

Таблиця 10. Регістри керування SYSREF
Ви можете динамічно переконфігурувати регістри керування SYSREF, якщо налаштування регістра відрізняються від налаштувань, які ви вказали під час створення проекту example. Налаштуйте регістри SYSREF, перш ніж F-Tile JESD204C Intel FPGA IP вийде зі скидання. Якщо вибрати зовнішній генератор SYSREF через
sysref_ctrl[7], ви можете ігнорувати налаштування типу SYSREF, множника, робочого циклу та фази.

біти	Значення за замовчуванням	опис
sysref_ctrl[1:0]	2'b00: Один удар 2'b01: Періодичний 2'b10: Періодичний з проміжками	Тип SYSREF. Значення за замовчуванням залежить від налаштування режиму SYSREF у Example Дизайн у редакторі параметрів F-Tile JESD204C Intel FPGA IP.
sysref_ctrl[6:2]	5'b00001	Множник SYSREF. Це поле SYSREF_MULP застосовне до періодичного та періодичного типу SYSREF із пробілами. Ви повинні налаштувати значення множника, щоб переконатися, що значення E*SYSREF_MULP становить від 1 до 16, перш ніж F-Tile JESD204C IP вийде зі стану скидання. Якщо значення E*SYSREF_MULP виходить за межі цього діапазону, значення множника за замовчуванням дорівнює 5'b00001.
sysref_ctrl[7]	Дуплексний шлях даних: 1'b1 Симплексний шлях даних TX або RX: 1'b0	Виберіть SYSREF. Значення за замовчуванням залежить від налаштування шляху до даних у ExampВкладка «Дизайн» у редакторі IP-параметрів F-Tile JESD204C Intel FPGA. 0: симплексний TX або RX (зовнішній SYSREF) 1: Дуплекс (внутрішній SYSREF)
sysref_ctrl[16:8]	9:0	Робочий цикл SYSREF, коли тип SYSREF є періодичним або періодичним із проміжками. Ви повинні налаштувати робочий цикл, перш ніж F-Tile JESD204C IP вийде зі скидання. Максимальне значення = (E*SYSREF_MULP*32)-1 Наприклад,ampле: 50% робочого циклу = (E*SYSREF_MULP*32)/2 Робочий цикл за замовчуванням становить 50%, якщо ви не налаштуєте це поле реєстру або якщо ви налаштуєте поле реєстру на 0 або більше, ніж максимально допустиме значення.
sysref_ctrl[17]	1'b0	Ручне керування, коли тип SYSREF одноразовий. Напишіть 1, щоб встановити високий рівень сигналу SYSREF. Напишіть 0, щоб встановити низький рівень сигналу SYSREF. Вам потрібно написати 1, а потім 0, щоб створити імпульс SYSREF в одноразовому режимі.
sysref_ctrl[31:18]	22:0	Зарезервовано.

Скидання секвенсорів
Цей дизайн напрampфайл складається з двох секвенсорів скидання:

• Послідовність скидання 0 — виконує скидання до потокового домену TX/RX Avalon, домену відображення пам’яті Avalon, ядра PLL, TX PHY, TX core та генератора SYSREF.
• Послідовність скидання 1 — виконує скидання до RX PHY і RX Core.

3-провідний SPI
Цей модуль необов'язковий для перетворення інтерфейсу SPI на 3-провідний.

Система PLL
F-tile має три вбудовані системи PLL. Ці системні PLL є основним джерелом синхронізації для перетину жорстких IP (MAC, PCS і FEC) і EMIB. Це означає, що коли ви використовуєте системний режим тактування PLL, блоки не синхронізуються тактовою частотою PMA і не залежать від тактової частоти, що надходить від ядра FPGA. Кожна система PLL генерує лише тактовий сигнал, пов’язаний з одним частотним інтерфейсом. наприкладampДля роботи одного інтерфейсу на частоті 1 ГГц і одного інтерфейсу на частоті 500 МГц потрібні дві системні PLL. Використання системи PLL дозволяє використовувати кожну смугу незалежно без зміни годинника смуги, що впливає на сусідню смугу.
Кожна система PLL може використовувати будь-який з восьми опорних тактових частот FGT. Системні PLL можуть мати спільний опорний тактовий сигнал або різні опорні тактові частоти. Кожен інтерфейс може вибрати, яку систему PLL він використовує, але після вибору він є фіксованим, не можна переконфігурувати за допомогою динамічної реконфігурації.

Пов'язана інформація
F-tile Architecture та PMA та FEC Direct PHY IP Посібник користувача

Докладніше про системний режим тактування PLL у пристроях Intel Agilex F-tile.

Генератор і перевірка шаблонів
Генератор шаблонів і засіб перевірки корисні для створення данихampфайли та моніторинг з метою тестування.
Таблиця 11. Підтримуваний генератор шаблонів

Генератор шаблонів	опис
Генератор шаблонів PRBS	Дизайн F-Tile JESD204C example генератор шаблонів PRBS підтримує такий ступінь поліномів: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp генератор шаблонів	рamp значення шаблону збільшується на 1 для кожної наступної секундиample з шириною генератора N і повертається до 0, коли всі біти в sample дорівнює 1. Увімкніть ramp генератор шаблонів шляхом запису 1 в біт 2 регістра tst_ctl блоку керування ED.
Командний канал ramp генератор шаблонів	Дизайн F-Tile JESD204C example підтримує командний канал ramp генератор шаблонів на смугу. рamp значення шаблону збільшується на 1 кожні 6 біт командних слів. Початкове насіння є шаблоном приросту по всіх доріжках.

Таблиця 12. Підтримуваний засіб перевірки шаблонів

Перевірка шаблонів	опис
Перевірка шаблонів PRBS	Коли F-Tile JESD204C IP досягає вирівнювання вирівнювання, початковий код скремблування в схемі перевірки шаблонів самосинхронізується. Засіб перевірки шаблонів потребує 8 октетів для самосинхронізації початкового числа кодування.
Ramp перевірка шаблонів	Перші дійсні дані сample для кожного перетворювача (M) завантажується як початкове значення ramp візерунок. Подальші дані сampзначення les повинні збільшуватися на 1 у кожному такті до максимуму, а потім повертатися до 0.

Перевірка шаблонів	опис
	наприкладample, коли S=1, N=16 і WIDTH_MULP = 2, ширина даних на конвертер становить S * WIDTH_MULP * N = 32. Максимальні дані sampзначення файлу дорівнює 0xFFFF. рamp Перевірка шаблонів перевіряє, що ідентичні шаблони отримані всіма конвертерами.
Командний канал ramp перевірка шаблонів	Дизайн F-Tile JESD204C example підтримує командний канал ramp перевірка шаблонів. Перше отримане командне слово (6 біт) завантажується як початкове значення. Наступні командні слова на тій же смузі повинні збільшуватися до 0x3F і переходити до 0x00. Командний канал ramp шаблон перевірки перевіряє на ramp візерунки по всіх смугах.

F-Tile JESD204C TX і RX IP
Цей дизайн напрample дозволяє налаштувати кожен TX/RX у симплексному або дуплексному режимі.
Дуплексні конфігурації дозволяють демонструвати функціональність IP за допомогою внутрішнього або зовнішнього послідовного шлейфу. CSR в межах IP не оптимізовані для забезпечення контролю IP та спостереження за станом.

F-Tile JESD204C Design Example Годинник і скидання

Дизайн F-Tile JESD204C example має набір сигналів годинника та скидання.

Таблиця 13.Дизайн Прample Годинники

Сигнал годинника	Напрямок	опис
mgmt_clk	Введення	Диференціальна тактова частота LVDS з частотою 100 МГц.
refclk_xcvr	Введення	Еталонний такт трансивера з частотою швидкості передачі даних/коефіцієнтом 33.
refclk_core	Введення	Еталонний такт ядра з тією ж частотою, що й refclk_xcvr.
in_sysref	Введення	Сигнал SYSREF. Максимальна частота SYSREF — швидкість передачі даних/(66x32xE).
sysref_out	Вихід
txlink_clk rxlink_clk	внутрішній	Тактовий сигнал зв'язку TX і RX з частотою швидкості передачі даних/66.
txframe_clk rxframe_clk	внутрішній	Синхронізація кадрів TX і RX з частотою швидкості передачі даних/33 (FCLK_MULP=2) Синхронізація кадрів TX і RX з частотою швидкості передачі даних/66 (FCLK_MULP=1)
tx_fclk rx_fclk	внутрішній	Тактовий сигнал фази TX і RX з частотою швидкості передачі даних/66 (FCLK_MULP=2) Синхронізація фази TX і RX завжди висока (1'b1), коли FCLK_MULP=1
spi_SCLK	Вихід	Тактова частота SPI з частотою 20 МГц.

Коли ви завантажуєте дизайн напрampу пристрій FPGA, внутрішня подія ninit_done гарантує, що JTAG до мосту Avalon Master перезавантажується, як і всі інші блоки.

Генератор SYSREF має незалежне скидання для введення навмисного асинхронного зв’язку для годинників txlink_clk і rxlink_clk. Цей метод є більш повним для емуляції сигналу SYSREF із зовнішньої мікросхеми синхронізації.

Таблиця 14. Дизайн Прample Скидання

Скинути сигнал	Напрямок	опис
global_rst_n	Введення	Кнопка глобального скидання для всіх блоків, крім JTAG до мосту Avalon Master.
ninit_done	внутрішній	Вихід із скидання IP-адреси випуску для JTAG до мосту Avalon Master.
edctl_rst_n	внутрішній	Блок керування ED скидається JTAG до мосту Avalon Master. Порти hw_rst і global_rst_n не скидають блок керування ED.
hw_rst	внутрішній	Стверджувати та скасовувати hw_rst шляхом запису в регістр rst_ctl блоку керування ED. mgmt_rst_in_n стверджує, коли стверджується hw_rst.
mgmt_rst_in_n	внутрішній	Скидання для Avalon-картованих інтерфейсів пам'яті різних IP-адрес і входів секвенсорів скидання:  j20c_reconfig_reset для F-Tile JESD204C IP-дуплекс Native PHY spi_rst_n для майстра SPI pio_rst_n для статусу та контролю PIO Порт reset_in0 секвенсора скидання 0 і 1 Порт global_rst_n, hw_rst або edctl_rst_n підтверджує скидання на mgmt_rst_in_n.
sysref_rst_n	внутрішній	Скидання для блоку генератора SYSREF у блоці керування ED за допомогою порту reset_out0 секвенсора скидання 2. Порт reset_out0 секвенсора скидання 2 скасовує скидання, якщо ядро ​​PLL заблоковано.
core_pll_rst	внутрішній	Скидає базову ФАПЧ через порт reset_out0 секвенсора скидання 0. Основний PLL скидається, коли встановлюється скидання mgmt_rst_in_n.
j204c_tx_avs_rst_n	внутрішній	Скидає інтерфейс із відображенням пам’яті F-Tile JESD204C TX Avalon через секвенсор скидання 0. Інтерфейс із відображенням у пам’ять TX Avalon затверджує, коли стверджується mgmt_rst_in_n.
j204c_rx_avs_rst_n	внутрішній	Скидає інтерфейс із відображенням пам’яті F-Tile JESD204C TX Avalon через секвенсор скидання 1. Інтерфейс із відображенням у пам’ять RX Avalon затверджує, коли стверджується mgmt_rst_in_n.
j204c_tx_rst_n	внутрішній	Скидає зв’язок F-Tile JESD204C TX і транспортні рівні в доменах txlink_clk і txframe_clk. Порт reset_out0 секвенсор скидання скидає j5c_tx_rst_n. Це скидання скасовує, якщо основна PLL заблокована, і сигнали tx_pma_ready і tx_ready підтверджуються.
j204c_rx_rst_n	внутрішній	Скидає рівні зв’язку F-Tile JESD204C RX і транспортні рівні в доменах rxlink_clk і rxframe_clk.

Скинути сигнал	Напрямок	опис
		Порт reset_out1 секвенсора скидання скидає j4c_rx_rst_n. Це скидання скасовує, якщо основна PLL заблокована, і сигнали rx_pma_ready і rx_ready підтверджуються.
j204c_tx_rst_ack_n	внутрішній	Скинути сигнал рукостискань за допомогою j204c_tx_rst_n.
j204c_rx_rst_ack_n	внутрішній	Скинути сигнал рукостискань за допомогою j204c_rx_rst_n.

малюнок 8. Часова діаграма для Design Example Скидання

F-Tile JESD204C Design Example Signals

Таблиця 15. Сигнали системного інтерфейсу

Сигнал	Напрямок	опис
Годинники та скидання
mgmt_clk	Введення	Тактова частота 100 МГц для керування системою.
refclk_xcvr	Введення	Еталонний годинник для F-tile UX QUAD і System PLL. Еквівалентно швидкості передачі даних/коефіцієнту 33.
refclk_core	Введення	Базовий тактовий сигнал PLL. Застосовує ту саму тактову частоту, що й refclk_xcvr.
in_sysref	Введення	Сигнал SYSREF від зовнішнього генератора SYSREF для реалізації підкласу 204 JESD1C.
sysref_out	Вихід	Сигнал SYSREF для реалізації підкласу 204 JESD1C, створений пристроєм FPGA для проектування exampлише для ініціалізації посилання.

 

Сигнал	Напрямок	опис
SPI
spi_SS_n[2:0]	Вихід	Активний низький, сигнал вибору SPI slave.
spi_SCLK	Вихід	Послідовний годинник SPI.
spi_sdio	Вхід/Вихід	Виведення даних від головного до зовнішнього підлеглого. Вхідні дані від зовнішнього підлеглого до головного.

Сигнал	Напрямок	опис
Примітка:Якщо ввімкнуто опцію «Створити 3-провідний SPI-модуль».
spi_MISO Примітка: Коли параметр Generate 3-Wire SPI Module не ввімкнено.	Введення	Вхідні дані від зовнішнього підлеглого до головного SPI.
spi_MOSI Примітка: Коли параметр Generate 3-Wire SPI Module не ввімкнено.	Вихід	Вихід даних від SPI master до зовнішнього slave.

 

Сигнал	Напрямок	опис
ADC / DAC
tx_serial_data[ПОСИЛАННЯ*L-1:0]	Вихід	Диференціальний високошвидкісний послідовний вихід даних на ЦАП. Годинник вбудовано в послідовний потік даних.
tx_serial_data_n[ПОСИЛАННЯ*L-1:0]
rx_serial_data[ПОСИЛАННЯ*L-1:0]	Введення	Диференціальний високошвидкісний послідовний вхід даних від АЦП. Годинник відновлюється з послідовного потоку даних.
rx_serial_data_n[ПОСИЛАННЯ*L-1:0]

 

Сигнал	Напрямок	опис
Введення/виведення загального призначення
user_led[3:0]	Вихід	Вказує статус для таких умов: [0]: програмування SPI завершено [1]: помилка зв’язку TX [2]: Помилка зв’язку RX [3]: помилка перевірки шаблонів для потокових даних Avalon
user_dip[3:0]	Введення	Вхід DIP-перемикача режиму користувача: [0]: увімкнення внутрішньої послідовної петлі [1]: увімкнення SYSREF, згенерованого FPGA [3:2]: зарезервовано

 

Сигнал	Напрямок	опис
Позадіапазонний (OOB) і статус
rx_patchk_data_error[LINK-1:0]	Вихід	Коли цей сигнал подається, це означає, що засіб перевірки шаблонів виявив помилку.
rx_link_error[LINK-1:0]	Вихід	Коли цей сигнал подається, це означає, що JESD204C RX IP затвердив переривання.
tx_link_error[LINK-1:0]	Вихід	Коли цей сигнал подається, це означає, що JESD204C TX IP затвердив переривання.
emb_lock_out	Вихід	Коли цей сигнал подається, це означає, що JESD204C RX IP досягло блокування EMB.
sh_lock_out	Вихід	Коли подається цей сигнал, це означає, що заголовок IP-синхронізації RX JESD204C заблоковано.

 

Сигнал	Напрямок	опис
Avalon Streaming
rx_avst_valid[LINK-1:0]	Введення	Вказує, чи конвертер sampдані файлу на прикладному рівні є дійсними чи недійсними. 0: дані недійсні 1: Дані дійсні
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Введення	Перетворювач sampпередати дані на прикладний рівень.

F-Tile JESD204C Design ExampРегістри управління

Дизайн F-Tile JESD204C exampРегістри le в блоці керування ED використовують байтову адресацію (32 біти).

Таблиця 16. Дизайн Прample Карта адрес
Ці 32-розрядні регістри блоку управління ED знаходяться в домені mgmt_clk.

компонент	Адреса
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Контроль SPI	0x0102_0000 – 0x0102_001F
Контроль PIO	0x0102_0020 – 0x0102_002F
Статус PIO	0x0102_0040 – 0x0102_004F
Скинути секвенсор 0	0x0102_0100 – 0x0102_01FF
Скинути секвенсор 1	0x0102_0200 – 0x0102_02FF
Контроль ЕД	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP трансивер PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Таблиця 17. Тип і визначення доступу до реєстру
У цій таблиці описано тип доступу до реєстру для IP-адрес Intel FPGA.

Тип доступу	Визначення
RO/V	Програмне забезпечення лише для читання (не впливає на запис). Значення може змінюватися.
RW	Програмне забезпечення зчитує та повертає поточне значення біта. Програмне забезпечення записує та встановлює біт на потрібне значення.
RW1C	Програмне забезпечення зчитує та повертає поточне значення біта. Програмне забезпечення пише 0 і не впливає. Програмне забезпечення записує 1 і очищає біт до 0, якщо апаратно встановлено біт у 1. Апаратне забезпечення встановлює біт на 1. Програмне очищення має вищий пріоритет, ніж апаратне забезпечення.

Таблиця 18. ED Control Address Map

Зсув	Ім'я реєстрації
0x00	rst_ctl
0x04	rst_sts0
продовження...

Зсув	Ім'я реєстрації
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Таблиця 19. Регістри керування та стану блоку керування ED

Байт Зсув	зареєструватися	Ім'я	Доступ	Скинути	опис
0x00	rst_ctl	перший_затвердити	RW	0x0	Скинути контроль. [0]: напишіть 1, щоб підтвердити скидання. (hw_rst) Напишіть 0 знову, щоб скасувати скидання. [31:1]: зарезервовано.
0x04	rst_sts0	перший_статус	RO/V	0x0	Скинути статус. [0]: Ядро ФАПЧ заблоковано. [31:1]: зарезервовано.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Статус виявлення краю SYSREF для внутрішнього або зовнішнього генератора SYSREF. [0]: значення 1. Указує, що для операції підкласу 1 виявлено наростаючий фронт SYSREF. Програмне забезпечення може записати 1, щоб очистити цей біт, щоб увімкнути нове виявлення краю SYSREF. [31:1]: зарезервовано.
0x40	sysref_ctl	sysref_contr ol	RW	Дуплексний шлях даних Одноразовий: 0x00080	Контроль SYSREF. Зверніться до Таблиця 10 на сторінці 17 для отримання додаткової інформації про використання цього реєстру.
				Періодичний:	Примітка: Значення скидання залежить від
				0x00081	тип SYSREF і F-Tile
				Gapped- періодичні:	Налаштування параметрів шляху передачі даних JESD204C.
				0x00082
				дані TX або RX
				шлях
				Один постріл:
				0x00000
				Періодичний:
				0x00001
				Gapped-
				періодичні:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Статус SYSREF. Цей реєстр містить останні параметри періоду SYSREF і робочого циклу внутрішнього генератора SYSREF. Зверніться до Таблиця 9 на сторінці 16 для правового значення періоду SYSREF і робочого циклу.
продовження...

Байт Зсув	зареєструватися	Ім'я	Доступ	Скинути	опис
					[8:0]: період SYSREF. Коли значення дорівнює 0xFF, Період SYSREF = 255 Коли значення if 0x00, період SYSREF = 256. [17:9]: робочий цикл SYSREF. [31:18]: Зарезервовано.
0x80	tst_ctl	tst_control	RW	0x0	Тестовий контроль. Використовуйте цей регістр, щоб увімкнути різні тестові шаблони для генератора шаблонів і засобу перевірки. [1:0] = Зарезервоване поле [2] = ramp_test_ctl 1'b0 = Вмикає генератор і перевірку шаблонів PRBS 1'b1 = Вмикає ramp генератор шаблонів і перевірка [31:3]: зарезервовано.
0x8c	tst_err0	tst_error	RW1C	0x0	Прапорець помилки для посилання 0. Коли біт має значення 1'b1, це вказує на те, що сталася помилка. Вам слід виправити помилку перед записом 1'b1 у відповідний біт, щоб очистити прапорець помилки. [0] = Помилка перевірки шаблону [1] = tx_link_error [2] = rx_link_error [3] = Помилка перевірки шаблону команди [31:4]: Зарезервовано.

Історія версій документа для F-Tile JESD204C Intel FPGA IP Design Example Посібник користувача

Версія документа	Версія Intel Quartus Prime	Версія IP	Зміни
2021.10.11	21.3	1.0.0	Початковий випуск.

Документи / Ресурси

intel F-Tile JESD204C Intel FPGA IP Design Example [pdfПосібник користувача F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Список літератури

• Посібник користувача