內容 隱藏
1 F-Tile JESD204C 英特爾 FPGA IP 設計示例ample
2 關於 F-Tile JESD204C 英特爾® FPGA IP 設計實例amp用戶指南
2.1 目標受眾
3 F-Tile JESD204C 英特爾 FPGA IP 設計示例amp快速入門指南
3.1 設計防爆amp框圖
3.2 軟體要求
3.3 生成設計
3.4 模擬設計實例amp測試平台
3.5 編譯設計實例ample
4 F-Tile JESD204C 設計示例的詳細說明ample
4.1 系統組件
4.2 F-Tile JESD204C 設計實例amp時鐘和復位
4.3 F-Tile JESD204C 設計實例amp信號
4.4 F-Tile JESD204C 設計實例amp文件控制寄存器
5 F-Tile JESD204C 英特爾 FPGA IP 設計示例的文檔修訂歷史amp用戶指南
6 文件/資源
6.1 參考
7 相關貼文

英特爾-LGOO

F-Tile JESD204C 英特爾 FPGA IP 設計示例ample

F-Tile-JESD204C-英特爾-FPGA-IP-Design-Examp產品圖片

關於 F-Tile JESD204C 英特爾® FPGA IP 設計實例amp用戶指南

本用戶指南提供有關設計前的功能、使用指南和詳細說明amp使用英特爾 Agilex™ 設備的 F-Tile JESD204C 英特爾® FPGA IP 的文件。

目標受眾

本文檔適用於：

  • 設計架構師在系統級設計規劃階段進行 IP 選擇
  • 硬件設計人員在將 IP 集成到他們的系統級設計中時
  • 系統級仿真和硬件驗證階段的驗證工程師

相關文件
下表列出了與 F-Tile JESD204C Intel FPGA IP 相關的其他參考文檔。

表 1. 相關文件

參考 描述
F-Tile JESD204C 英特爾 FPGA IP 用戶指南 提供有關 F-Tile JESD204C Intel FPGA IP 的信息。
F-Tile JESD204C 英特爾 FPGA IP 發行說明 列出特定版本中對 F-Tile JESD204C F-Tile JESD204C 所做的更改。
英特爾 Agilex 設備數據表 本文檔描述了 Intel Agilex 設備的電氣特性、開關特性、配置規範和時序。

首字母縮略詞和詞彙表

表 2. 首字母縮略詞列表

縮寫詞 擴張
LEMC 本地擴展多塊時鐘
FC 幀時鐘速率
類比數位轉換器 類比數位轉換器
數位類比轉換器 數位類比轉換器
數位訊號處理器 數位訊號處理器
TX 發射機
RX 接收者
縮寫詞 擴張
DLL 數據鏈路層
企業社會責任 控制和狀態寄存器
克魯格魯 時鐘和復位單元
情報監視與偵察 中斷服務程序
先進先出 先進先出
序列解串器 序列化器反序列化器
ECC 糾錯碼
前向糾錯 Forward Error Correction
SERR 單一錯誤檢測（在 ECC 中，可糾正）
錯誤率 雙重錯誤檢測（在 ECC 中，致命）
PRBS 偽隨機二進制序列
蘋果 媒體訪問控制器。 MAC包括協議子層、傳輸層和數據鏈路層。
物理層 物理層。 PHY 通常包括物理層、SERDES、驅動程序、接收器和 CDR。
件 物理編碼子層
聚甲基丙烯酸甲酯 物理介質附件
RBD RX 緩衝延遲
UI 單位間隔 = 串行位的持續時間
RBD 計數 RX Buffer Delay 最新通道到達
RBD 偏移量 RX Buffer Delay釋放機會
SH 同步頭
TL 傳輸層
電磁干擾 嵌入式多管芯互連橋

表 3. 詞彙表

學期 描述
轉換裝置 ADC 或 DAC 轉換器
邏輯器件 FPGA 或 ASIC
八位組 一組8位，作為64/66編碼器的輸入和解碼器的輸出
蠶食 一組4位，是JESD204C規範的基本工作單元
堵塞 由 66/64 編碼方案生成的 66 位符號
線速 串行鏈路的有效數據速率

通道線速率 = (Mx Sx N'x 66/64 x FC) / L
鏈接時鐘 鏈路時鐘 = 通道線路速率/66。
框架 一組連續的八位字節，其中每個八位字節的位置可以通過參考幀對齊信號來識別。
影格時鐘 以幀速率運行的系統時鐘，必須是 1x 和 2x 鏈路時鐘。
學期 描述
Samp每幀時鐘的文件數 Samp每時鐘 les，總 samp轉換器設備的幀時鍾文件。
LEMC 內部時鐘用於對齊通道之間擴展多塊的邊界並與外部參考（SYSREF 或子類 1）對齊。
子類別0 不支持確定性延遲。 數據應在接收器上的通道到通道去偏移後立即發布。
子類別1 使用 SYSREF 的確定性延遲。
多點鏈接 與 2 個或更多轉換器設備的設備間鏈接。
64B / 66B編碼 將 64 位數據映射到 66 位以形成塊的行代碼。 基本級數據結構是一個以 2 位同步頭開頭的塊。

表 4. 符號

學期 描述
L 每個轉換器設備的通道數
M 每個設備的轉換器數量
F 單通道上每幀的八位字節數
S 數量amp每個幀週期每個轉換器傳輸的文件
N 轉換器分辨率
N' 每秒總位數amp用戶數據格式的 le
CS 每次轉換的控制位數 sample
CF 每條鏈路每幀時鐘週期的控製字數
HD 高密度用戶數據格式
E 擴展多塊中的多塊數

F-Tile JESD204C 英特爾 FPGA IP 設計示例amp快速入門指南

F-Tile JESD204C 英特爾 FPGA IP 設計實例ampIntel Agilex 設備的文件具有模擬測試平台和支持編譯和硬件測試的硬件設計。
您可以生成 F-Tile JESD204C 設計示例amp通過英特爾 Quartus® Prime 專業版軟件中的 IP 目錄創建文件。

圖 1. 開發 Stages 用於 Design Example

F-Tile-JESD204C-英特爾-FPGA-IP-Design-Examp樂01

設計防爆amp框圖

圖 2. F-Tile JESD204C 設計實例amp高級框圖

F-Tile-JESD204C-英特爾-FPGA-IP-Design-Examp樂02

設計前ample由以下模塊組成：

  • 平台設計師系統
    • F-Tile JESD204C 英特爾 FPGA IP
    • JTAG 到阿瓦隆主橋
    • 並行 I/O (PIO) 控制器
    • 串口接口（SPI）—主模塊—IOPLL
    • SYSREF 生成器
    • Example Design (ED) 控制 CSR
    • 重置音序器
  • 系統鎖相環
  • 模式產生器
  • 模式檢查器

表 5. 設計實例amp文件模塊

成分 描述
平台設計師系統 Platform Designer 系統實例化 F-Tile JESD204C IP 數據路徑和支持外設。
F-Tile JESD204C 英特爾 FPGA IP 該 Platform Designer 子系統包含與雙工 PHY 一起實例化的 TX 和 RX F-Tile JESD204C IP。
JTAG 到阿瓦隆主橋 該橋通過 J 提供系統控制台主機對設計中內存映射 IP 的訪問TAG 介面.
並行 I/O (PIO) 控制器 該控制器為 s 提供內存映射接口amp凌和驅動通用I / O端口。
SPI主機 該模塊處理配置數據到轉換器端 SPI 接口的串行傳輸。
SYSREF 生成器 SYSREF 發生器使用鏈路時鐘作為參考時鐘，並為 F-Tile JESD204C IP 生成 SYSREF 脈衝。

筆記： 這個設計前amp文件使用 SYSREF 生成器來演示雙工 F-Tile JESD204C IP 鏈路初始化。 在 F-Tile JESD204C 子類 1 系統級應用中，您必須從與器件時鐘相同的源生成 SYSREF。
IOPLL 這個設計前ample 使用 IOPLL 生成用戶時鐘，用於將數據傳輸到 F-Tile JESD204C IP。
ED 控制 CSR 該模塊提供 SYSREF 檢測控制和狀態，以及測試模式控制和狀態。
重置音序器 這個設計前ample 由 2 個複位序列器組成：
  • Reset Sequence 0—處理對 TX/RX Avalon® 流域、Avalon 存儲器映射域、內核 PLL、TX PHY、TX 內核和 SYSREF 生成器的複位。
  • 復位序列 1—處理 RX PHY 和 RX 內核的複位。
系統鎖相環 F-tile 硬 IP 和 EMIB 交叉的主時鐘源。
模式產生器 模式生成器生成 PRBS 或 ramp 圖案。
模式檢查器 模式檢查器驗證 PRBS 或 ramp 接收到模式，並在發現數據不匹配時標記錯誤amp勒。
軟體要求

Intel使用以下軟件來測試design exampLinux系統中的文件：

  • 英特爾 Quartus Prime 專業版軟件
  • Questa*/ModelSim* 或 VCS*/VCS MX 模擬器
生成設計

F-Tile-JESD204C-英特爾-FPGA-IP-Design-Examp樂03生成設計前ampIP 參數編輯器中的文件：

  1. 創建一個針對 Intel Agilex F-tile 設備系列的項目並選擇所需的設備。
  2. 在 IP 目錄中，工具 ➤ IP 目錄，選擇 F-Tile JESD204C Intel FPGA IP。
  3. 為您的自定義 IP 變體指定頂級名稱和文件夾。 單擊確定。 參數編輯器添加頂級.ip file 自動添加到當前項目。 如果系統提示您手動添加 .ip file 添加到項目中，單擊項目 ➤ 添加/刪除 Files 在項目中添加 file.
  4. 在前ample 設計選項卡，指定設計前amp設計實例中描述的文件參數amp樂參數。
  5. 單擊生成示例amp樂設計。

該軟件生成所有設計 files 在子目錄中。 這些 files 是運行仿真和編譯所必需的。

設計防爆amp文件參數
F-Tile JESD204C 英特爾 FPGA IP 參數編輯器包括 Example 設計選項卡，供您在生成設計前指定某些參數amp勒。

表 6. Ex 中的參數ample 設計選項卡

範圍 選項 描述
選擇設計
  • 系統控制台控制
  • 沒有任何
 選擇系統控制台控件以訪問 design examp通過系統控制台的文件數據路徑。
模擬 開關 開啟為IP生成必要的 files 用於模擬設計前amp勒。
合成 開關 開啟為IP生成必要的 files 用於 Intel Quartus Prime 編譯和硬件演示。
高密度脂蛋白格式 （用於模擬）
  • Verilog
  • VDHL
 選擇RTL的HDL格式 file用於模擬。
高密度脂蛋白格式 （用於合成） 僅限 Verilog 選擇RTL的HDL格式 file用於合成。
範圍 選項 描述
生成 3 線 SPI 模塊 開關 打開以啟用 3 線 SPI 接口而不是 4 線。
系統引用模式
  • 一槍
  • 定期
  • 間隙週期
 根據您的設計要求和時序靈活性，選擇您希望 SYSREF 對齊是單次脈沖模式、週期性模式還是間隔週期性模式。
  • One-shot—選擇該選項使SYSREF成為單次脈沖模式。 sysref_ctrl[17] 寄存器位的值為 0。在 F-Tile JESD204C IP 復位無效後，將 sysref_ctrl[17] 寄存器的值從 0 更改為 1，然後再更改為 0，以獲得單次 SYSREF 脈衝。
  • 週期性—週期性模式下的 SYSREF 具有 50:50 的佔空比。 SYSREF 週期為 E*SYSREF_MULP。
  • 間隙週期性—SYSREF 具有 1 個鏈路時鐘週期粒度的可編程佔空比。 SYSREF 週期為 E*SYSREF_MULP。 對於超出範圍的佔空比設置，SYSREF 生成塊應自動推斷 50:50 佔空比。
    請參閱 系統引用 發電機 部分了解有關 SYSREF 的更多信息
    時期。
選擇板 沒有任何 為設計前選擇電路板amp勒。
  • 無 - 此選項不包括設計前的硬件方面amp樂。 所有引腳分配都將設置為虛擬引腳。
測試圖案
  • PRBS-7
  • PRBS-9
  • PRBS-15
  • PRBS-23
  • Ramp
 選擇模式生成器和檢查器測試模式。
  • 模式生成器——JESD204C 支持每個數據的 PRBS 模式生成器amp樂。 這意味著數據的寬度是 N+CS 選項。 PRBS 模式生成器和檢查器對於創建數據很有用amp用於測試的 le 激勵，它與 ADC/DAC 轉換器上的 PRBS 測試模式不兼容。
  • Ramp 模式生成器——JESD204C 鏈路層正常運行，但後來的傳輸被禁用，來自格式化器的輸入被忽略。 每個通道傳輸一個相同的八位字節流，從 0x00 遞增到 0xFF，然後重複。 Ramp 模式測試由 prbs_test_ctl 啟用。
  • PRBS 模式檢查器—JESD204C PRBS 擾碼器是自同步的，預計當 IP 內核能夠解碼鏈接時，擾碼種子已經同步。 PRBS 加擾種子將佔用 8 個八位字節進行自初始化。
  • Ramp 模式檢查器—JESD204C 加擾是自同步的，預計當 IP 內核能夠解碼鏈接時，加擾種子已經同步。 第一個有效的八位字節被加載為 ramp 初始值。 後續數據必須遞增到 0xFF 並翻轉到 0x00。 Ramp 模式檢查器應檢查所有通道的相同模式。
啟用內部串行環回 開關 選擇內部串行環回。
啟用命令通道 開關 選擇命令通道模式。

目錄結構
F-Tile JESD204C 設計實例ample 目錄包含生成的 files 為設計前amp萊斯。

圖 3. F-Tile JESD204C Intel Agilex Design Ex 的目錄結構ample

F-Tile-JESD204C-英特爾-FPGA-IP-Design-Examp樂04表 7. 目錄 Files

資料夾 Files
編輯/RTL
  • tx
    • j204c_f_tx_ip.qsys
    • j204c_f tx_ss.qsys
    • altera_s10_user_rst_clkgate_0.ip
    • j204c f_se_outbuf_1bit.ip
模擬/導師
  • modelsim_sim.tcl
  • tb_top_waveform.do
模擬/新思
  • VCS
    • vcs_sim.sh
    • tb_top_wave_ed.do
  • 虛擬機
    • vcsmx_sim.sh
    • tb_top_wave_ed.do
模擬設計實例amp測試平台

設計前ample testbench 模擬您生成的設計。

圖 4. 程序

F-Tile-JESD204C-英特爾-FPGA-IP-Design-Examp樂05要仿真設計，請執行以下步驟：

  1. 將工作目錄更改為ample_design_directory>/模擬/ .
  2. 在命令行中，運行模擬腳本。 下表顯示了運行支持的模擬器的命令。
模擬器 命令
問題/模型模擬 vsim -do modelsim_sim.tcl
vsim -c -do modelsim_sim.tcl（無 Questa/ModelSim GUI）
VCS sh vcs_sim.sh
風控系統MX sh vcsmx_sim.sh

模擬以指示運行是否成功的消息結束。

圖 5. 成功的仿真
此圖顯示 VCS 模擬器的成功模擬消息。F-Tile-JESD204C-英特爾-FPGA-IP-Design-Examp樂09

編譯設計實例ample

編譯只編譯的 example 項目，請按照下列步驟操作：

  1. 確保編譯設計前ample生成完成。
  2. 在Intel Quartus Prime Pro Edition軟件中，打開Intel Quartus Prime Pro Edition工程ample_design_目錄>/ed/quartus.
  3. 在處理菜單上，單擊開始編譯。

F-Tile JESD204C 設計示例的詳細說明ample

F-Tile JESD204C 設計實例ample 演示了使用環回模式的數據流功能。
您可以指定您選擇的參數設置並生成設計示例amp勒。
設計前amp對於 Base 和 PHY 變體，文件僅在雙工模式下可用。 您可以選擇 Base only 或 PHY only variant 但 IP 會生成 design examp用於 Base 和 PHY 的文件。

筆記：  某些高數據速率配置可能會導致計時失敗。 為避免時序故障，請考慮在 F-Tile JESD204C Intel FPGA IP 參數編輯器的 Configurations 選項卡中指定較低的幀時鐘倍頻器 (FCLK_MULP) 值。

系統組件

F-Tile JESD204C 設計實例ample 提供了一個基於軟件的控制流程，該流程使用帶或不帶系統控制台支持的硬控制單元。

設計前ample 在內部和外部環回模式下啟用自動鏈接。

JTAG 到阿瓦隆主橋
JTAG 到 Avalon Master Bridge 提供主機系統之間的連接，以通過 J 訪問存儲器映射的 F-Tile JESD204C IP 和外設 IP 控制和狀態寄存器TAG 介面.

圖 6. 帶J的系統TAG 至 Avalon 主橋核心

筆記：  系統時鐘必須至少比 J 快 2 倍TAG 鐘。 系統時鐘在此設計示例中為 mgmt_clk (100MHz)amp勒。

F-Tile-JESD204C-英特爾-FPGA-IP-Design-Examp樂06並行 I/O (PIO) 內核
帶有 Avalon 接口的並行輸入/輸出 (PIO) 內核在 Avalon 內存映射從端口和通用 I/O 端口之間提供內存映射接口。 I/O 端口連接到片上用戶邏輯，或連接到 FPGA 外部設備的 I/O 引腳。

圖 7. 具有輸入端口、輸出端口和 IRQ 支持的 PIO 內核
默認情況下，Platform Designer 組件禁用中斷服務線 (IRQ)。

F-Tile-JESD204C-英特爾-FPGA-IP-Design-Examp樂07PIO I/O 端口分配在頂層 HDL file （輸入端口的 io_ 狀態，輸出端口的 io_ 控制）。

下表描述了狀態和控制 I/O 端口與開發套件上的 DIP 開關和 LED 的信號連接。

表 8. PIO 內核 I/O 端口

港口 位元 訊號
外港 0 USER_LED SPI 編程完成
31:1 預訂的
輸入端口 0 USER_DIP 內部串行環回啟用 Off = 1
開啟 = 0
1 USER_DIP FPGA 生成的 SYSREF 使能 Off = 1
開啟 = 0
31:2 預訂的。

SPI主機
SPI 主模塊是 IP Catalog 標準庫中的標準 Platform Designer 組件。 該模塊使用 SPI 協議來方便配置外部轉換器（例如ample、ADC、DAC 和外部時鐘發生器）通過這些設備內部的結構化寄存器空間。

SPI master 有一個 Avalon 內存映射接口連接到 Avalon master (JTAG 到 Avalon 主橋）通過 Avalon 內存映射互連。 SPI master 從 Avalon master 接收配置指令。

SPI 主機模塊控制多達 32 個獨立的 SPI 從機。 SCLK 波特率配置為 20 MHz（可被 5 整除）。
該模塊配置為 4 線、24 位寬接口。 如果選擇生成 3 線 SPI 模塊選項，則會實例化一個附加模塊以將 SPI 主機的 4 線輸出轉換為 3 線輸出。

IOPLL
IOPLL 生成生成 frame_clk 和 link_clk 所需的時鐘。 PLL 的參考時鐘是可配置的，但限於數據速率/因子 33。

  • 對於設計前amp支持 24.33024 Gbps 數據速率的文件，frame_clk 和 link_clk 的時鐘速率為 368.64 MHz。
  • 對於設計前amp支持 32 Gbps 數據速率的文件，frame_clk 和 link_clk 的時鐘速率為 484.848 MHz。

SYSREF 生成器
SYSREF 是具有 F-Tile JESD204C 接口的數據轉換器的關鍵時序信號。

design ex 中的 SYSREF 生成器amp文件僅用於雙工 JESD204C IP 鏈路初始化演示目的。 在 JESD204C 子類 1 系統級應用中，您必須從與器件時鐘相同的源生成 SYSREF。

對於 F-Tile JESD204C IP，SYSREF 控制寄存器的 SYSREF 乘數 (SYSREF_MULP) 定義 SYSREF 週期，它是 E 參數的 n 整數倍。

您必須確保 E*SYSREF_MULP ≤16。 對於前ample，如果E=1，SYSREF_MULP的合法設置必須在1-16之間，如果E=3，SYSREF_MULP的合法設置必須在1-5之間。

筆記：  如果您設置了超出範圍的 SYSREF_MULP，SYSREF 生成器會將設置固定為 SYSREF_MULP=1。
您可以通過 Ex 選擇您希望 SYSREF 類型是單次脈衝、週期性還是間隙週期性ampF-Tile JESD204C 英特爾 FPGA IP 參數編輯器中的設計選項卡。

表 9. Examp週期性和間隙週期性 SYSREF 計數器的文件

E SYSREF_MULP 系統引用期間

(E*SYSREF_MULP* 32）

 工作週期 描述
1 1 32 1..31
（可編程的）		 間隙週期
1 1 32 16
（固定的）		 定期
1 2 64 1..63
（可編程的）		 間隙週期
1 2 64 32
（固定的）		 定期
1 16 512 1..511
（可編程的）		 間隙週期
1 16 512 256
（固定的）		 定期
2 3 19 1..191
（可編程的）		 間隙週期
2 3 192 96
（固定的）		 定期
2 8 512 1..511
（可編程的）		 間隙週期
2 8 512 256
（固定的）		 定期
2 9
（非法的）		 64 32
（固定的）		 間隙週期
2 9
（非法的）		 64 32
（固定的）		 定期

 

表 10. SYSREF 控制寄存器
如果寄存器設置與您在生成設計示例時指定的設置不同，您可以動態重新配置 SYSREF 控制寄存器amp樂。 在 F-Tile JESD204C 英特爾 FPGA IP 未復位之前配置 SYSREF 寄存器。 如果您通過選擇外部 SYSREF 發生器
sysref_ctrl[7]寄存器位，可以忽略對SYSREF類型、倍頻、佔空比和相位的設置。

位元 預設值 描述
系統引用控制[1:0]
  • 2'b00: 一桿
  • 2'b01：週期性
  • 2'b10：間隙週期
 SYSREF 類型。

默認值取決於 SYSREF 模式設置 Examp設計 F-Tile JESD204C 英特爾 FPGA IP 參數編輯器中的選項卡。
系統引用控制[6:2] 5'b00001 SYSREF 乘數。

此 SYSREF_MULP 字段適用於週期性和間隙週期性 SYSREF 類型。

您必須配置乘數以確保 E*SYSREF_MULP 值在 F-Tile JESD1C IP 退出複位之前介於 16 到 204 之間。 如果 E*SYSREF_MULP 值超出此範圍，則乘數值默認為 5'b00001。
系統引用控制[7]
  • 雙工數據路徑：1'b1
  • 單工 TX 或 RX 數據路徑：1'b0
 SYSREF 選擇。

默認值取決於 Ex 中的數據路徑設置ampF-Tile JESD204C 英特爾 FPGA IP 參數編輯器中的設計選項卡。

  • 0：單工 TX 或 RX（外部 SYSREF）
  • 1：雙工（內部 SYSREF）
系統引用控制[16:8] 9 時 0 分 當 SYSREF 類型為周期性或間隙週期性時，SYSREF 佔空比。

您必須在 F-Tile JESD204C IP 退出複位之前配置佔空比。

最大值 = (E*SYSREF_MULP*32)-1 對於 examp樂：

50% 佔空比 = (E*SYSREF_MULP*32)/2

如果您沒有配置該寄存器字段，或者如果您將寄存器字段配置為 50 或大於允許的最大值，則佔空比默認為 0%。
系統引用控制[17] 1'b0 SYSREF type 為 one-shot 時手動控制。
  • 寫入 1 將 SYSREF 信號設置為高電平。
  • 寫入 0 將 SYSREF 信號設置為低電平。

您需要寫入 1，然後寫入 0 以在單次模式下創建 SYSREF 脈衝。
系統引用控制[31:18] 22 時 0 分 預訂的。

重置定序器
這個設計前ample 由兩個複位定序器組成：

  • Reset Sequence 0—處理對 TX/RX Avalon 流域、Avalon 內存映射域、內核 PLL、TX PHY、TX 內核和 SYSREF 生成器的複位。
  • Reset Sequence 1—處理 RX PHY 和 RX Core 的複位。

3線SPI
該模塊可選，用於將 SPI 接口轉換為 3 線。

系統鎖相環
F-tile 具有三個板載系統 PLL。 這些系統 PLL 是硬核 IP（MAC、PCS 和 FEC）和 EMIB 交叉的主要時鐘源。 這意味著，當您使用系統 PLL 時鐘模式時，模塊不由 PMA 時鐘提供時鐘，也不依賴於來自 FPGA 內核的時鐘。 每個系統 PLL 僅生成與一個頻率接口關聯的時鐘。 對於前amp例如，您需要兩個系統 PLL 來運行一個 1 GHz 接口和一個 500 MHz 接口。 使用系統 PLL 允許您獨立使用每條通道，而通道時鐘變化不會影響相鄰通道。
每個系統 PLL 可以使用八個 FGT 參考時鐘中的任何一個。 系統 PLL 可以共享一個參考時鐘或具有不同的參考時鐘。 每個接口都可以選擇它使用的系統 PLL，但是，一旦選擇，它就是固定的，不能使用動態重新配置進行重新配置。

相關資訊
F-tile 架構和 PMA 和 FEC Direct PHY IP 用戶指南

有關 Intel Agilex F-tile 器件中系統 PLL 時鐘模式的更多信息。

模式生成器和檢查器
模式生成器和檢查器對於創建數據很有用amp文件和監控用於測試目的。
表 11. 支持的碼型發生器

模式發生器 描述
PRBS 碼型發生器 F-Tile JESD204C 設計實例ampPRBS 碼型生成器支持以下多項式次數：
  • PRBS23：X23+X18+1
  • PRBS15：X15+X14+1
  • PRBS9：X9+X5+1
  • PRBS7：X7+X6+1
Ramp 模式產生器 的ramp 對於每個後續的 s，模式值遞增 1ample 的生成器寬度為 N，並且當 s 中的所有位都翻轉到 0amp是 1。

啟用 ramp 通過將 1 寫入 ED 控制塊的 tst_ctl 寄存器的位 2 來生成模式發生器。
命令通道 ramp 模式產生器 F-Tile JESD204C 設計實例ample 支持命令通道 ramp 每個通道的模式發生器。 ramp 模式值每 1 位命令字遞增 6。

起始種子是所有通道的增量模式。

表 12. 支持的模式檢查器

模式檢查器 描述
PRBS 模式檢查器 當 F-Tile JESD204C IP 實現抗偏移對齊時，模式檢查器中的加擾種子會自同步。 模式檢查器需要 8 個八位字節供加擾種子自同步。
Ramp 模式檢查器 第一個有效數據samp每個轉換器 (M) 的 le 被加載為 r 的初始值amp 圖案。 後續數據amples 值必須在每個時鐘週期增加 1 直到最大值，然後翻轉為 0。
模式檢查器 描述
對於前ample，當S=1，N=16，WIDTH_MULP = 2時，每個轉換器的數據寬度為S * WIDTH_MULP * N = 32。最大數據samp文件值為 0xFFFF。 ramp 模式檢查器驗證所有轉換器是否接收到相同的模式。
命令通道 ramp 模式檢查器 F-Tile JESD204C 設計實例ample 支持命令通道 ramp 模式檢查器。 接收到的第一個命令字（6 位）被加載為初始值。 同一通道中的後續命令字必須遞增到 0x3F 並翻轉到 0x00。

命令通道 ramp 模式檢查器檢查 ramp 所有車道上的圖案。

F-Tile JESD204C TX 和 RX IP
這個設計前amp文件允許您將每個 TX/RX 配置為單工模式或雙工模式。
雙工配置允許使用內部或外部串行環回進行 IP 功能演示。 IP 中的 CSR 沒有優化掉以允許 IP 控制和狀態觀察。

F-Tile JESD204C 設計實例amp時鐘和復位

F-Tile JESD204C 設計實例ample有一組時鐘和復位信號。

表 13.設計防爆amp樂鐘

時鐘信號 方向 描述
管理時鐘 輸入 頻率為 100 MHz 的 LVDS 差分時鐘。
refclk_xcvr 輸入 收發器參考時鐘，數據速率頻率/因數為 33。
refclk_核心 輸入 具有相同頻率的核心參考時鐘

refclk_xcvr。
in_sysref 輸入 SYSREF 信號。

最大 SYSREF 頻率是數據速率/(66x32xE)。
系統引用輸出 輸出
txlink_clk rxlink_clk 內部的 TX 和 RX 鏈路時鐘，頻率為數據速率/66。
txframe_clk rxframe_clk 內部的
  • 頻率為數據速率/33 (FCLK_MULP=2) 的 TX 和 RX 幀時鐘
  • 頻率為數據速率/66 (FCLK_MULP=1) 的 TX 和 RX 幀時鐘
tx_fclk rx_fclk 內部的
  • 頻率為數據速率/66 (FCLK_MULP=2) 的 TX 和 RX 相位時鐘
  • 當 FCLK_MULP=1 時，TX 和 RX 相位時鐘始終為高電平 (1'b1)
spi_SCLK 輸出 頻率為 20 MHz 的 SPI 波特率時鐘。

當你加載設計前amp文件進入 FPGA 設備時，內部 ninit_done 事件確保 JTAG 到 Avalon 主橋以及所有其他塊都處於重置狀態。

SYSREF 發生器有其獨立的複位來為 txlink_clk 和 rxlink_clk 時鐘注入有意的異步關係。 這種方法在模擬來自外部時鐘芯片的 SYSREF 信號方面更加全面。

表 14. 設計防爆amp樂重置

復位信號 方向 描述
全局_rst_n 輸入 所有模塊的按鈕全局重置，J 除外TAG 到阿瓦隆大師橋。
ninit_done 內部的 J 的 Reset Release IP 的輸出TAG 到阿瓦隆大師橋。
edctl_rst_n 內部的 ED 控制塊由 J 復位TAG 到阿瓦隆大師橋。 hw_rst 和 global_rst_n 端口不會重置 ED 控制塊。
硬體資源 內部的 通過寫入 ED 控制塊的 rst_ctl 寄存器來置位和置低 hw_rst。 mgmt_rst_in_n 在 hw_rst 被斷言時斷言。
管理_rst_in_n 內部的 各種 IP 的 Avalon 內存映射接口的複位和復位定序器的輸入：
  •  F-Tile JESD20C IP 雙工本機 PHY 的 j204c_reconfig_reset
  • SPI 主機的 spi_rst_n
  • pio_rst_n 用於 PIO 狀態和控制
  • 復位定序器 0 和 0 的 reset_in1 端口 global_rst_n、hw_rst 或 edctl_rst_n 端口在 mgmt_rst_in_n 上斷言復位。
系統引用_rst_n 內部的 使用重置定序器 0 reset_out2 端口重置 ED 控制塊中的 SYSREF 生成器塊。 如果內核 PLL 被鎖定，則復位定序器 0 reset_out2 端口會解除置位複位。
core_pll_rst 內部的 通過復位定序器 0 reset_out0 端口復位核心 PLL。 當 mgmt_rst_in_n 復位有效時，核心 PLL 復位。
j204c_tx_avs_rst_n 內部的 通過復位定序器 204 復位 F-Tile JESD0C TX Avalon 存儲器映射接口。TX Avalon 存儲器映射接口在 mgmt_rst_in_n 置位時置位。
j204c_rx_avs_rst_n 內部的 通過復位定序器 204 復位 F-Tile JESD1C TX Avalon 存儲器映射接口。RX Avalon 存儲器映射接口在 mgmt_rst_in_n 置位時置位。
j204c_tx_rst_n 內部的 重置 txlink_clk 和 txframe_clk 域中的 F-Tile JESD204C TX 鏈路和傳輸層。

復位定序器 0 reset_out5 端口復位 j204c_tx_rst_n。 如果內核 PLL 被鎖定並且 tx_pma_ready 和 tx_ready 信號被置位，則該復位置為無效。
j204c_rx_rst_n 內部的 重置 rxlink_clk 和 rxframe_clk 域中的 F-Tile JESD204C RX 鏈路和傳輸層。
復位信號 方向 描述
復位定序器 1 reset_out4 端口復位 j204c_rx_rst_n。 如果內核 PLL 被鎖定且 rx_pma_ready 和 rx_ready 信號被置位，則此復位無效。
j204c_tx_rst_ack_n 內部的 使用 j204c_tx_rst_n 重置握手信號。
j204c_rx_rst_ack_n 內部的 使用 j204c_rx_rst_n 重置握手信號。

圖 8. 設計實例的時序圖amp樂重置F-Tile-JESD204C-英特爾-FPGA-IP-Design-Examp樂08

F-Tile JESD204C 設計實例amp信號

表 15. 系統接口信號

訊號 方向 描述
時鐘和復位
管理時鐘 輸入 用於系統管理的 100 MHz 時鐘。
refclk_xcvr 輸入 F-tile UX QUAD 和系統 PLL 的參考時鐘。 相當於數據速率/因子 33。
refclk_核心 輸入 內核 PLL 參考時鐘。 應用與 refclk_xcvr 相同的時鐘頻率。
in_sysref 輸入 來自外部 SYSREF 發生器的 SYSREF 信號，用於 JESD204C 子類 1 實現。
系統引用輸出 輸出 由 FPGA 設備生成的用於 JESD204C 子類 1 實現的 SYSREF 信號，用於設計前amp僅用於鏈接初始化目的。

 

訊號 方向 描述
SPI
spi_SS_n[2:0] 輸出 低電平有效，SPI 從機選擇信號。
spi_SCLK 輸出 SPI 串行時鐘。
spi_sdio 輸入/輸出 從主機輸出數據到外部從機。 從外部從站向主站輸入數據。
訊號 方向 描述
筆記：啟用 Generate 3-Wire SPI Module 選項時。
spi_味噌

筆記: 當 Generate 3-Wire SPI Module 選項未啟用時。

 輸入 從外部從機到 SPI 主機的輸入數據。
spi_MOSI

筆記： 當 Generate 3-Wire SPI Module 選項未啟用時。

 輸出 從 SPI 主機輸出數據到外部從機。

 

訊號 方向 描述
ADC / DAC
tx_serial_data[鏈接*L-1:0]  

輸出

  

差分高速串行輸出數據到 DAC。 時鐘嵌入串行數據流中。
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[鏈接*L-1:0]  

輸入

  

來自 ADC 的差分高速串行輸入數據。 時鐘從串行數據流中恢復。
rx_serial_data_n[鏈接*L-1:0]

 

訊號 方向 描述
通用輸入/輸出
user_led[3:0]  

 

輸出

 指示以下條件的狀態：
  • [0]：SPI編程完成
  • [1]：TX鏈接錯誤
  • [2]：RX鏈接錯誤
  • [3]：Avalon 流數據的模式檢查器錯誤
user_dip[3:0] 輸入 用戶模式撥碼開關輸入：
  • [0]：內部串行環回使能
  • [1]：FPGA 生成的 SYSREF 使能
  • [3:2]：保留

 

訊號 方向 描述
帶外 (OOB) 和狀態
rx_patchk_data_error[LINK-1:0] 輸出 當此信號有效時，表示模式檢查器檢測到錯誤。
rx_link_error[LINK-1:0] 輸出 當此信號有效時，表示 JESD204C RX IP 已有效中斷。
tx_link_error[LINK-1:0] 輸出 當此信號有效時，表示 JESD204C TX IP 已有效中斷。
嵌入鎖定 輸出 當此信號有效時，表示 JESD204C RX IP 已實現 EMB 鎖定。
sh_lock_out 輸出 當此信號有效時，表示 JESD204C RX IP 同步報頭已鎖定。

 

訊號 方向 描述
阿瓦隆流媒體
rx_avst_valid[LINK-1:0] 輸入 指示轉換器是否amp到應用層的文件數據有效或無效。
  • 0：數據無效
  • 1：數據有效
rx_avst_data[(TOTAL_SAMPLE*N)-1:0

]

 輸入 轉換器amp將數據傳給應用層。
F-Tile JESD204C 設計實例amp文件控制寄存器

F-Tile JESD204C 設計實例ampED 控制塊中的文件寄存器使用字節尋址（32 位）。

表 16. 設計防爆amp地址映射
這些 32 位 ED 控制塊寄存器位於 mgmt_clk 域中。

成分 地址
F-Tile JESD204C TX IP 0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP 0x000D_0000 – 0x000D_03FF
SPI控制 0x0102_0000 – 0x0102_001F
PIO控制 0x0102_0020 – 0x0102_002F
PIO狀態 0x0102_0040 – 0x0102_004F
重置定序器 0 0x0102_0100 – 0x0102_01FF
重置定序器 1 0x0102_0200 – 0x0102_02FF
ED控制 0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP 收發器 PHY 重新配置 0x0200_0000 – 0x023F_FFFF

表 17. 寄存器訪問類型和定義
此表描述了 Intel FPGA IP 的寄存器訪問類型。

存取類型 定義
反滲透/體積 軟件只讀（對寫入沒有影響）。 該值可能會有所不同。
RW
  • 軟件讀取並返回當前位值。
  • 軟件寫入並將該位設置為所需的值。
RW1C
  • 軟件讀取並返回當前位值。
  • 軟件寫入 0 無效。
  • 如果該位已由硬件設置為 1，則軟件寫入 0 並將該位清零。
  • 硬件將該位設置為 1。
  • 軟件清除的優先級高於硬件設置。

表 18. ED 控制地址映射

抵銷 註冊名稱
0x00 第一次控制
0x04 rst_sts0
持續…
抵銷 註冊名稱
0x10 rst_sts_Detected0
0x40 系統引用控制
0x44 系統引用_sts
0x80 tst_ctl
0x8c tst_err0

表 19. ED 控制塊控制和狀態寄存器

位元組 抵銷 登記 姓名 使用權 重置 描述
0x00 第一次控制 第一斷言 RW 0x0 復位控制。 [0]：寫 1 來置位重設。 (hw_rst) 再次寫入 0 以解除重設。 [31:1]：保留。
0x04 rst_sts0 初始狀態 反滲透/體積 0x0 重置狀態。 [0]：核心 PLL 鎖定狀態。 [31:1]：保留。
0x10 rst_sts_detected0 rst_sts_set RW1C 0x0 內部或外部 SYSREF 產生器的 SYSREF 邊緣偵測狀態。 [0]：值為 1 表示偵測到子類別 1 操作的 SYSREF 上升沿。 軟體可以寫 1 來清除該位，從而啟用新的 SYSREF 邊緣偵測。 [31:1]：保留。
0x40 系統引用控制 系統引用控制 RW 雙工數據路徑
  • 一次性：0x00080
 SYSREF 控制。

參考 表10 在第 17 頁了解有關該寄存器使用的更多信息。
定期： 筆記： 復位值取決於
0x00081 SYSREF 類型和 F-Tile
間隙 - 週期性： JESD204C IP 數據路徑參數設置。
0x00082
TX 或 RX 數據
小路
一擊：
0x00000
定期：
0x00001
缺口-
週期性的：
0x00002
0x44 系統引用_sts 系統引用狀態 反滲透/體積 0x0 SYSREF 狀態。 該寄存器包含內部 SYSREF 發生器的最新 SYSREF 週期和占空比設置。

參考 表9 在第 16 頁上了解 SYSREF 週期和占空比的合法值。
持續…
位元組 抵銷 登記 姓名 使用權 重置 描述
[8:0]：SYSREF 週期。
  • 當值為 0xFF 時，
    SYSREF 週期 = 255
  • 當值為 0x00 時，SYSREF 週期 = 256。 [17:9]：SYSREF 佔空比。 [31:18]：保留。
0x80 tst_ctl 測試控制 RW 0x0 測控。 使用此暫存器可為模式產生器和檢查器啟用不同的測試模式。 [1:0] = 保留欄位 [2] = ramp_test_ctl
  • 1'b0 = 使能 PRBS 模式發生器和檢查器
  • 1'b1 = 啟用 ramp 模式生成器和檢查器
[31:3]：保留。
0x8c tst_err0 tst_錯誤 RW1C 0x0 連結 0 的錯誤標誌。當該位元為 1'b1 時，表示發生了錯誤。您應該先解決錯誤，然後再將 1'b1 寫入對應位元以清除錯誤標誌。 [0] = 模式檢查器錯誤 [1] = tx_link_error [2] = rx_link_error [3] = 命令模式檢查器錯誤 [31:4]: 保留。

F-Tile JESD204C 英特爾 FPGA IP 設計示例的文檔修訂歷史amp用戶指南

檔案版本 英特爾 Quartus Prime 版本 IP版本 變化
2021.10.11 21.3 1.0.0 初次發布。

文件/資源

英特爾 F-Tile JESD204C 英特爾 FPGA IP 設計示例ample [pdf] 使用者指南
F-Tile JESD204C 英特爾 FPGA IP 設計示例ample，F-Tile JESD204C，英特爾 FPGA IP 設計示例ample，IP設計Example, 設計前ample

參考

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