F-Tile JESD204C Intel FPGA IP Design Example

O F-Tile JESD204C Intel® FPGA IP Design Example Uživatelská příručka

Tato uživatelská příručka poskytuje funkce, pokyny k použití a podrobný popis designu napřamppro F-Tile JESD204C Intel® FPGA IP využívající zařízení Intel Agilex™.

Zamýšlené publikum

Tento dokument je určen pro:

• Navrhněte architekta pro výběr IP během fáze plánování návrhu na úrovni systému
• Návrháři hardwaru při integraci IP do svého návrhu na úrovni systému
• Ověřovací inženýři během simulace na systémové úrovni a fáze ověřování hardwaru

Související dokumenty
Následující tabulka uvádí další referenční dokumenty, které se týkají F-Tile JESD204C Intel FPGA IP.

Tabulka 1. Související dokumenty

Odkaz	Popis
Uživatelská příručka F-Tile JESD204C Intel FPGA IP	Poskytuje informace o F-Tile JESD204C Intel FPGA IP.
Poznámky k vydání F-Tile JESD204C Intel FPGA IP	Uvádí změny provedené pro F-Tile JESD204C F-Tile JESD204C v konkrétní verzi.
Datový list zařízení Intel Agilex	Tento dokument popisuje elektrické charakteristiky, spínací charakteristiky, konfigurační specifikace a časování pro zařízení Intel Agilex.

Zkratky a glosář

Tabulka 2. Seznam zkratek

Akronym	Rozšíření
LEMC	Místní rozšířené multiblokové hodiny
FC	Frekvence snímků
ADC	Analogově digitální převodník
DAC	Digitální převodník na analogový
DSP	Digitální signálový procesor
TX	Vysílač
RX	Přijímač

Akronym	Rozšíření
DLL	Vrstva datového spojení
CSR	Řídicí a stavový registr
CRU	Jednotka hodin a resetování
ISR	Přerušit rutinu služby
FIFO	First-In-First-Out
SERDES	Serializer Deserializátor
ECC	Kód pro opravu chyb
FEC	Korekce chyby vpřed
SERR	Detekce jedné chyby (v ECC, opravitelné)
DERR	Dvojitá detekce chyb (v ECC, fatální)
PRBS	Pseudonáhodná binární posloupnost
MAC	Řadič přístupu k médiím. MAC zahrnuje protokolovou podvrstvu, transportní vrstvu a vrstvu datového spojení.
PHY	Fyzická vrstva. PHY typicky zahrnuje fyzickou vrstvu, SERDES, ovladače, přijímače a CDR.
PCS	Podvrstva fyzického kódování
PMA	Fyzická střední příloha
RBD	RX Buffer Delay
UI	Unit Interval = doba trvání sériového bitu
Počet RBD	RX Buffer Delay nejnovější příjezd do jízdního pruhu
Offset RBD	Příležitost pro uvolnění RX Buffer Delay
SH	Synchronizovat záhlaví
TL	Transportní vrstva
EMIB	Vestavěný propojovací most s více matricemi

Tabulka 3. Seznam pojmů

Období	Popis
Konvertorové zařízení	ADC nebo DAC převodník
Logické zařízení	FPGA nebo ASIC
Oktet	Skupina 8 bitů, sloužící jako vstup do 64/66 kodéru a výstup z dekodéru
Okusovat	Sada 4 bitů, která je základní pracovní jednotkou specifikací JESD204C
Blok	66bitový symbol generovaný schématem kódování 64/66
Rychlost linky	Efektivní přenosová rychlost sériové linky Sazba pruhů = (Mx Sx N'x 66/64 x FC) / L
Link Hodiny	Link Clock = Lane Line Rate/66.
Rám	Sada po sobě jdoucích oktetů, ve kterých může být poloha každého oktetu identifikována odkazem na signál zarovnání rámce.
Rám hodiny	Systémové hodiny, které běží na snímkové frekvenci, to musí být 1x a 2x link clock.

Období	Popis
SampLes na rámové hodiny	Samples za hodinu, celkový sampsouborů v rámcových hodinách pro konvertorové zařízení.
LEMC	Vnitřní hodiny používané k zarovnání hranice rozšířeného multibloku mezi jízdními pruhy a do externích referencí (SYSREF nebo podtřída 1).
Podtřída 0	Žádná podpora pro deterministickou latenci. Data by měla být okamžitě uvolněna z pruhu do pruhu na přijímači.
Podtřída 1	Deterministická latence pomocí SYSREF.
Vícebodové spojení	Propojení mezi zařízeními se 2 nebo více zařízeními převodníku.
64B / 66B kódování	Řádkový kód, který mapuje 64bitová data na 66 bitů a tvoří blok. Struktura dat základní úrovně je blok, který začíná 2bitovou synchronizační hlavičkou.

Tabulka 4. Symboly

Období	Popis
L	Počet jízdních pruhů na konvertorové zařízení
M	Počet převodníků na zařízení
F	Počet oktetů na snímek v jedné dráze
S	Počet sampmnožství přenesených na jeden převodník na cyklus rámce
N	Rozlišení převodníku
N'	Celkový počet bitů za sekunduample ve formátu uživatelských dat
CS	Počet řídicích bitů na konverzi sample
CF	Počet řídicích slov na periodu taktu snímku na odkaz
HD	Formát uživatelských dat s vysokou hustotou
E	Počet multibloků v rozšířeném multibloku

F-Tile JESD204C Intel FPGA IP Design Example Rychlý průvodce

F-Tile JESD204C Intel FPGA IP design exampLes for Intel Agilex zařízení obsahuje simulační testovací lavici a hardwarový design, který podporuje kompilaci a testování hardwaru.
Můžete vygenerovat návrh F-Tile JESD204C exampprostřednictvím katalogu IP v softwaru Intel Quartus® Prime Pro Edition.

Obrázek 1. Vývoj Stages pro Design Example

Design Přample Blokový diagram

Obrázek 2. F-Tile JESD204C Design Přample Vysokoúrovňový blokový diagram

Design example se skládá z následujících modulů:

• Platform Designer systém
  • F-Tile JESD204C Intel FPGA IP
  • JTAG na most Avalon Master
  • Paralelní I/O (PIO) řadič
  • Rozhraní sériového portu (SPI) – hlavní modul – IOPLL
  • Generátor SYSREF
  • Example Design (ED) Control CSR
  • Resetujte sekvencery
• Systém PLL
• Generátor vzorů
• Kontrola vzorů

Tabulka 5. Návrh Přample Moduly

Komponenty	Popis
Platform Designer systém	Systém Platform Designer vytváří instanci datové cesty F-Tile JESD204C IP a podpůrných periferií.
F-Tile JESD204C Intel FPGA IP	Tento subsystém Platform Designer obsahuje IP adresy TX a RX F-Tile JESD204C vytvořené společně s duplexním PHY.
JTAG na most Avalon Master	Tento most poskytuje hostiteli systémové konzoly přístup k IP mapované paměti v návrhu prostřednictvím rozhraní JTAG rozhraní.
Paralelní I/O (PIO) řadič	Tento ovladač poskytuje paměťově mapované rozhraní pro samppřipojení a řízení obecných I/O portů.
Mistr SPI	Tento modul zajišťuje sériový přenos konfiguračních dat do SPI rozhraní na straně převodníku.
Generátor SYSREF	Generátor SYSREF používá linkové hodiny jako referenční hodiny a generuje impulsy SYSREF pro F-Tile JESD204C IP. Poznámka: Tento design exampSoubor používá generátor SYSREF k demonstraci duplexní inicializace IP linky F-Tile JESD204C. V aplikaci F-Tile JESD204C podtřídy 1 systémové úrovně musíte vygenerovat SYSREF ze stejného zdroje jako hodiny zařízení.
IOPLL	Tento design exampSoubor používá IOPLL ke generování uživatelských hodin pro přenos dat do F-Tile JESD204C IP.
ED Control CSR	Tento modul poskytuje kontrolu a stav detekce SYSREF a kontrolu a stav testovacího vzoru.
Resetujte sekvencery	Tento design example se skládá ze 2 resetovacích sekvencerů: Resetovací sekvence 0 – Zvládá reset na TX/RX Avalon® streamovací doménu, Avalon paměťově mapovanou doménu, jádro PLL, TX PHY, TX jádro a generátor SYSREF. Resetovací sekvence 1 – Zvládá reset na RX PHY a RX jádro.
Systém PLL	Primární zdroj hodin pro křížení F-tile hard IP a EMIB.
Generátor vzorů	Generátor vzoru generuje PRBS nebo ramp vzor.
Kontrola vzorů	Kontrola vzoru ověří PRBS nebo ramp vzor přijat a označí chybu, když zjistí nesoulad dat sample.

Softwarové požadavky

Intel používá následující software k testování designu exampsoubory v systému Linux:

• Software Intel Quartus Prime Pro Edition
• Simulátor Questa*/ModelSim* nebo VCS*/VCS MX

Generování návrhu

Pro vytvoření návrhu napřample z editoru parametrů IP:

1. Vytvořte projekt zaměřený na rodinu zařízení Intel Agilex F-tile a vyberte požadované zařízení.
2. V katalogu IP, Nástroje ➤ Katalog IP vyberte F-Tile JESD204C Intel FPGA IP.
3. Zadejte název nejvyšší úrovně a složku pro vlastní variantu IP. Klepněte na tlačítko OK. Editor parametrů přidá .ip nejvyšší úrovně file automaticky do aktuálního projektu. Pokud budete vyzváni k ručnímu přidání .ip file k projektu klepněte na Projekt ➤ Přidat/Odebrat Files v projektu přidat file.
4. Pod Example Záložka Návrh, zadejte návrh napřample parametry, jak je popsáno v Design Example Parametry.
5. Klikněte na Generate Example Design.

Software generuje veškerý design files v podadresářích. Tyto files jsou vyžadovány ke spuštění simulace a kompilace.

Design Přample Parametry
Editor IP parametrů F-Tile JESD204C Intel FPGA obsahuje Example Karta Návrh, kde můžete zadat určité parametry před generováním návrhu, napřample.

Tabulka 6. Parametry v Přample Design Tab

Parametr	Možnosti	Popis
Vyberte Návrh	Ovládání systémové konzoly Žádný	Vyberte ovládací prvek systémové konzoly pro přístup k návrhu exampcesta dat přes systémovou konzoli.
Simulace	Zapnuto, vypnuto	Zapněte, aby IP vygenerovala potřebné files pro simulaci návrhu napřample.
Syntéza	Zapnuto, vypnuto	Zapněte, aby IP vygenerovala potřebné files pro kompilaci Intel Quartus Prime a demonstraci hardwaru.
HDL formát (pro simulaci)	Verilog VDHL	Vyberte formát HDL RTL files pro simulaci.
HDL formát (pro syntézu)	Pouze Verilog	Vyberte formát HDL RTL files pro syntézu.

Parametr	Možnosti	Popis
Vygenerujte 3vodičový modul SPI	Zapnuto, vypnuto	Zapnutím povolíte 3vodičové rozhraní SPI namísto 4vodičového.
Režim Sysref	Jedna rána Pravidelné Periodické mezery	Vyberte, zda chcete, aby zarovnání SYSREF bylo jednorázový pulzní režim, periodický nebo intervalový periodický, na základě vašich požadavků na návrh a flexibility časování. One-shot – Tuto možnost vyberte, chcete-li povolit SYSREF jako jednorázový pulzní režim. Hodnota bitu registru sysref_ctrl[17] je 0. Po zrušení resetu F-Tile JESD204C IP změňte hodnotu registru sysref_ctrl[17] z 0 na 1 a poté na 0 pro jednorázový impuls SYSREF. Periodický – SYSREF v periodickém režimu má pracovní cyklus 50:50. Období SYSREF je E*SYSREF_MULP. Gapped periodic – SYSREF má programovatelný pracovní cyklus s granularitou 1 linkového hodinového cyklu. Období SYSREF je E*SYSREF_MULP. Pro nastavení pracovního cyklu mimo rozsah by měl generovací blok SYSREF automaticky odvodit pracovní cyklus 50:50. Viz SYSREF Generátor sekce pro více informací o SYSREF období.
Vyberte desku	Žádný	Vyberte desku pro návrh napřample. Žádné – Tato možnost vylučuje hardwarové aspekty návrhu, napřample. Všechna přiřazení pinů budou nastavena na virtuální piny.
Testovací vzor	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Vyberte generátor vzorů a testovací vzor kontroly. Generátor vzorů – JESD204C podporuje generátor vzorů PRBS na data sample. To znamená, že šířka dat je možnost N+CS. Generátor vzorů PRBS a kontrola jsou užitečné pro vytváření datample podnět pro testování a není kompatibilní s testovacím režimem PRBS na převodníku ADC/DAC. Ramp Generátor vzorů – linková vrstva JESD204C funguje normálně, ale přenos později je zakázán a vstup z formátovače je ignorován. Každý pruh přenáší identický oktetový proud, který se zvyšuje od 0x00 do 0xFF a poté se opakuje. Ramp test vzorů je povolen pomocí prbs_test_ctl. PRBS Pattern Checker—JESD204C PRBS scrambler se samosynchronizuje a očekává se, že když je IP jádro schopno dekódovat spojení, je scrambler již synchronizován. Kódování PRBS zabere 8 oktetů, aby se samo inicializovalo. Ramp Pattern Checker – kódování JESD204C se samo synchronizuje a očekává se, že když je jádro IP schopno dekódovat spojení, výchozí zdroj kódování je již synchronizován. První platný oktet je načten jako ramp počáteční hodnota. Následná data se musí zvýšit až na 0xFF a vrátit se na 0x00. Ramp kontrola vzorů by měla kontrolovat stejný vzor ve všech jízdních pruzích.
Povolit interní sériovou zpětnou vazbu	Zapnuto, vypnuto	Vyberte interní sériovou zpětnou vazbu.
Povolit kanál příkazů	Zapnuto, vypnuto	Vyberte vzor kanálu příkazů.

Struktura adresáře
Design F-Tile JESD204C example adresáře obsahují vygenerováno files pro design napřamples.

Obrázek 3. Struktura adresáře pro F-Tile JESD204C Intel Agilex Design Example

Tabulka 7. Adresář Files

Složky	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulace/mentor	modelsim_sim.tcl tb_top_waveform.do
simulace/synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulace návrhu Přample Testbench

Design example testbench simuluje vytvořený návrh.

Obrázek 4. Postup

Chcete-li simulovat návrh, proveďte následující kroky:

1. Změňte pracovní adresář naample_design_directory>/simulation/ .
2. V příkazovém řádku spusťte simulační skript. Níže uvedená tabulka ukazuje příkazy pro spuštění podporovaných simulátorů.

Simulátor	Příkaz
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (bez grafického rozhraní Questa/ ModelSim)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulace končí zprávami, které indikují, zda byl běh úspěšný nebo ne.

Obrázek 5. Úspěšná simulace
Tento obrázek ukazuje úspěšnou simulační zprávu pro simulátor VCS.

Sestavení návrhu Přample

Chcete-li sestavit pouze kompilaci example project, postupujte takto:

1. Zajistěte návrh kompilace napřampgenerace je dokončena.
2. V softwaru Intel Quartus Prime Pro Edition otevřete projekt Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. V nabídce Zpracování klepněte na tlačítko Spustit kompilaci.

Podrobný popis pro F-Tile JESD204C Design Example

Design F-Tile JESD204C example demonstruje funkčnost datového toku pomocí režimu zpětné smyčky.
Můžete zadat nastavení parametrů dle vlastního výběru a vytvořit návrh napřample.
Design example je k dispozici pouze v duplexním režimu pro základní i PHY variantu. Můžete si vybrat variantu Base only nebo PHY only, ale IP bude generovat design napřample pro Base i PHY.

Poznámka:  U některých konfigurací s vysokou přenosovou rychlostí může dojít k selhání časování. Abyste se vyhnuli selhání časování, zvažte zadání hodnoty násobiče frekvence nižšího snímkového kmitočtu (FCLK_MULP) na kartě Konfigurace editoru parametrů IP F-Tile JESD204C Intel FPGA.

Systémové komponenty

Design F-Tile JESD204C example poskytuje tok ovládání založený na softwaru, který používá pevnou řídicí jednotku s podporou systémové konzoly nebo bez ní.

Design example umožňuje automatické připojení v režimech interní a externí zpětné smyčky.

JTAG na Avalon Master Bridge
JTAG k Avalon Master Bridge poskytuje spojení mezi hostitelským systémem pro přístup k paměťově mapované F-Tile JESD204C IP a periferním IP řídicím a stavovým registrům prostřednictvím JTAG rozhraní.

Obrázek 6. Systém s JTAG do Avalon Master Bridge Core

Poznámka:  Systémové hodiny musí být alespoň 2x rychlejší než JTAG hodiny. Systémové hodiny jsou v tomto provedení např. mgmt_clk (100 MHz).ample.

Parallel I/O (PIO) Core
Jádro paralelního vstupu/výstupu (PIO) s rozhraním Avalon poskytuje paměťově mapované rozhraní mezi podřízeným portem Avalon mapovaným do paměti a obecnými I/O porty. I/O porty se připojují buď k uživatelské logice na čipu, nebo k I/O pinům, které se připojují k zařízením externím k FPGA.

Obrázek 7. PIO Core se vstupními porty, výstupními porty a podporou IRQ
Ve výchozím nastavení součást Platform Designer zakáže linku přerušení (IRQ).

PIO I/O porty jsou přiřazeny na nejvyšší úrovni HDL file (stav io_ pro vstupní porty, řízení io_ pro výstupní porty).

Níže uvedená tabulka popisuje signálovou konektivitu pro stavové a řídicí I/O porty k DIP přepínači a LED na vývojové sadě.

Tabulka 8. PIO Core I/O porty

Přístav	Bit	Signál
Out_port	0	USER_LED SPI programování hotovo
	31:1	Rezervováno
In_port	0	Povolení interní sériové smyčky USER_DIP Vypnuto = 1 Zapnuto = 0
	1	USER_DIP Povolení SYSREF generované FPGA Vypnuto = 1 Zapnuto = 0
	31:2	Rezervováno.

Mistr SPI
Hlavní modul SPI je standardní komponentou Platform Designer ve standardní knihovně IP katalogu. Tento modul používá protokol SPI pro usnadnění konfigurace externích převodníků (napřample, ADC, DAC a generátory externích hodin) prostřednictvím strukturovaného registrového prostoru uvnitř těchto zařízení.

SPI master má Avalon paměťově mapované rozhraní, které se připojuje k Avalon masteru (JTAG k hlavnímu můstku Avalonu) prostřednictvím propojení paměti Avalon mapované. SPI master obdrží konfigurační instrukce od Avalon master.

SPI master modul řídí až 32 nezávislých SPI slave. Přenosová rychlost SCLK je nakonfigurována na 20 MHz (dělitelná 5).
Tento modul je konfigurován pro 4vodičové rozhraní o šířce 24 bitů. Pokud je vybrána možnost Generate 3-Wire SPI Module, vytvoří se další modul, který převede 4-vodičový výstup SPI master na 3-wire.

IOPLL
IOPLL generuje hodiny potřebné pro generování frame_clk a link_clk. Referenční hodiny pro PLL jsou konfigurovatelné, ale omezené na datovou rychlost/faktor 33.

• Pro design napřampsoubor, který podporuje datovou rychlost 24.33024 Gbps, taktovací frekvence pro frame_clk a link_clk je 368.64 MHz.
• Pro design napřampsoubor, který podporuje datovou rychlost 32 Gbps, taktovací frekvence pro frame_clk a link_clk je 484.848 MHz.

Generátor SYSREF
SYSREF je kritický časovací signál pro datové převodníky s rozhraním F-Tile JESD204C.

Generátor SYSREF v provedení example se používá pouze pro demonstrační účely inicializace duplexní IP linky JESD204C. V aplikaci na systémové úrovni JESD204C podtřídy 1 musíte vygenerovat SYSREF ze stejného zdroje jako hodiny zařízení.

Pro F-Tile JESD204C IP definuje multiplikátor SYSREF (SYSREF_MULP) řídicího registru SYSREF periodu SYSREF, což je n-celočíselný násobek parametru E.

Musíte zajistit E*SYSREF_MULP ≤16. Napřample, pokud E=1, zákonné nastavení pro SYSREF_MULP musí být v rozmezí 1–16, a pokud E=3, zákonné nastavení pro SYSREF_MULP musí být v rozmezí 1–5.

Poznámka:  Pokud nastavíte SYSREF_MULP mimo rozsah, generátor SYSREF upraví nastavení na SYSREF_MULP=1.
Pomocí Ex.ample Záložka Návrh v editoru parametrů IP F-Tile JESD204C Intel FPGA.

Tabulka 9. Exampsoubory periodického a mezerového periodického čítače SYSREF

E	SYSREF_MULP	SYSREF OBDOBÍ (E*SYSREF_MULP* 32)	Pracovní cyklus	Popis
1	1	32	1..31 (Programovatelné)	Gapped Periodické
1	1	32	16 (Opraveno)	Pravidelné
1	2	64	1..63 (Programovatelné)	Gapped Periodické
1	2	64	32 (Opraveno)	Pravidelné
1	16	512	1..511 (Programovatelné)	Gapped Periodické
1	16	512	256 (Opraveno)	Pravidelné
2	3	19	1..191 (Programovatelné)	Gapped Periodické
2	3	192	96 (Opraveno)	Pravidelné
2	8	512	1..511 (Programovatelné)	Gapped Periodické
2	8	512	256 (Opraveno)	Pravidelné
2	9 (Ilegální)	64	32 (Opraveno)	Gapped Periodické
2	9 (Ilegální)	64	32 (Opraveno)	Pravidelné

 

Tabulka 10. Řídicí registry SYSREF
Řídicí registry SYSREF můžete dynamicky překonfigurovat, pokud se nastavení registru liší od nastavení, které jste zadali při generování návrhu např.ample. Nakonfigurujte registry SYSREF dříve, než bude F-Tile JESD204C Intel FPGA IP mimo reset. Pokud vyberete externí generátor SYSREF prostřednictvím
bit registru sysref_ctrl[7], můžete ignorovat nastavení typu SYSREF, násobiče, pracovního cyklu a fáze.

Bity	Výchozí hodnota	Popis
sysref_ctrl[1:0]	2'b00: Jedna rána 2'b01: Periodicky 2'b10: Periodické mezery	Typ SYSREF. Výchozí hodnota závisí na nastavení režimu SYSREF v Example Design v editoru parametrů IP F-Tile JESD204C Intel FPGA.
sysref_ctrl[6:2]	5'b00001	SYSREF multiplikátor. Toto pole SYSREF_MULP je použitelné pro periodický a periodický typ SYSREF s mezerami. Musíte nakonfigurovat hodnotu multiplikátoru, abyste zajistili, že hodnota E*SYSREF_MULP bude mezi 1 až 16, než bude F-Tile JESD204C IP mimo reset. Pokud je hodnota E*SYSREF_MULP mimo tento rozsah, výchozí hodnota multiplikátoru je 5'b00001.
sysref_ctrl[7]	Duplexní datová cesta: 1'b1 Datová cesta Simplex TX nebo RX: 1'b0	Vyberte SYSREF. Výchozí hodnota závisí na nastavení datové cesty v Example Záložka Návrh v editoru parametrů IP F-Tile JESD204C Intel FPGA. 0: Simplex TX nebo RX (externí SYSREF) 1: Duplex (interní SYSREF)
sysref_ctrl[16:8]	9'h0	Pracovní cyklus SYSREF, když je typ SYSREF periodický nebo periodický s mezerami. Než bude F-Tile JESD204C IP mimo reset, musíte nakonfigurovat pracovní cyklus. Maximální hodnota = (E*SYSREF_MULP*32)-1 Napřampten: 50% pracovní cyklus = (E*SYSREF_MULP*32)/2 Výchozí pracovní cyklus je 50 %, pokud toto pole registru nenakonfigurujete nebo pokud pole registru nakonfigurujete na 0 nebo více, než je maximální povolená hodnota.
sysref_ctrl[17]	1'b0	Ruční ovládání, když je typ SYSREF jednorázový. Zapište 1 pro nastavení signálu SYSREF na vysokou hodnotu. Zapište 0 pro nastavení signálu SYSREF na nízkou hodnotu. Chcete-li vytvořit pulz SYSREF v jednorázovém režimu, musíte napsat 1 a poté 0.
sysref_ctrl[31:18]	22'h0	Rezervováno.

Resetujte sekvencery
Tento design example se skládá ze dvou resetovacích sekvencerů:

• Resetovací sekvence 0 – Zvládá reset na TX/RX Avalon streaming doménu, Avalon paměťově mapovanou doménu, jádro PLL, TX PHY, TX jádro a generátor SYSREF.
• Resetovací sekvence 1 – Zvládá reset na RX PHY a RX Core.

3-Wire SPI
Tento modul je volitelný pro převod rozhraní SPI na 3vodičové.

Systém PLL
F-tile má tři palubní systémové PLL. Tyto systémové PLL jsou primárním zdrojem hodin pro pevné IP (MAC, PCS a FEC) a křížení EMIB. To znamená, že když používáte systémový režim taktování PLL, bloky nejsou taktovány hodinami PMA a nezávisí na taktu vycházejícím z jádra FPGA. Každý systém PLL generuje pouze hodiny spojené s jedním frekvenčním rozhraním. Napřample, potřebujete dva systémové PLL pro provoz jednoho rozhraní na 1 GHz a jednoho rozhraní na 500 MHz. Použití systémového PLL vám umožňuje používat každý jízdní pruh nezávisle, aniž by změna hodin v jízdním pruhu ovlivnila sousední jízdní pruh.
Každý systém PLL může používat kterýkoli z osmi referenčních hodin FGT. Systémové PLL mohou sdílet referenční hodiny nebo mít různé referenční hodiny. Každé rozhraní si může vybrat, který systém PLL používá, ale jakmile je vybráno, je pevné, nelze jej překonfigurovat pomocí dynamické rekonfigurace.

Související informace
Uživatelská příručka F-tile Architecture a PMA a FEC Direct PHY IP

Další informace o systémovém režimu taktování PLL v zařízeních Intel Agilex F-tile.

Generátor vzorů a kontrola
Generátor vzorů a kontrola jsou užitečné pro vytváření datampa monitorování pro testovací účely.
Tabulka 11. Podporovaný generátor vzorů

Generátor vzorů	Popis
Generátor vzorů PRBS	Design F-Tile JESD204C example Generátor vzorů PRBS podporuje následující stupeň polynomů: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp generátor vzorů	ramp hodnota vzoru se zvyšuje o 1 za každé další sample s šířkou generátoru N a přetočí se na 0, když všechny bity v sampjsme 1. Povolit ramp generátor vzorů zapsáním 1 až bitu 2 registru tst_ctl řídicího bloku ED.
Příkazový kanál ramp generátor vzorů	Design F-Tile JESD204C example podporuje příkazový kanál ramp generátor vzorů na jízdní pruh. ramp hodnota vzoru se zvýší o 1 na 6 bitů příkazových slov. Počáteční semeno je přírůstkový vzor napříč všemi drahami.

Tabulka 12. Podporovaná kontrola vzoru

Kontrola vzorů	Popis
Kontrola vzorů PRBS	Když F-Tile JESD204C IP dosáhne vyrovnání zešikmení, kódovací semeno v kontrole vzorů se samosynchronizuje. Kontrola vzoru vyžaduje 8 oktetů, aby se kódovací semeno samosynchronizovalo.
Ramp kontrola vzorů	První platné údaje sample pro každý převodník (M) se načte jako počáteční hodnota ramp vzor. Následné údaje samphodnoty les se musí zvýšit o 1 v každém hodinovém cyklu až do maxima a poté se převrátit na 0.

Kontrola vzorů	Popis
	Napřample, když S=1, N=16 a WIDTH_MULP = 2, šířka dat na převodník je S * WIDTH_MULP * N = 32. Maximální data samphodnota le je 0xFFFF. ramp kontrola vzorů ověřuje, že všechny převodníky přijímají stejné vzory.
Příkazový kanál ramp kontrola vzorů	Design F-Tile JESD204C example podporuje příkazový kanál ramp kontrola vzorů. První přijaté příkazové slovo (6 bitů) je načteno jako počáteční hodnota. Následující příkazová slova ve stejné dráze se musí zvýšit až na 0x3F a přetočit na 0x00. Příkazový kanál ramp kontrola vzorů pro ramp vzory ve všech jízdních pruzích.

F-Tile JESD204C TX a RX IP
Tento design exampUmožňuje konfigurovat každý TX/RX v simplexním režimu nebo duplexním režimu.
Duplexní konfigurace umožňují demonstraci funkčnosti IP pomocí interní nebo externí sériové smyčky. CSR v rámci IP nejsou optimalizovány tak, aby umožňovaly kontrolu IP a sledování stavu.

F-Tile JESD204C Design Přample Hodiny a reset

Design F-Tile JESD204C example má sadu hodinových a resetovacích signálů.

Tabulka 13.Design Přample Hodiny

Hodinový signál	Směr	Popis
mgmt_clk	Vstup	Diferenční hodiny LVDS s frekvencí 100 MHz.
refclk_xcvr	Vstup	Referenční hodiny transceiveru s frekvencí datové rychlosti/faktorem 33.
refclk_core	Vstup	Referenční hodiny jádra se stejnou frekvencí jako refclk_xcvr.
in_sysref	Vstup	signál SYSREF. Maximální frekvence SYSREF je datová rychlost/(66x32xE).
sysref_out	Výstup
txlink_clk rxlink_clk	Vnitřní	TX a RX link clock s frekvencí datové rychlosti/66.
txframe_clk rxframe_clk	Vnitřní	TX a RX frame clock s frekvencí datové rychlosti/33 (FCLK_MULP=2) TX a RX frame clock s frekvencí datové rychlosti/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Vnitřní	Fázový takt TX a RX s frekvencí datové rychlosti/66 (FCLK_MULP=2) Fázový takt TX a RX je vždy vysoký (1'b1), když FCLK_MULP=1
spi_SCLK	Výstup	Přenosová rychlost SPI s frekvencí 20 MHz.

Když načtete design example do zařízení FPGA, interní událost ninit_done zajistí, že JTAG na můstek Avalon Master je resetován stejně jako všechny ostatní bloky.

Generátor SYSREF má svůj nezávislý reset, aby vložil záměrný asynchronní vztah pro hodiny txlink_clk a rxlink_clk. Tato metoda je komplexnější v emulaci signálu SYSREF z externího hodinového čipu.

Tabulka 14. Design Přample Resetuje

Resetovat signál	Směr	Popis
global_rst_n	Vstup	Globální reset tlačítka pro všechny bloky kromě JTAG na most Avalon Master.
ninit_done	Vnitřní	Výstup z Reset Release IP pro JTAG na most Avalon Master.
edctl_rst_n	Vnitřní	Blok ED Control resetuje JTAG na most Avalon Master. Porty hw_rst a global_rst_n neresetují blok ED Control.
hw_rst	Vnitřní	Potvrdit a zrušit hw_rst zápisem do registru rst_ctl bloku ED Control. mgmt_rst_in_n se potvrdí, když se potvrdí hw_rst.
mgmt_rst_in_n	Vnitřní	Reset pro Avalon paměťově mapovaná rozhraní různých IP a vstupů resetovacích sekvencerů:  j20c_reconfig_reset pro F-Tile JESD204C IP duplexní nativní PHY spi_rst_n pro SPI master pio_rst_n pro stav a ovládání PIO port reset_in0 resetovacího sekvenceru 0 a 1 Port global_rst_n, hw_rst nebo edctl_rst_n potvrzuje reset na mgmt_rst_in_n.
sysref_rst_n	Vnitřní	Resetujte blok generátoru SYSREF v bloku ED Control pomocí portu reset sekvenceru 0 reset_out2. Resetovací sekvencer 0 port reset_out2 zruší reset, pokud je jádro PLL uzamčeno.
core_pll_rst	Vnitřní	Resetuje základní PLL přes port reset sekvenceru 0 reset_out0. Jádro PLL se resetuje, když je uplatněn reset mgmt_rst_in_n.
j204c_tx_avs_rst_n	Vnitřní	Resetuje rozhraní F-Tile JESD204C TX Avalon mapované do paměti pomocí resetovacího sekvenceru 0. Rozhraní TX Avalon mapovaného do paměti se aktivuje, když je potvrzeno mgmt_rst_in_n.
j204c_rx_avs_rst_n	Vnitřní	Resetuje paměťově mapované rozhraní F-Tile JESD204C TX Avalon pomocí resetovacího sekvenceru 1. Rozhraní RX Avalon mapované do paměti se aktivuje, když je potvrzeno mgmt_rst_in_n.
j204c_tx_rst_n	Vnitřní	Resetuje F-Tile JESD204C TX linku a transportní vrstvy v doménách txlink_clk a txframe_clk. Resetovací sekvencer 0 port reset_out5 resetuje j204c_tx_rst_n. Tento reset deaktivuje, pokud je jádro PLL uzamčeno, a signály tx_pma_ready a tx_ready jsou uplatněny.
j204c_rx_rst_n	Vnitřní	Resetuje F-Tile JESD204C RX link a transportní vrstvy v doménách rxlink_clk a rxframe_clk.

Resetovat signál	Směr	Popis
		Resetovací sekvencer 1 port reset_out4 resetuje j204c_rx_rst_n. Tento reset deaktivuje, pokud je jádro PLL uzamčeno, a signály rx_pma_ready a rx_ready jsou uplatněny.
j204c_tx_rst_ack_n	Vnitřní	Resetujte signál handshake pomocí j204c_tx_rst_n.
j204c_rx_rst_ack_n	Vnitřní	Resetujte signál handshake pomocí j204c_rx_rst_n.

Obrázek 8. Časový diagram pro návrh Příkladample Resetuje

F-Tile JESD204C Design Přample Signály

Tabulka 15. Signály systémového rozhraní

Signál	Směr	Popis
Hodiny a resety
mgmt_clk	Vstup	100 MHz takt pro správu systému.
refclk_xcvr	Vstup	Referenční hodiny pro F-tile UX QUAD a System PLL. Ekvivalent datové rychlosti/faktoru 33.
refclk_core	Vstup	Referenční hodiny jádra PLL. Použije stejnou frekvenci hodin jako refclk_xcvr.
in_sysref	Vstup	Signál SYSREF z externího generátoru SYSREF pro implementaci JESD204C Subclass 1.
sysref_out	Výstup	Signál SYSREF pro implementaci JESD204C Subclass 1 generovaný zařízením FPGA pro návrh napřampPouze za účelem inicializace odkazu.

 

Signál	Směr	Popis
SPI
spi_SS_n[2:0]	Výstup	Aktivní nízký, signál SPI slave select.
spi_SCLK	Výstup	SPI sériové hodiny.
spi_sdio	Vstup/Výstup	Výstup dat z masteru na externí slave. Vstupní data z externího slave na master.

Signál	Směr	Popis
Poznámka:Když je povolena možnost Generate 3-Wire SPI Module.
spi_MISO Poznámka: Když není povolena možnost Generovat 3-Wire SPI Module.	Vstup	Vstupní data z externího slave do SPI masteru.
spi_MOSI Poznámka: Když není povolena možnost Generovat 3-Wire SPI Module.	Výstup	Výstupní data z SPI master na externí slave.

 

Signál	Směr	Popis
ADC / DAC
tx_serial_data[LINK*L-1:0]	Výstup	Diferenciální vysokorychlostní sériový výstup dat do DAC. Hodiny jsou zabudovány do sériového datového toku.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Vstup	Diferenciální vysokorychlostní sériová vstupní data z ADC. Hodiny jsou obnoveny ze sériového datového toku.
rx_serial_data_n[LINK*L-1:0]

 

Signál	Směr	Popis
General Purpose I/O
user_led[3:0]	Výstup	Označuje stav následujících podmínek: [0]: SPI programování hotovo [1]: Chyba TX linky [2]: Chyba spojení RX [3]: Chyba kontroly vzorů pro data streamování Avalon
user_dip[3:0]	Vstup	Vstup DIP přepínače uživatelského režimu: [0]: Povolení interní sériové smyčky [1]: Povolení SYSREF generovaného FPGA [3:2]: Vyhrazeno

 

Signál	Směr	Popis
Mimo pásmo (OOB) a Stav
rx_patchk_data_error[LINK-1:0]	Výstup	Když je tento signál aktivován, znamená to, že kontrola vzoru detekovala chybu.
rx_link_error[LINK-1:0]	Výstup	Když je tento signál aktivován, znamená to, že JESD204C RX IP potvrdilo přerušení.
tx_link_error[LINK-1:0]	Výstup	Když je tento signál uplatněn, znamená to, že JESD204C TX IP potvrdilo přerušení.
emb_lock_out	Výstup	Když je tento signál aktivován, znamená to, že JESD204C RX IP dosáhl uzamčení EMB.
sh_lock_out	Výstup	Když je tento signál aktivován, znamená to, že synchronizační hlavička JESD204C RX IP je uzamčena.

 

Signál	Směr	Popis
Streamování Avalonu
rx_avst_valid[LINK-1:0]	Vstup	Označuje, zda převodník sampdata do aplikační vrstvy jsou platná nebo neplatná. 0: Data jsou neplatná 1: Údaje jsou platné
rx_avst_data[(TOTAL_SAMPLE*N) -1:0 ]	Vstup	Konvertor sampdata do aplikační vrstvy.

F-Tile JESD204C Design Přample Řídicí registry

Design F-Tile JESD204C exampRegistry le v bloku ED Control používají byte-addressing (32 bitů).

Tabulka 16. Design Přample Mapa adresy
Tyto 32bitové blokové registry ED Control jsou v doméně mgmt_clk.

Komponent	Adresa
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Ovládání SPI	0x0102_0000 – 0x0102_001F
Ovládání PIO	0x0102_0020 – 0x0102_002F
Stav PIO	0x0102_0040 – 0x0102_004F
Resetujte sekvencer 0	0x0102_0100 – 0x0102_01FF
Resetujte sekvencer 1	0x0102_0200 – 0x0102_02FF
ED Control	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tabulka 17. Registrovat typ a definice přístupu
Tato tabulka popisuje typ přístupu k registru pro IP adresy Intel FPGA.

Typ přístupu	Definice
RO/V	Software pouze pro čtení (žádný vliv na zápis). Hodnota se může lišit.
RW	Software přečte a vrátí aktuální bitovou hodnotu. Software zapíše a nastaví bit na požadovanou hodnotu.
RW1C	Software přečte a vrátí aktuální bitovou hodnotu. Software zapíše 0 a nemá žádný účinek. Software zapíše 1 a vymaže bit na 0, pokud byl bit hardwarově nastaven na 1. Hardware nastaví bit na 1. Vymazání softwaru má vyšší prioritu než nastavení hardwaru.

Tabulka 18. Mapa adres ovládání ED

Offset	Registrovat jméno
0x00	rst_ctl
0x04	rst_sts0
pokračování…

Offset	Registrovat jméno
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabulka 19. Řídicí a stavové registry řídicího bloku ED

Byte Offset	Rejstřík	Jméno	Přístup	Resetovat	Popis
0x00	rst_ctl	rst_assert	RW	0x0	Resetovat ovládání. [0]: Zapište 1 pro potvrzení resetu. (hw_rst) Napiš 0 znovu, aby se reset zrušil. [31:1]: Vyhrazeno.
0x04	rst_sts0	rst_status	RO/V	0x0	Resetovat stav. [0]: Stav jádra PLL uzamčen. [31:1]: Vyhrazeno.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Stav detekce hran SYSREF pro interní nebo externí generátor SYSREF. [0]: Hodnota 1 Označuje, že pro operaci podtřídy 1 byla zjištěna náběžná hrana SYSREF. Software může zapsat 1, aby vymazal tento bit, aby umožnil novou detekci hrany SYSREF. [31:1]: Vyhrazeno.
0x40	sysref_ctl	sysref_contr ol	RW	Duplexní datová cesta One-shot: 0x00080	ovládání SYSREF. Viz Tabulka 10 na straně 17, kde najdete další informace o použití tohoto registru.
				Periodické:	Poznámka: Hodnota resetu závisí na
				0x00081	typ SYSREF a F-Tile
				Gapped - periodické:	Nastavení parametru datové cesty IP JESD204C.
				0x00082
				TX nebo RX data
				cesta
				Jeden výstřel:
				0x00000
				Periodické:
				0x00001
				Mezera-
				periodický:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Stav SYSREF. Tento registr obsahuje nejnovější nastavení periody SYSREF a pracovního cyklu interního generátoru SYSREF. Viz Tabulka 9 na straně 16 pro právní hodnotu období SYSREF a pracovního cyklu.
pokračování…

Byte Offset	Rejstřík	Jméno	Přístup	Resetovat	Popis
					[8:0]: perioda SYSREF. Když je hodnota 0xFF, Perioda SYSREF = 255 Když je hodnota if 0x00, perioda SYSREF = 256. [17:9]: Pracovní cyklus SYSREF. [31:18]: Vyhrazeno.
0x80	tst_ctl	tst_control	RW	0x0	Testovací kontrola. Tento registr použijte k povolení různých testovacích vzorů pro generátor vzorů a kontrolu. [1:0] = Vyhrazené pole [2] = ramp_test_ctl 1'b0 = Aktivuje generátor vzorů PRBS a kontrolu 1'b1 = Umožňuje ramp generátor vzorů a kontrola [31:3]: Vyhrazeno.
0x8c	tst_err0	tst_error	RW1C	0x0	Příznak chyby pro Link 0. Pokud je bit 1'b1, znamená to, že došlo k chybě. Před zápisem 1'b1 do příslušného bitu, abyste vymazali příznak chyby, měli byste chybu vyřešit. [0] = Chyba kontroly vzoru [1] = tx_link_error [2] = rx_link_error [3] = Chyba kontroly vzoru příkazu [31:4]: Rezervováno.

Historie revizí dokumentu pro F-Tile JESD204C Intel FPGA IP Design Example Uživatelská příručka

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
2021.10.11	21.3	1.0.0	Počáteční vydání.

Dokumenty / zdroje

intel F-Tile JESD204C Intel FPGA IP Design Example [pdfUživatelská příručka F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Přample, Design Přample

Reference

• Uživatelská příručka