„F-Tile JESD204C Intel FPGA IP Design Example

Apie „F-Tile JESD204C Intel® FPGA IP Design Example Vartotojo vadovas

Šiame vartotojo vadove pateikiamos funkcijos, naudojimo gairės ir išsamus dizaino aprašymas, pvzamples F-Tile JESD204C Intel® FPGA IP naudojant Intel Agilex™ įrenginius.

Numatyta auditorija

Šis dokumentas skirtas:

• Projektavimo architektas atliks IP pasirinkimą sistemos lygio projektavimo planavimo etape
• Aparatūros dizaineriai integruodami IP į savo sistemos lygio dizainą
• Patvirtinimo inžinieriai sistemos lygio modeliavimo ir aparatinės įrangos patvirtinimo etape

Susiję dokumentai
Šioje lentelėje išvardyti kiti informaciniai dokumentai, susiję su F-Tile JESD204C Intel FPGA IP.

1 lentelė. Susiję dokumentai

Nuoroda	Aprašymas
F-Tile JESD204C Intel FPGA IP vartotojo vadovas	Pateikiama informacija apie F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP laidos pastabos	Išvardija F-Tile JESD204C F-Tile JESD204C konkrečiame leidime atlikti pakeitimus.
„Intel Agilex“ įrenginio duomenų lapas	Šiame dokumente aprašomos „Intel Agilex“ įrenginių elektrinės charakteristikos, perjungimo charakteristikos, konfigūracijos specifikacijos ir laikas.

Akronimai ir žodynas

2 lentelė. Akronimų sąrašas

Akronimas	Išsiplėtimas
LEMC	Vietinis išplėstinis kelių blokų laikrodis
FC	Kadro laikrodžio dažnis
ADC	Analoginis skaitmeninis keitiklis
DAC	Skaitmeninis-analoginis keitiklis
DSP	Skaitmeninio signalo procesorius
TX	Siųstuvas
RX	Imtuvas

Akronimas	Išsiplėtimas
DLL	Duomenų ryšio sluoksnis
ĮSA	Kontrolės ir būsenos registras
CRU	Laikrodžio ir nustatymo iš naujo įrenginys
ISR	Nutraukti paslaugų rutiną
FIFO	Pirmas-pirmas-išeina
SERDES	Serializer Deserializer
ECC	Klaida taisant kodą
FEC	Persiųsti klaidos taisymą
SERR	Vienos klaidos aptikimas (ECC, taisoma)
DERR	Dvigubo klaidų aptikimas (ECC, mirtinas)
PRBS	Pseudoatsitiktinė dvejetainė seka
MAC	Medijos prieigos valdiklis. MAC apima protokolo posluoksnį, transportavimo sluoksnį ir duomenų ryšio sluoksnį.
PHY	Fizinis sluoksnis. PHY paprastai apima fizinį sluoksnį, SERDES, tvarkykles, imtuvus ir CDR.
PCS	Fizinio kodavimo posluoksnis
PMA	Fizinis vidutinis prisirišimas
UBR	RX buferio delsa
UI	Vieneto intervalas = serijinio bito trukmė
UBR skaičius	RX buferio uždelsimas vėliausiai atvyksta į juostą
UBR poslinkis	RX buferio delsos išleidimo galimybė
SH	Sinchronizuoti antraštę
TL	Transporto sluoksnis
EMIB	Integruotas kelių dydžių sujungimo tiltas

3 lentelė. Žodynėlių sąrašas

Terminas	Aprašymas
Konverterio įrenginys	ADC arba DAC keitiklis
Loginis įrenginys	FPGA arba ASIC
oktetas	8 bitų grupė, naudojama kaip įvestis į 64/66 koduotuvą ir išvestis iš dekoderio
Nukošti	4 bitų rinkinys, kuris yra pagrindinis JESD204C specifikacijų darbinis vienetas
Blokuoti	66 bitų simbolis, sukurtas naudojant 64/66 kodavimo schemą
Linijos tarifas	Efektyvi nuoseklaus ryšio duomenų perdavimo sparta Juostos linijos dažnis = (Mx Sx N'x 66/64 x FC) / L
Laikrodžio nuoroda	Nuorodos laikrodis = juostos linijos greitis/66.
Rėmas	Iš eilės einančių oktetų rinkinys, kuriame kiekvieno okteto padėtis gali būti identifikuojama pagal kadro išlygiavimo signalą.
Rėmo laikrodis	Sistemos laikrodis, veikiantis kadrų dažniu, kuris turi būti 1x ir 2x nuorodos laikrodis.

Terminas	Aprašymas
Sampmažiau už kadro laikrodį	Samples per laikrodį, bendra sampkeitiklio įrenginio rėmo laikrodis.
LEMC	Vidinis laikrodis, naudojamas išplėsto kelių blokų riboms sulygiuoti tarp juostų ir į išorines nuorodas (SYSREF arba 1 poklasis).
0 poklasis	Nėra deterministinio delsos palaikymo. Duomenys turėtų būti nedelsiant perduodami imtuve, keičiant juostą į juostą.
1 poklasis	Deterministinė delsa naudojant SYSREF.
Daugiataškis saitas	Įrenginių sąsajos su 2 ar daugiau keitiklių įrenginių.
64B/66B kodavimas	Linijos kodas, kuris susieja 64 bitų duomenis į 66 bitus, kad sudarytų bloką. Bazinio lygio duomenų struktūra yra blokas, kuris prasideda 2 bitų sinchronizavimo antrašte.

4 lentelė. Simboliai

Terminas	Aprašymas
L	Juostų skaičius viename keitiklio įrenginyje
M	Konverterių skaičius viename įrenginyje
F	Oktetų skaičius kadre vienoje juostoje
S	s skaičiusampmažiau perduodamas vienam keitikliui per kadro ciklą
N	Konverterio skiriamoji geba
N'	Bendras bitų skaičius per sample vartotojo duomenų formatu
CS	Valdymo bitų skaičius per konversiją sample
CF	Kontrolinių žodžių skaičius per kadro laikrodžio laikotarpį vienoje nuorodoje
HD	Didelio tankio vartotojo duomenų formatas
E	Kelių blokų skaičius išplėstiniame kelių blokų bloke

„F-Tile JESD204C Intel FPGA IP Design Example Greitos pradžios vadovas

F-Tile JESD204C Intel FPGA IP dizainas, pvzamp„Intel Agilex“ įrenginiams skirtas les turi imituojantį bandymų stendą ir aparatinės įrangos dizainą, palaikantį kompiliavimą ir aparatinės įrangos testavimą.
Galite sukurti F-Tile JESD204C dizainą, pvzamples per IP katalogą Intel Quartus® Prime Pro Edition programinėje įrangoje.

1 pav. Vystymas Stages, skirtas Design Example

Dizainas Pvzample blokinė diagrama

2 pav. F-Tile JESD204C dizainas Exampaukšto lygio blokinė diagrama

Dizainas, pvzample susideda iš šių modulių:

• Platform Designer sistema
  • F-Tile JESD204C Intel FPGA IP
  • JTAG iki Avalon Master tilto
  • Lygiagretus I/O (PIO) valdiklis
  • Serial Port Interface (SPI) – pagrindinis modulis – IOPLL
  • SYSREF generatorius
  • Example Design (ED) valdymo CSR
  • Iš naujo nustatyti sekvenerius
• Sistema PLL
• Šablonų generatorius
• Šablonų tikrintuvas

5 lentelė. Dizainas Pvzample Moduliai

Komponentai	Aprašymas
Platform Designer sistema	„Platform Designer“ sistema sukuria „F-Tile JESD204C“ IP duomenų kelią ir palaikomus periferinius įrenginius.
F-Tile JESD204C Intel FPGA IP	Šiame „Platform Designer“ posistemyje yra TX ir RX F-Tile JESD204C IP, sukurti kartu su dvipusiu PHY.
JTAG iki Avalon Master tilto	Šis tiltas suteikia sistemos konsolės pagrindinio kompiuterio prieigą prie su atmintimi susieto IP projekte per JTAG sąsaja.
Lygiagretus I/O (PIO) valdiklis	Šis valdiklis suteikia atminties sąsają, skirtą sampbendrosios paskirties įvesties/išvesties prievadus.
SPI meistras	Šis modulis tvarko nuoseklų konfigūracijos duomenų perdavimą į SPI sąsają keitiklio gale.
SYSREF generatorius	SYSREF generatorius naudoja ryšio laikrodį kaip atskaitos laikrodį ir generuoja SYSREF impulsus F-Tile JESD204C IP. Pastaba: Šis dizainas, pvzample naudoja SYSREF generatorių, kad parodytų dvipusį F-Tile JESD204C IP nuorodos inicijavimą. F-Tile JESD204C 1 poklasio sistemos lygio programoje turite sugeneruoti SYSREF iš to paties šaltinio kaip ir įrenginio laikrodis.
IOPLL	Šis dizainas, pvzample naudoja IOPLL, kad sugeneruotų vartotojo laikrodį duomenims perduoti į F-Tile JESD204C IP.
ED valdymo CSR	Šis modulis suteikia SYSREF aptikimo valdymą ir būseną bei bandymo modelio valdymą ir būseną.
Iš naujo nustatyti sekvenerius	Šis dizainas, pvzample susideda iš 2 atstatymo sekvencerių: Nustatyti iš naujo 0 seka – iš naujo nustato TX/RX Avalon® srautinio perdavimo domeną, Avalon atminties susietą domeną, pagrindinį PLL, TX PHY, TX branduolį ir SYSREF generatorių. Reset Sequence 1 – iš naujo nustato RX PHY ir RX branduolį.
Sistema PLL	Pagrindinis F-tile standžiojo IP ir EMIB kirtimo laikrodžio šaltinis.
Šablonų generatorius	Šablonų generatorius generuoja PRBS arba ramp modelis.
Šablonų tikrintuvas	Šablonų tikrintuvas patikrina PRBS arba ramp gautas šablonas ir pažymi klaidą, kai nustato duomenų neatitikimą sample.

Programinės įrangos reikalavimai

„Intel“ naudoja šią programinę įrangą, kad išbandytų dizainą, pvzamples Linux sistemoje:

• „Intel Quartus Prime Pro Edition“ programinė įranga
• Questa*/ModelSim* arba VCS*/VCS MX simuliatorius

Dizaino generavimas

Norėdami sukurti dizainą, pvzample iš IP parametrų rengyklės:

1. Sukurkite projektą, skirtą „Intel Agilex F-tile“ įrenginių šeimai, ir pasirinkite norimą įrenginį.
2. IP kataloge, Įrankiai ➤ IP katalogas, pasirinkite F-Tile JESD204C Intel FPGA IP.
3. Nurodykite savo pasirinktinio IP varianto aukščiausio lygio pavadinimą ir aplanką. Spustelėkite Gerai. Parametrų rengyklė prideda aukščiausio lygio .ip file automatiškai į dabartinį projektą. Jei būsite paraginti rankiniu būdu pridėti .ip file prie projekto spustelėkite Projektas ➤ Pridėti / pašalinti Files projekte, kad pridėtumėte file.
4. Pagal Exampskirtuke Dizainas nurodykite dizainą pvzample parametrus, kaip aprašyta Design Example Parameters.
5. Spustelėkite Generuoti example Dizainas.

Programinė įranga sukuria visą dizainą files pakatalogiuose. Šie files reikalingos modeliavimui ir kompiliavimui vykdyti.

Dizainas Pvzample Parameters
F-Tile JESD204C Intel FPGA IP parametrų redaktorius apima Example Dizainas skirtuką, kuriame galite nurodyti tam tikrus parametrus prieš generuodami dizainą, pvzample.

6 lentelė. Parametrai, esantys Example Design Tab

Parametras	Parinktys	Aprašymas
Pasirinkite Dizainas	Sistemos konsolės valdymas Nėra	Pasirinkite sistemos konsolės valdiklį, kad pasiektumėte dizaino pvzample duomenų kelią per sistemos konsolę.
Modeliavimas	Įjungti išjungti	Įjunkite, kad IP sugeneruotų reikiamą files dizaino modeliavimui pvzample.
Sintezė	Įjungti išjungti	Įjunkite, kad IP sugeneruotų reikiamą file„Intel Quartus Prime“ kompiliavimui ir aparatinės įrangos demonstravimui.
HDL formatu (modeliavimui)	Verilog VDHL	Pasirinkite RTL HDL formatą files modeliavimui.
HDL formatu (sintezei)	Tik Verilog	Pasirinkite RTL HDL formatą files sintezei.

Parametras	Parinktys	Aprašymas
Sukurkite 3 laidų SPI modulį	Įjungti išjungti	Įjunkite, kad įjungtumėte 3 laidų SPI sąsają, o ne 4 laidą.
Sysref režimas	Vienas šūvis Periodinis Periodinis tarpas	Pasirinkite, ar norite, kad SYSREF išlygiavimas būtų vieno kadro impulso režimas, periodinis ar periodinis, atsižvelgiant į jūsų dizaino reikalavimus ir laiko lankstumą. Vieno kadro – pasirinkite šią parinktį, kad įjungtumėte SYSREF vieno kadro impulsų režimą. Sysref_ctrl[17] registro bito reikšmė yra 0. Kai F-Tile JESD204C IP iš naujo nustatomas, pakeiskite sysref_ctrl[17] registro reikšmę nuo 0 iki 1, tada į 0, kad gautumėte vienkartinį SYSREF impulsą. Periodinis – SYSREF periodiniu režimu turi 50:50 darbo ciklą. SYSREF laikotarpis yra E*SYSREF_MULP. Periodinis tarpas – SYSREF turi programuojamą 1 ryšio laikrodžio ciklo detalumo darbo ciklą. SYSREF laikotarpis yra E*SYSREF_MULP. Norint nustatyti už diapazono darbo ciklą, SYSREF generavimo blokas turėtų automatiškai nustatyti 50:50 darbo ciklą. Žr SYSREF Generatorius daugiau informacijos apie SYSREF laikotarpį.
Pasirinkite lentą	Nėra	Pasirinkite dizaino plokštę, pvzample. Nėra – ši parinktis neįtraukia dizaino techninės įrangos aspektų, pvzample. Visi kaiščių priskyrimai bus nustatyti į virtualius kaiščius.
Bandymo šablonas	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Pasirinkite šablonų generatorių ir tikrintuvo bandymo šabloną. Šablonų generatorius – JESD204C palaiko PRBS šablonų generatorių per duomenų sekample. Tai reiškia, kad duomenų plotis yra N+CS parinktis. PRBS šablonų generatorius ir tikrintuvas yra naudingi kuriant duomenisampbe stimulo testavimui ir jis nesuderinamas su PRBS bandymo režimu ADC/DAC keitiklyje. Ramp Šablonų generatorius – JESD204C nuorodos sluoksnis veikia normaliai, bet vėliau transportavimas išjungtas ir įvestis iš formatuotojo nepaisoma. Kiekviena juosta perduoda identišką okteto srautą, kuris didėja nuo 0x00 iki 0xFF, o tada kartojasi. Ramp modelio testą įgalina prbs_test_ctl. PRBS šablonų tikrintuvas – JESD204C PRBS kodavimo įrenginys sinchronizuojasi savaime ir tikimasi, kad kai IP šerdis gali iššifruoti ryšį, kodavimo pradinė dalis jau bus sinchronizuota. PRBS kodavimo sėkla užtruks 8 oktetus, kad būtų pradėtas savaime. Ramp Šablonų tikrintuvas – JESD204C kodavimas sinchronizuojasi savaime ir tikimasi, kad kai IP šerdis gali iššifruoti ryšį, kodavimo pradinė dalis jau yra sinchronizuota. Pirmasis galiojantis oktetas įkeliamas kaip ramp pradinė vertė. Tolesni duomenys turi padidėti iki 0xFF ir perkelti į 0x00. Ramp modelio tikrintuvas turėtų patikrinti, ar visose juostose nėra vienodo rašto.
Įgalinti vidinį nuoseklųjį grįžtamąjį ryšį	Įjungti išjungti	Pasirinkite vidinį nuoseklųjį atgalinį ryšį.
Įgalinti komandų kanalą	Įjungti išjungti	Pasirinkite komandų kanalo šabloną.

Katalogo struktūra
F-Tile JESD204C dizainas, pvzample kataloguose yra sugeneruota files dizainui, pvzamples.

3 pav. Katalogo struktūra F-Tile JESD204C Intel Agilex Design Example

7 lentelė. Katalogas Files

Aplankai	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simuliacija/mentorius	modelsim_sim.tcl tb_top_waveform.do
simuliacija/konspektai	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Dizaino modeliavimas Example Testbench

Dizainas, pvzample testbench imituoja jūsų sukurtą dizainą.

4 pav. Procedūra

Norėdami imituoti dizainą, atlikite šiuos veiksmus:

1. Pakeiskite darbo katalogą įample_design_directory>/simuliacija/ .
2. Komandinėje eilutėje paleiskite modeliavimo scenarijų. Žemiau esančioje lentelėje parodytos komandos, leidžiančios paleisti palaikomus treniruoklius.

Simuliatorius	komandą
Questa / ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (be Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Modeliavimas baigiamas žinutėmis, nurodančiomis, ar paleidimas buvo sėkmingas, ar ne.

5 pav. Sėkmingas modeliavimas
Šiame paveikslėlyje parodytas sėkmingas VCS simuliatoriaus modeliavimo pranešimas.

Sudarant dizaino egzample

Norėdami sudaryti tik rinkinį, exampprojekte, atlikite šiuos veiksmus:

1. Užtikrinti kompiliacijos dizainą, pvzample karta baigta.
2. „Intel Quartus Prime Pro Edition“ programinėje įrangoje atidarykite „Intel Quartus Prime Pro Edition“ projektąample_ design_ directory>/ed/quartus.
3. Meniu Apdorojimas spustelėkite Pradėti kompiliavimą.

Išsamus F-Tile JESD204C Design Ex. aprašymasample

F-Tile JESD204C dizainas, pvzample demonstruoja duomenų srautinio perdavimo funkcionalumą naudojant atgalinio ryšio režimą.
Galite nurodyti savo pasirinktus parametrų nustatymus ir sugeneruoti dizainą pvzample.
Dizainas, pvzample galima tik dvipusio spausdinimo režimu ir Base, ir PHY variantams. Galite pasirinkti tik bazę arba tik PHY variantą, tačiau IP sugeneruotų dizainą, pvzample ir Base, ir PHY.

Pastaba:  Kai kurioms didelės duomenų perdavimo spartos konfigūracijoms gali nepavykti nustatyti laiko. Kad išvengtumėte laiko nustatymo gedimo, apsvarstykite galimybę F-Tile JESD204C Intel FPGA IP parametrų rengyklės skirtuke Konfigūracijos nurodyti mažesnę kadrų laikrodžio dažnio daugiklio (FCLK_MULP) reikšmę.

Sistemos komponentai

F-Tile JESD204C dizainas, pvzample teikia programine įranga pagrįstą valdymo srautą, kuris naudoja kietąjį valdymo bloką su sistemos konsolės palaikymu arba be jo.

Dizainas, pvzample leidžia automatiškai susieti vidinį ir išorinį atgalinio ryšio režimus.

JTAG iki Avalon Master Bridge
JTAG „Avalon Master Bridge“ suteikia ryšį tarp pagrindinės sistemos, kad būtų galima pasiekti atmintyje susietą F-Tile JESD204C IP ir periferinio IP valdymo ir būsenos registrus per J.TAG sąsaja.

6 pav. Sistema su JTAG iki Avalon Master Bridge Core

Pastaba:  Sistemos laikrodis turi būti bent 2 kartus greitesnis nei JTAG laikrodis. Šios konstrukcijos sistemos laikrodis yra mgmt_clk (100 MHz), pvzample.

Lygiagreti I/O (PIO) šerdis
Lygiagrečios įvesties/išvesties (PIO) branduolys su Avalon sąsaja suteikia atmintimi susietą sąsają tarp Avalon atmintimi susieto pavaldinio prievado ir bendrosios paskirties įvesties/išvesties prievadų. Įvesties / išvesties prievadai jungiami arba prie lusto vartotojo logikos, arba prie įvesties / išvesties kaiščių, jungiančių prie FPGA nepriklausančių įrenginių.

7 pav. PIO branduolys su įvesties prievadais, išvesties prievadais ir IRQ palaikymu
Pagal numatytuosius nustatymus platformos dizainerio komponentas išjungia paslaugų linijos nutraukimą (IRQ).

PIO įvesties/išvesties prievadai yra priskirti aukščiausio lygio HDL file (io_ būsena įvesties prievadams, io_ valdymas išvesties prievadams).

Toliau pateiktoje lentelėje aprašomas būsenos ir valdymo įvesties/išvesties prievadų signalo prijungimas prie kūrimo rinkinio DIP jungiklio ir LED.

8 lentelė. PIO Core I/O prievadai

Uostas	Bit	Signalas
Out_port	0	USER_LED SPI programavimas atliktas
	31:1	Rezervuota
In_port	0	USER_DIP vidinė nuosekliosios kilpos įgalinimas Išjungta = 1 Įjungta = 0
	1	USER_DIP FPGA sugeneruotas SYSREF įjungimas išjungtas = 1 Įjungta = 0
	31:2	Rezervuota.

SPI meistras
Pagrindinis SPI modulis yra standartinis platformos dizainerio komponentas IP katalogo standartinėje bibliotekoje. Šis modulis naudoja SPI protokolą, kad palengvintų išorinių keitiklių konfigūravimą (pvz.,ample, ADC, DAC ir išorinių laikrodžių generatoriai) per struktūrizuotą registro erdvę šiuose įrenginiuose.

SPI pagrindinis kompiuteris turi „Avalon“ atminties susietą sąsają, kuri jungiasi prie „Avalon“ pagrindinio įrenginio (JTAG iki „Avalon“ pagrindinio tilto) per „Avalon“ atminties susietą jungtį. SPI pagrindinis kompiuteris gauna konfigūracijos instrukcijas iš „Avalon“ pagrindinio įrenginio.

Pagrindinis SPI modulis valdo iki 32 nepriklausomų SPI pavaldinių. SCLK perdavimo sparta sukonfigūruota 20 MHz (dalinama iš 5).
Šis modulis sukonfigūruotas 4 laidų, 24 bitų pločio sąsajai. Jei pasirenkama parinktis Generuoti 3 laidų SPI modulį, sukuriamas papildomas modulis, kuris konvertuoja SPI pagrindinio įrenginio 4 laidų išvestį į 3 laidų.

IOPLL
IOPLL generuoja laikrodį, reikalingą frame_clk ir link_clk generavimui. PLL atskaitos laikrodis yra konfigūruojamas, bet ribojamas iki 33 duomenų perdavimo spartos / koeficiento.

• Dėl dizaino, pvzample, kuris palaiko 24.33024 Gbps duomenų perdavimo spartą, kadrų_clk ir link_clk laikrodžio dažnis yra 368.64 MHz.
• Dėl dizaino, pvzample, kuris palaiko 32 Gbps duomenų perdavimo spartą, kadrų_clk ir link_clk laikrodžio dažnis yra 484.848 MHz.

SYSREF generatorius
SYSREF yra kritinis laiko signalas duomenų keitikliams su F-Tile JESD204C sąsaja.

SYSREF generatorius projekte, pvzample naudojamas tik dvipusio JESD204C IP nuorodos inicijavimo demonstravimo tikslais. JESD204C 1 poklasio sistemos lygio programoje turite sugeneruoti SYSREF iš to paties šaltinio kaip ir įrenginio laikrodis.

F-Tile JESD204C IP atveju SYSREF valdymo registro SYSREF daugiklis (SYSREF_MULP) apibrėžia SYSREF periodą, kuris yra E parametro n sveikasis skaičius.

Turite užtikrinti, kad E*SYSREF_MULP ≤16. Pavyzdžiui,ample, jei E=1, teisinis SYSREF_MULP nustatymas turi būti nuo 1 iki 16, o jei E=3, teisinis SYSREF_MULP nustatymas turi būti nuo 1 iki 5.

Pastaba:  Jei nustatysite už diapazono ribų SYSREF_MULP, SYSREF generatorius nustatys nustatymą į SYSREF_MULP=1.
Example Dizainas skirtukas F-Tile JESD204C Intel FPGA IP parametrų rengyklėje.

9 lentelė. ExampPeriodinis ir tarpinis periodinis SYSREF skaitiklis

E	SYSREF_MULP	SYSREF PERIODAS (E*SYSREF_MULP* 32)	Darbo ciklas	Aprašymas
1	1	32	1..31 (Programuojama)	Periodinis tarpas
1	1	32	16 (Pataisyta)	Periodinis
1	2	64	1..63 (Programuojama)	Periodinis tarpas
1	2	64	32 (Pataisyta)	Periodinis
1	16	512	1..511 (Programuojama)	Periodinis tarpas
1	16	512	256 (Pataisyta)	Periodinis
2	3	19	1..191 (Programuojama)	Periodinis tarpas
2	3	192	96 (Pataisyta)	Periodinis
2	8	512	1..511 (Programuojama)	Periodinis tarpas
2	8	512	256 (Pataisyta)	Periodinis
2	9 (Neteisėtas)	64	32 (Pataisyta)	Periodinis tarpas
2	9 (Neteisėtas)	64	32 (Pataisyta)	Periodinis

 

10 lentelė. SYSREF valdymo registrai
Galite dinamiškai perkonfigūruoti SYSREF valdymo registrus, jei registro nustatymas skiriasi nuo parametro, kurį nurodėte kurdami dizainą, pvz.ample. Prieš iš naujo nustatant F-Tile JESD204C Intel FPGA IP, sukonfigūruokite SYSREF registrus. Jei pasirinksite išorinį SYSREF generatorių per
sysref_ctrl[7] registro bitas, galite nepaisyti SYSREF tipo, daugiklio, darbo ciklo ir fazės nustatymų.

Bitai	Numatytoji reikšmė	Aprašymas
sysref_ctrl[1:0]	2'b00: vienas šūvis 2'b01: periodiškai 2'b10: periodinis tarpas	SYSREF tipas. Numatytoji reikšmė priklauso nuo SYSREF režimo nustatymo Example Dizainas skirtuką F-Tile JESD204C Intel FPGA IP parametrų rengyklėje.
sysref_ctrl[6:2]	5'b00001	SYSREF daugiklis. Šis SYSREF_MULP laukas taikomas periodiniam ir periodiniam SYSREF tipui. Turite sukonfigūruoti daugiklio reikšmę, kad įsitikintumėte, jog E*SYSREF_MULP reikšmė yra nuo 1 iki 16, kad F-Tile JESD204C IP nebūtų nustatytas iš naujo. Jei E*SYSREF_MULP reikšmė nepatenka į šį diapazoną, daugiklio reikšmė yra numatytoji 5'b00001.
sysref_ctrl[7]	Dvipusis duomenų kelias: 1'b1 Simplex TX arba RX duomenų kelias: 1'b0	Pasirinkite SYSREF. Numatytoji reikšmė priklauso nuo duomenų kelio nustatymo, esančio Pvzample Dizainas skirtukas F-Tile JESD204C Intel FPGA IP parametrų rengyklėje. 0: Simplex TX arba RX (išorinis SYSREF) 1: dvipusis (vidinis SYSREF)
sysref_ctrl[16:8]	9 val	SYSREF darbo ciklas, kai SYSREF tipas yra periodinis arba periodinis. Prieš iš naujo nustatant F-Tile JESD204C IP, turite sukonfigūruoti darbo ciklą. Didžiausia reikšmė = (E*SYSREF_MULP*32)-1 PavyzdžiuiampLe: 50 % darbo ciklas = (E*SYSREF_MULP*32)/2 Darbo ciklas pagal numatytuosius nustatymus yra 50%, jei nekonfigūruojate šio registro lauko arba sukonfigūruojate registro lauką, kad jis būtų 0 arba didesnis nei didžiausia leidžiama reikšmė.
sysref_ctrl[17]	1'b0	Rankinis valdymas, kai SYSREF tipas yra vienkartinis. Parašykite 1, kad nustatytumėte aukštą SYSREF signalą. Parašykite 0, kad nustatytumėte žemą SYSREF signalą. Norėdami sukurti SYSREF impulsą vieno kadro režimu, turite parašyti 1, tada 0.
sysref_ctrl[31:18]	22 val	Rezervuota.

Iš naujo nustatyti sekos
Šis dizainas, pvzample susideda iš dviejų iš naujo nustatytų sekvencerių:

• Nustatyti iš naujo 0 seka – iš naujo nustato TX/RX Avalon srautinio perdavimo domeną, Avalon atminties susietą domeną, pagrindinį PLL, TX PHY, TX branduolį ir SYSREF generatorių.
• Reset Sequence 1 – iš naujo nustato RX PHY ir RX Core.

3 laidų SPI
Šis modulis yra neprivalomas norint konvertuoti SPI sąsają į 3 laidų.

Sistema PLL
„F-tile“ turi tris integruotos sistemos PLL. Šios sistemos PLL yra pagrindinis kietojo IP (MAC, PCS ir FEC) ir EMIB kirtimo laikrodžio šaltinis. Tai reiškia, kad kai naudojate sistemos PLL laikrodžio režimą, blokai nėra laikomi PMA laikrodžiu ir nepriklauso nuo laikrodžio, gaunamo iš FPGA šerdies. Kiekviena sistemos PLL generuoja tik laikrodį, susietą su viena dažnio sąsaja. Pavyzdžiui,ample, jums reikia dviejų sistemos PLL, kad viena sąsaja veiktų 1 GHz dažniu ir viena sąsaja 500 MHz dažniu. Sistemos PLL naudojimas leidžia naudoti kiekvieną juostą atskirai, nekeičiant juostos laikrodžio, turinčio įtakos gretimai eismo juostai.
Kiekviena sistemos PLL gali naudoti bet kurį iš aštuonių FGT atskaitos laikrodžių. Sistemos PLL gali bendrai naudoti atskaitos laikrodį arba turėti skirtingus atskaitos laikrodžius. Kiekviena sąsaja gali pasirinkti, kurią sistemos PLL naudoja, tačiau pasirinkus ji yra fiksuota, nekonfigūruojama naudojant dinaminę perkonfigūraciją.

Susijusi informacija
F-tile architektūra ir PMA ir FEC Direct PHY IP vartotojo vadovas

Daugiau informacijos apie sistemos PLL laikrodžio režimą Intel Agilex F-tile įrenginiuose.

Šablonų generatorius ir tikrintuvas
Šablonų generatorius ir tikrintuvas yra naudingi kuriant duomenisampir stebėjimą bandymų tikslais.
11 lentelė. Palaikomų šablonų generatorius

Šablonų generatorius	Aprašymas
PRBS modelio generatorius	F-Tile JESD204C dizainas, pvzample PRBS šablonų generatorius palaiko tokį daugianario laipsnį: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp modelio generatorius	Ramp modelio vertė didėja 1 kiekvienai sekančiai sample, kurio generatoriaus plotis yra N, ir pasikeičia iki 0, kai visi bitai yra sample yra 1. Įjunkite ramp šablonų generatorius, įrašydami ED valdymo bloko tst_ctl registro bitą nuo 1 iki 2.
Komandinis kanalas ramp modelio generatorius	F-Tile JESD204C dizainas, pvzample palaiko komandų kanalą ramp modelio generatorius vienai juostai. Ramp modelio reikšmė didėja 1 už 6 komandų žodžių bitus. Pradinė sėkla yra žingsnio modelis visose juostose.

12 lentelė. Palaikomų šablonų tikrintuvas

Šablonų tikrintuvas	Aprašymas
PRBS modelio tikrintuvas	Kai F-Tile JESD204C IP pasiekia iškrypimo išlygiavimą, šablono tikrintuvo šifravimo sėkla sinchronizuojasi savaime. Šablonų tikrintuvui reikia 8 oktetų, kad kodavimo sėkla savaime sinchronizuotųsi.
Ramp modelio tikrintuvas	Pirmieji galiojantys duomenys sample kiekvienam keitikliui (M) įkeliama kaip pradinė r reikšmėamp modelis. Vėlesni duomenys samples vertės turi padidėti 1 per kiekvieną laikrodžio ciklą iki maksimumo ir tada pereiti iki 0.

Šablonų tikrintuvas	Aprašymas
	Pavyzdžiui,ample, kai S=1, N=16 ir WIDTH_MULP = 2, duomenų plotis vienam keitikliui yra S * WIDTH_MULP * N = 32. Didžiausias duomenų kiekis sample reikšmė yra 0xFFFF. Ramp šablonų tikrintuvas patikrina, ar visuose keitikliuose gaunami identiški šablonai.
Komandinis kanalas ramp modelio tikrintuvas	F-Tile JESD204C dizainas, pvzample palaiko komandų kanalą ramp modelio tikrintuvas. Pirmasis gautas komandos žodis (6 bitai) įkeliamas kaip pradinė reikšmė. Vėlesni komandų žodžiai toje pačioje juostoje turi padidėti iki 0x3F ir perkelti į 0x00. Komandos kanalas ramp modelio tikrintuvas patikrina ramp raštai visose juostose.

F-Tile JESD204C TX ir RX IP
Šis dizainas, pvzample leidžia konfigūruoti kiekvieną TX/RX vienareikšmiu arba dvipusiu režimu.
Dvipusės konfigūracijos leidžia demonstruoti IP funkcionalumą naudojant vidinį arba išorinį nuoseklųjį atgalinį ryšį. IP CSR nėra optimizuotos, kad būtų galima kontroliuoti IP ir stebėti būseną.

„F-Tile JESD204C Design ExampLe Clock and Reset

F-Tile JESD204C dizainas, pvzample turi laikrodžio ir atstatymo signalų rinkinį.

13 lentelė.Dizainas Pvzample Laikrodžiai

Laikrodžio signalas	Kryptis	Aprašymas
mgmt_clk	Įvestis	LVDS diferencinis laikrodis, kurio dažnis 100 MHz.
refclk_xcvr	Įvestis	Siųstuvo-imtuvo atskaitos laikrodis, kurio duomenų perdavimo spartos dažnis / koeficientas yra 33.
refclk_core	Įvestis	Pagrindinis atskaitos laikrodis, kurio dažnis yra toks pat kaip refclk_xcvr.
in_sysref	Įvestis	SYSREF signalas. Maksimalus SYSREF dažnis yra duomenų perdavimo sparta/(66x32xE).
sysref_out	Išvestis
txlink_clk rxlink_clk	Vidinis	TX ir RX ryšio laikrodis su duomenų perdavimo spartos dažniu/66.
txframe_clk rxframe_clk	Vidinis	TX ir RX kadrų laikrodis su duomenų spartos dažniu/33 (FCLK_MULP=2) TX ir RX kadrų laikrodis su duomenų spartos dažniu/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Vidinis	TX ir RX fazinis laikrodis su duomenų perdavimo spartos dažniu/66 (FCLK_MULP=2) TX ir RX fazių laikrodis visada yra aukštas (1'b1), kai FCLK_MULP=1
spi_SCLK	Išvestis	SPI perdavimo spartos laikrodis, kurio dažnis yra 20 MHz.

Kai įkeliate dizainą, pvzampį FPGA įrenginį, vidinis ninit_done įvykis užtikrina, kad JTAG į Avalon Master tiltą, taip pat visi kiti blokai yra iš naujo nustatyti.

SYSREF generatorius turi savo nepriklausomą atstatymą, kad įterptų tyčinį asinchroninį ryšį tarp txlink_clk ir rxlink_clk laikrodžių. Šis metodas yra išsamesnis imituojant SYSREF signalą iš išorinio laikrodžio lusto.

14 lentelė. Dizainas Pvzample Resets

Iš naujo nustatyti signalą	Kryptis	Aprašymas
global_rst_n	Įvestis	Paspaudimo mygtuko visuotinis atstatymas visiems blokams, išskyrus JTAG iki Avalon Master tilto.
ninit_done	Vidinis	Išvestis iš naujo išleidimo IP, skirta JTAG iki Avalon Master tilto.
edctl_rst_n	Vidinis	ED valdymo bloką iš naujo nustato JTAG iki Avalon Master tilto. Prievadai hw_rst ir global_rst_n neatkuria ED valdymo bloko.
hw_rst	Vidinis	Patvirtinkite ir panaikinkite hw_rst įrašydami į ED valdymo bloko rst_ctl registrą. mgmt_rst_in_n teigia, kai teigiamas hw_rst.
mgmt_rst_in_n	Vidinis	Iš naujo nustatyti „Avalon“ atmintimi susietoms įvairių IP sąsajų ir atstatymo sekcerių įvestims:  j20c_reconfig_reset, skirtas F-Tile JESD204C IP dvipusis vietinis PHY spi_rst_n SPI pagrindiniam kompiuteriui pio_rst_n PIO būsenai ir valdymui Reset_in0 prievadas iš naujo nustatantis sekvenciją 0 ir 1 Global_rst_n, hw_rst arba edctl_rst_n prievadas patvirtina atstatymą mgmt_rst_in_n.
sysref_rst_n	Vidinis	Iš naujo nustatyti SYSREF generatoriaus bloką ED valdymo bloke, naudojant atstatymo sekvencinį 0 reset_out2 prievadą. Atstatymo sekvencijos priemonės 0 reset_out2 prievadas atšaukia atstatymą, jei pagrindinis PLL yra užrakintas.
core_pll_rst	Vidinis	Iš naujo nustato pagrindinį PLL per atstatymo sekvencijos priemonės 0 reset_out0 prievadą. Pagrindinis PLL nustatomas iš naujo, kai patvirtinamas mgmt_rst_in_n atstatymas.
j204c_tx_avs_rst_n	Vidinis	Iš naujo nustato F-Tile JESD204C TX Avalon atminties susietąją sąsają per atstatymo sekvenciją 0. TX Avalon atminties susietoji sąsaja patvirtina, kai teigiama, kad mgmt_rst_in_n.
j204c_rx_avs_rst_n	Vidinis	Iš naujo nustato F-Tile JESD204C TX Avalon atminties susietąją sąsają per atstatymo sekvenciją 1. RX Avalon atminties susietoji sąsaja patvirtina, kai nurodoma mgmt_rst_in_n.
j204c_tx_rst_n	Vidinis	Iš naujo nustato F-Tile JESD204C TX saito ir transportavimo sluoksnius txlink_clk ir txframe_clk domenuose. Atstatymo sekos 0 reset_out5 prievadas iš naujo nustato j204c_tx_rst_n. Šis atstatymas nutraukiamas, jei pagrindinis PLL yra užrakintas ir patvirtinami signalai tx_pma_ready ir tx_ready.
j204c_rx_rst_n	Vidinis	Iš naujo nustato F-Tile JESD204C RX saito ir transportavimo sluoksnius rxlink_clk ir rxframe_clk domenuose.

Iš naujo nustatyti signalą	Kryptis	Aprašymas
		Iš naujo nustatantis sekos 1 reset_out4 prievadą iš naujo nustato j204c_rx_rst_n. Šis atstatymas nutraukiamas, jei užrakintas pagrindinis PLL ir patvirtinami signalai rx_pma_ready ir rx_ready.
j204c_tx_rst_ack_n	Vidinis	Iš naujo nustatykite rankų paspaudimų signalą naudodami j204c_tx_rst_n.
j204c_rx_rst_ack_n	Vidinis	Iš naujo nustatykite rankų paspaudimų signalą naudodami j204c_rx_rst_n.

8 pav. Dizaino laiko diagrama Example Resets

„F-Tile JESD204C Design Example Signalai

15 lentelė. Sistemos sąsajos signalai

Signalas	Kryptis	Aprašymas
Laikrodžiai ir atstatymai
mgmt_clk	Įvestis	100 MHz laikrodis sistemos valdymui.
refclk_xcvr	Įvestis	F-tile UX QUAD ir System PLL atskaitos laikrodis. Atitinka duomenų perdavimo spartą / koeficientą 33.
refclk_core	Įvestis	Pagrindinis PLL atskaitos laikrodis. Taiko tą patį laikrodžio dažnį kaip refclk_xcvr.
in_sysref	Įvestis	SYSREF signalas iš išorinio SYSREF generatoriaus, skirtas JESD204C 1 poklasio įgyvendinimui.
sysref_out	Išvestis	SYSREF signalas, skirtas JESD204C 1 poklasio įgyvendinimui, sukurtas FPGA įrenginio, skirto projektavimui, pvz.amptik nuorodos inicijavimo tikslas.

 

Signalas	Kryptis	Aprašymas
SPI
spi_SS_n[2:0]	Išvestis	Aktyvus žemas, SPI vergo pasirinkimo signalas.
spi_SCLK	Išvestis	SPI serijinis laikrodis.
spi_sdio	Įvestis/išvestis	Išvesties duomenys iš pagrindinio įrenginio į išorinį pavaldinį. Įvesti duomenis iš išorinio pavaldinio į pagrindinį.

Signalas	Kryptis	Aprašymas
Pastaba:Kai įjungta parinktis Generuoti 3 laidų SPI modulį.
spi_MISO Pastaba: Kai parinktis Generuoti 3 laidų SPI modulį neįjungta.	Įvestis	Įvesti duomenis iš išorinio pavaldinio į SPI pagrindinį įrenginį.
spi_MOSI Pastaba: Kai parinktis Generuoti 3 laidų SPI modulį neįjungta.	Išvestis	Išvesties duomenys iš pagrindinio SPI į išorinį vergą.

 

Signalas	Kryptis	Aprašymas
ADC/DAC
tx_serial_data[LINK*L-1:0]	Išvestis	Diferencialiniai didelės spartos nuosekliosios išvesties duomenys į DAC. Laikrodis yra įterptas į nuoseklųjį duomenų srautą.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Įvestis	Diferencialiniai didelės spartos nuosekliosios įvesties duomenys iš ADC. Laikrodis atkuriamas iš serijinio duomenų srauto.
rx_serial_data_n[LINK*L-1:0]

 

Signalas	Kryptis	Aprašymas
Bendrosios paskirties I/O
user_led[3:0]	Išvestis	Nurodo šių sąlygų būseną: [0]: SPI programavimas atliktas [1]: TX nuorodos klaida [2]: RX nuorodos klaida [3]: „Avalon“ srautinio perdavimo duomenų šablonų tikrintuvo klaida
user_dip[3:0]	Įvestis	Vartotojo režimo DIP jungiklio įėjimas: [0]: vidinio nuosekliojo atgalinio ciklo įjungimas [1]: FPGA sugeneruotas SYSREF įjungimas [3:2]: Rezervuota

 

Signalas	Kryptis	Aprašymas
Už juostos ribų (OOB) ir būsena
rx_patchk_data_error[LINK-1:0]	Išvestis	Kai šis signalas patvirtinamas, tai rodo, kad modelio tikrintuvas aptiko klaidą.
rx_link_error[LINK-1:0]	Išvestis	Kai šis signalas patvirtinamas, tai rodo, kad JESD204C RX IP nurodė pertraukimą.
tx_link_error[LINK-1:0]	Išvestis	Kai šis signalas patvirtinamas, tai rodo, kad JESD204C TX IP nurodė pertraukimą.
emb_lock_out	Išvestis	Kai šis signalas patvirtinamas, tai rodo, kad JESD204C RX IP pasiekė EMB užraktą.
sh_lock_out	Išvestis	Kai šis signalas patvirtinamas, tai rodo, kad JESD204C RX IP sinchronizavimo antraštė užrakinta.

 

Signalas	Kryptis	Aprašymas
„Avalon“ transliacija
rx_avst_valid[LINK-1:0]	Įvestis	Nurodo, ar keitiklis samptaikomosios sluoksnio duomenys yra galiojantys arba negaliojantys. 0: duomenys neteisingi 1: Duomenys galioja
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Įvestis	Konverteris sampperkelkite duomenis į programos sluoksnį.

„F-Tile JESD204C Design Example Kontrolės registrai

F-Tile JESD204C dizainas, pvzample registrai ED valdymo bloke naudoja baitų adresavimą (32 bitai).

16 lentelė. Dizainas Pvzample Adreso žemėlapis
Šie 32 bitų ED valdymo blokų registrai yra mgmt_clk domene.

Komponentas	Adresas
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI valdymas	0x0102_0000 – 0x0102_001F
PIO valdymas	0x0102_0020 – 0x0102_002F
PIO būsena	0x0102_0040 – 0x0102_004F
Iš naujo nustatykite sekvenciją 0	0x0102_0100 – 0x0102_01FF
Iš naujo nustatykite sekvenciją 1	0x0102_0200 – 0x0102_02FF
ED valdymas	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP siųstuvas-imtuvas PHY Reconfig	0x0200_0000 – 0x023F_FFFF

17 lentelė. Registro prieigos tipas ir apibrėžimas
Šioje lentelėje aprašomas „Intel“ FPGA IP registro prieigos tipas.

Prieigos tipas	Apibrėžimas
RO/V	Programinė įranga yra tik skaitymo (nėra įtakos rašymui). Vertė gali skirtis.
RW	Programinė įranga nuskaito ir grąžina esamą bitų reikšmę. Programinė įranga įrašo ir nustato bitą į norimą reikšmę.
RW1C	Programinė įranga nuskaito ir grąžina esamą bitų reikšmę. Programinė įranga rašo 0 ir neturi jokio poveikio. Programinė įranga įrašo 1 ir išvalo bitą iki 0, jei aparatinė įranga nustatė bitą į 1. Aparatūra nustato bitą į 1. Programinės įrangos išvalymas turi didesnį prioritetą nei aparatinės įrangos rinkinys.

18 lentelė. ED valdymo adresų žemėlapis

Užskaita	Registruotis Vardas
0x00	rst_ctl
0x04	rst_sts0
tęsėsi…

Užskaita	Registruotis Vardas
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

19 lentelė. ED valdymo bloko valdymo ir būsenos registrai

baitas Užskaita	Registruotis	Vardas	Prieiga	Nustatyti iš naujo	Aprašymas
0x00	rst_ctl	rst_assert	RW	0x0	Iš naujo nustatyti valdiklį. [0]: parašykite 1, kad patvirtintumėte atstatymą. (hw_rst) Dar kartą parašykite 0, kad atšauktumėte atstatymą. [31:1]: Rezervuota.
0x04	rst_sts0	pirmoji būsena	RO/V	0x0	Iš naujo nustatyti būseną. [0]: pagrindinė PLL užrakinta būsena. [31:1]: Rezervuota.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Vidinio arba išorinio SYSREF generatoriaus SYSREF krašto aptikimo būsena. [0]: 1 reikšmė rodo, kad 1 poklasio operacijai aptikta SYSREF kylanti briauna. Programinė įranga gali parašyti 1, kad išvalytumėte šį bitą, kad būtų galima aptikti naują SYSREF kraštą. [31:1]: Rezervuota.
0x40	sysref_ctl	sysref_contr ol	RW	Dvipusis duomenų kelias Vienkartinis: 0x00080	SYSREF valdymas. Nurodykite 10 lentelė Daugiau informacijos apie šio registro naudojimą rasite 17 puslapyje.
				Periodiškai:	Pastaba: Atstatymo vertė priklauso nuo
				0x00081	SYSREF tipas ir F-Tile
				Tarpas – periodiškai:	JESD204C IP duomenų kelio parametrų nustatymai.
				0x00082
				TX arba RX duomenys
				kelias
				Vienas šūvis:
				0x00000
				Periodiškai:
				0x00001
				tarpas-
				periodiškai:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF būsena. Šiame registre yra naujausi SYSREF laikotarpio ir vidinio SYSREF generatoriaus darbo ciklo nustatymai. Nurodykite 9 lentelė 16 puslapyje apie SYSREF laikotarpio ir darbo ciklo teisinę reikšmę.
tęsėsi…

baitas Užskaita	Registruotis	Vardas	Prieiga	Nustatyti iš naujo	Aprašymas
					[8:0]: SYSREF laikotarpis. Kai reikšmė yra 0xFF, SYSREF laikotarpis = 255 Kai reikšmė, jei 0x00, SYSREF laikotarpis = 256. [17:9]: SYSREF darbo ciklas. [31:18]: Rezervuota.
0x80	tst_ctl	tst_control	RW	0x0	Bandymo valdymas. Naudokite šį registrą, kad įgalintumėte skirtingus šablonų generatoriaus ir tikrintuvo bandymo šablonus. [1:0] = Rezervuotas laukas [2] = ramp_test_ctl 1'b0 = Įjungia PRBS šablonų generatorių ir tikrintuvą 1'b1 = Įjungia ramp modelio generatorius ir tikrintuvas [31:3]: Rezervuota.
0x8c	tst_err0	tst_error	RW1C	0x0	0 jungties klaidos žymė. Kai bito vertė yra 1'b1, tai reiškia, kad įvyko klaida. Prieš įrašydami 1'b1 į atitinkamą bitą, kad išvalytumėte klaidos žymę, turėtumėte išspręsti klaidą. [0] = Šablono tikrintuvo klaida [1] = tx_link_error [2] = rx_link_error [3] = Komandos šablono tikrintuvo klaida [31:4]: Rezervuota.

„F-Tile JESD204C Intel FPGA IP Design Ex.“ dokumento peržiūros istorijaample Vartotojo vadovas

Dokumento versija	Intel Quartus Prime versija	IP versija	Pakeitimai
2021.10.11	21.3	1.0.0	Pradinis išleidimas.

Dokumentai / Ištekliai

Intel F-Tile JESD204C Intel FPGA IP dizainas Example [pdfVartotojo vadovas „F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP dizainas Example, dizaino buvample

Nuorodos

• Vartotojo vadovas